CN109960467B - 非易失性存储器装置及其操作方法以及包括其的存储装置 - Google Patents

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Abstract

提供一种非易失性存储器装置及其操作方法以及包括其的存储装置。一种非易失性存储器装置包括存储器单元阵列和控制电路。存储器单元阵列包括多个存储器块，每个存储器块包括分别连接到多条字线的多个存储器单元，所述多条字线垂直堆叠在基底上。控制电路基于被指定为坏块的第一存储器块的不可校正的错误的错误信息，将所述多个存储器块的第一存储器块划分为局部坏区域和局部正常区域。控制电路基于命令和地址通过将第一偏置条件应用于局部坏区域并将第二偏置条件应用于局部正常区域来对局部正常区域执行存储器操作，第一偏置条件不同于第二偏置条件。

Description

非易失性存储器装置及其操作方法以及包括其的存储装置
本申请要求于2017年12月26日提交到韩国知识产权局(KIPO)的第10-2017-0179476号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
示例实施例总体涉及存储器装置。例如，至少一些示例实施例涉及非易失性存储器装置(nonvolatile memory device)、操作非易失性存储器装置的方法和/或包括非易失性存储器装置的存储装置(storage device)。
背景技术
半导体存储器装置可以是易失性的或非易失性的。闪存装置通常是非易失性半导体存储器装置。闪存装置可用作用于信息设备(诸如，计算机、蜂窝电话、PDA、数码相机、手持PC等)的语音和图像数据存储介质。
最近，已经研究了具有以三维堆叠的存储器单元的非易失性存储器装置，以提高非易失性存储器装置的完整性。然而，存储容量的增加可导致与现有的存储器管理策略不匹配的各种问题。
发明内容
一些示例实施例涉及一种非易失性存储器装置。在一些示例实施例中，所述非易失性存储器装置包括：包括多个存储器块的存储器单元阵列，所述多个存储器块包括连接到多条字线的多个存储器单元，所述多条字线垂直堆叠在基底上；控制器，被配置为：基于与所述多个存储器块中的第一存储器块中的错误相关联的错误信息将第一存储器块划分为局部坏区域和局部正常区域，使得第一存储器块被指定为坏块，基于命令和地址通过将第一偏置条件应用于局部坏区域并将第二偏置条件应用于局部正常区域来对局部正常区域执行存储器操作，第一偏置条件不同于第二偏置条件。
错误信息包括第一错误信息和第二错误信息，第一错误信息与第一存储器块中的与所述错误相关联的字线相关，第二错误信息与第一存储器块中的与所述错误相关联的单元串相关。
局部坏区域包括：连接到与所述错误相关联的至少两条字线的存储器单元以及与所述错误相关联的至少一个单元串。
控制器被配置为：将局部正常区域中的多条字线中的至少一条字线指定为阻挡字线，使得阻挡字线与局部坏区域相邻，在连接到阻挡字线的存储器单元中对单个位或相同的数据位进行编程。
所述非易失性存储器装置还包括：电压生成电路，被配置为：响应于控制信号和选择信号生成字线电压；地址解码器，被配置为：基于包括在所述地址中的行地址向局部坏区域和局部正常区域提供字线电压。
控制器包括：存储器，被配置为：存储局部坏区域中的字线的坏行地址和局部坏区域中的至少一个单元串的坏单元串编号，坏行地址与第一错误信息相关联，坏单元串编号与第二错误信息相关联；处理电路，被配置为：对所述命令进行解码以提供解码的命令，基于行地址和坏行地址生成匹配信号；响应于解码的命令和匹配信号，基于第一错误信息和第二错误信息生成控制信号、第一模式信号和第二模式信号，地址解码器能够通过控制信号、第一模式信号和第二模式信号被控制。
当所述命令指定对坏块的擦除操作时，控制器被配置为控制电压生成电路和地址解码器：将地电压施加到与局部坏区域中的至少一个单元串连接的至少一条坏的串选择线，使与局部正常区域中的至少一个单元串连接的至少一条正常的串选择线浮置，将字线擦除电压施加到局部正常区域中的字线，将字线擦除电压施加到局部坏区域中的字线，使局部坏区域中的至少一条坏的地选择线浮置，在将字线擦除电压施加到局部正常区域中的至少一条正常的地选择线直到第一时间点的同时，从第一时间点使所述至少一个正常的地选择线浮置，将擦除电压施加到基底。
当所述命令指定对局部正常区域中的选择的字线的编程操作时，控制器被配置为控制电压生成电路和地址解码器：将地电压施加到与局部坏区域中的至少一个单元串连接的至少一条坏的串选择线，将电源电压施加到与局部正常区域中的至少一个单元串连接的至少一条正常的串选择线，将编程电压施加到选择的字线，将第一编程通过电压施加到局部正常区域中的未选择的字线，将第二编程通过电压施加到局部坏区域中的字线，第二编程通过电压是与第一编程通过电压不同的电压电平，将地电压施加到局部坏区域中的至少一条坏的地选择线并施加到局部正常区域中的至少一条正常的地选择线。
控制器被配置为：将局部正常区域中的多条字线中的至少一条指定为阻挡字线，使得阻挡字线与局部坏区域相邻，在连接到阻挡字线的第一存储器单元中对单个位或相同的数据位进行编程，在除了连接到阻挡字线的第一存储器单元之外的局部正常区域中，对N位第二存储器单元进行编程，N是大于1的自然数。
当所述命令指定对局部正常区域中的选择的字线的读操作时，控制器被配置为控制电压生成电路和地址解码器：将地电压施加到与局部坏区域中的至少一个单元串连接的至少一条坏的串选择线，将电源电压施加到与局部正常区域中的至少一个单元串连接的至少一条正常的串选择线，将第一读取通过电压施加到局部正常区域中的未选择的字线，将读取电压施加到选择的字线，将第二读取通过电压施加到局部坏区域中的字线，第二读取通过电压是与第一读取通过电压不同的电压电平，将地电压施加到局部坏区域中的至少一条坏的地选择线，将第一读取通过电压施加到局部正常区域中的至少一条正常的地选择线。
电压生成电路包括：第一电压生成器，被配置为：响应于控制信号和选择信号，生成施加到正常块或局部正常区域的字线电压；第二电压生成器，被配置为：响应于控制信号和选择信号，生成施加到局部坏区域的字线电压。
控制器被配置为：基于第一存储器块形成在存储器单元阵列中的位置来改变包括在局部坏区域中的多条字线和多个单元串。
局部坏区域中的字线的第一字线建立时间大于局部正常区域中的字线的第二字线建立时间。
一些示例实施例涉及一种操作非易失性存储器装置的方法，所述非易失性存储器装置包括具有多个存储器块的存储器单元阵列，所述多个存储器块中的每个包括分别连接到多条字线的多个存储器单元，所述多条字线垂直堆叠在基底上。在一些示例实施例中，所述方法包括：基于与所述多个存储器块中的第一存储器块中的错误相关联的错误信息，将第一存储器块划分为局部坏区域和局部正常区域，使得第一存储器块被指定为坏块；基于命令和地址通过将第一偏置条件应用于局部坏区域并且通过将第二偏置条件应用于局部正常区域来对局部正常区域执行存储器操作，第一偏置条件不同于第二偏置条件偏见条件。
错误信息包括第一错误信息和第二错误信息，第一错误信息与第一存储器块中的与所述错误相关联的多条字线中的每条字线相关，第二错误信息与第一存储器块中的与所述错误相关联的多个单元串中的每个单元串相关，其中，所述方法还包括：将局部正常区域中的多条字线中的至少一条字线指定为阻挡字线，使得阻挡字线与局部坏区域相邻；在连接到阻挡字线的存储器单元中，对单个位或相同的数据位进行编程。
当所述命令指定对坏块的擦除操作时，执行存储器操作的步骤包括：将地电压施加到与局部坏区域中的至少一个单元串连接的至少一条坏的串选择线；使与局部正常区域中的至少一个单元串连接的至少一条正常的串选择线浮置；将字线擦除电压施加到坏块中的字线；使局部坏区域中的至少一条坏的地选择线浮置；在将字线擦除电压施加到局部正常区域中的至少一条正常的地选择线直到第一时间点的同时，从第一时间点使所述至少一条正常的地选择线浮置；将擦除电压施加到基底。
当所述命令指定对局部正常区域中的选择的字线的编程操作时，执行存储器操作的步骤包括：将地电压施加到与局部坏区域中的至少一个单元串连接的至少一条坏的串选择线；将电源电压施加到与局部正常区域中的至少一个单元串连接的至少一条正常的串选择线；将编程电压施加到选择的字线；将第一编程通过电压施加到局部正常区域中的未选择的字线；将第二编程通过电压施加到局部坏区域中的字线；将地电压施加到局部坏区域中的至少一条坏的地选择线和局部正常区域中的至少一条正常的地选择线。
当所述命令指定对局部正常区域中的选择的字线的读操作时，执行存储器操作的步骤包括：将地电压施加到与局部坏区域中的至少一个单元串连接的至少一条坏的串选择线；将电源电压施加到与局部正常区域中的至少一个单元串连接的至少一条正常的串选择线；将第一读取通过电压施加到局部正常区域中的未选择的字线；将读取电压施加到选择的字线；将第二读取通过电压施加到局部坏区域中的字线；将地电压施加到局部坏区域中的至少一条坏的地选择线；将第一读取通过电压施加到局部正常区域中的至少一条正常的地选择线。
一些示例实施例涉及一种存储装置。在一些示例实施例中，所述存储装置包括：存储器控制器；至少一个非易失性存储器装置。所述至少一个非易失性存储器装置可包括：存储器单元阵列，包括多个存储器块，每个存储器块包括分别连接到多条字线的多个存储器单元，所述多条字线垂直堆叠在基底上；控制器，被配置为：从存储器控制器接收与所述多个存储器块中的第一存储器块中的错误相关联的坏块信息，第一存储器块被指定为坏块，基于坏块信息将坏块划分为局部坏区域和局部正常区域，对局部正常区域执行存储器操作。
控制器被配置为：基于坏块信息，通过将第一偏置条件应用于局部坏区域并通过将第二偏置条件应用于局部正常区域，来修复局部正常区域，第一偏置条件与第二偏置条件不同。
因此，非易失性存储器装置可在不使用保留的块代替坏块的情况下，通过使用局部正常区域修复坏块的一部分来减少(或者，可选地，防止)由于坏块而导致的寿命减少。
附图说明
通过下面结合附图进行的详细描述，说明性的、非限制性的示例实施例将被更清楚地理解。
图1是示出根据示例实施例的电子装置的框图。
图2是示出根据示例实施例的图1中的存储装置的框图。
图3是示出根据示例实施例的图2的存储装置中的存储器控制器的框图。
图4是示出根据示例实施例的图2的存储装置中的非易失性存储器装置的框图。
图5是示出根据示例实施例的图4中的存储器单元阵列的框图。
图6是示出根据示例实施例的图5的存储器块中的一个存储器块的立体图。
图7是示出根据示例实施例的图6的存储器块的等效电路图。
图8示出根据示例实施例的形成图4的存储器单元阵列的单元区域。
图9A和图9B分别示出图8中的存储器块BLKa和BLKb的串的横截面。
图10是示出对图8中的存储器块执行编程操作和擦除操作的结果的曲线图。
图11示出图8中的垂直结构的示例。
图12是示出可在垂直非易失性存储器装置中发生的各种渐进性缺陷(progressive defect)的示例的框图。
图13是示出根据示例实施例的图4的非易失性存储器装置中的控制电路的示例的框图。
图14是示出根据示例实施例的图4的非易失性存储器装置中的第一电压生成器的框图。
图15示出图7中的被指定为坏块的存储器块被划分为局部坏区域和局部正常区域。
图16示出当对坏块执行擦除操作时的擦除偏置条件。
图17示出当对坏块执行编程操作时的编程偏置条件。
图18示出当对坏块执行读操作时的读取偏置条件。
图19是示出根据示例实施例的图4的非易失性存储器装置中的地址解码器的框图。
图20示出当采用图16的擦除偏置条件时坏块的电压的变化和基底的电压的变化。
图21是示出根据示例实施例的操作非易失性存储器装置的方法的流程图。
图22是示出根据示例实施例的移动装置的框图。
具体实施方式
以下将参照示出一些示例实施例的附图更全面地描述各个示例实施例。
图1是示出根据示例实施例的电子装置的框图。
参照图1，电子装置10可包括主机20和存储装置30。存储装置30也可被称为存储器系统。存储装置30可包括存储器控制器40和至少一个非易失性存储器装置(NVM)50。主机20可控制存储装置30的整体操作。存储器控制器40可与主机20交换诸如命令、地址、数据等的信号。存储器控制器40可根据来自主机20的命令，将数据写入非易失性存储器装置50中，并从非易失性存储器装置50读取数据。
图2是示出根据示例实施例的图1中的存储装置的框图。
参照图2，存储装置30可包括存储器控制器40和至少一个非易失性存储器装置(NVM)50。
在示例实施例中，存储器控制器40和非易失性存储器装置50中的每个可以以芯片、封装件或模块的形式设置。可选地，存储器控制器40和非易失性存储器装置50可被安装在将被设置为存储装置(诸如，存储卡)的各种封装件上。
非易失性存储器装置50可在存储器控制器40的控制下执行读操作、擦除操作和/或编程操作或写操作。非易失性存储器装置50通过输入/输出线从存储器控制器40接收命令CMD、地址ADDR和数据DATA，以执行这样的操作。此外，非易失性存储器装置50通过控制线从存储器控制器40接收控制信号CTRL。此外，非易失性存储器装置50通过电力线从存储器控制器40接收电力PWR。
非易失性存储器装置50的存储器单元可具有阈值电压分布由于诸如程序运行时间(program elapsed time)、温度、编程干扰、读取干扰等原因而变化的物理特性。例如，由于上述原因，存储在非易失性存储器装置50的数据变得有错误。存储器控制器40利用各种错误校正技术来校正这样的错误。例如，存储器控制器40可包括纠错码(ECC)引擎42。
存储器控制器40可以以子块为单元对非易失性存储器装置50执行擦除操作，其中，子块单元可小于非易失性存储器装置50的一个存储器块。作为一个示例，一个存储器块可包括多个子块。存储器控制器40可包括用于管理以子块为单元的擦除操作的擦除管理模块43a。
在子块擦除操作之后，擦除管理模块43a可检查擦除的子块和/或与擦除的子块相邻的子块的擦除状态。例如，擦除管理模块43a可感测擦除的子块的存储器单元以确定特定的参数是否超过参考值。擦除管理模块43a可读取与擦除的子块相邻的子块的数据，以检测擦除抑制效率(erase-inhibition efficiency)。例如，擦除管理模块43a可基于从擦除的子块读取的数据来检测误码率(BER)。擦除管理模块43a可获取并监视擦除的子块上的耗损平衡信息(例如，擦除计数)。
通常，存储器块是可被同时擦除的最大的存储器单元。在字线沿着与基底交叉(例如，垂直于基底)的方向堆叠的三维非易失性存储器装置中，存储器块可被定义为一组共享所有堆叠的字线的单元串。子块对应于通过以字线为单元或以选择线为单元划分存储器块(或物理块)定义的子存储器单元。例如，每个子块可由共享存储器块的多条字线的一部分的存储器单元形成。
在对非易失性存储器装置50的读操作期间，存储器控制器40可使用默认读取电压组，来读取存储在非易失性存储器装置50的第一页的数据。默认读取电压组可包括期望的(或者，可选地，预定的)读取电压。ECC引擎42可检测并校正包括在从非易失性存储器装置50读取的数据中的错误。ECC引擎42可通过检测和校正错误来执行ECC操作。在示例实施例中，ECC引擎42可以以硬件的形式实现。ECC引擎42可基于从非易失性存储器装置50读取的数据中的不可校正的错误，将存储器块指定为坏块。
存储器控制器40可包括存储坏块的错误信息的坏块信息寄存器(BBIR)49。存储器控制器40可将第一错误信息和第二错误信息作为错误信息存储在坏块信息寄存器49中。第一错误信息可以与坏块中的多条字线的不可校正的错误相关联，第二错误信息可以与坏块中的单元串的不可校正的错误相关联。存储器控制器40可向非易失性存储器装置50提供包括错误信息的坏块信息BBI。
存储器控制器40可包括修复管理模块43b，其中，修复管理模块43b基于错误信息使用坏块的一部分作为局部正常区域。修复管理模块43b可通过参照存储在坏块信息寄存器49中的错误信息，来控制非易失性存储器装置50执行使用坏块的该一部分作为局部正常区域的修复操作。
图3是示出根据示例实施例的图2的存储装置中的存储器控制器的框图。
参照图2和图3，存储器控制器40可包括经由总线48连接的处理器41、ECC引擎42、缓冲器43、擦除管理模块43a、修复管理模块43b、随机化器44、主机接口45、只读存储器(ROM)46以及非易失性存储器接口47。参照图2描述了ECC引擎42、擦除管理模块43a和修复管理模块43b，因此，它们的描述被省略。
处理器41控制存储器控制器40的整体操作。在示例实施例中，例如，处理器41可执行存储在缓冲器43中的指令，其中，在该指令被执行时将处理器41配置为用于实现擦除管理模块43a和修复管理模块43b的功能的专用计算机。
缓冲器43可存储从非易失性存储器装置50提供的数据，并且可包括与擦除管理模块43a和修复管理模块43b相关联的数据。
ROM 46以固件存储存储器控制器40进行操作所需的各种信息。
随机化器44使将被存储在非易失性存储器装置50中的数据随机化。例如，随机化器44可以以字线为单元对将被存储在非易失性存储器装置50中的数据随机化。
数据随机化用于处理数据使得连接到字线的存储器单元的编程状态具有相同的比率。例如，如果连接到一条字线的多个存储器单元是均存储2位数据的多层单元(MLC)，则多个存储器单元中的每个存储器单元具有擦除状态和第一编程状态至第三编程状态中的一个。在这种情况下，随机化器44使数据随机化，使得在连接到一条字线的多个存储器单元中，具有擦除状态的存储器单元的数量、具有第一编程状态的存储器单元的数量、具有第二编程状态的存储器单元的数量以及具有第三编程状态的存储器单元的数量彼此基本相同。例如，存储随机化的数据的存储器单元具有其数量彼此相等的编程状态。随机化器44对从非易失性存储器装置50读取的数据进行去随机化。
随机化器44使页数据随机化。为了易于理解，随机化器44的理想操作被描述。然而，示例实施例不限于此。例如，随机化器44使数据随机化，使得在连接到一条字线的多个存储器单元中，具有擦除状态的存储器单元的数量、具有第一编程状态的存储器单元的数量、具有第二编程状态的存储器单元的数量、以及具有第三编程状态的存储器单元的数量近似于相同的值。例如，存储随机化的数据的存储器单元具有其数量彼此相似的编程状态。
存储器控制器40通过主机接口45与主机20通信。例如，主机接口45可以是各种接口。存储器控制器40通过非易失性存储器接口47与非易失性存储器装置50通信。
图4是示出根据示例实施例的图2的存储装置中的非易失性存储器装置的框图。
参照图4，非易失性存储器装置50包括存储器单元阵列100、地址解码器600、页缓冲器电路410、数据输入/输出(I/O)电路420、控制电路500(或者，可选地，控制器)和电压生成电路700。电压生成电路(VGC)700可包括第一电压生成器(VG1)705和第二电压生成器(VG2)760。
存储器单元阵列100可通过串选择线SSL、多条字线WL和地选择线GSL连接到地址解码器600。此外，存储器单元阵列100可通过多条位线BL连接到页缓冲器电路410。存储器单元阵列100可包括连接到多条字线WL和多条位线BL的多个存储器单元。多个存储器单元连接到字线，字线可垂直堆叠在基底上。
地址解码器600可响应于从存储器控制器40接收的地址ADDR和命令CMD，通过从电压生成电路700接收各种电压VWL，将电压传送到用于操作存储器单元阵列100的多个存储器单元的串选择线SSL、多条字线WL和地选择线GSL。电压生成电路700可响应于从控制电路500接收到的控制信号CTL，将字线电压VWL提供给地址解码器600并将擦除电压VERS提供给存储器单元阵列100。
图5是示出根据示例实施例的图4中的存储器单元阵列的框图。
参照图5，存储器单元阵列100可包括沿第一方向至第三方向D1、D2和D3延伸的多个存储器块BLK1至BLKz。在一个示例实施例中，由图4中的地址解码器600选择存储器块BLK1至BLKz。例如，地址解码器600可选择存储器块BLK1至BLKz之中的与块地址对应的存储器块BLK。地址解码器600可响应于行地址R_ADDR选择一个存储器块中的至少一个子块。
图6是示出根据示例实施例的图5的多个存储器块中的一个存储器块的立体图。
参照图6，存储器块BLKi包括沿第一方向D1至第三方向D3延伸的结构。
基底111被设置。例如，基底111可具有第一类型(例如，第一导电类型)的阱。例如，基底111可具有通过注入诸如硼(B)的第3族元素形成的p阱。例如，基底111可具有设置在n阱中的袋形p阱。在一个示例实施例中，基底111具有p型阱(或p型袋形阱)。然而，基底111的导电类型不限于p型。
沿第一方向D1延伸的多个掺杂区311至314设置在基底111中，或设置在基底111上。例如，多个掺杂区311至314可具有与基底111的第一类型不同的第二类型(例如，第二导电类型)。在一个示例实施例中，第一掺杂区311至第四掺杂区314具有n型。然而，第一掺杂区311至第四掺杂区314的导电类型不限于n型。
在第一掺杂区311与第二掺杂区312之间的基底111的区域上，沿第三方向D3顺序地设置沿第二方向D2延伸的多个绝缘材料112。例如，沿第三方向D3设置间隔特定距离的多个绝缘材料112。例如，绝缘材料112可包括绝缘材料，诸如，氧化物层。
沿第三方向D3贯通绝缘材料的多个支柱113沿第一方向D1顺序地设置在掺杂区311至314中的每相邻的两个掺杂区之间的基底111的区域上。例如，多个支柱113贯通绝缘材料112以接触基底111。
例如，每个支柱113可包括多种材料。例如，每个支柱113的沟道层114可包括具有第一类型的硅材料。例如，每个支柱113的沟道层114可包括具有与基底111相同类型的硅材料。在一个示例实施例中，每个支柱113的沟道层114包括p型硅。然而，每个支柱113的沟道层114不限于p型硅。
每个支柱113的内部材料115包括绝缘材料。例如，每个支柱113的内部材料115可包括诸如氧化硅的绝缘材料。例如，每个支柱113的内部材料115可包括气隙。
在第一掺杂区311与第二掺杂区312之间的区域上，沿绝缘材料112、支柱113和基底111的暴露表面设置绝缘层116。例如，设置在最后的绝缘材料112的第三方向D3上的暴露表面上的绝缘层116可被去除。
多个第一导电材料211至291设置在第一掺杂区311与第二掺杂区312之间的绝缘层116的暴露表面上。例如，沿第二方向D2延伸的第一导电材料211设置在基底111和与基底111相邻的绝缘材料112之间。
沿第二方向D2延伸的第一导电材料设置在位于多个绝缘材料112之中的特定绝缘材料的顶部的绝缘层116与位于多个绝缘材料112之中的特定绝缘材料的底部的绝缘层116之间。例如，沿第二方向D2延伸的多个第一导电材料221至281设置在多个绝缘材料112之间，并且可理解，绝缘层116设置在绝缘材料112与第一导电材料221至281之间。第一导电材料211至291可包括金属材料。第一导电材料211至291可包括诸如多晶硅的导电材料。
可在第二掺杂区312和第三掺杂区313之间的区域中设置与第一掺杂区311和第二掺杂区312之间的结构相同的结构。在第二掺杂区312与第三掺杂区313之间的区域中，沿第二方向D2延伸的多个绝缘材料112、沿第一方向D1顺序设置的并沿第三方向D3贯通多个绝缘材料112的多个支柱113、设置在多个绝缘材料112和多个支柱113的暴露表面上的绝缘层116、以及沿第二方向D2延伸的多个导电材料213至293被设置。
可在第三掺杂区313和第四掺杂区314之间的区域中设置与第一掺杂区311和第二掺杂区312之间的结构相同的结构。在第三掺杂区313和第四掺杂区314之间的区域中，沿第二方向D2延伸的多个绝缘材料112、沿第一方向D1顺序设置的并沿第三方向D3贯通多个绝缘材料112的多个支柱113、设置在多个绝缘材料112和多个支柱113的暴露表面上的绝缘层116、以及沿第二方向D2延伸的多个第一导电材料213至293被设置。
漏极320分别设置在多个支柱113上。在漏极上，沿第一方向D1延伸的第二导电材料331至333被设置。沿第二方向D2设置间隔特定距离的第二导电材料331至333。第二导电材料331至333分别连接到对应区域中的漏极320。漏极320和沿第一方向D1延伸的第二导电材料333可通过各个接触塞(contact plug)连接。
图7是示出根据示例实施例的图6的存储器块的等效电路图。
图7的存储器块BLKi可以以三维结构(或垂直结构)形成在基底上。例如，包括在存储器块BLKi中的多个存储器单元串可沿垂直于基底的方向被形成。
参照图7，存储器块BLKi可包括连接在位线BL1、BL2和BL3与共源线CSL之间的存储器单元串NS11至NS33。存储器单元串NS11至NS33中的每个可包括串选择晶体管SST、多个存储器单元MC1至MC12和地选择晶体管GST。在图7中，存储器单元串NS11至NS33中的每个被示为包括十二个存储器单元MC1至MC12。然而，示例实施例不限于此。在一些示例实施例中，存储器单元串NS11至NS33中的每个可包括任何数量的存储器单元。
串选择晶体管SST可连接到对应的串选择线SSL1至SSL3。多个存储器单元MC1至MC12可分别连接到对应的字线WL1至WL12。地选择晶体管GST可连接到对应的地选择线GSL1至GSL3。串选择晶体管SST可连接到对应的位线BL1、BL2和BL3，地选择晶体管GST可连接到共源线CSL。
在示例实施例中，连接到虚设字线(未示出)的虚设存储器单元可连接在串选择晶体管SST与存储器单元MC12之间和/或连接在地选择晶体管GST与存储器单元MC1之间。例如，虚设存储器单元可以与具有相同工艺的普通存储器单元同时形成。虚设存储器单元可由虚设字线激活，但是可以不具有存储的从外部装置读取的任何“数据”。例如，存储在电连接到虚设字线的虚设存储器单元中的数据可以不通过如同普通存储器单元的情况那样的由列解码器提供的选择信号发送到存储器单元阵列的外部。例如，电连接到虚设字线的虚设存储器单元可以不具有用于如同普通存储器单元那样在它们之间发送数据的位线的任何连接。
具有相同高度的字线(例如，WL1)可共同连接，而地选择线GSL1至GSL3和串选择线SSL1至SSL3可分开。在图7中，存储器块BLKi被示为连接到十二条字线WL1至WL12和三条位线BL1至BL3。然而，示例实施例不限于此。在一些示例实施例中，存储器单元阵列100可连接到任何数量的字线和位线。
根据示例实施例，存储器块BLKi被划分为由代表性的子块SB1、SB2和SB3指示的多个子块，每个子块的大小小于存储器块BLKi的大小。如图7中所示，可沿着字线方向划分子块SB1、SB2和SB3。可选地，可基于位线或串选择线来划分子块SB1、SB2和SB3。不管用于将存储器块BLKi划分为子块的参考如何，存储器块BLKi中的子块SB1、SB2和SB3都可被独立地擦除。
例如，子块SB1包括来自包括在存储器块BLKi中的多个存储器单元之中的连接到字线WL1、WL2、WL3和WL4的存储器单元，子块SB2包括来自包括在存储器块BLKi中的多个存储器单元之中的连接到字线WL5、WL6，WL7和WL8的存储器单元，子块SB3包括来自包括在存储器块BLKi中的多个存储器单元之中的连接到字线WL9、WL10、WL11和WL12的存储器单元。包括在子块SB1中的存储器单元可独立于剩余的子块SB2和SB3而被选择和擦除，反之亦然。子块SB1、SB2和SB3中的一个或多个可同时或在不同时间被选择和擦除。非易失性存储器装置50的地址解码器600(参照图4)可以以子块为单元提供用于擦除存储器单元的偏置。
返回参照图4，控制电路500可从存储器控制器40接收命令(信号)CMD和地址(信号)ADDR，并基于命令信号CMD和地址信号ADDR控制非易失性存储器装置50的擦除操作、编程操作和/或读操作。
在示例实施例中，控制电路500可生成用于控制电压生成电路700的控制信号CTL，可基于命令信号CMD生成用于控制页缓冲器电路410的页缓冲器控制信号PCTL，并可基于地址信号ADDR生成行地址R_ADDR和列地址C_ADDR。控制电路500可向地址解码器600提供行地址R_ADDR，并向数据输入/输出电路420提供列地址C_ADDR。此外，控制电路500可向地址解码器600提供第一模式信号MS1，其中，第一模式信号MS1指示基底111的电压电平达到参考电平或指示在参考时间间隔期间基底111的电压电平保持在恒定电平。此外，控制电路500可向地址解码器600提供指示由命令CMD指定的操作的第二模式信号MS2。此外，控制电路500可向电压生成电路700提供指示地址ADDR访问正常块还是坏块的选择信号SS。
地址解码器600可通过串选择线SSL、多条字线WL和地选择线GSL连接到存储器单元阵列100。电压生成电路700可基于控制信号CTL和选择信号SS生成用于操作非易失性存储器装置50的字线电压VWL。
第一电压生成器705可生成与正常块或坏块的局部正常区域相关联的字线电压VWL。第二电压生成器760可生成与坏块的局部坏区域相关联的字线电压VWL。当地址指定正常块时，控制电路500使用选择信号SS激活第一电压生成器705，当地址指定坏块时，控制电路500使用选择信号SS激活第一电压生成器705和第二电压生成器760。字线电压VWL可通过地址解码器600施加到多条字线WL。
例如，在子块擦除操作期间，电压生成电路700可将擦除电压VERS施加到基底111或存储器块的阱，并且可将字线擦除电压(例如，地电压)施加到选择的子块的字线。在擦除验证操作期间，电压生成电路700可基于字线将擦除验证电压施加到选择的子块的全部字线，或者将擦除验证电压顺序地施加到选择的子块的字线。
例如，在编程操作期间，电压生成电路700可将编程电压施加到选择的字线，并且可将编程通过电压(program pass voltage)施加到未选择的字线。此外，在编程验证操作期间，电压生成电路700可将编程验证电压施加到选择的字线，并且可将验证通过电压(verification pass voltage)施加到未选择的字线。此外，在读操作期间，电压生成电路700可将读取电压施加到选择的字线，并且可将读取通过电压(read pass voltage)施加到未选择的字线。
页缓冲器电路410可通过多条位线BL连接到存储器单元阵列100。页缓冲器电路410可包括多个页缓冲器。页缓冲器电路410可临时地存储将在选择的页中编程的数据或者从存储器单元阵列100的选择的页读出的数据。页缓冲器电路410可包括多个页缓冲器。页缓冲器电路410可临时地存储将在选择的页中编程的数据，并且可临时存储从选择的页读取的数据。
数据输入/输出电路420可通过数据线DL连接到页缓冲器电路410。在编程操作期间，数据输入/输出电路420可从存储器控制器40接收编程数据DATA，并且基于从控制电路500接收到的列地址C_ADDR将编程数据DATA提供给页缓冲器电路410。在读操作期间，数据输入/输出电路420可基于从控制电路500接收到的列地址C_ADDR将存储在页缓冲器电路410中的读取数据DATA提供给存储器控制器40。
图8示出根据示例实施例的形成图4的存储器单元阵列的单元区域。
参照图8，单元区域CR包括多个沟道孔CH。
沟道孔大小(例如，沟道孔直径)可根据单元区域CR内的位置而变化。例如，与第一边缘EDG1和第二边缘EDG2相邻的沟道孔CH具有低的外围密度，因此，可具有与其他沟道孔CH的直径不同的直径。存储器块BLKa可与第一边缘EDG1相邻，并且可与第一边缘EDG1间隔第一距离d1。存储器块BLKb可以不与第一边缘EDG1和第二边缘EDG2相邻，可在单元区域CR的中心，并且可与第一边缘EDG1间隔第二距离d2。第二距离d2可大于第一距离d1。包括在存储器块BLKa中的第一沟道孔CHa的第一直径DM1可小于包括在存储器块BLKb中的第二沟道孔CHb的第二直径DM2。
图9A和图9B分别示出图8中的存储器块BLKa和BLKb的串的横截面。
参照图9A，包括沟道层114和内层115的支柱可形成在包括在存储器块BLKa中的第一沟道孔CHa中，电荷存储层CS可形成在第一沟道孔CHa周围，电荷存储层CS可具有ONO(氧化物-氮化物-氧化物)结构。
参照图9B，包括沟道层114和内层115的支柱可形成在包括在存储器块BLKb中的第二沟道孔CHb中，电荷存储层CS可形成在第二沟道孔CHb周围，电荷存储层CS可具有ONO结构。
在一个示例实施例中，包括在存储器块BLKb中的电荷存储层CS的厚度可以与包括在存储器块BLKa中的电荷存储层CS的厚度不同。存储器单元的特性可由于沟道孔直径的不同而变化。例如，在具有栅电极围绕沟道孔的圆周设置的全环栅结构(gate all aroundstructure)的3D存储器装置中，如果沟道孔直径减小，则形成在栅电极(例如，图6的栅电极211)与沟道层114之间的电场的大小增大。因此，具有与第一沟道孔CHa相似的相对小的沟道孔直径的存储器单元的编程和擦除速度可高于具有与第二沟道孔CHb相似的相对大的沟道孔直径的存储器单元的编程和擦除速度。
返回参照图8，存储器块形成在单元区域CR中，以包括与第一方向D1上(即，字线方向上)的一页对应的所有存储器单元，并且包括第二方向D2上(即，位线方向上)的一些串。因此，每个存储器块沿第一方向D1延伸并且沟道孔大小(即，沟道孔直径)可以以存储器块为单元而不同。因此，包括在存储器块BLKa中的存储器单元的编程和擦除速度可高于包括在存储器块BLKb中的存储器单元的编程和擦除速度。
图10是示出对图8中的存储器块执行编程操作和擦除操作的结果的曲线图。
参照图10，横轴表示第二方向D2(即，位线方向)上的存储器块的位置，纵轴表示阈值电压。例如，实线71表示根据编程的存储器单元的存储器块位置的阈值电压的中心值，虚线72表示根据擦除的存储器单元的存储器块位置的阈值电压的中心值。
如上所述，编程的存储器单元的阈值电压分布(如实线71所示)可具有U形。此外，擦除的存储器单元的阈值电压分布(如虚线72所示)可具有反转的U型。
图11示出图8中的垂直结构的示例。
参照图11，与包括在3D存储器装置中的串对应的沟道孔CH1被示出。如上所述，沟道孔CH1通过蚀刻堆叠在基底上的栅电极和绝缘层的部分而形成，因此，沟道孔CH1可以是沟道孔CH1的直径向下变得更小的锥形蚀刻轮廓。因此，沟道孔CH1的直径可朝着基底更小。
在一个示例实施例中，沟道孔CH1可根据沟道孔直径划分成三个区。例如，沟道孔直径小于第一值的区可被称为第一区，沟道孔直径等于或大于第一值且小于第二值的区可被称为第二区，沟道孔直径等于或大于第二值且小于第三值的区可被称为第三区。第一区对应于子块SB1，第二区对应于子块SB2，第三区对应于子块SB3。因此，一个沟道孔中的存储器单元可由于根据子块的位置的沟道孔的直径的不同而具有不同的特性。因此，包括在一个沟道孔中的存储器单元的编程和擦除速度可根据子块的位置而不同。
图12是示出可在垂直非易失性存储器装置中发生的各种渐进性缺陷的示例的框图。
在图12中，示出从底部布置一条地选择线GSL、两条下虚设字线DWL0和DWL1、24条正常字线WL0至WL23、两条上虚设字线DWL2和DWL3以及两条串选择线SSL的示例。此外，与字线平行设置的壁型的共源线CSL可被设置为垂直沟道的源极线。
在图12中，缺陷A表示在多条字线之间生成桥的情况，缺陷可由于在写操作或读操作期间上字线与下字线的偏置之间的差而渐进地生成。此外，缺陷B表示在字线与沟道之间生成桥的情况，在字线与沟道之间生成桥的可能性在被实现为电荷陷阱闪存(CTF)单元的垂直NAND(VNAND)中增大。缺陷C表示在字线与共源线CSL之间生成桥的情况，在3D结构中生成缺陷的可能性大于在平面NAND中生成缺陷的可能性。此外，缺陷D表示在地选择线GSL以及正常(或虚设)字线与沟道或共源线CSL之间生成桥的示例。
图13是示出根据示例实施例的图4的非易失性存储器装置中的控制电路的示例的框图。
参照图13，控制电路500可包括存储器和处理电路。
存储器可包括易失性存储器、非易失性存储器、随机存取存储器(RAM)、闪存、硬盘驱动器和光盘驱动器中的至少一个。存储器可存储坏块信息BBI。
处理电路可以是，但不限于：处理器、中央处理器(CPU)、控制器、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、专用集成电路(ASIC)、片上系统(SoC)、可编程逻辑单元、微处理器或能够以限定方式执行操作的任何其他装置。
可通过布图设计或存储在存储器(未示出)中的计算机可读指令的执行，将处理电路配置为用于实现命令解码器510、地址缓冲器520、控制信号生成器530、地址比较器540的专用计算机。此外，存储器可被配置为存储坏块信息寄存器(BRRA)550的数据或信息。
例如，当实现命令解码器510时，处理电路可对命令CMD进行解码，并将解码的命令D_CMD提供给控制信号生成器530。地址缓冲器520接收地址信号ADDR，将行地址R_ADDR提供给地址解码器600和地址比较器540，将列地址C_ADDR提供给数据输入/输出电路420。
坏块信息寄存器550可存储坏块信息BBI，坏块信息BBI可包括坏块的坏块地址BBA、坏块的局部坏区域中的字线的行地址的坏区域行地址BRRA以及坏块的局部坏区域中的单元串的坏区域串编号BRSN的信息。坏块信息寄存器550向控制信号生成器530提供坏区域行地址BRRA作为第一错误信息EI1，并向控制信号生成器530提供坏区域串编号BRSN作为第二错误信息EI2。
当实现地址比较器540时，处理电路可将行地址R_ADDR与存储在坏块信息寄存器550中的坏区域行地址BRRA进行比较，并向控制信号生成器530提供指示行地址R_ADDR与至少一个坏区域行地址BRRA的比较的结果的匹配信号MTS。
当实现控制信号生成器530时，处理电路可接收解码的命令D_CMD和匹配信号MTS，当由解码的命令D_CMD指导的操作与坏块相关联时，通过参考第一错误信息EI1和第二错误信息EI2生成控制信号CTL和选择信号SS并且将生成的控制信号CTL和选择信号SS提供给电压生成电路700。此外，控制信号生成器530向地址解码器600提供与基底的电压电平相关联的第一模式信号MS1以及指示由解码的命令D_CMD指定的操作的第二模式信号MS2。
当匹配信号MTS指示行地址R_ADDR访问坏块的局部正常区域时，控制信号生成器530向地址解码器600提供指导对局部正常区域的操作的第二模式信号MS2。
因此，控制电路500可在不使用保留的块代替坏块的情况下通过使用局部正常区域修复坏块的一部分，减少(或者，可选地，防止)由于坏块而导致的寿命减少，来改善存储装置30自身的功能。
图14是示出根据示例实施例的图4的非易失性存储器装置中的第一电压生成器的框图。
参照图14，第一电压生成器705可包括高电压生成器710和低电压生成器730。电压生成电路700还可包括负电压生成器750。
高电压生成器710可响应于控制信号CTL的第一控制信号CTL1，根据由命令CMD(或者，解码的命令D_CMD)指导的操作，生成编程电压VPGM、编程通过电压VPPASS、验证通过电压VVPASS、读取通过电压VRPASS和擦除电压VERS。编程电压VPGM被施加到选择的字线，编程通过电压VPPASS、验证通过电压VVPASS、读取通过电压VRPASS可被施加到未选择的字线，擦除电压VERS可被施加到存储器块的阱或基底。第一控制信号CTL1可包括指示由命令CMD指导的操作的多个位。
低电压生成器730可响应于控制信号CTL的第二控制信号CTL2，根据由命令CMD指导的操作，生成编程验证电压VPV、读取电压VRD、擦除验证电压VEV和字线擦除电压Vwe。可根据非易失性存储器装置200的操作将编程验证电压VPV、读取电压VRD和擦除验证电压VEV施加到选择的字线。字线擦除电压Vwe可施加到选择的子块的字线。第二控制信号CTL2可包括指示由命令CMD指导的操作的多个位。
负电压生成器750可响应于控制信号CTL的第三控制信号CTL3，根据由命令CMD指导的操作，生成具有负电平的编程验证电压VPV'、读取电压VRD'和擦除验证电压VEV'。第三控制信号CTL3可包括指示由命令CMD指导的操作的多个位。
第二电压生成器760可具有与第一电压生成器705基本相同的配置。当命令CMD和地址ADDR指定对正常块的存储器操作时，第一电压生成器705可响应于选择信号SS而被激活，当命令CMD和地址ADDR指定对坏块的存储器操作时，第一电压生成器705和第二电压生成器760可响应于选择信号SS而被激活。第二电压生成器760可生成施加到坏块的局部坏区域的字线电压。
NAND闪存中的块可能遭受由编程故障或擦除故障引起的故障。在这种情况下，该块被视为运行时坏块并被先前保留的其他块代替。除了运行时坏块之外，存在当NAND闪存出厂时已经被知晓为坏块的初始坏块。通常，当使用NAND闪存时，在很长一段时间内生成少量的运行时坏块。此外，当NAND闪存出厂时，通常存在少量初始坏块。然而，如果在短时间内生成大量运行时坏块或者在初期存在大量初始坏块，则所有保留的块可被耗尽。因此，难以进一步使用非易失性存储器装置。同样出于这个原因，半导体存储器装置的寿命可受限制。
相反，根据示例实施例，非易失性存储器装置50可正常使用坏块的一部分中的局部正常区域。因此，非易失性存储器装置50可减少(或者，可选地，防止)由于坏块导致的寿命减少。
图15示出图7中的被指定为坏块的存储器块被划分为局部坏区域和局部正常区域。
在图15中，将存在对连接到图7的存储器块BLKi中的位线BL1的多个单元串中的单元串的描述。
参照图7，当存储器块(第一存储器块)BLKi被指定为坏块时，控制电路500基于坏块BB的第一错误信息EI1和第二错误信息EI2，将坏块BB划分为局部坏区域PBRG和局部正常区域PNRG，并且通过将第一偏置条件应用于局部坏区域PBRG并将与第一偏置条件不同的第二偏置条件应用于局部正常区域PNRG来对局部正常区域PNRG执行存储器操作。
第一错误信息EI1可包括与不可校正的错误相关联的字线WL1至WL5的行地址，第二错误信息EI2可包括与不可校正的错误相关联的单元串的串编号BRSN。串编号BRSN可指示连接到与不可校正的错误相关联的单元串的串选择线SSL1。包括在局部坏区域PBRG中的串选择线SSL1可被称为坏的串选择线，并且包括在局部正常区域PNRG中的串选择线SSL2和SSL3可被称为正常的串选择线。包括在局部坏区域PBRG中的地选择线GSL1、GSL2和GSL3可被称为坏的地选择线，包括在局部正常区域PNRG中的至少一条地选择线(未示出)可被称为正常的地选择线。
在图15中，假设在单元串NS11中的连接到字线WL2的存储器单元MC2的沟道与字线WL2之间出现桥BR，因此，存储器块BLKi被指定为坏块BB。
控制电路500可将局部正常区域PNRG中的字线WL6至WL12中的与局部坏区域PBRG相邻的字线WL6指定为阻挡字线BLOCK_WL。阻挡字线BLOCK_WL是属于局部正常区域PNRG并且与局部坏区域PBRG相邻的字线。阻挡字线BLOCK_WL可以是局部正常区域PNRG中的字线中的与局部坏区域PBRG相邻的边界字线。
图16示出当对坏块执行擦除操作时的擦除偏置条件。
参照图15和图16，当命令CMD和地址ADDR指定对第一存储器块MB1(即，坏块BB)的擦除操作时，控制电路500控制电压生成电路700和地址解码器600将地电压GND施加到局部坏区域PBRG中的坏的串选择线SSL1，使局部正常区域PNRG中的串选择线SSL2和SSL3浮置，从第一时间点将字线擦除电压Vwe施加到局部正常区域PNRG中的字线WL6至WL12，从第一时间点将字线擦除电压Vwe施加到局部坏区域PBRG中的字线WL1至WL5，使局部坏区域PBNR中的坏的地选择线GSL1至GSL3浮置，在从第一时间点将字线擦除电压Vwe施加到正常的地选择线直到第一时间点之后的第二时间点T1的同时从第二时间点T1使局部正常区域PNRG中的正常的地选择线浮置，并将擦除电压VERS施加到基底。
图17示出当对坏块执行编程操作时的编程偏置条件。
在图17，假设对连接到字线WL9的存储器单元执行编程操作。
参照图15和图17，当命令CMD和地址ADDR指定对局部正常区域PNRG的编程操作时，控制电路500控制电压生成电路700和地址解码器600将地电压GND施加到局部坏区域PBRG中的坏的串选择线SSL1，将电源电压VDD施加到局部正常区域PNRG中的串选择线SSL2和SSL3，将第一编程通过电压VPPASS1施加到局部正常区域PNRG中的未选择的字线WL6至WL8以及WL10至WL12，将第二编程通过电压VPPASS2施加到局部坏区域PBRG中的字线WL1至WL5，将编程电压VPGM施加到选择的字线WL9，将地电压GND施加到局部坏区域PBNR中的坏的地选择线GSL1至GSL3，并将地电压GND施加到局部正常区域PNRG中的正常的地选择线。在这种情况下，当坏块BB中的存储器单元能够存储M位数据时，在连接到字线WL7至WL12的存储器单元中对N位数据进行编程(其中，N＜M)，在连接到阻挡字线WL6的存储器单元中对单个位数据或相同的数据位进行编程。单个位数据表示一位的数据，相同的数据位表示彼此具有相同逻辑电平的一个或多个数据位。相同的数据位可被称为“固态模式(solid pattern)”。
因为连接到坏的串选择线SSL1的单元串中的电容由于字线WL2与沟道之间的桥BR而增加，所以第二编程通过电压VPPASS2的电平与第一编程通过电压VPPASS1的电平不同。因此，与局部坏区域PBRG中的字线WL1至WL5相关联的第一字线建立时间大于与局部正常区域PNRG中的字线WL6至WL12相关联的第二字线建立时间。
图18示出当对坏块执行读操作时的读取偏置条件。
在图18中，假设对连接到字线WL9的存储器单元执行读操作。
参照图15和图18，当命令CMD和地址ADDR指定对局部正常区域PNRG的读操作时，控制电路500控制电压生成电路700和地址解码器600将地电压GND施加到局部坏区域PBRG中的坏的串选择线SSL1，将电源电压VDD施加到局部正常区域PNRG中的串选择线SSL2和SSL3，将第一读取通过电压VRPASS1施加到局部正常区域PNRG中的未选择的字线WL6至WL8和WL10至WL12，将第二读取通过电压VRPASS2施加到局部坏区域PBRG中的字线WL1至WL5，将读取电压VRD施加到选择的字线WL9，将地电压GND施加到局部坏区域PBNR中的坏的地选择线GSL1至GSL3，并将地电压GND施加到局部正常区域PNRG中的正常的地选择线。
因为连接到坏的串选择线SSL1的单元串中的电容由于字线WL2与沟道之间的桥BR而增加，所以第二读取通过电压VRPASS2的电平与第一读取通过电压VRPASS1的电平不同。
图19是示出根据示例实施例的图4的非易失性存储器装置中的地址解码器的框图。
在图19中，为了便于解释，与地址解码器600一起示出存储器块BLK1至BLKz和电压生成电路700。参照图19，地址解码器600包括解码器610、第一开关电路620和第二开关电路630。
解码器610接收地址ADDR(例如，行地址R_ADDR)、第一模式信号MS1和第二模式信号MS2，根据由地址ADDR指导的存储器块、由第一模式信号MS1指示的基底电压的电平或基底电压的电平的保持时间和由第二模式信号MS2指示的存储器操作生成第一开关选择信号SSS1和第二开关选择信号SSS2，并将第一开关选择信号SSS1和第二开关选择信号SSS2分别提供给第一开关电路620和第二开关电路630。作为一个示例，第一开关选择信号SSS1和第二开关选择信号SSS2中的每个可具有用于选择存储器单元阵列100中的多个块中的块的多个选择信号。
第一开关电路620和第二开关电路630可连接到多条选择线Sl，其中，多条选择线Sl连接到电压生成电路700。第一开关电路620通过至少一条串选择线SSL、多条字线WL1至WLn和至少一条地选择线GSL连接到存储器块BLK1。第二开关电路630通过至少一条串选择线SSL、多条字线WL1至WLn和至少一条地选择线GSL连接到存储器块BLKz。
第一开关电路620包括开关控制器621和连接到存储器块BLK1的串选择线SSL、字线WL1至WLn和地选择线GSL的多个通道晶体管(passtransistor)PT11至PT14。开关控制器621可通过响应于第一开关选择信号SSS1将第一开关控制信号SCS1提供给通道晶体管PT11至PT14，来控制通道晶体管PT11至PT14的导通和截止。第二开关电路630包括开关控制器631和连接到存储器块BLKz的串选择线SSL、字线WL1至WLn和地选择线GSL的多个通道晶体管PT21至PT24。开关控制器631可通过响应于第二开关选择信号SSS2将第二开关控制信号SCS2提供给通道晶体管PT21至PT24，来控制通道晶体管PT21至PT24的导通和截止。
如参照图4所述，电压生成电路700可包括第一电压生成器705和第二电压生成器760。第一电压生成器705可生成施加到正常块或局部正常区域的字线电压，第二电压生成器760可生成施加到局部坏区域PBRG的字线电压。
图20示出当采用图16的擦除偏置条件时坏块的电压的变化和基底的电压的变化。
参照图15、图16和图20，在对坏块BB的擦除操作期间，控制电路500控制电压生成电路700和地址解码器600将字线擦除电压Vwe施加到局部坏区域PBRG中的字线WL1至WL5以及局部正常区域PNRG中的字线WL6至WL12，并将擦除电压VRES施加到基底111。在基底111的电压电平响应于施加到基底111的擦除电压VERS以恒定斜率增加的第一间隔INT11期间，地址解码器600将字线擦除电压Vwe施加到局部坏区域PBRG中的字线WL1至WL5。第一时间间隔INT11从擦除电压VERS施加到基底111的第一时间点t11开始，并在基底111的电压电平达到擦除电压VERS的电压电平的第三时间点t13结束。在字线擦除电压Vwe被施加到局部坏区域PBRG中的字线WL1至WL5的同时，地址解码器600在第一间隔INT11中的第二时间点t12使局部坏区域PBRG中的字线WL1至WL5浮置。
当在第二时间点t12使局部坏区域PBRG中的字线WL1至WL5浮置时，局部坏区域PBRG中的字线WL1至WL5中的每个电压电平跟随基底111的电压电平。第二时间点t12可以是基底111的电压电平响应于施加到基底111的擦除电压VERS而达到参考电平VREF的时间点。在第二间隔INT12期间，局部坏区域PBRG中的字线WL1至WL5中的每个的电压电平被保持为特定电平。第二间隔INT12从第三时间点t13开始并在第四时间点t14结束。
图21是示出根据示例实施例的操作非易失性存储器装置的方法的流程图。
参照图2至图21，非易失性存储器装置50可包括：包括多个存储器块BLK1至BLKz的存储器单元阵列100，并且还可包括控制电路500。多个存储器块BLK1至BLKz均可包括分别连接到垂直堆叠在基底上的多条字线的多个存储器单元。
在操作S100中，控制电路500可基于被指定为坏块BB的第一存储器块的不可校正的错误的错误信息，将多个存储器块BLK1至BLKz的第一存储器块划分为局部坏区域PBRG和局部正常区域PNRG。
在操作S200中，控制电路500可基于从外部提供的命令CMD和地址ADDR，通过将第一偏置条件应用于局部坏区域PBRG并通过将与第一偏置条件不同的第二偏置条件应用于局部正常区域PNRG来对局部正常区域PNRG执行存储器操作。对局部正常区域PNRG的存储器操作可以是编程操作、读操作和擦除操作中的一个。
因此，非易失性存储器装置50可在不使用保留的块代替坏块的情况下通过使用局部正常区域修复坏块的一部分来减少(或者，可选地，防止)由于坏块而导致的寿命减少。
图22是示出根据示例实施例的移动装置的框图。
参照图22，移动装置1000可包括应用处理器1100、通信模块1200、显示/触摸模块1300、存储装置1400和移动RAM 1500。
应用处理器1100控制移动装置1000的操作。通信模块1200被实现为与外部装置执行无线或有线通信。显示/触摸模块1300被实现为显示由应用处理器1100处理的数据或者通过触摸板接收数据。存储装置1400可被实现为存储用户数据。
存储装置1400可以是eMMC、SSD、UFS装置等。存储装置1400可采用图2的存储装置30。存储装置1400可包括存储器控制器和至少一个非易失性存储器装置。至少一个非易失性存储器装置可包括图4的非易失性存储器装置50。移动RAM 1500临时存储用于处理移动装置1000的操作的数据。
可使用各种封装类型或封装配置来封装根据示例实施例的非易失性存储器装置或存储器装置。
示例实施例可应用于包括非易失性存储器装置的各种电子装置。
根据一个或多个示例实施例，上面描述的包括存储装置30的元件(诸如，控制电路500及其子元件(诸如，命令解码器510、地址缓冲器520、控制信号生成器530、比较器540和坏块信息寄存器550))的单元和/或装置可使用硬件、硬件和软件的组合，或者存储可执行的用于执行其功能的软件的非暂时性存储介质来实现。
硬件可使用处理电路(诸如，但不限于，一个或多个处理器、一个或多个中央处理器(CPU)、一个或多个控制器、一个或多个算术逻辑单元(ALU)、一个或多个数字信号处理器(DSP)、一个或多个微型计算机、一个或多个现场可编程门阵列(FPGA)、一个或多个片上系统(SoC)、一个或多个可编程逻辑单元(PLU)、一个或多个微处理器、一个或多个专用集成电路(ASIC)，或能够以限定的方式响应和执行指令的任何其他装置)来实现。
软件可包括用于独立地或共同地指示或配置硬件装置按照期望地进行操作的计算机程序、程序代码、指令或它们的一些组合。计算机程序和/或程序代码可包括能够由一个或多个硬件装置(诸如，上面提到的硬件装置中的一个或多个)实现的程序或计算机可读指令、软件组件、软件模块、数据文件、数据结构等。程序代码的示例包括由编译器生成的机器代码和使用解释器执行的更高级程序代码二者。
例如，当硬件装置是计算机处理装置(例如，一个或多个处理器、CPU、控制器、ALU、DSP、微型计算机、微处理器等)时，计算机处理装置可被配置为通过执行算术、逻辑和输入/输出操作来执行程序代码。一旦程序代码被加载到计算机处理装置中，计算机处理装置可被编程为执行该程序代码，从而将计算机处理装置转换成专用计算机处理装置。在更具体的示例中，当程序代码被加载到处理器中时，处理器变得被编程为执行程序代码和与其对应的操作，从而将处理器变换为专用处理器。在另一示例中，硬件装置可以是自定义为专用处理电路(例如，ASIC)的集成电路。
硬件装置(诸如，计算机处理装置)可运行操作系统(OS)以及在OS上运行的一个或多个软件应用。响应于软件的执行，计算机处理装置还可访问、存储、操控、处理并创建数据。为了简明起见，一个或多个示例实施例可被举例为一个计算机处理装置，然而，本领域的技术人员将理解，硬件装置可包括多个处理元件以及多种类型的处理元件。例如，硬件装置可包括多个处理器或者一个处理器和一个控制器。此外，其他处理配置是可行的，诸如并行处理器。
可在任何类型的存储介质(存储介质包括，但不限于，能够将指令或数据提供给硬件装置或者由硬件装置解释的任何机器、组件、物理或虚拟设备、或者计算机存储介质或装置)中永久地或临时地实现软件和/或数据。软件还可分布在联网的计算机系统上，使得软件以分布式的方式被存储和被执行。具体地讲，例如，软件和数据可通过包括如在此讨论的实体或非暂时性计算机可读存储介质的一个或多个计算机可读记录介质来存储。
根据一个或多个示例实施例，存储介质还可包括单元和/或装置的一个或多个存储装置。一个或多个存储装置可以是实体或非暂时性计算机可读存储介质(诸如，随机存取存储器(RAM)、只读存储器(ROM)、永久大容量存储装置(诸如，磁盘驱动器)、和/或能够存储和记录数据的任何其他类似的数据存储机制)。一个或多个存储装置可被配置为存储用于一个或多个操作系统和/或用于实现在此描述的示例实施例的计算机程序、程序代码、指令或它们的一些组合。还可使用驱动机制将计算机程序、程序代码、指令或它们的一些组合从单独的计算机可读存储介质加载到一个或多个存储装置和/或一个或多个计算机处理装置中。这种单独的计算机可读存储介质可包括通用串行总线(USB)闪存驱动器、记忆棒、蓝光/DVD/CD-ROM驱动器、存储卡和/或其他类似的计算机可读存储介质。计算机程序、程序代码、指令或它们的一些组合可经由网络接口而不是经由计算机可读存储介质从远程数据存储装置加载到一个或多个存储装置和/或一个或多个计算机处理装置中。此外，计算机程序、程序代码、指令或它们的一些组合可从远程计算系统加载到一个或多个存储装置和/或一个或多个处理器中，其中，该远程计算系统被配置为通过网络传送和/或分布计算机程序、程序代码、指令或它们的一些组合。远程计算系统可经由有线接口、空中接口和/或任何其他类似介质传送和/或分布计算机程序、程序代码、指令或它们的一些组合。
为了示例实施例的目的，一个或多个硬件装置、存储介质、计算机程序、程序代码、指令或它们的一些组合可被专门设计和构造，或者它们可以是为了示例实施例的目的而改变和/或修改的已知的装置。
上述内容是对示例实施例的说明，并且将不应被解释成对示例实施例的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易地理解，在不实质上脱离示例实施例的新颖性教导和优点的情况下，许多修改可在示例实施例中是可行的。因此，所有这些修改意在包括在权利要求中所限定的示例实施例的范围内。

Claims (19)

1.一种非易失性存储器装置，包括：
存储器单元阵列，包括多个存储器块，所述多个存储器块包括连接到多条字线的多个存储器单元，所述多条字线垂直堆叠在基底上；
控制器，被配置为：
基于与所述多个存储器块中的第一存储器块中的错误相关联的错误信息将第一存储器块划分为局部坏区域和局部正常区域，其中，第一存储器块被指定为坏块，
基于命令和地址，通过将第一偏置条件应用于局部坏区域并将第二偏置条件应用于局部正常区域，来对局部正常区域执行存储器操作，第一偏置条件不同于第二偏置条件。
2.根据权利要求1所述的非易失性存储器装置，其中，错误信息包括第一错误信息和第二错误信息，第一错误信息与第一存储器块中的与所述错误相关联的字线相关，第二错误信息与第一存储器块中的与所述错误相关联的单元串相关。
3.根据权利要求2所述的非易失性存储器装置，其中，局部坏区域包括：连接到与所述错误相关联的至少两条字线的存储器单元以及与所述错误相关联的至少一个单元串。
4.根据权利要求2所述的非易失性存储器装置，其中，控制器被配置为：
将局部正常区域中的多条字线中的至少一条字线指定为阻挡字线，其中，阻挡字线与局部坏区域相邻，
在连接到阻挡字线的存储器单元中对单个位或相同的数据位进行编程。
5.根据权利要求2所述的非易失性存储器装置，还包括：
电压生成电路，被配置为：响应于控制信号和选择信号生成字线电压；
地址解码器，被配置为：基于包括在所述地址中的行地址向局部坏区域和局部正常区域提供字线电压。
6.根据权利要求5所述的非易失性存储器装置，其中，控制器包括：
存储器，被配置为：存储局部坏区域中的字线的坏行地址和局部坏区域中的至少一个单元串的坏单元串编号，坏行地址与第一错误信息相关联，坏单元串编号与第二错误信息相关联；
处理电路，被配置为：
对所述命令进行解码以提供解码的命令，
基于行地址和坏行地址生成匹配信号；
响应于解码的命令和匹配信号，基于第一错误信息和第二错误信息生成控制信号、第一模式信号和第二模式信号，地址解码器能够通过控制信号、第一模式信号和第二模式信号被控制。
7.根据权利要求5所述的非易失性存储器装置，其中，当所述命令指定对坏块的擦除操作时，控制器被配置为控制电压生成电路和地址解码器：
将地电压施加到与局部坏区域中的至少一个单元串连接的至少一条坏的串选择线，
使与局部正常区域中的至少一个单元串连接的至少一条正常的串选择线浮置，
从第一时间点将字线擦除电压施加到局部正常区域中的字线，
从第一时间点将字线擦除电压施加到局部坏区域中的字线，
使局部坏区域中的至少一条坏的地选择线浮置，
在从第一时间点将字线擦除电压施加到局部正常区域中的至少一条正常的地选择线直到第一时间点之后的第二时间点的同时，从第二时间点使所述至少一条正常的地选择线浮置，
从第一时间点将擦除电压施加到基底。
8.根据权利要求5所述的非易失性存储器装置，其中，当所述命令指定对局部正常区域中的选择的字线的编程操作时，控制器被配置为控制电压生成电路和地址解码器：
将地电压施加到与局部坏区域中的至少一个单元串连接的至少一条坏的串选择线，
将电源电压施加到与局部正常区域中的至少一个单元串连接的至少一条正常的串选择线，
将编程电压施加到选择的字线，
将第一编程通过电压施加到局部正常区域中的未选择的字线，
将第二编程通过电压施加到局部坏区域中的字线，第二编程通过电压是与第一编程通过电压不同的电压电平，
将地电压施加到局部坏区域中的至少一条坏的地选择线并施加到局部正常区域中的至少一条正常的地选择线。
9.根据权利要求8所述的非易失性存储器装置，其中，控制器被配置为：
将局部正常区域中的多条字线中的至少一条指定为阻挡字线，其中，阻挡字线与局部坏区域相邻，
在连接到阻挡字线的第一存储器单元中对单个位或相同的数据位进行编程，
在除了连接到阻挡字线的第一存储器单元之外的局部正常区域中，对N位第二存储器单元进行编程，N是大于1的自然数。
10.根据权利要求5所述的非易失性存储器装置，其中，当所述命令指定对局部正常区域中的选择的字线的读操作时，控制器被配置为控制电压生成电路和地址解码器：
将地电压施加到与局部坏区域中的至少一个单元串连接的至少一条坏的串选择线，
将电源电压施加到与局部正常区域中的至少一个单元串连接的至少一条正常的串选择线，
将第一读取通过电压施加到局部正常区域中的未选择的字线，
将读取电压施加到选择的字线，
将第二读取通过电压施加到局部坏区域中的字线，第二读取通过电压是与第一读取通过电压不同的电压电平，
将地电压施加到局部坏区域中的至少一条坏的地选择线，
将地电压施加到局部正常区域中的至少一条正常的地选择线。
11.根据权利要求5所述的非易失性存储器装置，其中，电压生成电路包括：
第一电压生成器，被配置为：响应于控制信号和选择信号，生成施加到正常块或局部正常区域的字线电压；
第二电压生成器，被配置为：响应于控制信号和选择信号，生成施加到局部坏区域的字线电压。
12.根据权利要求1所述的非易失性存储器装置，其中，控制器被配置为：基于第一存储器块形成在存储器单元阵列中的位置来改变包括在局部坏区域中的多条字线和多个单元串。
13.根据权利要求1所述的非易失性存储器装置，其中，局部坏区域中的字线的第一字线建立时间大于局部正常区域中的字线的第二字线建立时间。
14.一种操作非易失性存储器装置的方法，所示非易失性存储器装置包括具有多个存储器块的存储器单元阵列，所述多个存储器块中的每个包括分别连接到多条字线的多个存储器单元，所述多条字线垂直堆叠在基底上，所述方法包括：
基于与所述多个存储器块中的第一存储器块中的错误相关联的错误信息，将第一存储器块划分为局部坏区域和局部正常区域，其中，第一存储器块被指定为坏块；
基于命令和地址，通过将第一偏置条件应用于局部坏区域并通过将第二偏置条件应用于局部正常区域，来对局部正常区域执行存储器操作，第一偏置条件不同于第二偏置条件。
15.根据权利要求14所述的方法，其中，错误信息包括第一错误信息和第二错误信息，第一错误信息与第一存储器块中的与所述错误相关联的多条字线中的每条字线相关，第二错误信息与第一存储器块中的与所述错误相关联的多个单元串中的每个单元串相关，其中，所述方法还包括：
将局部正常区域中的多条字线中的至少一条字线指定为阻挡字线，其中，阻挡字线与局部坏区域相邻；
在连接到阻挡字线的存储器单元中，对单个位或相同的数据位进行编程。
16.根据权利要求14所述的方法，其中，当所述命令指定对坏块的擦除操作时，执行存储器操作的步骤包括：
将地电压施加到与局部坏区域中的至少一个单元串连接的至少一条坏的串选择线；
使与局部正常区域中的至少一个单元串连接的至少一条正常的串选择线浮置；
从第一时间点将字线擦除电压施加到坏块中的字线；
使局部坏区域中的至少一条坏的地选择线浮置；
在从第一时间点将字线擦除电压施加到局部正常区域中的至少一条正常的地选择线直到第一时间点之后的第二时间点的同时，从第二时间点使所述至少一条正常的地选择线浮置；
从第一时间点将擦除电压施加到基底。
17.根据权利要求14所述的方法，其中，当所述命令指定对局部正常区域中的选择的字线的编程操作时，执行存储器操作的步骤包括：
将地电压施加到与局部坏区域中的至少一个单元串连接的至少一条坏的串选择线；
将电源电压施加到与局部正常区域中的至少一个单元串连接的至少一条正常的串选择线；
将编程电压施加到选择的字线；
将第一编程通过电压施加到局部正常区域中的未选择的字线；
将第二编程通过电压施加到局部坏区域中的字线；
将地电压施加到局部坏区域中的至少一条坏的地选择线和局部正常区域中的至少一条正常的地选择线。
18.根据权利要求14所述的方法，其中，当所述命令指定对局部正常区域中的选择的字线的读操作时，执行存储器操作的步骤包括：
将地电压施加到与局部坏区域中的至少一个单元串连接的至少一条坏的串选择线；
将电源电压施加到与局部正常区域中的至少一个单元串连接的至少一条正常的串选择线；
将第一读取通过电压施加到局部正常区域中的未选择的字线；
将读取电压施加到选择的字线；
将第二读取通过电压施加到局部坏区域中的字线；
将地电压施加到局部坏区域中的至少一条坏的地选择线；
将地电压施加到局部正常区域中的至少一条正常的地选择线。
19.一种存储装置，包括：
存储器控制器；
至少一个非易失性存储器装置，包括：
存储器单元阵列，包括多个存储器块，每个存储器块包括分别连接到多条字线的多个存储器单元，所述多条字线垂直堆叠在基底上；
控制器，被配置为：
从存储器控制器接收与所述多个存储器块中的第一存储器块中的错误相关联的坏块信息，第一存储器块被指定为坏块，
基于坏块信息将坏块划分为局部坏区域和局部正常区域，
对局部正常区域执行存储器操作，
其中，控制器被配置为：基于坏块信息，通过将第一偏置条件应用于局部坏区域并通过将第二偏置条件应用于局部正常区域，来修复局部正常区域，第一偏置条件与第二偏置条件不同。
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