KR20190077907A - 비휘발성 메모리 장치, 비휘발성 메모리 장치의 동작 방법 및 저장 장치 - Google Patents

비휘발성 메모리 장치, 비휘발성 메모리 장치의 동작 방법 및 저장 장치 Download PDF

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Abstract

비휘발성 메모리 장치는 메모리 셀 어레이 및 제어 회로를 포함한다. 상기 메모리 셀 어레이는 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 각각 구비하는 메모리 블록들을 포함한다. 상기 제어 회로는 상기 메모리 블록들 중 배드 블록으로 지정된 제1 메모리 블록의 정정 불가능 에러에 관련된 에러 정보에 기초하여 상기 배드 블록을 부분 배드 영역과 부분 노멀 영역으로 구분하고, 커맨드 및 어드레스에 응답하여, 상기 부분 배드 영역에 적용되는 제1 바이어스 조건과 상기 부분 노멀 영역에 적용되는 제2 바이어스 조건을 다르게 하여 상기 부분 노멀 영역에 메모리 동작을 수행한다.

Description

비휘발성 메모리 장치, 비휘발성 메모리 장치의 동작 방법 및 저장 장치{NONVOLATILE MEMORY DEVICES, METHODS OF OPERATING THE SAME AND STORAGE DEVICES INCLUDNG THE SAME}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치, 비휘발성 메모리 장치의 동작 방법 및 저장 장치에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
최근에, 비휘발성 메모리 장치의 집적도를 향상시키기 위하여 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 하지만, 대용량화에 따라 기존의 메모리 관리 정책들과의 부정합에 따르는 문제들이 발생하고 있다.
본 발명의 일 목적은 성능을 높일 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 성능을 높일 수 있는 비휘발성 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명의 일 목적은 상기 비휘발성 메모리 장치를 포함하는 저장 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이 및 제어 회로를 포함한다. 상기 메모리 셀 어레이는 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 각각 구비하는 메모리 블록들을 포함한다. 상기 제어 회로는 상기 메모리 블록들 중 배드 블록으로 지정된 제1 메모리 블록의 정정 불가능 에러에 관련된 에러 정보에 기초하여 상기 배드 블록을 부분 배드 영역과 부분 노멀 영역으로 구분하고, 커맨드 및 어드레스에 응답하여, 상기 부분 배드 영역에 적용되는 제1 바이어스 조건과 상기 부분 노멀 영역에 적용되는 제2 바이어스 조건을 다르게 하여 상기 부분 노멀 영역에 메모리 동작을 수행한다.
본 발명의 실시예들에 따른 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 각각 구비하는 메모리 블록들을 포함하는 메모리 셀 어레이를 구비하는 비휘발성 메모리 장치의 동작 방법에서는, 상기 메모리 블록들 중 배드 블록으로 지정된 제1 메모리 블록의 정정 불가능 에러에 관련된 에러 정보에 기초하여 상기 배드 블록을 부분 배드 영역과 부분 노멀 영역으로 구분하고, 외부로부터의 커맨드 및 어드레스에 기초하여, 상기 부분 배드 영역에 적용되는 제1 바이어스 조건과 상기 부분 노멀 영역에 적용되는 제2 바이어스 조건을 다르게 하여 상기 부분 노멀 영역에 메모리 동작을 수행한다.
본 발명의 실시예들에 따른 저장 장치는 적어도 하나의 비휘발성 메모리 장치 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 적어도 하나의 비휘발성 메모리 장치는 메모리 셀 어레이 및 제어 회로를 포함한다. 상기 메모리 셀 어레이는 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 각각 구비하는 메모리 블록들을 포함한다. 상기 제어 회로는 상기 메모리 컨트롤러로부터의 커맨드 및 어드레스에 응답하여 상기 메모리 셀 어레이에 대한 액세스를 제어한다. 상기 메모리 컨트롤러는 상기 메모리 블록들 중 배드 블록으로 지정된 제1 메모리 블록의 정정 불가능 에러에 관련된 배드 블록 정보를 상기 비휘발성 메모리 장치에 제공한다. 상기 제어 회로는 상기 배드 블록 정보에 기초하여 상기 배드 블록을 부분 배드 영역과 부분 노멀 영역으로 구분하고, 상기 부분 노멀 영역에 대하여 메모리 동작을 수행한다.
본 발명의 실시예들에 따르면, 배드 블록을 스페어 블록으로 대체하지 않고, 배드 블록의 일부를 부분 노멀 영역으로 리페어하여 비휘발성 메모리 장치의 수명 단축을 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 전자 장치를 나타내는 개략적인 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 전자 장치에서 저장 장치의 구성을 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 2의 저장 장치에서 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 2의 저장 장치에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 5는 도 4의 메모리 셀 어레이를 나타내는 블록도이다.
도 6은 도 5의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)를 보여주는 사시도이다.
도 7은 도 6의 메모리 블록을 나타내는 등가 회로도이다.
도 8은 본 발명의 실시예들에 따른 도 4의 메모리 셀 어레이가 형성되는 셀 영역을 나타낸다.
도 9a 및 도 9b는 도 8의 메모리 블록들에 각각 포함된 셀 스트링들의 단면들을 예시적으로 나타낸다.
도 10은 도 8의 메모리 블록들에 대한 프로그램 동작 및 소거 동작의 수행 결과를 나타내는 그래프이다.
도 11은 도 8의 하나의 채널의 수직 구조를 나타낸다.
도 12는 수직형 비휘발성 메모리 장치에서 발생될 수 있는 각종 진행성 불량의 예를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 도 4의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타낸다.
도 14는 본 발명의 실시예들에 따른 도 4의 비휘발성 메모리 장치에서 전압 생성 회로에서 제1 전압 생성기의 구성을 나타내는 블록도이다.
도 15는 도 7의 메모리 블록이 배드 블록으로 지정된 경우에 배드 블록이 부분 배드 영역과 부분 노멀 영역으로 구분되는 것을 나타낸다.
도 16은 배드 블록에 대한 소거 동작시의 소거 바이어스 조건을 나타낸다.
도 17은 부분 노멀 영역에 대한 프로그램 동작 시의 프로그램 바이어스 조건을 나타낸다.
도 18은 부분 노멀 영역에 대한 독출 동작 시의 프로그램 바이어스 조건을 나타낸다.
도 19는 본 발명의 실시예들에 따른 도 4의 비휘발성 메모리 장치에서 어드레스 디코더의 구성을 나타낸다.
도 20은 도 16의 소거 바이어스 조건이 적용되는 경우의 배드 블록의 전압과 기판 전압을 나타낸다.
도 21은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 22는 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 전자 장치를 나타내는 개략적인 블록도이다.
도 1을 참조하면, 전자 장치(10)는 호스트(20) 및 저장 장치(30)을 포함할 수 있다. 저장 장치(30)는 메모리 컨트롤러(40) 및 적어도 하나의 비휘발성 메모리 장치(50)를 포함할 수 있다. 호스트(20)는 저장 장치(30)의 동작을 전반적으로 제어한다. 메모리 컨트롤러(40)는 호스트(20)와 커맨드, 어드레스, 데이터와 같은 신호를 교환할 수 있다. 메모리 컨트롤러(40)는 호스트(20)의 커맨드에 따라 비휘발성 메모리 장치(50)에 데이터를 기입하거나 비휘발성 메모리 장치(50)로부터 데이터를 독출할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 전자 장치에서 저장 장치의 구성을 나타낸다.
도 2를 참조하면, 저장 장치(또는, 메모리 시스템, 30)는 메모리 컨트롤러(40) 및 적어도 하나의 비휘발성 메모리 장치(50)를 포함할 수 있다. 실시예에 있어서, 메모리 컨트롤러(40) 및 비휘발성 메모리 장치(50) 각각은 하나의 칩, 하나의 패키지, 하나의 모듈 등으로 제공될 수 있다. 또는 메모리 컨트롤러(40) 및 비휘발성 메모리 장치(50)는 다양한 패키지들을 기반으로 실장되어 메모리 카드와 같은 저장 장치로 제공될 수 있다.
비휘발성 메모리 장치(50)는 메모리 컨트롤러(40)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(50)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 비휘발성 메모리 장치(50)는 제어 라인을 통하여 제어 신호(CTRL)를 제공받을 수 있다. 또한 비휘발성 메모리 장치(50)는 메모리 컨트롤러(40)로부터 파워(PWR)를 제공받을 수 있다.
비휘발성 메모리 장치(50)에 포함된 메모리 셀들은 프로그램 경과 시간, 온도, 프로그램 교란, 독출 교란 등과 같은 요인들로 인하여 문턱 전압 산포가 변화하는 물리적 특성을 갖는다. 즉, 상술된 요인들로 인하여 비휘발성 메모리 장치(50)에 저장된 데이터에 오류가 발생할 수 있다. 메모리 컨트롤러(40)는 이러한 오류들을 정정하기 위하여 다양한 에러 정정 기법을 사용할 수 있다. 예를 들어, 메모리 컨트롤러(40)는 에러 정정 코드(ECC; Error Correction Code) 엔진(42)을 포함할 수 있다.
또한 비휘발성 메모리 장치(50)에 대한 소거 동작 시, 메모리 컨트롤러(40)는 물리 블록보다 작은 서브 블록 단위로 비휘발성 메모리 장치(50)에 대한 소거 동작을 수행할 수 있다. 서브 블록 단위의 소거 동작을 관리하기 위하여 메모리 컨트롤러(40)는 소거 관리 모듈(43a)을 포함할 수 있다.
소거 관리 모듈(43a)은 서브 블록 단위의 소거 동작을 수행한 후에, 소거된 서브 블록 또는 소거된 서브 블록과 인접한 서브 블록에 대한 소거 상태를 모니터링할 수 있다. 예를 들면, 소거 관리 모듈(43a)은 소거된 서브 블록으로부터 독출된 데이터를 참조하여 비트 에러율(BER)을 검출할 수 있다. 또는, 소거 관리 모듈(43a)은 소거된 서브 블록에 대한 웨어 레벨링 정보(예를 들면, Erase count)를 획득하고 모니터링할 수 있다.
여기서, 메모리 블록(memory block)은 동시에 소거 가능한 최대 메모리 단위일 수 있다. 워드 라인이 기판에 수직 방향으로 적층되는 3차원 비휘발성 메모리 장치에서, 메모리 블록은 적층된 모든 워드 라인들을 공유하는 셀 스트링들의 그룹으로 정의될 수 있다. 서브 블록(Sub-block)은 하나의 메모리 블록(또는, 물리 블록)을 워드 라인 단위 또는 선택 라인 단위로 구분한 세부 메모리 단위에 해당한다. 예를 들면, 서브 블록(Sub-block)은 메모리 블록 중에서 일부 워드 라인들을 공유하는 메모리 셀들의 단위로 정의될 수 있다.
비휘발성 메모리 장치(50)에 대한 독출 동작시, 메모리 컨트롤러(40)는 기본 독출 전압 세트(default read voltage set)를 기반으로 비휘발성 메모리 장치(200)의 제1 페이지에 저장된 데이터를 읽을 수 있다. 예시적으로, 기본 독출 전압 세트는 미리 정해진 독출 전압들을 가리킨다. ECC 엔진(42)은 비휘발성 메모리 장치(50)로부터 독출한 데이터에 포함된 오류를 검출 및 정정할 수 있다. 예시적으로, ECC 엔진(42)은 하드웨어 형태로 제공될 수 있다. ECC 엔진(42)은 메모리 장치(50)로부터 독출한 데이터에 포함된 정정 불가능 에러에 기초하여 메모리 블록을 배드 블록으로 지정할 수 있다. 메모리 컨트롤러(40)는 배드 블록의 에러 정보를 저장하는 배드 블록 정보 레지스터(49)를 포함할 수 있다. ECC 엔진(42)은 배드 블록의 워드라인들 각각의 정정 불가능 에러에 관련된 제1 에러 정보와 셀 스트링들 각각의 정정 불가능 에러에 관련된 제2 에러 정보를 상기 에러 정보로서 배드 블록 정보 레지스터(49)에 저장할 수 있다. 메모리 컨트롤러(40)는 상기 에러 정보를 포함하는 배드 블록 정보(BBI)를 비휘발성 메모리 장치(50)에 제공할 수 있다.
메모리 컨트롤러(40)는 상기 에러 정보에 기초하여 배드 블록의 일부를 부분 노멀 영역으로서 사용하는 리페어 관리 모듈(43b)를 포함할 수 있다. 리페어 관리 모듈(43b)은 배드 블록 정보 레지스터(49)에 저장된 에러 정보를 참조하여, 배드 블록의 일부를 부분 노멀 영역으로서 사용하는 리페어 동작을 수행하도록 비휘발성 메모리 장치(50)를 제어할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 저장 장치에서 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 2 및 도 3을 참조하면, 메모리 컨트롤러(40)는 버스(48)를 통하여 서로 연결되는 프로세서(41), ECC 엔진(42), 버퍼(43), 소거 관리 모듈(43a), 리페어 관리 모듈(43b), 랜더마이저(44), 호스트 인터페이스(45), 롬(46) 및 비휘발성 메모리 인터페이스(47)를 포함할 수 있다. ECC 엔진(42), 소거 관리 모듈(43a) 및 리페어 관리 모듈(43b)는 도 2를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
프로세서(41)는 메모리 컨트롤러(40)의 제반 동작을 제어한다. 예를 들어, 소거 관리 모듈(43a) 및 리페어 관리 모듈(43b)는 소프트웨어 형태로 제공되며, 버퍼(43)에 저장될 수 있다. 버퍼(43)에 저장된 소거 관리 모듈(43a) 및 리페어 관리 모듈(43b)는 프로세서(41)에 의해 구동될 수 있다. ROM(46)은 메모리 컨트롤러(40)가 동작하는데 요구되는 다양한 정보를 펌웨어 형태로 저장할 수 있다. 버퍼(43)는 비휘발성 메모리 장치(50)로부터 독출된 데이터를 저장하거나 소거 관리 모듈(43a) 및 리페어 관리 모듈(43b)을 포함할 수 있다.
예를 들어, 데이터 랜더마이징은 하나의 워드라인에 연결된 메모리 셀들이 동일한 비율의 프로그램 상태를 갖도록 데이터를 처리하는 것을 가리킨다. 예를 들어, 하나의 워드라인에 연결된 메모리 셀들이 각각 2-비트의 데이터를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)인 경우, 메모리 셀들 각각은 소거 상태 및 제 1 내지 제3 프로그램 상태들 중 어느 하나의 상태를 가질 것이다. 이 때, 랜더마이저(44)는 하나의 워드라인에 연결된 메모리 셀들 중 소거 상태를 갖는 메모리 셀들의 개수, 제1 프로그램 상태를 갖는 메모리 셀들의 개수, 제2 프로그램 상태를 갖는 메모리 셀들의 개수, 및 제3 프로그램 상태를 갖는 메모리 셀들의 개수가 서로 동일하도록 데이터를 랜더마이징할 수 있다. 즉, 랜더마이징된 데이터(randomized data)가 저장된 메모리 셀들은 실질적으로 서로 동일한 개수의 프로그램 상태들을 가질 것이다. 예시적으로, 랜더마이저(44)는 비휘발성 메모리 장치(50)로부터 읽은 데이터를 디랜더마이징할 수 있다.
예를 들어, 랜더마이저(44)는 페이지 데이터를 랜더마이징할 수 있다. 예시적으로, 간결한 설명을 위하여 이상적인(ideal) 랜더마이저(44)의 구성이 설명되었다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 실제 랜더마이저(44)는 하나의 워드라인에 연결된 메모리 셀들 중 소거 상태를 갖는 메모리 셀들의 개수, 제1 프로그램 상태를 갖는 메모리 셀들의 개수, 제2 프로그램 상태를 갖는 메모리 셀들의 개수, 및 제3 프로그램 상태를 갖는 메모리 셀들의 개수가 실질적으로 서로 동일한 값에 가깝도록 데이터를 랜더마이징할수 있다. 즉, 실제 랜더마이징된 데이터(randomized data)가 저장된 메모리 셀들은 실질적으로 서로 비슷한 개수의 프로그램 상태들을 가질 수 있다.
메모리 컨트롤러(40)는 호스트 인터페이스(45)를 통해 호스트(20)와 통신할 수 있다. 예를 들어, 호스트 인터페이스(45)는 다양한 인터페이스들 중 적어도 하나로 제공될 수 있다. 메모리 컨트롤러(40)는 비휘발성 메모리 인터페이스(47)를 통해 비휘발성 메모리 장치(50)와 통신할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 2의 저장 장치에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4를 참조하면, 비휘발성 메모리 장치(50)는 메모리 셀 어레이(100), 어드레스 디코더(600), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(500) 및 전압 생성 회로(700)를 포함할 수 있다. 전압 생성 회로(700)는 제1 전압 생성기(705) 및 제2 전압 생성기(760)을 포함한다.
메모리 셀 어레이(100)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(600)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 메모리 셀 어레이(100)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 적층되는 워드라인들 각각에 연결되는 메모리 셀들을 포함할 수 있다.
도 5는 도 4의 메모리 셀 어레이를 나타내는 블록도이다.
도 5를 참조하면, 메모리 셀 어레이(100)는 방향들(D1~D3)을 따라 신장되는 복수의 메모리 블록들(BLK1~BLKz, z는 3이상의 자연수)을 포함한다. 실시예에 있어서, 메모리 블록들(BLK1~BLKz)은 도4에 도시된 어드레스 디코더(600)에 의해 선택된다. 예를 들면, 어드레스 디코더(600)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다. 어드레스 디코더(600)는 로우 어드레스(R_ADDR)에 응답하여 메모리 블록(BLK)에서 적어도 하나의 서브 블록을 선택할 수 있다.
도 6은 도 5의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)를 보여주는 사시도이다.
도 6을 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 셀 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 기판(111) 상에, D1 방향을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다.
제1 및 제2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, D2 방향을 따라 신장되는 복수의 절연 물질들(112)이 D3 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 D3 방향을 따라 특정 거리만큼 이격되어 형성될 것이다. 제1 및 제2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, D2 방향을 따라 순차적으로 배치되며 D3 방향을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다. 여기서, 필라(113)는 제2 및 제3 도핑 영역들(312, 313) 사이의 기판 상부와, 제3 및 제4 도핑 영역들(313, 314) 사이의 기판 상부에도 형성된다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon OD1ide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.
제1 및 제2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, D3 방향을 따라 제공되는 마지막 절연 물질(112)의 D3 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
제1 및 제2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 D2 방향을 따라 신장되는 제1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, D1 방향으로 신장되는 제1 도전 물질(211)이 제공된다. 절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, D2 방향을 따라 신장되는 제1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, D2 방향으로 신장되는 복수의 제1 도전 물질들(221~281)이 제공된다.
제2 및 제3 도핑 영역들(312, 313) 사이의 영역에서, 제1 및 제2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제2 및 제3 도핑 영역들(312, 313) 사이의 영역에서, D2 방향으로 신장되는 복수의 절연 물질들(112), D2 방향을 따라 순차적으로 배치되며 D1 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 D2 방향을 따라 신장되는 복수의 제1 도전 물질들(212~292)이 제공된다. 제3 및 제4 도핑 영역들(313, 314) 사이의 영역에서, 제1 및 제2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제3 및 제4 도핑 영역들(312, 313) 사이의 영역에서, D2 방향으로 신장되는 복수의 절연 물질들(112), D2 방향을 따라 순차적으로 배치되며 D3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 D2 방향을 따라 신장되는 복수의 제1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, D1 방향으로 신장된 제2 도전물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 D2 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 D1 방향으로 신장된 제2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다.
도 7은 도 6의 메모리 블록을 나타내는 등가 회로도이다.
도 7에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 7을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC12) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC12)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL12)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다.
이상에서 예시적으로 설명된 하나의 메모리 블록(BLKi)은 그보다 작은 복수의 서브 블록들(SB1, SB2, SB3)로 구분될 수 있다. 각각의 서브 블록들(SB1, SB2, SB3)은 워드 라인 방향으로 구분될 수 있다. 어떤 기준으로 서브 블록들이 구분되든지, 각각의 서브 블록은 메모리 블록(BLKi) 내에서 다른 서브 블록들과는 독립적으로 소거될 수 있다.
서브 블록(SB1)은 메모리 블록(BLKi)에 포함된 메모리 셀들 중에서 워드 라인들(WL1, WL2, WL3, WL4)에 연결된 메모리 셀들을 포함할 수 있다. 서브 블록(SB2)은 메모리 블록(BLKi)에 포함된 메모리 셀들 중에서 워드 라인들(WL5, WL6, WL7, WL8)에 연결된 메모리 셀들을 포함할 수 있다. 서브 블록(SB3)은 메모리 블록(BLKi)에 포함된 메모리 셀들 중에서 워드 라인들(WL9, WL10, WL11, WL12)에 연결된 메모리 셀들을 포함할 수 있다. 즉, 서브 블록들(SB1, SB2, SB3)은 하나 또는 둘 이상이 동시에 선택되어 소거될 수 있다. 이를 위해서 비휘발성 메모리 장치(50, 도 4 참조)의 어드레스 디코더(600)는 서브 블록(SB)단위로 메모리 셀들을 소거하기 위한 바이어스를 제공할 수 있다.
다시 도 4를 참조하면, 제어 회로(500)는 메모리 컨트롤러(40)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 비휘발성 메모리 장치(40)의 소거 동작, 프로그램 동작 및 독출 동작을 제어할 수 있다.
예를 들어, 제어 회로(500)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 전압 생성 회로(700)를 제어하기 위한 제어 신호들(CTLs)과 선택 신호(SS)를 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(500)는 로우 어드레스(R_ADDR)를 어드레스 디코더(600)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다. 또한 제어 회로(500)는 기판의 전압 레벨이 기준 레벨에 도달하였거나 기판의 전압 레벨이 일정한 레벨에서 기준 시간 동안 유지되었음을 나타내는 제1 모드 신호(MS1)를 어드레스 디코더(600)에 제공할 수 있다. 또한 제어 회로(500)는 커맨드(CMD)가 지시하는 동작을 나타내는 제2 모드 신호(MS2)를 어드레스 디코더(600)에 제공할 수 있다.
어드레스 디코더(600)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 전압 생성 회로(700)는 제어 회로(500)로부터 제공되는 제어 신호들(CTLs) 및 선택 신호(SS)에 기초하여 비휘발성 메모리 장치(50)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 제1 전압 생성기(705)는 노멀 블록이나 배드 블록의 부분 노멀 영역과 관련된 워드 라인 전압들(VWLs)을 생성할 수 있다. 제2 전압 생성기(760)는 배드 블록의 부분 배드 영역과 관련된 워드 라인 전압들(VWLs)을 생성할 수 있다. 어드레스(ADDR)가 노멀 블록을 지정하는 경우, 제어 회로(500)는 선택 신호(SS)를 이용하여 제1 전압 생성기(705)를 활성화시킬 수 있고, 어드레스(ADDR)가 배드 블록을 지정하는 경우, 제어 회로(500)는 선택 신호(SS)를 이용하여 제1 전압 생성 회로(705)와 제2 전압 생성기(760)를 활성화시킬 수 있다. 전압 생성 회로(700)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(600)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
서브 블록 단위의 소거 동작 시, 전압 생성 회로(700)는 메모리 블록의 웰 또는 기판에 소거 전압(VERS)을 인가하고 선택된 서브 블록의 워드라인들에 워드라인 소거 전압, 즉 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성 회로(700)는 선택된 서브 블록의 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성 회로(700)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성 회로(700)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다. 또한, 독출 동작 시, 전압 생성기(700)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다. 페이지 버퍼 회로(410)는 제어 회로(500)로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(420)는 메모리 컨트롤러(40)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(500)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(500)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(40)에 제공할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 4의 메모리 셀 어레이가 형성되는 셀 영역을 나타낸다.
도 8을 참조하면, 셀 영역(CR)은 복수의 채널 홀들(CH)을 포함한다.
채널 홀 사이즈, 예를 들어, 채널 홀 직경(diameter)은 셀 영역(CR) 내의 위치에 따라 다를 수 있다. 구체적으로, 제1 및 제2 에지들(EDG1, EDG2)에 인접한 채널 홀들(CHa)의 경우 주변 밀도가 낮으므로, 공정 상의 이유로 다른 채널 홀들(CHb)과 직경이 다를 수 있다. 셀 영역(CR)의 중심 영역에 위치한 채널 홀들(CHb)의 직경은, 제1 및 제2 에지들(EDG1, EDG2)에 인접한 채널 홀들(CHa)의 직경보다 클 수 있다. 메모리 블록(BLKa)은 제2 에지(EDG2)에 인접하고, 제2 에지(EDG2)로부터 제1 거리(d1)만큼 이격될 수 있다. 메모리 블록(BLKb)은 제1 및 제2 에지들(EDG1, EDG2)에 인접하지 않고, 셀 영역(CR)의 중심에 위치하며, 제2 에지(EDG2)로부터 제2 거리(d2)만큼 이격될 수 있다. 메모리 블록(BLKa)에 포함된 제1 채널 홀(CHa)의 제1 직경(D1)은, 메모리 블록(BLKb)에 포함된 제2 채널 홀(CHb)의 제2 직경(D2)보다 작을 수 있다.
도 9a 및 도 9b는 도 8의 메모리 블록들에 각각 포함된 셀 스트링들의 단면들을 예시적으로 나타낸다.
도 9a를 참조하면, 메모리 블록(BLKa)에 포함된 제1 채널 홀(CHa)에는 표면층(114) 및 내부층(115)를 포함하는 필라가 형성될 수 있고, 제1 채널 홀(CHa)의 둘레에는 전하 저장층(CS)이 형성될 수 있고, 전하 저장층(CS)은 ONO 구조를 가질 수 있다.
도 9b를 참조하면, 메모리 블록(BLKb)에 포함된 제2 채널 홀(CHb)에는 표면층(114) 및 내부층(115)를 포함하는 필라가 형성될 수 있고, 제2 채널 홀(CHb)의 둘레에는 전하 저장층(CS)이 형성될 수 있고, 전하 저장층(CS)은 ONO 구조를 가질 수 있다.
실시예에서, 메모리 블록(BLKb)에 포함된 전하 저장층(CS)의 두께는, 메모리 블록(BLKa)에 포함된 전하 저장층(CS)의 두께와 다를 수 있다. 이러한 채널 홀 직경의 차이로 인해, 메모리 셀의 특성의 차이가 발생할 수 있다. 구체적으로, 채널 홀의 둘레에 게이트 전극이 위치하는 게이트 올 어라운드(gate all around) 형태의 수직형 메모리 장치의 경우, 채널 홀 직경이 작아지면 게이트 전극(예를 들어, 도 6의 213)에서 채널 영역(114)으로 형성되는 전기장의 집속도가 높아지게 된다. 따라서, 제1 채널 홀(CHa)과 같이 채널 홀 직경이 작은 메모리 셀은, 제2 채널 홀(CHb)과 같이 채널 홀 직경이 큰 메모리 셀에 비해, 프로그램 및 소거 동작의 속도가 빨라지게 된다.
다시 도 8을 참조하면, 셀 영역(CR) 내에서 하나의 메모리 블록은 제1 방향(D1)으로, 즉, 워드 라인 방향으로 한 페이지에 해당하는 모든 메모리 셀들을 포함하고, 제2 방향(D2)으로, 즉, 비트 라인 방향으로 몇 개의 스트링들을 포함하도록 구성된다. 따라서, 각 메모리 블록은 제1 방향으로 길게 구성되어, 채널 홀 사이즈, 즉, 직경의 차이는 메모리 블록 단위로 나타날 수 있다. 따라서, 메모리 블록(BLKa)에 포함된 메모리 셀들의 프로그램 속도 및 소거 속도는 메모리 블록(BLKb)에 포함된 메모리 셀들의 프로그램 속도 및 소거 속도보다 빠를 수 있다.
도 10은 도 8의 메모리 블록들에 대한 프로그램 동작 및 소거 동작의 수행 결과를 나타내는 그래프이다.
도 10을 참조하면, 가로축은 도 8의 제2 방향, 즉, 비트 라인 방향에 따른 메모리 블록의 위치를 나타내고, 세로축은 전압을 나타낸다. 구체적으로, 실선(111)은 프로그램된 메모리 셀의 메모리 블록 위치에 따른 문턱 전압의 중심치를 나타내고, 점선(112)은 소거된 메모리 셀의 메모리 블록 위치에 따른 문턱 전압의 중심치를 나타낸다.
상술한 바와 같이, 프로그램 속도 및 소거 속도의 차이로 인하여 실선(711)과 같이, 프로그램된 메모리 셀들의 문턱 전압은 메모리 블록 위치 별로 U자 형태를 가질 수 있다. 또한, 점선(72)과 같이, 소거된 메모리 셀들의 문턱 전압은 메모리 블록 위치 별로 뒤집어진 U자 형태를 가질 수 있다.
도 11은 도 8의 하나의 채널의 수직 구조를 나타낸다.
도 11을 참조하면, 수직형 메모리 장치에 포함된 하나의 셀 스트링에 대응하는 채널 홀(CH1)이 도시되었다. 채널 홀(CH1)은 기판 상에 적층된 게이트 전극들 및 절연막들의 일부 영역을 식각함으로써 형성되므로, 표면으로부터 깊이가 커질수록 식각이 잘 이루어지지 않을 수 있다. 이에 따라, 채널 홀(CH1)의 직경은 기판쪽으로 갈수록 작아질 수 있다.
일 실시예에서, 채널 홀(CH1)을 채널 홀 직경에 따라 세 개의 구역들로 구분할 수 있다. 예를 들어, 채널 홀 직경이 제1 값보다 작은 구역을 제1 구역(Z1)으로 결정하고, 채널 홀 직경이 제1 값 이상이고, 제2 값보다 보다 작은 구역을 제2 구역(Z2)으로 결정하고, 채널 홀 직경이 제2 값 이상이고, 제3 값보다 작은 구역을 제3 구역(Z3)으로 결정할 수 있다. 제1 구역(Z1)은 서브 블록(SB1)에 해당하고, 제2 구역(Z2)은 서브 블록(SB2)에 해당하고, 제3 구역(Z3)은 서브 블록(SB3)에 해당할 수 있다. 따라서, 하나의 셀 스트링에서도 서브 블록의 위치에 따른 채널 홀 직경의 차이로 인해, 메모리 셀의 특성의 차이가 발생할 수 있다. 따라서, 하나의 셀 스트링에서도 서브 블록의 위치에 따라 프로그램 속도 및 소거 속도의 차이가 발생할 수 있다. 그러므로 기판으로부터의 거리가 가까운 워드라인들 및 이러한 워드라인들에 연결되는 메모리 셀들에서는 복구할 수 없는 불량(워드라인-채널 브릿지 등)이 발생할 가능성이 높고, 이러한 불량으로 인하여 정정 불가능 에러가 발생할 확률이 높다.
도 12는 수직형 비휘발성 메모리 장치에서 발생될 수 있는 각종 진행성 불량의 예를 나타내는 블록도이다.
도 12에서는 아래에서부터 하나의 접지 선택 라인(GSL), 2 개의 하부 더미 워드라인들(DWL0, DWL1), 24 개의 노멀 워드라인들(WL0~WL23), 2 개의 상부 더미 워드라인들(DWL2, DWL3) 및 2 개의 스트링 선택 라인들(SSL)이 배치되는 예가 도시된다. 또한, 수직 채널의 소스 라인으로서, 워드라인들과 평행하게 배치되는 벽 형태의 공통 소스 라인(CSL)이 구비될 수 있다.
도 12에 도시된 불량 A는 워드라인들 사이에 브릿지가 발생한 경우로서, 프로그램 또는 독출 동작시 상하위 워드라인들 사이의 바이어스(Bias) 차이에 의해 진행성으로 불량이 발생할 수 있다. 또한 불량 B는 워드라인과 채널 사이에 브릿지가 발생된 경우로서, 차지 트랩형 플래시(Charge Trap Flash, CTF) 셀로 구현되는 수직형 낸드(VNAND)에서는 워드라인과 채널 사이에 브릿지가 발생될 가능성이 높아진다. 또한, 기판으로부터의 거리가 가까울수록 워드라인과 채널 사이에 브릿지가 발생할 가능성이 높아진다. 불량 C는 워드라인과 공통 소스 라인(CSL) 사이에 브릿지가 발생한 경우로서, 평면 낸드(Planar NAND)에 비하여 3차원 구조에서 불량 발생 가능성이 높다. 또한 불량 D는 노멀(또는 더미) 워드라인뿐 아니라 접지 선택 라인(GSL)도 채널 또는 공통 소스 라인(CSL)과 브릿지가 발생될 수 있는 예를 나타낸다.
도 13은 본 발명의 실시예들에 따른 도 4의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타낸다.
도 13을 참조하면, 제어 회로(500)는 커맨드 디코더(510), 어드레스 버퍼(520), 제어 신호 생성기(530), 어드레스 비교기(540) 및 배드 블록 정보 레지스터(550)를 포함한다.
커맨드 디코더(510)는 커맨드(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제어 신호 생성기(530)에 제공한다. 어드레스 버퍼(520)는 어드레스(ADDR)를 수신하고, 어드레스(ADDR) 중 로우 어드레스(R_ADDR)는 어드레스 디코더(600) 및 어드레스 비교기(550)에 제공하고, 컬럼 어드레스(C_ADDR)는 데이터 입출력 회로(420)에 제공한다. 배드 블록 정보 레지스터(550)는 배드 블록 정보(BSI)를 저장하고, 배드 블록 정보(BSI)는 배드 블록의 어드레스인 배드 블록 어드레스(BBA), 배드 블록의 부분 배드 영역의 워드라인들의 어드레스들인 배드 영역 로우 어드레스(BRRA) 및 배드 블록의 부분 배드 영역의 셀 스트링들의 정보인 배드 영역 스트링 넘버(BRSN)을 포함한다. 배드 블록 정보 레지스터(550)는 배드 영역 로우 어드레스(BRRA)을 제1 에러 정보(EI1)로서 배드 영역 스트링 넘버(BRSN)를 제2 에러 정보(EI2)로서 제어 신호 생성기(530)에 제공한다.
어드레스 비교기(540)는 배드 블록 정보 레지스터(550)에 저장된 적어도 하나의 배드 영역 로우 어드레스(BRRA)와 로우 어드레스(R_ADDR)를 비교하고, 비교 결과를 나타내는 매치 신호(MTS)를 제어 신호 생성기(530)에 제공한다.
제어 신호 생성기(530)는 디코딩된 커맨드(D_CMD) 및 매치 신호(MS)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작이 배드 블록에 관련된 경우에는 제1 에러 정보(EI1)와 제2 에러 정보(EI1)를 참조하여 제어 신호들(CTLs)과 선택 신호(SS)를 생성하여 전압 생성 회로(700)에 제공할 수 있다. 또한 제어 신호 생성기(530)는 기판의 전압 레벨과 관련된 제1 모드 신호(MS1)와 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타내는 제2 모드 신호(MS2)를 어드레스 디코더(600)에 제공한다. 제어 신호 생성기(530)는 매치 신호(MTS)가 로우 어드레스(R_ADDR)가 배드 블록의 부분 노멀 영역을 액세스함을 나타내는 경우, 부분 노멀 영역에 대한 동작을 지시하는 제2 모드 신호(MS)를 어드레스 디코더(600)에 제공할 수 있다.
도 14는 본 발명의 실시예들에 따른 도 4의 비휘발성 메모리 장치에서 전압 생성 회로에서 제1 전압 생성기의 구성을 나타내는 블록도이다.
도 14를 참조하면, 제1 전압 생성기(705)는 고전압 생성기(710) 및 저전압 생성기(730)를 포함할 수 있다. 실시예에 있어서, 전압 생성기(700)는 음전압(negative voltage) 생성기(750)를 더 포함할 수 있다.
고전압 생성기(710)는 제1 제어 신호(CTL1)에 응답하여 커맨드(CMD)가 지시하는 동작에 따라 프로그램 전압(VPGM), 프로그램 패스 전압(VPPASS), 검증 패스 전압(VVPASS), 독출 패스 전압(VRPASS) 및 소거 전압(VERS)을 생성할 수 있다. 프로그램 전압(VPGM)은 선택 워드라인에 인가되고, 프로그램 패스 전압(VPPASS), 프로그램 검증 패스 전압(VVPASS), 독출 패스 전압(VRPASS)은 비선택 워드라인들에 인가되고, 소거 전압(VERS)은 메모리 블록의 웰 또는 기판에 인가될 수 있다. 제1 제어 신호(CTL1)는 복수의 비트들을 포함하여 커맨드(CMD)가 지시하는 동작을 나타낼 수 있다.
저전압 생성기(730)는 제2 제어 신호(CTL2)에 응답하여 커맨드(CMD)가 지시하는 동작에 따라 프로그램 검증 전압(VPV), 독출 전압(VRD), 소거 검증 전압(VEV) 및 워드라인 소거 전압(Vwe)을 생성할 수 있다. 프로그램 검증 전압(VPV), 독출 전압(VRD,) 및 소거 검증 전압(VEV)은 동작에 따라 선택 워드라인에 인가될 수 있다. 소거 전압(Vwe)은 선택된 서브 블록의 워드라인들에 인가될 수 있다. 제2 제어 신호(CTL2)는 복수의 비트들을 포함하여 커맨드(CMD)가 지시하는 동작을 나타낼 수 있다.
음전압 생성기(750)는 제3 제어 신호(CTL3)에 응답하여 커맨드(CMD)가 지시하는 동작에 따라 음의 레벨을 가지는 프로그램 검증 전압(VPV'), 독출 전압(VRD'), 및 소거 검증 전압(VEV')을 생성할 수 있다. 제3 제어 신호(CTL3)는 복수의 비트들을 포함하여 커맨드(CMD)가 지시하는 동작을 나타낼 수 있다.
제2 전압 생성기(760)의 구성은 제1 전압 생성기(705)의 구성과 실질적으로 동일하고, 커맨드(CMD) 및 어드레스(ADDR)가 노멀 블록에 대한 동작을 지시하는 경우에는 제1 전압 생성기(705)가 선택 신호(SS)에 응답하여 활성화되고, 커맨드(CMD) 및 어드레스(ADDR)가 배드 블록에 대한 동작을 지시하는 경우에는 제1 전압 생성기(705) 및 제2 전압 생성기(760)가 선택 신호(SS)에 응답하여 활성화될 수 있다. 제2 전압 생성기(760)는 배드 블록의 부분 배드 영역에 인가되는 워드라인 전압들을 생성할 수 있다.
비휘발성 메모리 장치의 메모리 블록들은 프로그램 페일이나 소거 페일 등에 기인하여 오동작을 일으킬 수 있다. 이 경우에 해당 메모리 블록은 런 타임 배드 블록으로 간주되어 이미 리저브(reserved)된 다른 블록과 대체된다. 또한 런 타임 배드 블록 이외에도 비휘발성 메모리 장치가 공장에서 출하될 시 이미 배드 블록이라고 알려져 있는 초기 배드 블록도 있다. 런 타임 배드 블록의 경우에 낸드 플래시 메모리를 사용함에 있어서 장기간에 걸쳐 소량 발생하는 것이 일반적이다. 그리고 초기 배드 블록의 경우에도, 공장에서 출하될 시 소량 존재하는 것이 정상이다. 그러나 런 타임 배드 블록이 단기간에 많이 발생할 경우, 혹은 초기 배드 블록이 초기부터 많을 경우에, 모든 리저브드 블록(reserved block)이 고갈되어 버릴 수 있으므로 비휘발성 메모리 장치는 더 이상 쓸 수 없게 된다. 이러한 이유 때문에도 비휘발성 메모리 장치의 수명은 제한받는다. 하지만, 본 발명의 실시예들에서는 배드 블록의 일부인 부분 노멀 블록을 정상적으로 사용할 수 있다. 따라서, 비휘발성 메모리 장치(50)는 배드 블록으로 인한 수명 제한을 감소시킬 수 있다.
도 15는 도 7의 메모리 블록이 배드 블록으로 지정된 경우에 배드 블록이 부분 배드 영역과 부분 노멀 영역으로 구분되는 것을 나타낸다.
도 15에서는 도 7의 셀 스트링들 중 비트라인(BL1)에 연결되는 셀 스트링들을 대하여 설명한다.
도 15를 참조하면, 메모리 블록(BLKi, 제1 메모리 블록)이 배드 블록(BB)으로 지정된 경우, 제어 회로(500)는 배드 블록(BB)의 제1 에러 정보(EI1) 및 제2 에러 정보(EI2)에 기초하여 배드 블록(BB)을 부분 배드 영역(PBRG)과 부분 노멀 영역(PNRG)로 구분하고, 부분 배드 영역(PBRG)에 적용되는 제1 바이어스 조건과 부분 노멀 영역(PNRG)에 적용되는 제2 바이어스 조건을 다르게 하여 부분 노멀 영역(PNRG)에 메모리 동작을 수행한다. 제1 에러 정보(EI1)는 정정 불가능 에러를 포함하는 워드라인들(WL1~WL4)의 로우 어드레스들을 포함할 수 있고, 제2 에러 정보(EI2)는 정정 불가능 에러를 포함하는 셀 스트링의 스트링 넘버(BRSN)를 포함할 수 있다. 스트링 넘버(BRSN)는 상기 스트링에 연결되는 스트링 선택 라인(SSL1)을 나타낼 수 있다. 부분 배드 영역(PBRG)에 포함되는 스트링 선택 라인(SSL1)은 배드 스트링 선택 라인이라 호칭될 수 있고, 부분 노멀 영역(PNRG)에 포함되는 스트링 선택 라인들(SSL2, SSL3)은 노멀 스트링 선택 라인이라 호칭될 수 있다. 부분 배드 영역(PBRG)에 포함되는 접지 선택 라인들(GSL1, GSL2, GSL3)은 배드 접지 선택 라인이라 호칭될 수 있고, 부분 노멀 영역(PNRG)에 포함되는 적어도 하나의 접지 선택 라인(미도시)는 노멀 접지 선택 라인이라 호칭될 수 있다.
도 15에서는 워드라인(WL2)에 연결되는 첫 번째 셀 스트링(NS11)의 메모리 셀(MC2)의 채널과 워드라인(WL2) 사이에 브릿지(BR)가 발생하여 메모리 블록(BLKi)이 배드 블록(BB)으로 지정되었음을 가정한다.
제어 회로(500)는 부분 노멀 영역(PNRG)의 워드라인들(WL6~WL12) 중 부분 배드 영역(PBRG)에 인접한 바운더리 워드라인(WL6)을 블로킹 워드라인(BLOCK_WL)으로 지정할 수 있다.
도 16은 배드 블록에 대한 소거 동작시의 소거 바이어스 조건을 나타낸다.
도 15 및 도 16을 참조하면, 커맨드(CMD) 및 어드레스(ADDR)가 배드 블록(BB)에 대한 소거 동작을 지시하는 경우, 제어 회로(500)는 전압 생성 회로(700)와 어드레스 디코더(600)를 제어하여 부분 배드 영역(PBRG)의 배드 스트링 선택 라인(SSL1)에는 접지 전압(GND)를 인가하고 노멀 스트링 선택 라인들(SSL2, SSL3)은 플로팅시키고, 부분 노멀 영역(PNRG)의 워드라인들(WL6~WL12)과 부분 배드 영역(PBRG)의 워드라인들(WL1~WL5)에는 워드라인 소거 전압(Vwe)을 인가하고, 배드 접지 선택 라인들(GSL1~GSL3)을 플로팅시고, 노멀 접지 선택 라인들은 워드라인 소거 전압(Vwe)을 인가하다가 제1 시점에서 플로팅시키고, 기판에는 소거 전압(VERS)을 인가한다.
도 17은 부분 노멀 영역에 대한 프로그램 동작 시의 프로그램 바이어스 조건을 나타낸다.
도 17에서는 워드라인(WL9)에 연결되는 메모리 셀들에 대한 프로그램 동작을 가정한다.
도 15 및 도 17을 참조하면, 커맨드(CMD) 및 어드레스(ADDR)가 부분 노멀 영역(PNRG)에 대한 프로그램 동작을 지시하는 경우, 제어 회로(500)는 전압 생성 회로(700)와 어드레스 디코더(600)를 제어하여 부분 배드 영역(PBRG)의 배드 스트링 선택 라인(SSL1)에는 접지 전압(GND)를 인가하고, 노멀 스트링 선택 라인들(SSL2, SSL3)에는 전원 전압(VDD)를 인가하고, 부분 노멀 영역(PNRG)의 비선택 워드라인들(WL6~WL8, WL10~WL12)에는 제1 프로그램 패스 전압(VPPASS1)을 인가하고, 부분 배드 영역(PBRG)의 워드라인들(WL1~WL5)에는 제2 프로그램 패스 전압(VPPASS2)을 인가하고, 선택 워드라인(WL9)에는 프로그램 전압(VPGM)을 인가하고, 배드 접지 선택 라인들(GSL1~GSL3)과, 노멀 접지 선택 라인들에는 접지 전압(GND)을 인가한다. 이 때, 배드 블록(BB)의 메모리 셀들이 M 비트 데이터를 저장할 수 있는 경우, 워드라인들(WL7~WL12)에 연결되는 메모리 셀들에는 N (N은 M 보다 작은 자연수) 비트 데이터가 프로그램될 수 있고, 블로킹 워드라인(WL6)에 연결되는 메모리 셀들에는 싱글 비트나 동일한 데이터 비트들이 프로그램될 수 있다.
또한 제2 프로그램 패스 전압(VPASS2)는 제1 프로그램 패스 전압(VPPASS1)과 다를 수 있다. 그 이유는 워드라인(WL2)과 채널 사이의 브릿지(BR)로 인하여 배트 스트링 선택 라인(SSL1)에 연결되는 셀 스트링의 커패시턴스가 증가하기 때문이다. 따라서, 부분 배드 영역(PBRG)의 워드라인들(WL1~WL5)과 관련된 제1 워드라인 셋-업 시간은 부분 노멀 영역(PNRG)의 워드라인들(WL6~WL12)과 관련된 제2 워드라인 셋-업 시간보다 클 수 있다.
도 18은 부분 노멀 영역에 대한 독출 동작 시의 프로그램 바이어스 조건을 나타낸다.
도 18에서는 워드라인(WL9)에 연결되는 메모리 셀들에 대한 독출 동작을 가정한다.
도 15 및 도 18을 참조하면, 커맨드(CMD) 및 어드레스(ADDR)가 부분 노멀 영역(PNRG)에 대한 독출 동작을 지시하는 경우, 제어 회로(500)는 전압 생성 회로(700)와 어드레스 디코더(600)를 제어하여 부분 배드 영역(PBRG)의 배드 스트링 선택 라인(SSL1)에는 접지 전압(GND)를 인가하고 노멀 스트링 선택 라인들(SSL2, SSL3)에는 제1 독출 패스 전압(VRPASS1)를 인가하고, 부분 노멀 영역(PNRG)의 비선택 워드라인들(WL6~WL8, WL10~WL12)에는 제1 독출 패스 전압(VRPASS1)을 인가하고, 부분 배드 영역(PBRG)의 워드라인들(WL1~WL5)에는 제2 독출 패스 전압(VRPASS2)을 인가하고, 선택 워드라인(WL9)에는 독출 전압(VRD)을 인가하고, 배드 접지 선택 라인들(GSL1~GSL3)에는 접지 전압(GND)를 인가하고, 노멀 접지 선택 라인들에는 제1 독출 패스 전압(VRPASS1)을 인가한다.
또한 제2 독출 패스 전압(VPPASS2)는 제1 독출 패스 전압(VRPASS1)과 다를 수 있다. 그 이유는 워드라인(WL2)과 채널 사이의 브릿지(BR)로 인하여 배트 스트링 선택 라인(SSL1)에 연결되는 셀 스트링의 커패시턴스가 증가하기 때문이다.
도 19는 본 발명의 실시예들에 따른 도 4의 비휘발성 메모리 장치에서 어드레스 디코더의 구성을 나타낸다.
도 19에서는 설명의 편의를 위하여 메모리 블록들(BLK1, BLKz)과 전압 생성 회로(700)를 함께 도시한다. 도 19를 참조하면, 어드레스 디코더(600)는 디코더(610), 제1 스위치 회로(620) 및 제2 스위치 회로(630)를 포함할 수 있다.
디코더(610)는 어드레스(ADDR), 제1 모드 신호(MS1) 및 제2 모드 신호(MS2)를 수신하고, 어드레스(ADDR)가 지정하는 서브 블록과 제1 모드 신호(MS1)가 나타내는 기판 전압(VSUB)의 레벨이나 유지 시간 및 제2 모드 신소(MS2)가 나타내는 동작에 따라서 제1 선택 신호(SS1)와 제2 선택 신호(SS2)를 생성하고, 제1 선택 신호(SS1)와 제2 선택 신호(SS2)를 제1 스위치 회로(620) 및 제2 스위치 회로(630) 각각에 제공할 수 있다.
제1 스위치 회로(620) 및 제2 스위치 회로(630)는 전압 생성 회로(700)에 연결되는 선택 라인들(SIs)에 연결될 수 있다. 제1 스위치 회로(620)는 메모리 블록(BLK1)과 적어도 하나의 스트링 선택 라인(SSL), 복수의 워드라인들(WL1~WLn) 및 적어도 하나의 접지 선택 라인(GSL)을 통하여 연결될 수 있다. 제2 스위치 회로(630)는 메모리 블록(BLKz)과 적어도 하나의 스트링 선택 라인(SSL), 복수의 워드라인들(WL1~WLn) 및 적어도 하나의 접지 선택 라인(GSL)을 통하여 연결될 수 있다.
제1 스위치 회로(620)는 선택 라인들(SIs) 및 제1 메모리 블록(BLK1)의 스트링 선택 라인(SSL), 복수의 워드라인들(WL1~WLn) 및 접지 선택 라인(GSL) 각각과 연결되는 복수의 패스 트랜지스터들(PT11~PT14) 및 스위치 컨트롤러(621)를 포함할 수 있다. 스위치 컨트롤러(621)는 제1 선택 신호(SS1)에 응답하여 패스 트랜지스터들(PT11~PT14)의 턴-온과 턴-오프를 제어할 수 있다. 제2 스위치 회로(630)는 선택 라인들(SIs) 및 메모리 블록(BLKz)의 스트링 선택 라인(SSL), 복수의 워드라인들(WL1~WLn) 및 접지 선택 라인(GSL) 각각과 연결되는 복수의 패스 트랜지스터들(PT21~PT24) 및 스위치 컨트롤러(631)를 포함할 수 있다. 스위치 컨트롤러(631)는 제2 선택 신호(SS2)에 응답하여 패스 트랜지스터들(PT21~PT24)의 턴-온과 턴-오프를 제어할 수 있다.
전압 생성 회로(700)는 도 4를 참조하여 상술한 바와 같이, 노멀 블록이나 부분 노멀 영역에 인가되는 워드라인 전압들을 생성하는 제1 전압 생성기(705) 및 부분 배드 영역에 인가되는 워드라인 전압들을 생성하는 제2 전압 생성기(760)를 포함할 수 있다.
도 20은 도 16의 소거 바이어스 조건이 적용되는 경우의 배드 블록의 전압과 기판 전압을 나타낸다.
도 15, 도 16 및 도 20을 참조하면, 배드 블록(BB)에 대한 소거 동작에서, 제어 회로(500)는 부분 노멀 영역(PNRG)의 워드라인들(WL6~WL12)과 부분 배드 영역(PBRG)의 워드라인들(WL1~WL5)에는 워드라인 소거 전압(Vwe)을 인가하고, 기판(111)에는 소거 전압(VERS)을 인가한다. 기판(111)에 인가되는 소거 전압(VERS)에 의하여 기판 전압(VSUB)의 레벨이 선형적으로 증가는 제1 구간(INT11)에서, 부분 배드 영역(PBRG)의 워드라인들(WL1~WL5)에는 워드라인 소거 전압(Vwe)을 인가한다. 제1 구간(INT11)은 기판(111)에 소거 전압(VERS)이 인가되기 시작하는 시점(t11)부터 소거 전압(VERS)에 의하여 기판 전압(VSUB)이 소거 전압(VERS)의 레벨에 도달하는 시점(t13)까지 일 수 있다. 제1 구간(INT11)에서 부분 배드 영역(PBRG)의 워드라인들(WL1~WL5)에 워드라인 소거 전압(Vwe)을 인가하다가, 제1 구간(INT11)의 제1 시점(t12)에서 부분 배드 영역(PBRG)의 워드라인들(WL1~WL5)을 플로팅시킨다.
제1 시점(t12)에서 부분 배드 영역(PBRG)의 워드라인들(WL1~WL5)이 플로팅되면, 부분 배드 영역(PBRG)의 워드라인들(WL1~WL5)의 전압 레벨은 기판 전압(VSUB) 레벨을 추종하게 된다. 제1 시점(t12)은 소거 전압(VERS)의 인가에 따라 상승하는 기판 전압(VSUB)의 레벨이 기준 레벨(VREF)에 도달하는 시점일 수 있다. 부분 배드 영역(PBRG)의 워드라인들(WL1~WL5)은 시점(t13)부터 시점(t14)까지 일정한 레벨로 유지될 수 있다.
도 21은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 21을 참조하면, 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 각각 구비하는 메모리 블록들(BLK1~BLKz)을 포함하는 메모리 셀 어레이(100)를 구비하는 비휘발성 메모리 장치(50)의 동작 방법에서는, 상기 메모리 블록들 중 배드 블록(BB)으로 지정된 제1 메모리 블록의 정정 불가능 에러에 관련된 에러 정보에 기초하여 상기 배드 블록(BB)을 부분 배드 영역(PBRG)과 부분 노멀 영역(PNRG)으로 구분하고(S100), 외부로부터의 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 부분 배드 영역(PBRG)에 적용되는 제1 바이어스 조건과 부분 노멀 영역(PNRG)에 적용되는 제2 바이어스 조건을 달리하여 부분 노멀 영역 부분 노멀 영역(PNRG)에 메모리 동작을 수행한다(S200).
상기 메모리 동작은, 프로그램 동작, 독출 동작 및 소거 동작 중 하나일 수 있다. 따라서 본 발명의 실시예들에 따르면, 배드 블록을 리저브 블록으로 대체하지 않고, 배드 블록의 일부를 부분 노멀 영역으로 리페어하여 비휘발성 메모리 장치의 수명 단축을 감소시킬 수 있다.
도 22는 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 22를 참조하면, 모바일 장치(1000)는 어플리케이션 프로세서(1100), 통신 모듈(1200), 디스플레이/터치 모듈(1300), 저장 장치(1400), 및 모바일 램(1500)을 포함한다.
어플리케이션 프로세서(1100)는 모바일 장치(1000)의 전반적인 동작을 제어한다. 통신 모듈(1200)은 외부와의 유선/무선 통신을 제어하도록 구현될 수 있다. 디스플레이/터치 모듈(1300)은 어플리케이션 프로세서(1100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 수 있다. 저장 장치(1400)는 사용자의 데이터를 저장하도록 구현될 수 있다.
저장 장치(1400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(1400)는 도 2의 저장 장치(30)로 구현될 수 있다. 따라서 저장 장치(1400)는 메모리 컨트롤러와 적어도 하나의 비휘발성 메모리 장치를 포함할 수 있고, 상기 적어도 하나의 비휘발성 메모리 장치는 도 4의 비휘발성 메모리 장치(50)로 구현될 수 있다. 모바일 램(1500)은 모바일 장치(1000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치 또는 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다.
본 발명은 비휘발성 메모리 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 각각 구비하는 메모리 블록들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 블록들 중 배드 블록으로 지정된 제1 메모리 블록의 정정 불가능 에러에 관련된 에러 정보에 기초하여 상기 배드 블록을 부분 배드 영역과 부분 노멀 영역으로 구분하고, 커맨드 및 어드레스에 응답하여, 상기 부분 배드 영역에 적용되는 제1 바이어스 조건과 상기 부분 노멀 영역에 적용되는 제2 바이어스 조건을 다르게 하여 상기 부분 노멀 영역에 메모리 동작을 수행하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 회로는 상기 제1 메모리 블록의 워드라인들 각각의 상기 정정 불가능 에러에 관련된 제1 에러 정보와 상기 제1 메모리 블록의 셀 스트링들 각각의 상기 정정 불가능 에러에 관련된 제2 에러 정보에 기초하여 상기 배드 블록을 상기 부분 배드 영역과 상기 부분 노멀 영역으로 구분하고,
    상기 부분 배드 영역은 상기 정정 불가능 에러에 관련된 적어도 두 개의 워드라인들에 연결되는 메모리 셀들과 상기 정정 불가능 에러에 관련된 적어도 하나의 셀 스트링을 포함하고,
    상기 제어 회로는 상기 부분 노멀 영역의 워드라인들 중 상기 부분 배드 영역에 인접하는 적어도 하나의 경계 워드라인을 블로킹 워드라인으로 지정하고, 상기 블로킹 워드라인에 연결되는 메모리 셀들 각각에 단일 비트 또는 동일한 데이터 비트를 프로그램하는 비휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 비휘발성 메모리 장치는,
    제어 신호 및 선택 신호에 기초하여 워드라인 전압들을 생성하는 전압 생성 회로; 및
    로우 어드레스에 기초하여 상기 워드라인 전압들을 상기 적어도 하나의 배드 서브 블록과 상기 적어도 하나의 노멀 서브 블록에 제공하는 어드레스 디코더를 더 포함하고,
    상기 제어 회로는 상기 커맨드 및 상기 어드레스에 기초하여 상기 전압 생성 회로와 상기 어드레스 디코더를 제어하는 비휘발성 메모리 장치.
  4. 제3항에 있어서, 상기 제어 회로는
    상기 제1 에러 정보에 관련된, 상기 부분 배드 영역의 워드라인들의 배드 로우 어드레스들 및 상기 제2 에러 정보에 관련된, 상기 부분 배드 영영역의 적어도 하나의 셀 스트링의 배드 셀 스트링 넘버를 저장하는 배드 블록 정보 레지스터;
    상기 커맨드를 디코딩하여 디코딩된 커맨드를 제공하는 커맨드 디코더;
    상기 로우 어드레스와 상기 배드 로우 어드레스들을 비교하고, 상기 비교의 결과를 나타내는 매치 신호를 출력하는 어드레스 비교기; 및
    상기 디코딩된 커맨드와 상기 매치 신호에 응답하고, 상기 제1 에러 정보와 상기 제2 에러 정보를 참조하여 상기 제어 신호와 상기 어드레스 디코더를 제어하는 제1 모드 신호와 제2 모드 신호를 생성하는 제어 신호 생성기를 포함하는 비휘발성 메모리 장치.
  5. 제3항에 있어서,
    상기 커맨드가 상기 배드 블록에 대한 소거 동작을 지시하는 경우,
    상기 제어 회로는 상기 전압 생성 회로와 상기 어드레스 디코더를 제어하여,
    상기 부분 배드 영역의 적어도 하나의 셀 스트링에 연결되는 적어도 하나의 배드 스트링 선택 라인에는 접지 전압을 인가하고,
    상기 부분 노멀 영역의 적어도 하나의 셀 스트링에 연결되는 적어도 하나의 노멀 스트링 선택 라인은 플로팅시키고,
    상기 배드 블록의 워드라인들에는 워드라인 소거 전압을 인가하고,
    상기 노멀 배드 영역의 적어도 하나의 배드 접지 선택 라인을 플로팅시키고, 상기 부분 배드 영역의 적어도 하나의 노멀 접지 선택 라인은 상기 워드라인 소거 전압을 인가하다가 제1 시점에서 플로팅시키고,
    상기 기판에는 소거 전압을 인가하는 비휘발성 메모리 장치.
  6. 제3항에 있어서,
    상기 커맨드가 상기 부분 노멀 영역의 선택 워드라인에 대한 프로그램 동작을 지시하는 경우,
    상기 제어 회로는 상기 전압 생성 회로와 상기 어드레스 디코더를 제어하여,
    상기 부분 배드 영역의 적어도 하나의 셀 스트링에 연결되는 적어도 하나의 배드 스트링 선택 라인에는 접지 전압을 인가하고,
    상기 부분 노멀 영역의 적어도 하나의 셀 스트링에 연결되는 적어도 하나의 노멀 스트링 선택 라인에는 전원 전압을 인가하고,
    상기 선택 워드라인에는 프로그램 전압을 인가하고, 상기 부분 노멀 영역이 비선택 워드라인에는 제1 프로그램 패스 전압을 인가하고, 상기 부분 배드 영역의 워드라인들에는 제2 프로그램 패스 전압을 인가하고,
    상기 부분 배드 영역의 적어도 하나의 배드 접지 선택 라인과 상기 부분 노멀 영역의 적어도 하나의 노멀 접지 선택 라인에는 접지 전압을 인가하고,
    상기 제2 프로그램 패스 전압은 상기 제2 프로그램 패스 전압과 다르고,
    상기 제어 회로는 상기 부분 노멀 영역의 워드라인들 중 상기 부분 배드 영역에 인접하는 적어도 하나의 경계 워드라인을 블로킹 워드라인으로 지정하고, 상기 블로킹 워드라인에 연결되는 메모리 셀들 각각에 단일 비트 또는 동일한 데이터 비트를 프로그램하고,
    상기 블로킹 워드라인에 연결되는 메모리 셀들을 제외한 상기 부분 노멀 영역의 메모리 셀들은 M(M은 2 이상의 자연수) 비트들을 저장할 수 있고, 상기 프로그램 동작에 의하여 M 보다 작은 N 비트들이 저장되는 비휘발성 메모리 장치.
  7. 제3항에 있어서,
    상기 커맨드가 상기 부분 노멀 영역의 선택 워드라인에 대한 독출 동작을 지시하는 경우,
    상기 제어 회로는 상기 전압 생성 회로와 상기 어드레스 디코더를 제어하여,
    상기 부분 배드 영역의 적어도 하나의 셀 스트링에 연결되는 적어도 하나의 배드 스트링 선택 라인에는 접지 전압을 인가하고,
    상기 부분 노멀 영역의 적어도 하나의 셀 스트링에 연결되는 적어도 하나의 노멀 스트링 선택 라인에는 제1 독출 패스 전압을 인가하고,
    상기 선택 워드라인에는 독출 전압을 인가하고, 상기 부분 노멀 영역의 비선택 워드라인들에는 상기 제1 독출 패스 전압을 인가하고 상기 부분 배드 영역의 워드라인들에는 제2 독출 패스 전압을 인가하고,
    상기 부분 배드 영역의 적어도 하나의 배드 접지 선택 라인에는 접지 전압을 인가하고,
    상기 부분 노멀 영역의 적어도 하나의 노멀 접지 선택 라인에는 상기 제1 독출 패스 전압을 인가하고,
    상기 제2 독출 패스 전압은 상기 제1 독출 패스 전압과 다른 비휘발성 메모리 장치.
  8. 제3항에 있어서, 상기 전압 생성 회로는
    상기 제어 신호 및 상기 선택 신호에 기초하여 노멀 블록 또는 상기 부분 노멀 영역에 인가되는 상기 워드라인 전압들을 생성하는 제1 전압 생성기; 및
    상기 제어 신호 및 상기 선택 신호에 기초하여 상기 부분 배드 영역에 인가되는 상기 워드라인 전압들을 생성하는 제2 전압 생성기를 포함하고,
    상기 부분 배드 영역에 포함되는 워드라인들의 수와 셀 스트링들의 수는 상기 메모리 셀 어레이에서 상기 제1 메모리 블록이 형성되는 위치에 따라 달라지고,
    상기 부분 배드 영역에 포함되는 워드라인들에 대한 제1 워드라인 셋-업 시간은 상기 부분 노멀 영역에 포함되는 워드라인들에 대한 제2 워드라인 셋-업 시간보다 큰 비휘발성 메모리 장치.
  9. 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 각각 구비하는 메모리 블록들을 포함하는 메모리 셀 어레이를 구비하는 비휘발성 메모리 장치의 동작 방법으로서,
    상기 메모리 블록들 중 배드 블록으로 지정된 제1 메모리 블록의 정정 불가능 에러에 관련된 에러 정보에 기초하여 상기 배드 블록을 부분 배드 영역과 부분 노멀 영역으로 구분하는 단계; 및
    외부로부터의 커맨드 및 어드레스에 기초하여, 상기 부분 배드 영역에 적용되는 제1 바이어스 조건과 상기 부분 노멀 영역에 적용되는 제2 바이어스 조건을 다르게 하여 상기 부분 노멀 영역에 메모리 동작을 수행하는 단계를 포함하고,
    상기 에러 정보는 상기 제1 메모리 블록의 워드라인들 각각의 상기 정정 불가능 에러에 관련된 제1 에러 정보와 상기 제1 메모리 블록의 셀 스트링들 각각의 상기 정정 불가능 에러에 관련된 제2 에러 정보를 포함하고,
    상기 부분 배드 영역은 상기 정정 불가능 에러에 관련된 적어도 두 개의 워드라인들에 연결되는 메모리 셀들과 상기 정정 불가능 에러에 관련된 적어도 하나의 셀 스트링을 포함하는 비휘발성 메모리 장치의 동작 방법.
  10. 적어도 하나의 비휘발성 메모리 장치; 및
    상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 적어도 하나의 비휘발성 메모리 장치는
    기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 각각 구비하는 메모리 블록들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 컨트롤러로부터의 커맨드 및 어드레스에 응답하여 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 회로를 포함하고,
    상기 메모리 컨트롤러는 상기 메모리 블록들 중 배드 블록으로 지정된 제1 메모리 블록의 정정 불가능 에러에 관련된 배드 블록 정보를 상기 비휘발성 메모리 장치에 제공하고,
    상기 제어 회로는 상기 배드 블록 정보에 기초하여 상기 배드 블록을 부분 배드 영역과 부분 노멀 영역으로 구분하고, 상기 부분 노멀 영역에 대하여 메모리 동작을 수행하는 저장 장치.
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