KR20130072665A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

Info

Publication number
KR20130072665A
KR20130072665A KR1020110140195A KR20110140195A KR20130072665A KR 20130072665 A KR20130072665 A KR 20130072665A KR 1020110140195 A KR1020110140195 A KR 1020110140195A KR 20110140195 A KR20110140195 A KR 20110140195A KR 20130072665 A KR20130072665 A KR 20130072665A
Authority
KR
South Korea
Prior art keywords
erase
memory cells
word lines
voltage
target level
Prior art date
Application number
KR1020110140195A
Other languages
English (en)
Inventor
노유현
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110140195A priority Critical patent/KR20130072665A/ko
Priority to US13/601,737 priority patent/US8971109B2/en
Priority to CN201210460104.1A priority patent/CN103177760B/zh
Publication of KR20130072665A publication Critical patent/KR20130072665A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits

Abstract

본 발명은 선택된 메모리 셀 블록 내의 이븐 워드라인들 및 오드 워드라인들에 연결된 모든 메모리 셀들의 문턱전압이 제1 목표레벨보다 낮아지도록 전체 소거 동작을 실시하는 단계; 상기 이븐 워드라인들에 연결된 메모리 셀들의 문턱전압이 상기 제1 목표레벨보다 낮은 제2 목표레벨보다 낮아지도록 소거 동작을 실시하는 단계; 및 상기 오드 워드라인들에 연결된 메모리 셀들의 문턱전압이 상기 제2 목표레벨보다 낮아지도록 소거 동작을 실시하는 단계를 포함하는 반도체 메모리 장치 및 이의 동작 방법을 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operating method thereof}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 소거 방법에 관한 것이다.
반도체 메모리 장치는 데이터가 저장되는 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 다수의 메모리 셀 블록들로 이루어진다. 각각의 메모리 셀 블록은 메모리 셀들이 포함된 다수의 셀 스트링들을 포함하며, 서로 다른 셀 스트링들에 포함된 메모리 셀들은 다수의 워드라인들에 연결된다. 동일한 워드라인에 연결된 메모리 셀들을 페이지(page)라 한다. 따라서, 하나의 메모리 셀 블록은 워드라인들의 개수만큼의 페이지들이 포함된다.
반도체 메모리 장치의 소거 동작은 다수의 메모리 셀 블록들 중에서 선택된 하나의 메모리 셀 블록에 대하여 수행한다. 구체적으로 설명하면, 소거 동작을 수행하고자 하는 하나의 메모리 셀 블록을 선택한다. 선택된 메모리 셀 블록의 모든 워드라인들을 플로팅(floating)시키거나 모든 워드라인들에 접지전압(0V)을 인가한 후, 선택된 메모리 셀 블록의 웰에 소거전압을 인가하여 소거 동작을 수행할 수 있다.
한편, 최근에는 메모리 셀들의 문턱전압 분포를 개선하기 위하여 소거전압을 점진적으로 상승시키면서 수행하는 ISPE(Incremental Step Pulse Erase) 방식으로 소거 동작을 수행하고 있다. ISPE 방식의 소거 동작은 메모리 셀들의 문턱전압 분포를 개선하는데 도움이 되지만, 반도체 메모리 장치의 집적도 증가로 인하여 소거 상태인 메모리 셀들의 문턱전압 분포를 개선하는 데에는 한계가 있다.
예를 들면, 소거 동작을 수행하면,
본 발명의 실시 예는 소거 문턱전압 분포를 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 선택된 메모리 셀 블록 내의 이븐 워드라인들 및 오드 워드라인들에 연결된 모든 메모리 셀들의 문턱전압이 제1 목표레벨보다 낮아지도록 전체 소거 동작을 실시하는 단계; 상기 이븐 워드라인들에 연결된 메모리 셀들의 문턱전압이 상기 제1 목표레벨보다 낮은 제2 목표레벨보다 낮아지도록 소거 동작을 실시하는 단계; 및 상기 오드 워드라인들에 연결된 메모리 셀들의 문턱전압이 상기 제2 목표레벨보다 낮아지도록 소거 동작을 실시하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는, 이븐 워드라인들 및 오드 워드라인들에 연결된 다수의 메모리 셀들을 포함하는 메모리 셀 블록; 상기 메모리 셀들에 대한 소거 동작을 수행하도록 구성된 회로그룹; 및 상기 소거 동작 수행시, 상기 이븐 워드라인들에 연결된 메모리 셀들에 대한 소거 동작을 실시한 후, 상기 오드 워드라인들에 연결된 메모리 셀들에 대한 소거 동작을 실시하기 위해 상기 회로그룹을 제어하도록 구성된 제어회로를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는, 이븐 워드라인들 및 오드 워드라인들에 연결된 다수의 메모리 셀들을 포함하는 메모리 셀 블록; 상기 메모리 셀들에 대한 소거 동작을 수행하도록 구성된 회로그룹; 및 상기 소거 동작 수행시, 상기 메모리 셀 블록에 포함된 모든 메모리 셀들의 문턱전압을 제1 목표레벨 이하로 낮추고, 상기 이븐 워드라인들에 연결된 메모리 셀들의 문턱전압을 상기 제1 목표레벨보다 낮은 제2 목표레벨 이하로 낮춘 후, 상기 오드 워드라인들에 연결된 메모리 셀들의 문턱전압을 상기 제2 목표레벨 이하로 낮추기 위해 상기 회로그룹을 제어하도록 구성된 제어회로를 포함하는 반도체 메모리 장치.
본 기술은 메모리 셀 블록의 다수의 워드라인들을 그룹화하고, 각 워드라인 그룹별로 소거 동작을 실시함으로써 소거 문턱전압 분포를 개선할 수 있다. 따라서, 후속 실시하는 프로그램 동작 시, 메모리 셀들의 프로그램 문턱전압 분포 또한 개선할 수 있다.
도 1은 본 발명의 소거 방법을 설명하기 위한 반도체 메모리 장치의 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 구체적으로 설명하기 위한 회로도이다.
도 3은 본 발명에 따른 소거 방법을 설명하기 위한 순서도이다.
도 4a 내지 4c는 본 발명의 소거 방법에 따른 메모리 셀들의 문턱전압을 설명하기 위한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 소거 방법을 설명하기 위한 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 회로그룹(130, 140, 150, 160, 170, 180) 및 입력되는 데이터에 따라 선택된 메모리 셀들의 문턱전압 레벨들을 설정하기 위해 회로그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어회로(120)를 포함한다.
낸드(NAND) 플래시 장치의 경우, 회로그룹은 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170) 및 패스/페일 판단회로(180)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 셀 블록들을 포함하는데, 각각의 메모리 셀 블록은 메모리 셀들이 포함된 다수의 셀 스트링들을 포함하며, 서로 다른 셀 스트링들에 포함된 메모리 셀들은 다수의 워드라인들에 연결된다. 동일한 워드라인에 연결된 메모리 셀들을 페이지(page)라 한다. 구체적인 메모리 셀 블록의 구성은 도 2에서 설명하도록 한다.
제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력한다. 또한, 제어회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어회로(120)는 프로그램 또는 소거 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표레벨에 도달했는지를 확인하고, 확인 결과에 따라 프로그램 또는 소거 동작의 재실시, 이전 동작의 완료 여부를 결정한다.
특히, 제어회로(120)는 프로그램 동작, 리드 동작 또는 소거 동작에 따라 회로그룹(130, 140, 150, 160, 170, 180)을 제어하되, 특히 소거 동작 시, 이븐 또는 오드 워드라인 그룹에 포함된 메모리 셀들에 대한 소거 동작을 실시한 후에 나머지 워드라인 그룹에 포함된 메모리 셀들에 대한 소거 동작을 실시하도록 회로그룹(130, 140, 150, 160, 170, 180)을 제어한다.
전압 생성 회로(130)는 제어회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 생성된 동작 전압들을 선택된 메모리 블록의 로컬 라인들(DSL, SSL, WL[n:0])로 전달한다.
페이지 버퍼 그룹(150)은 메모리 셀들의 프로그램 상태 또는 소거 상태를 검출한다. 페이지 버퍼 그룹(150)은 메모리 셀 어레이(110)의 비트라인들(BL)에 각각 연결된 다수의 페이지 버퍼들을 포함하며, 제어회로(120)에서 출력된 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 메모리 셀 어레이(110)의 메모리 셀들에 데이터를 저장하는데 필요한 전압들을 비트라인들(BL)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 메모리 셀들의 프로그램, 소거 또는 리드 동작 시 비트라인들(BL)을 프리차지하거나, 비트라인들(BL)의 전압 변화에 따라 검출된 메모리 셀들의 문턱전압 레벨에 대응하는 데이터를 래치한다. 예를 들면, 프로그램 동작 시, 페이지 버퍼 그룹(150)은 래치에 입력된 데이터에 따라 비트라인들(BL)에 프로그램 허용 전압(예컨대, 0V) 또는 프로그램 금지 전압(예컨대, Vcc)을 인가하고, 리드 동작 시에는 메모리 셀들에 저장된 데이터에 따라 가변된 비트라인들(BL)의 전압을 검출하여 메모리 셀들에 저장된 데이터를 리드한다. 소거 동작 시에는, 페이지 버퍼 그룹(150)은 비트라인들(BL)에 소거 허용전압(예컨대, Vcc)을 인가한다.
컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 컬럼 라인들(CL)을 통해 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택하고, 선택된 페이지 버퍼들에 래치된 데이터를 전달받아 패스/페일 판단회로(180)에 전달하기도 한다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 페이지 버퍼그룹(150)의 페이지 버퍼들에 각각 입력하기 위하여 제어회로(120)의 제어에 따라 데이터(DATA)를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)는 전달된 데이터를 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하고, 페이지 버퍼들은 입력된 데이터를 각각의 내부 래치에 저장한다. 또한, 리드 동작 시, 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터(DATA)를 외부로 출력하기도 한다.
패스/페일 판단회로(180)는 프로그램 또는 소거 동작 후 실시되는 검증 동작에서 입력받은 데이터에 따라 그 결과를 셀 스트링 별로 체크신호(CS)를 출력하거나, 선택된 워드라인에 연결된 메모리 셀들의 프로그램 또는 소거 동작에 대한 패스/페일 신호(PFC)를 출력하기도 한다.
도 2는 도 1의 메모리 셀 어레이를 구체적으로 설명하기 위한 회로도이다.
도 2를 참조하면, 메모리 셀 어레이는 동일한 구성을 갖는 다수의 메모리 셀 블록들을 포함하는데, 도 2에는 이 중 하나의 메모리 셀 블록이 도시되었다.
메모리 셀 블록은 다수의 셀 스트링들(STe 및 STo)을 포함한다. 스트링들(STe 및 STo) 중 일부는 프로그램 데이터가 저장되는 메인(main) 스트링들로 지정되고, 일부는 동작에 필요한 데이터가 저장되는 플래그(flag) 스트링들로 지정된다. 플래그 스트링에 포함되는 셀들도 메모리 셀과 동일한 구조로 이루어지며, 설명의 편의를 위하여 도 2에는 메인 스트링들만 도시되어 있다. 셀 스트링들(STe 및 STo)은 배치된 순서에 따라 이븐(even) 셀 스트링(STe) 또는 오드(odd) 셀 스트링(STo)으로 구분된다. 이븐 셀 스트링(STe)들은 짝수차 순번의 셀 스트링들이고, 오드 셀 스트링(STo)들은 홀수차 순번의 셀 스트링들이다. 이븐 및 오드 셀 스트링들(STe 및 STo)은 서로 동일하게 구성된다. 이븐 및 오드 셀 스트링들(STe 및 STo) 각각은 공통 소오스 라인(CSL)에 연결되는 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F0 내지 Fn), 그리고 이븐 또는 오드 비트라인(BLe 또는 BLo)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 이븐 셀 스트링(STe)에 연견된 비트라인을 이븐 비트라인(BLe)이라 하고, 오드 셀 스트링(STo)에 연결된 비트라인을 오드 비트라인(BLo)이라 한다. 이븐 및 오드 셀 스트링(STe 및 STo)들에 포함된 소오스 셀렉트 트랜지스터(SST)들의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0 내지 Fn)의 게이트들은 워드라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)들의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
워드라인들(WL0 내지 WLn)도 짝수차 워드라인들(WL0, WL2, ...WLn)을 이븐 워드라인(WLe)이라 하고, 홀수차 워드라인들(WL1, WL3, ...WLn-1)을 오드 워드라인(WLo)이라 한다. 이에, 본 발명의 실시 예에서는, 소거 동작 시 선택된 메모리 셀 블록 내의 모든 이븐 워드라인들(WLe)을 하나로 그룹화하여 제1 워드라인 그룹으로 지정하고, 나머지 오드 워드라인들(WLo)을 하나로 그룹화하여 제2 워드라인 그룹으로 지정하여 각 워드라인 그룹에 대하여 각각 소거 동작을 실시한다. 구체적인 소거 방법을 설명하면 다음과 같다.
도 3은 본 발명에 따른 소거 방법을 설명하기 위한 순서도이다.
도 3을 참조하면, 소거 동작은 선택된 메모리 셀 블록 전체에 대해 수행하는 전체 소거 단계(310)와, 선택된 메모리 셀 블록의 제1 워드라인 그룹에 대해 수행하는 제1 워드라인 그룹 소거 단계(320)와, 선택된 메모리 셀 블록의 나머지 워드라인들의 그룹인 제2 워드라인 그룹에 대해 수행하는 제2 워드라인 그룹 소거 단계(330)의 순서로 실시한다. 여기서, 제1 워드라인 그룹 소거 단계(320)와 제2 워드라인 그룹 소거 단계(330)의 순서는 바꾸어서 실시할 수도 있다. 또한, 각 단계(310, 320 및 330)의 소거 동작은 선택된 메모리 셀 블록의 웰에 소거전압을 장시간 동안 연속적으로 인가하는 방식으로 실시하거나, 문턱전압 분포 폭을 좁히기 위하여 소거전압을 점진적으로 상승시키는 ISPE(Incremental Step Pulse Program) 방식으로 실시할 수 있으며, 바람직하게는 ISPE 방식의 소거 동작을 실시한다.
전체 소거 단계(310)는 선택된 메모리 셀 블록 내의 모든 메모리 셀들의 문턱전압이 제1 목표레벨보다 낮아질 때까지 제1 소거 단계(S301), 제1 소거 검증 단계(S302) 및 소거전압 상승 단계(S303)를 반복한다. 각각의 단계를 구체적으로 설명하면 다음과 같다.
제1 소거 단계( S301 )
제1 소거 단계에서는, 소거하고자 하는 메모리 셀 블록을 선택하고, 선택된 메모리 셀 블록의 모든 워드라인들(도 2의 WLe 및 WLo)에 접지레벨의 전압(예컨대, 0V)을 인가한 후, 선택된 메모리 셀 블록의 웰(well)에 소거전압을 인가한다.
제1 소거 검증 단계( S302 )
제1 소거 검증 단계에서는, 선택된 메모리 셀 블록 내의 모든 메모리 셀들의 문턱전압이 제1 목표레벨보다 낮아졌는지를 검증한다. 여기서, 제1 목표레벨은 0V 내지 -1V 범위 내에서 설정할 수 있으며, 바람직하게는 0V로 설정한다. 구체적으로 설명하면, 모든 비트라인들(도 2의 BLe 및 BLo)을 프리차지하고 선택된 메모리 셀 블록의 모든 워드라인들(도 2의 WLe 및 WLo)에 제1 검증전압을 인가한 후, 메모리 셀들의 상태를 비트라인들(BLe 및 BLo)에 반영하여 모든 메모리 셀들의 문턱전압이 제1 목표레벨보다 낮아졌는지를 검증한다.
소거전압 상승 단계( S303 )
제1 소거 검증 단계(S302)의 검증 결과, 적어도 하나 이상의 메모리 셀들의 문턱전압이 제1 목표레벨보다 낮아지지 않아서 페일(fail)로 판단되면, 소거전압을 스텝전압만큼 상승시키고, 선택된 메모리 셀 블록의 웰에 상승된 소거전압을 인가하여 제1 소거 단계(S301)를 재수행한다. 이러한 방법으로, 선택된 메모리 셀 블록 내의 모든 메모리 셀들의 문턱전압이 제1 목표레벨보다 낮아질 때까지 S301, S302 및 S303 단계들을 반복하고, 모든 메모리 셀들의 문턱전압이 제1 목표레벨보다 낮아졌으면 제1 워드라인 그룹 소거 단계(320)를 실시한다.
제1 워드라인 그룹 소거 단계(320)는 선택된 메모리 셀 블록의 워드라인들 중, 일부 워드라인들을 선택하고, 선택된 워드라인들에 연결된 메모리 셀들에 대하여 소거 및 소거 검증 동작을 실시한다. 제1 워드라인 그룹은 선택된 메모리 셀 블록의 워드라인들 중에서 이븐 워드라인들(WLe)을 그룹화한 것이다. 제1 워드라인 그룹 소거 단계(320)는 제1 워드라인 그룹에 연결된 모든 메모리 셀들의 문턱전압이 제1 목표레벨보다 낮은 제2 목표레벨보다 낮아질 때까지 제2 소거 단계(S304), 제2 소거 검증 단계(S305) 및 소거전압 상승 단계(S306)를 반복한다. 각각의 단계를 구체적으로 설명하면 다음과 같다.
제2 소거 단계( S304 )
제2 소거 단계에서는, 이븐 워드라인들(도 2의 WLe)에 연결된 메모리 셀들만 주로 소거하기 위하여, 이븐 워드라인들(도 2의 WLe)에는 접지레벨의 전압(예컨대, 0V)을 인가하고 나머지 오드 워드라인들(도 2의 WLo)은 플로팅(floating) 시킨다. 이어서, 선택된 메모리 셀 블록의 웰(well)에 소거전압을 인가하여 제1 워드라인 그룹에 연결된 모든 메모리 셀들의 문턱전압을 낮춘다.
제2 소거 검증 단계( S305 )
제2 소거 검증 단계에서는, 제1 워드라인 그룹에 연결된 메모리 셀들의 문턱전압이 제2 목표레벨보다 모두 낮아졌는지를 검증한다. 여기서, 제2 목표레벨은 제1 목표레벨보다 낮은 범위에서 설정한다. 바람직하게는, 제2 목표레벨은 전체 소거 동작(310)의 제1 목표레벨과의 마진을 고려하여 -2V보다 낮은 레벨로 설정할 수 있다. 본 실시 예에서는 이해를 돕기 위하여, 제2 목표레벨을 -2V로 설정하였으며, 메모리 장치에 따라 제1 목표레벨보다 낮은 조건 하에서 변경 가능하다. 구체적으로 설명하면, 제2 소거 검증 단계는 모든 비트라인들(도 2의 BLe 및 BLo)을 프리차지한 후, 이븐 워드라인들(도 2의 WLe)에는 제2 목표레벨에 해당하는 검증전압(예컨대, -2V)을 인가하고, 나머지 오드 워드라인들(도 2의 WLo)에는 검증패스전압(예컨대, 5V)을 인가한 후, 이븐 워드라인들(WLe)에 연결된 메모리 셀들의 상태를 비트라인들(BLe 및 BLo)에 반영하여 제1 워드라인 그룹에 연결된 메모리 셀들의 문턱전압이 제2 목표레벨보다 낮아졌는지를 검증한다.
소거전압 상승 단계( S306 )
제2 소거 검증 단계(S302)의 검증 결과, 제1 워드라인 그룹에 연결된 메모리 셀들 중 적어도 하나 이상의 메모리 셀들의 문턱전압이 제2 목표레벨보다 낮아지지 않았으면, 스텝전압만큼 소거전압을 상승시킨 후 선택된 메모리 셀 블록의 웰에 상승된 소거전압을 인가하여 제1 워드라인 그룹의 메모리 셀들에 대한 제2 소거 단계(S304)를 재수행한다. 이러한 방법으로, 메모리 셀 블록의 제1 워드라인 그룹에 연결된 모든 메모리 셀들의 문턱전압이 제2 목표레벨보다 낮아질 때까지 S304, S305 및 S306 단계들을 반복하고, 제1 워드라인 그룹에 포함된 메모리 셀들의 문턱전압이 모두 제2 목표레벨보다 낮아졌으면 나머지 워드라인 그룹에 대한 제2 워드라인 그룹 소거 단계(330)를 실시한다.
제2 워드라인 그룹 소거 단계(330)는 이븐 워드라인들(WLe)을 제외한 오드 워드라인들(WLo)에 연결된 모든 메모리 셀들에 대하여 실시한다. 즉, 오드 워드라인들(WLo)을 제2 워드라인 그룹으로 그룹화하고, 제2 워드라인 그룹에 연결된 모든 메모리 셀들에 대하여 소거 및 소거 검증 동작을 실시한다. 제2 워드라인 그룹 소거 단계(330)는 제2 워드라인 그룹에 연결된 모든 메모리 셀들의 문턱전압이 제2 목표레벨보다 낮아질 때까지 제3 소거 단계(S307), 제3 소거 검증 단계(S308) 및 소거전압 상승 단계(S309)를 반복한다. 각각의 단계를 구체적으로 설명하면 다음과 같다.
제3 소거 단계( S307 )
제3 소거 단계에서, 오드 워드라인들(WLo)에 연결된 메모리 셀들에 대해서만 소거 및 소거 검증 동작을 실시하기 위하여, 오드 워드라인들(도 2의 WLo)에는 접지레벨의 전압(예컨대, 0V)을 인가하고 나머지 이븐 워드라인들(도 2의 WLe)은 플로팅(floating) 시킨다. 이어서, 선택된 메모리 셀 블록의 웰(well)에 소거전압을 인가하여 제2 워드라인 그룹에 연결된 모든 메모리 셀들의 문턱전압을 낮춘다.
제3 소거 검증 단계( S308 )
제3 소거 검증 단계에서는, 제2 워드라인 그룹 내의 메모리 셀들의 문턱전압이 제2 목표레벨보다 모두 낮아졌는지를 검증한다. 여기서, 제2 목표레벨은 제2 워드라인 그룹 소거 단계(320)의 목표레벨과 동일한 레벨로 설정한다. 구체적으로 설명하면, 제3 소거 검증 단계는 모든 비트라인들(도 2의 BLe 및 BLo)을 프리차지한 후, 오드 워드라인들(도 2의 WLo)에는 제2 목표레벨에 해당하는 검증전압(예컨대, -2V)을 인가하고, 나머지 오드 워드라인들(도 2의 WLe)에는 검증 패스전압(예컨대, 5V)을 인가한 후, 오드 워드라인들(WLo)에 연결된 메모리 셀들의 상태를 비트라인들(BLe 및 BLo)에 반영하여 제2 워드라인 그룹에 연결된 메모리 셀들의 문턱전압이 제2 목표레벨보다 낮아졌는지를 검증한다.
소거전압 상승 단계( S309 )
제3 소거 검증 단계(S308)의 검증 결과, 제2 워드라인 그룹에 연결된 메모리 셀들 중 적어도 하나 이상의 메모리 셀들의 문턱전압이 제2 목표레벨보다 낮아지지 않았으면, 스텝전압만큼 소거전압을 상승시킨 후 선택된 메모리 셀 블록의 웰에 상승된 소거전압을 인가하여 제2 워드라인 그룹의 메모리 셀들에 대한 제2 소거 단계(S304)를 재수행한다. 이러한 방법으로, 메모리 셀 블록의 제2 워드라인 그룹에 포함된 모든 메모리 셀들의 문턱전압이 제2 목표레벨보다 낮아질 때까지 S307, S308 및 S309 단계들을 반복하고, 제2 워드라인 그룹에 연결된 메모리 셀들의 문턱전압이 모두 제2 목표레벨보다 낮아졌으면 선택된 메모리 셀 블록에 대한 소거 동작을 종료한다.
도 4a 내지 4c는 본 발명의 소거 방법에 따른 메모리 셀들의 문턱전압을 설명하기 위한 그래프이다.
도 4a에는 도 3에서 설명한 전체 소거 단계(310)에서의 메모리 셀들에 대한 문턱전압 분포가 도시되어 있고, 도 4b에는 도 3에서 설명한 제1 워드라인 그룹 소거 단계(320)의 메모리 셀들에 대한 문턱전압 분포가 도시되어 있으며, 도 4c에는 도 3에서 설명한 제2 워드라인 그룹 소거 단계(330)의 메모리 셀들에 대한 문턱전압 분포가 도시되어 있다.
도 4a를 참조하면, 도 3에서 상술한 바와 같이, 선택된 메모리 셀 블록에 대한 전체 소거 단계(310)가 완료되면, 선택된 메모리 셀 블록 내의 모든 메모리 셀들(E/O)은 제1 목표레벨보다 낮은 제1 문턱전압 분포(401)를 갖게 된다. 즉, 선택된 메모리 셀 블록 내의 이븐 워드라인들(WLe)에 연결된 메모리 셀들(E)과 오드 워드라인들(WLo)에 연결된 메모리 셀들(O)의 문턱전압은 제1 레벨 내지 제1 목표레벨 사이에 분포하게 된다. 제1 문턱전압 분포(401)에서 문턱전압이 가장 낮은 셀의 문턱전압 레벨을 제1 레벨이라 하고, 가장 높은 셀의 문턱전압을 제1 목표레벨이라 할 수 있다.
도 4b를 참조하면, 도 3에서 상술한 바와 같이, 제1 워드라인 그룹 소거 단계(320)가 완료되면, 선택된 메모리 셀 블록 내의 메모리 셀들 중에서 이븐 워드라인들(WLe)에 연결된 메모리 셀들(E)은 제1 문턱전압 분포(401)보다 낮은 제2 문턱전압 분포(402)를 갖게 된다. 이때, 오드 워드라인들(WLo)에 연결된 메모리 셀들(O)의 문턱전압은 제1 문턱전압 분포(401)를 유지하거나, 제1 문턱전압 분포(401)과 제2 문턱전압 분포(402) 사이에서 분포할 수 있다.
이븐 워드라인들(WLe)에 연결된 메모리 셀들(E)의 제2 문턱전압 분포(402)에서 문턱전압이 가장 낮은 셀의 문턱전압 레벨을 제2 레벨이라 하고, 가장 높은 셀의 문턱전압을 제2 목표레벨이라 할 수 있다. 여기서, 모든 메모리 셀들은 소거 동작 시 동일한 레벨의 소거 전압의 영향을 받으므로, 레벨이 낮은 셀보다 레벨이 높은 셀의 문턱전압 변동 폭이 더 크다. 즉, 레벨이 가장 높은 셀들의 문턱전압 차이(제1 목표레벨-제2 목표레벨)보다 레벨이 가장 낮은 셀들의 문턱전압 차이(제1 레벨-제2 레벨)가 더 작다. 따라서, 제1 워드라인 그룹의 메모리 셀들(E)의 문턱전압 분포(402) 폭은 제2 워드라인 그룹의 메모리 셀들(O)의 문턱전압 분포(401) 폭보다 좁아진다.
도 4c를 참조하면, 도 3에서 상술한 바와 같이, 제2 워드라인 그룹 소거 단계(330)가 완료되면, 선택된 메모리 셀 블록 내의 메모리 셀들 중에서 오드 워드라인들(WLo)에 연결된 메모리 셀들(O)도 제2 문턱전압 분포(402)를 갖게 된다. 따라서, 선택된 메모리 셀 블록 내의 모든 메모리 셀들의 문턱전압 분포는 제1 문턱전압 분포(401)보다 폭이 좁은 제2 문턱전압 분포(402)를 갖게 된다.
이처럼, 소거 상태의 메모리 셀들의 문턱전압 분포 폭을 좁히면, 후속 실시하는 프로그램 동작시에도 문턱전압 변동 폭을 감소시킬 수 있으므로, 프로그램 동작에서의 문턱전압 분포를 개선할 수도 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110: 메모리 셀 어레이 120: 제어회로
130: 전압 생성 회로 140: 로우 디코더
150: 페이지 버퍼 그룹 160: 컬럼 선택 회로
170: 입출력 회로 180: 패스/페일 판단 회로

Claims (19)

  1. 선택된 메모리 셀 블록 내의 이븐 워드라인들 및 오드 워드라인들에 연결된 모든 메모리 셀들의 문턱전압이 제1 목표레벨보다 낮아지도록 전체 소거 동작을 실시하는 단계;
    상기 이븐 워드라인들에 연결된 메모리 셀들의 문턱전압이 상기 제1 목표레벨보다 낮은 제2 목표레벨보다 낮아지도록 소거 동작을 실시하는 단계; 및
    상기 오드 워드라인들에 연결된 메모리 셀들의 문턱전압이 상기 제2 목표레벨보다 낮아지도록 소거 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 전체 소거 동작은,
    상기 선택된 메모리 셀 블록 내의 모든 메모리 셀들의 문턱전압이 상기 제1 목표레벨보다 낮아질 때까지 제1 소거 단계, 제1 소거 검증 단계 및 소거전압 상승 단계를 반복하는 반도체 메모리 장치의 동작 방법.
  3. 제2항에 있어서,
    상기 제1 소거 단계는,
    상기 선택된 메모리 셀 블록의 모든 워드라인들에 접지레벨의 전압을 인가한 후, 선택된 메모리 셀 블록의 웰(well)에 소거전압을 인가하여 수행하는 반도체 메모리 장치의 동작 방법.
  4. 제2항에 있어서,
    상기 제1 소거 검증 단계는,
    상기 선택된 메모리 셀 블록의 모든 비트라인들을 프리차지하고, 상기 선택된 메모리 셀 블록의 모든 워드라인들에 제1 검증전압을 인가한 후, 상기 모든 메모리 셀들의 상태를 상기 비트라인들에 반영하여 모든 메모리 셀들의 문턱전압이 제1 목표레벨보다 낮아졌는지를 검증하는 반도체 메모리 장치의 동작 방법.
  5. 제2항에 있어서,
    상기 소거전압 상승 단계는,
    상기 제1 소거 검증 단계의 검증 결과, 적어도 하나 이상의 메모리 셀들의 문턱전압이 상기 제1 목표레벨보다 낮아지지 않았으면 소거전압을 스텝전압만큼 상승시키는 반도체 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 이븐 워드라인들에 연결된 메모리 셀들에 대한 소거 단계는,
    상기 이븐 워드라인들에 연결된 모든 메모리 셀들의 문턱전압이 상기 제2 목표레벨보다 낮아질 때까지 제2 소거 단계, 제2 소거 검증 단계 및 소거전압 상승 단계를 반복하는 반도체 메모리 장치의 동작 방법.
  7. 제6항에 있어서,
    상기 제2 소거 단계는,
    상기 선택된 메모리 셀 블록의 이븐 워드라인들에는 접지레벨의 전압을 인가하고 나머지 오드 워드라인들은 플로팅 시킨 후, 상기 선택된 메모리 셀 블록의 웰(well)에 소거전압을 인가하여 실시하는 반도체 메모리 장치의 동작 방법.
  8. 제6항에 있어서,
    상기 제2 소거 검증 단계는,
    상기 선택된 메모리 셀 블록의 모든 비트라인들을 프리차지하고, 이븐 워드라인들에는 제2 목표레벨에 해당하는 검증전압을 인가하고, 나머지 오드 워드라인들에는 검증 패스전압을 인가한 후, 상기 이븐 워드라인들에 연결된 메모리 셀들의 상태를 상기 비트라인들에 반영하여 상기 이븐 워드라인들에 연결된 메모리 셀들의 문턱전압이 상기 제2 목표레벨보다 낮아졌는지를 검증하는 반도체 메모리 장치의 동작 방법.
  9. 제6항에 있어서,
    상기 소거전압 상승 단계는,
    상기 제2 소거 검증 단계의 검증 결과, 상기 이븐 워드라인들에 연결된 메모리 셀들 중 적어도 하나의 메모리 셀의 문턱전압이 상기 제2 목표레벨보다 낮아지지 않았으면, 소거전압을 스텝전압만큼 상승시키는 반도체 메모리 장치의 동작 방법.
  10. 제1항에 있어서,
    상기 오드 워드라인들에 연결된 메모리 셀들에 대한 소거 단계는,
    상기 오드 워드라인들에 연결된 모든 메모리 셀들의 문턱전압이 상기 제2 목표레벨보다 낮아질 때까지 제3 소거 단계, 제3 소거 검증 단계 및 소거전압 상승 단계를 반복하는 반도체 메모리 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 제3 소거 단계는,
    상기 선택된 메모리 셀 블록의 오드 워드라인들에는 접지레벨의 전압을 인가하고 나머지 이븐 워드라인들은 플로팅 시킨 후, 상기 선택된 메모리 셀 블록의 웰(well)에 소거전압을 인가하여 실시하는 반도체 메모리 장치의 동작 방법.
  12. 제10항에 있어서,
    상기 제3 소거 검증 단계는,
    상기 선택된 메모리 셀 블록의 모든 비트라인들을 프리차지하고, 오드 워드라인들에는 제2 목표레벨에 해당하는 검증전압을 인가하고, 나머지 이븐 워드라인들에는 검증패스전압을 인가한 후, 상기 오드 워드라인들에 연결된 메모리 셀들의 상태를 상기 비트라인들에 반영하여 상기 오드 워드라인들에 연결된 메모리 셀들의 문턱전압이 상기 제2 목표레벨보다 낮아졌는지를 검증하는 반도체 메모리 장치의 동작 방법.
  13. 제10항에 있어서,
    상기 소거전압 상승 단계는,
    상기 제3 소거 검증 단계의 검증 결과, 상기 오드 워드라인들에 연결된 메모리 셀들 중 적어도 하나 이상의 메모리 셀들의 문턱전압이 상기 제2 목표레벨보다 낮아지지 않았으면, 소거전압을 스텝전압만큼 상승시키는 반도체 메모리 장치의 동작 방법.
  14. 제1항에 있어서,
    상기 제1 목표레벨은 0V 내지 -1V 범위 내에서 설정하고, 상기 제2 목표레벨은 -1V보다 낮은 범위 내에서 설정하는 반도체 메모리 장치의 동작 방법.
  15. 이븐 워드라인들 및 오드 워드라인들에 연결된 다수의 메모리 셀들을 포함하는 메모리 셀 블록;
    상기 메모리 셀들에 대한 소거 동작을 수행하도록 구성된 회로그룹; 및
    상기 소거 동작 수행시, 상기 이븐 워드라인들에 연결된 메모리 셀들에 대한 소거 동작을 실시한 후, 상기 오드 워드라인들에 연결된 메모리 셀들에 대한 소거 동작을 실시하기 위해 상기 회로그룹을 제어하도록 구성된 제어회로를 포함하는 반도체 메모리 장치.
  16. 이븐 워드라인들 및 오드 워드라인들에 연결된 다수의 메모리 셀들을 포함하는 메모리 셀 블록;
    상기 메모리 셀들에 대한 소거 동작을 수행하도록 구성된 회로그룹; 및
    상기 소거 동작 수행시, 상기 메모리 셀 블록에 포함된 모든 메모리 셀들의 문턱전압을 제1 목표레벨 이하로 낮추고, 상기 이븐 워드라인들에 연결된 메모리 셀들의 문턱전압을 상기 제1 목표레벨보다 낮은 제2 목표레벨 이하로 낮춘 후, 상기 오드 워드라인들에 연결된 메모리 셀들의 문턱전압을 상기 제2 목표레벨 이하로 낮추기 위해 상기 회로그룹을 제어하도록 구성된 제어회로를 포함하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 제어회로는 상기 이븐 또는 오드 워드라인들에 연결된 메모리 셀들에 대한 소거 동작을 실시하기 이전에, 상기 메모리 셀 블록에 포함된 모든 메모리 셀들에 전체 소거 동작을 더 수행하도록 상기 회로그룹을 제어하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 제어회로는,
    상기 전체 소거 동작 수행시, 상기 모든 메모리 셀들의 문턱전압이 제1 목표레벨보다 낮아지도록 하고,
    상기 이븐 또는 오드 워드라인들에 연결된 메모리 셀들에 대한 소거 동작 수행시, 선택된 워드라인들에 연결된 메모리 셀들의 문턱전압이 상기 제1 목표레벨보다 낮은 제2 목표레벨보다 낮아지도록 상기 회로그룹을 제어하는 반도체 메모리 장치.
  19. 제16항에 있어서,
    상기 회로그룹은,
    상기 제어회로의 내부 명령 신호인 동작 신호들에 응답하여 상기 프로그램 동작, 리드 동작 또는 소거 동작에 필요한 동작 전압들을 생성하여 글로벌 라인들로 출력하도록 구성된 전압 생성 회로;
    상기 전압 생성 회로에서 생성된 동작 전압들을 선택된 메모리 셀 블록의 로컬 라인들로 전달하도록 구성된 로우 디코더;
    상기 메모리 셀들의 프로그램 상태 또는 소거 상태를 검출하거나, 상기 프로그램 동작, 리드 동작 또는 소거 동작 시 상기 메모리 셀 블록에 연결된 비트라인들을 프리차지하거나, 상기 비트라인들의 전압 변화에 따라 검출된 메모리 셀들의 문턱전압 레벨에 대응하는 데이터를 래치하도록 구성된 페이지 버퍼 그룹;
    상기 페이지 버퍼 그룹에 포함된 다수의 페이지 버퍼들을 선택하도록 구성된 컬럼 선택 회로; 및
    외부로부터 입력된 데이터를 상기 컬럼 선택 회로에 전달하거나, 상기 컬럼 선택 회로로부터 전달받은 데이터를 외부로 출력하도록 구성된 입출력 회로를 포함하는 반도체 메모리 장치.
KR1020110140195A 2011-12-22 2011-12-22 반도체 메모리 장치 및 이의 동작 방법 KR20130072665A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110140195A KR20130072665A (ko) 2011-12-22 2011-12-22 반도체 메모리 장치 및 이의 동작 방법
US13/601,737 US8971109B2 (en) 2011-12-22 2012-08-31 Semiconductor memory device and method of operating the same
CN201210460104.1A CN103177760B (zh) 2011-12-22 2012-11-15 半导体存储器件及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110140195A KR20130072665A (ko) 2011-12-22 2011-12-22 반도체 메모리 장치 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
KR20130072665A true KR20130072665A (ko) 2013-07-02

Family

ID=48637559

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110140195A KR20130072665A (ko) 2011-12-22 2011-12-22 반도체 메모리 장치 및 이의 동작 방법

Country Status (3)

Country Link
US (1) US8971109B2 (ko)
KR (1) KR20130072665A (ko)
CN (1) CN103177760B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200051926A (ko) * 2018-11-06 2020-05-14 삼성전자주식회사 비휘발성 메모리 장치 및 그 구동 방법
US10998065B2 (en) 2019-04-02 2021-05-04 SK Hynix Inc. Memory device and operating method thereof

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102179270B1 (ko) * 2014-07-23 2020-11-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR102005845B1 (ko) * 2015-03-07 2019-08-01 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 구동 방법
KR102312404B1 (ko) * 2015-09-07 2021-10-13 에스케이하이닉스 주식회사 저장 장치 및 이의 동작 방법
KR20170037722A (ko) * 2015-09-25 2017-04-05 에스케이하이닉스 주식회사 반도체 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치
CN105575431B (zh) * 2016-02-07 2019-10-29 中国科学院微电子研究所 三维存储器件的擦除方法
JP2017174482A (ja) * 2016-03-24 2017-09-28 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその消去方法
CN106205710B (zh) * 2016-07-19 2019-11-15 中国科学院微电子研究所 一种闪存存储器的擦除方法
CN106601293A (zh) * 2016-12-20 2017-04-26 合肥恒烁半导体有限公司 一种处理flash存储器中数据的方法及系统
KR102441551B1 (ko) * 2018-01-30 2022-09-08 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
US10861571B1 (en) * 2019-06-05 2020-12-08 Sandisk Technologies Llc Wordline voltage overdrive methods and systems
US11127467B1 (en) * 2020-06-19 2021-09-21 Western Digital Technologies, Inc. Hybrid erase mode for high data retention in memory device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777924A (en) * 1997-06-05 1998-07-07 Aplus Integrated Circuits, Inc. Flash memory array and decoding architecture
US7499317B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling
KR101489885B1 (ko) * 2007-11-21 2015-02-06 삼성전자주식회사 개선된 신뢰성을 갖는 트랩형 비휘발성 메모리 장치 및 그동작 방법
KR20100010355A (ko) * 2008-07-22 2010-02-01 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 및 소거 방법
US8416624B2 (en) * 2010-05-21 2013-04-09 SanDisk Technologies, Inc. Erase and programming techniques to reduce the widening of state distributions in non-volatile memories

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200051926A (ko) * 2018-11-06 2020-05-14 삼성전자주식회사 비휘발성 메모리 장치 및 그 구동 방법
US10998065B2 (en) 2019-04-02 2021-05-04 SK Hynix Inc. Memory device and operating method thereof

Also Published As

Publication number Publication date
CN103177760B (zh) 2017-06-16
CN103177760A (zh) 2013-06-26
US20130163359A1 (en) 2013-06-27
US8971109B2 (en) 2015-03-03

Similar Documents

Publication Publication Date Title
KR101198515B1 (ko) 반도체 메모리 소자의 동작 방법
KR20130072665A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR101264019B1 (ko) 반도체 장치의 동작 방법
KR101211840B1 (ko) 반도체 메모리 장치의 프로그램 방법
KR101212387B1 (ko) 반도체 메모리 소자의 독출 방법
KR101184814B1 (ko) 불휘발성 메모리 장치 및 이의 프로그램 방법
JP5367697B2 (ja) 不揮発性記憶装置における読み出し動作中の消費電力の低減
KR20100043935A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20120121167A (ko) 반도체 장치 및 이를 이용한 소거 방법
KR20130072667A (ko) 반도체 메모리 장치 및 이의 동작방법
KR102152524B1 (ko) 반도체 기억장치, 및 nand형 플래시 메모리의 소거방법
KR101138101B1 (ko) 불휘발성 메모리 소자의 프로그램 방법
KR20130034919A (ko) 반도체 장치 및 이의 동작 방법
KR20130044693A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20110078747A (ko) 반도체 메모리 장치의 동작 방법
KR20120059035A (ko) 반도체 메모리 장치의 프로그램 방법
US20150270003A1 (en) Non-volatile memory and method for programming the same
KR20150035223A (ko) 반도체 메모리 장치 및 이의 동작방법
US8988943B2 (en) Semiconductor memory device and operating method thereof
KR20120069115A (ko) 반도체 메모리 장치 및 그의 동작 방법
KR20120005831A (ko) 메모리 장치 및 이의 동작 방법
KR101184803B1 (ko) 반도체 장치 및 이의 프로그램 방법
KR20130005708A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20130008275A (ko) 반도체 메모리 장치 및 그 동작 방법
US8811083B2 (en) Semiconductor memory device and method of operating the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid