KR20170037722A - 반도체 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치 - Google Patents

반도체 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치 Download PDF

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Abstract

반도체 장치는 복수의 워드라인들과 연결된 복수의 메모리 셀들을 포함하는 메모리 블록 및 상기 워드라인들에 대해 제1 소거 검증 동작을 수행하고, 상기 제1 소거 검증 동작의 수행 결과에 따라 상기 워드라인들 중 적어도 하나의 취약 워드라인에 대해 제2 소거 검증 동작을 수행하도록 구성된 주변부를 포함한다.

Description

반도체 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치{SEMICONDUCTOR APPARATUS, OPERATING METHOD THEREOF AND DATA STORAGE DEVICE INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 데이터가 저장되는 반도체 메모리 장치에 관한 것이다.
데이터가 저장되는 반도체 메모리 장치는 불휘발성 메모리 장치와 휘발성 메모리 장치를 포함할 수 있다.
불휘발성 메모리 장치는 전원이 인가되지 않더라도 저장된 데이터를 유지할 수 있다. 불휘발성 메모리 장치는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
휘발성 메모리 장치는 전원이 인가되지 않는 경우 저장된 데이터를 유지하지 못하고 소실할 수 있다. 휘발성 메모리 장치는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등을 포함할 수 있다.
본 발명의 실시 예는 불완전 소거를 방지하는 반도체 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 장치는 복수의 워드라인들과 연결된 복수의 메모리 셀들을 포함하는 메모리 블록 및 상기 워드라인들에 대해 제1 소거 검증 동작을 수행하고, 상기 제1 소거 검증 동작의 수행 결과에 따라 상기 워드라인들 중 적어도 하나의 취약 워드라인에 대해 제2 소거 검증 동작을 수행하도록 구성된 주변부를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 동작 방법은 복수의 워드라인들과 연결된 복수의 메모리 셀들을 포함하는 메모리 블록을 포함하는 반도체 장치의 동작 방법에 있어서, 상기 워드라인들에 대해 제1 소거 검증 동작을 수행하는 단계 및 상기 제1 소거 검증 동작의 수행 결과에 따라, 상기 워드라인들 중 적어도 하나의 취약 워드라인에 대해 제2 소거 검증 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 복수의 메모리 블록들 및 주변부를 포함하는 비휘발성 메모리 장치 및 상기 메모리 블록들 중 선택된 메모리 블록에 대한 소거 커맨드를 상기 비휘발성 메모리 장치로 전송하도록 구성된 컨트롤러를 포함하되, 상기 선택된 메모리 블록은 복수의 워드라인들과 연결된 복수의 메모리 셀들을 포함하고, 상기 주변부는, 상기 소거 커맨드에 응답하여, 상기 선택된 메모리 블록에 대해 소거 동작을 수행하고, 상기 워드라인들에 대해 제1 소거 검증 동작을 수행하고, 상기 제1 소거 검증 동작의 수행 결과에 따라 상기 워드라인들 중 적어도 하나의 취약 워드라인에 대해 제2 소거 검증 동작을 수행할 수 있다.
본 발명의 실시 예에 따른 반도체 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치는 불완전 소거를 방지할 수 있다.
도1은 본 발명의 실시 예에 따른 반도체 장치(10)를 예시적으로 도시한 블록도,
도2는 메모리 블록(BLK)을 세부적으로 도시한 도면,
도3은 메모리 셀들의 문턱 전압 분포들(D1, D2)을 예시적으로 도시하는 그래프,
도4는 소거 동작이 수행될 때 메모리 블록에 포함된 메모리 셀들의 문턱 전압 분포 변화를 예시적으로 도시하는 그래프,
도5는 소거 동작 및 소거 검증 동작이 수행될 때 사용되는 동작 전압들을 예시적으로 도시하는 그래프,
도6은 정상적인 메모리 셀들의 문턱 전압 분포(E1)와 열화된 메모리 셀들의 문턱 전압 분포(E2)를 예시적으로 도시하는 그래프,
도7은 추가 소거 검증 동작이 수행될 때 사용되는 추가 검증 전압(Vvrf_a) 및 패스 전압(Vpass)을 설명하기 위한 그래프,
도8은 소거 동작, 소거 검증 동작 및 추가 소거 검증 동작이 수행될 때 사용되는 동작 전압들을 예시적으로 도시하는 그래프,
도9는 도1의 반도체 장치(10)의 동작 방법을 예시적으로 도시하는 순서도,
도10은 본 발명의 실시 예에 따른 데이터 저장 장치(1000)를 도시하는 블록도,
도11은 본 발명의 실시 예에 따른 데이터 처리 시스템(2000)을 도시하는 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 반도체 장치(10)를 예시적으로 도시한 블록도이다.
반도체 장치(10)는 비휘발성 메모리 장치일 수 있다. 반도체 장치(10)는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다. 비휘발성 메모리 장치는 외부 장치의 제어에 따라, 외부 장치로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 외부 장치로 전송할 수 있다.
반도체 장치(10)는 주변부(100) 및 메모리 영역(200)을 포함할 수 있다.
주변부(100)는 메모리 블록들(BLK0~BLKi) 중 선택된 메모리 블록에 대해 소거 동작을 수행한 뒤, 완전한 소거가 이루어졌는지 여부를 판단하기 위해서 선택된 메모리 블록에 대응하는 워드라인들에 대해 소거 검증 동작을 수행하고, 소거 검증 동작의 수행 결과에 따라 워드라인들 중 적어도 하나의 취약 워드라인에 대해 추가 소거 검증 동작을 수행할 수 있다. 취약 워드라인은, 메모리 블록에 대한 라이트 동작이 수행될 때 워드라인들에 대한 라이트 순서에 근거하여 설정될 수 있다.
구체적으로, 주변부(100)는 소거 검증 동작을 수행할 때, 선택된 메모리 블록에 대응하는 워드라인들로 실질적으로 동시에 검증 전압을 인가하고, 워드라인들에 연결된 메모리 셀들이 검증 전압보다 낮은 문턱 전압을 가지는지 여부를 판단할 수 있다. 주변부(100)는 워드라인들에 연결된 메모리 셀들이 검증 전압보다 낮은 문턱 전압을 가진다고 판단될 때, 소거 검증 동작의 수행 결과가 패스라고 판단할 수 있다. 주변부(100)는 소거 검증 동작의 수행 결과가 패스일 때, 추가 소거 검증 동작을 수행할 수 있다. 주변부(100)는 추가 소거 검증 동작을 수행할 때, 취약 워드라인으로 추가 검증 전압을 인가하고, 취약 워드라인을 제외한 나머지 워드라인들로 패스 전압을 인가하고, 취약 워드라인에 연결된 메모리 셀들이 추가 검증 전압보다 낮은 문턱 전압을 가지는지 여부를 판단할 수 있다. 주변부(100)는 추가 소거 검증 동작을 수행할 때, 소거 검증 동작에서 사용된 검증 전압보다 더 높은 레벨의 추가 검증 전압을 사용할 수 있다. 주변부(100)는 취약 워드라인들에 연결된 메모리 셀들이 추가 검증 전압보다 낮은 문턱 전압을 가진다고 판단될 때, 추가 소거 검증 동작의 수행 결과가 패스라고 판단하고, 소거 동작을 완료할 수 있다. 주변부(100)는 소거 검증 동작 또는 추가 소거 검증 동작의 수행 결과가 페일일 때, 선택된 메모리 블록에 대해 소거 동작을 다시 수행할 수 있다.
주변부(100)는 제어 로직(110), 전압 공급부(120), 인터페이스부(130), 어드레스 디코더(140) 및 데이터 입출력부(150)를 포함할 수 있다.
제어 로직(110)은 외부 장치의 제어에 따라 반도체 장치(10)의 라이트 동작, 리드 동작, 소거 동작, 소거 검증 동작 및 추가 소거 검증 동작을 포함하는 제반 동작들이 수행되도록 반도체 장치(10)의 내부 유닛들을 제어할 수 있다. 예를 들어, 제어 로직(110)은 외부 장치로부터 전송된 소거 커맨드에 응답하여, 소거 동작, 소거 검증 동작 및 추가 소거 검증 동작이 수행되도록 내부 유닛들을 제어하고, 수행 결과를 외부 장치로 전송할 수 있다.
전압 공급부(120)는 제어 로직(110)의 제어에 따라, 반도체 장치(10)의 제반 동작에 필요한 다양한 동작 전압들을 생성할 수 있다. 예를 들어, 전압 공급부(120)는 소거 동작이 수행될 때 소거 전압을 메모리 영역(200)으로 공급하고, 소거 허용 전압을 어드레스 디코더(140)로 공급할 수 있다. 예를 들어, 전압 공급부(120)는 소거 검증 동작이 수행될 때, 검증 전압을 어드레스 디코더(140)로 공급할 수 있다. 예를 들어, 전압 공급부(120)는 추가 소거 검증 동작이 수행될 때, 추가 검증 전압 및 패스 전압을 어드레스 디코더(140)로 공급할 수 있다.
인터페이스부(130)는 외부 장치와 커맨드 및 어드레스를 포함한 각종 제어 신호들 및 데이터를 주고 받을 수 있다. 인터페이스부(130)는 입력된 각종 제어 신호들 및 데이터를 반도체 장치(10)의 내부 유닛들로 전송할 수 있다.
어드레스 디코더(140)는 메모리 영역(200)에서 액세스될 부분을 선택하기 위해 로우 어드레스 및 컬럼 어드레스를 디코딩할 수 있다. 어드레스 디코더(140)는 디코딩 결과에 따라 워드라인들(WL)을 선택적으로 구동하고, 비트라인들(BL)을 선택적으로 구동하도록 데이터 입출력부(150)를 제어할 수 있다. 어드레스 디코더(140)는 소거 동작, 소거 검증 동작 및 추가 소거 검증 동작이 수행될 때, 제어 로직(110)의 제어에 따라 워드라인들(WL)로 소거 허용 전압, 검증 전압 및 패스 전압을 선택적으로 인가할 수 있다.
데이터 입출력부(150)는 인터페이스부(130)로부터 전송된 데이터를 비트라인들(BL)을 통해 메모리 영역(200)으로 전송할 수 있다. 데이터 입출력부(150)는 메모리 영역(200)으로부터 비트라인들(BL)을 통해 리드된 데이터를 인터페이스부(130)로 전송할 수 있다.
메모리 영역(200)은 워드라인들(WL)을 통해 어드레스 디코더(140)와 연결될 수 있고, 비트라인들(BL)을 통해 데이터 입출력부(150)와 연결될 수 있다. 메모리 영역(200)은 워드라인들(WL)과 비트라인들(BL)이 교차하는 영역에 각각 배치되고 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 영역(200)은 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들(BLK0~BLKn)은 2차원 또는 3차원 구조의 메모리 셀 어레이를 포함할 수 있다. 메모리 블록은 소거 동작이 수행되는 단위일 수 있다.
도2는 메모리 블록(BLK)을 세부적으로 도시한 도면이다. 도1에 도시된 메모리 블록들(BLK0~BLKi)은 메모리 블록(BLK)과 실질적으로 동일하게 구성될 수 있다.
메모리 블록(BLK)은 스트링들(STR0~STRj)을 포함할 수 있다. 스트링들(STR0~STRj) 각각은 소스라인(SL)과 대응하는 비트라인 사이에 연결될 수 있다. 예를 들어, 스트링(STR0)은 소스라인(SL)과 비트라인(BL0) 사이에 연결될 수 있다.
스트링들(STR0~STRj)은 스트링(STR0)과 실질적으로 동일하게 구성될 수 있고, 따라서 스트링(STR0)이 예시적으로 설명될 것이다. 스트링(STR0)은 드레인 선택 트랜지스터(DST), 메모리 셀들(MC00~MCk0) 및 소스 선택 트랜지스터(SST)를 포함할 수 있다. 드레인 선택 트랜지스터(DST)의 드레인은 비트라인(BL0)에 연결되고 게이트는 드레인 선택 라인(DSL)에 연결될 수 있다. 소스 선택 트랜지스터(SST)의 소스는 소스라인에 연결되고 게이트는 소스 선택 라인(SSL)에 연결될 수 있다. 메모리 셀들(MC00~MCk0)은 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 연결될 수 있다. 메모리 셀들(MC00~MCk0)의 게이트들은 워드라인들(WL0~WLk)에 각각 연결될 수 있다
워드라인들(WL0~WLk) 각각은 스트링들(STR0~STRj)에서 대응하는 메모리 셀들에 연결될 수 있다. 예를 들어, 워드라인(WL0)은 스트링들(STR0~STRj)에 각각 포함된 메모리 셀들(MC00~MC0j)에 연결될 수 있다. 메모리 셀은 라이트 동작 시 대응하는 워드라인이 선택될 때 라이트될 수 있다. 메모리 셀들(MC00~MC0j)은 라이트 동작 시 워드라인(WL0)이 선택되면, 동시에 라이트될 수 있다. 워드라인들(WL0~WLk)은 라이트 동작 시 소정의 라이트 순서에 따라 선택될 수 있다.
도3은 메모리 셀들의 문턱 전압 분포들(D1, D2)을 예시적으로 도시하는 그래프이다. 이하의 문턱 전압 분포를 도시하는 그래프에서, 가로축(Vth)은 메모리 셀의 문턱 전압을 의미하고, 세로축(#)은 문턱 전압에 대응하는 메모리 셀들의 개수를 의미할 수 있다.
완전히 소거된 메모리 셀들은 문턱 전압 분포(D1)를 형성할 수 있다. 메모리 셀들은 라이트 동작을 통해 저장된 데이터에 따라 문턱 전압 분포들(D1, D2)을 형성할 수 있다. 예를 들어, 데이터 "1"이 저장된 메모리 셀들은 문턱 전압 분포(D1)를 형성하고, 데이터 "0"이 저장된 메모리 셀들은 문턱 전압 분포(D2)를 형성할 수 있다. 라이트 동작이 수행될 때, 메모리 셀은 저장될 데이터에 따라 일정한 문턱 전압을 가지도록 제어될 수 있다.
데이터가 저장된 메모리 셀은 문턱 전압에 따라, 대응하는 워드라인을 통해 인가된 소정의 리드 전압(Vrd)에 응답하여 온/오프될 수 있다. 문턱 전압 분포(D1)를 형성하는 메모리 셀은 자신의 문턱 전압보다 높은 리드 전압(Vrd)이 인가되면, 온될 수 있고, 문턱 전압 분포(D2)를 형성하는 메모리 셀은 자신의 문턱 전압보다 낮은 리드 전압(Vrd)이 인가되면 오프될 수 있다. 메모리 셀은 리드 전압(Vrd)에 응답하여 온될 때, 데이터 "1"이 저장되었다고 결정될 수 있고, 오프될 때, 데이터 "0"이 저장되었다고 결정될 수 있다. 메모리 셀은 온/오프됨에 따라 커런트를 생성할 수 있고, 커런트가 센싱됨에 따라 메모리 셀에 저장된 데이터가 결정될 수 있다.
도3은 메모리 셀 당 1비트의 데이터가 저장될 때 형성되는 2개의 문턱 전압 분포들(D1, D2)을 도시하나, 실시 예에 따라서, 메모리 셀 당 복수 비트의 데이터가 저장될 때, 메모리 셀들은 저장된 데이터에 따라 복수개의 문턱 전압 분포들을 형성할 수 있다.
도4는 소거 동작이 수행될 때 메모리 블록에 포함된 메모리 셀들의 문턱 전압 분포 변화를 예시적으로 도시하는 그래프이다.
도5는 소거 동작 및 소거 검증 동작이 수행될 때 사용되는 동작 전압들을 예시적으로 도시하는 그래프이다. 도5의 그래프에서 가로축(t)은 시간을 의미하고, 세로축(V)은 동작 전압의 레벨을 의미할 수 있다.
이하에서, 도4 및 도5를 참조하여, 소거 동작 및 소거 검증 동작이 수행되는 방법이 상세하게 설명될 것이다.
도4를 참조하면, 완전히 소거된 메모리 셀들은 문턱 전압 분포(D1)를 형성할 수 있다. 후술될 바와 같이, 메모리 블록(BLK)에 대해 소거 동작이 수행될 때, 문턱 전압 분포(D1)를 형성하던 메모리 셀들은 문턱 전압이 낮춰짐으로써 문턱 전압 분포(D1)를 형성하도록 제어될 수 있다. 소거 동작을 수행할 때 메모리 셀의 문턱 전압을 낮추기 위해서, 주변부(100)는 메모리 블록(BLK)의 웰로 높은 양의 레벨의 소거 전압을 인가하고, 일정한 소거 허용 전압을 메모리 블록(BLK)의 워드라인들(WL0~WLk)로 인가할 수 있다.
도5를 참조하면, 소거 동작은 ISPE(Increment Step Pulse Erase) 방식으로 수행될 수 있다. 주변부(100)는 소거 동작을 시작할 때 메모리 블록(BLK)으로 최초 소거 전압(Vint)을 인가할 수 있다. 주변부(100)는 소거 동작을 반복할 때마다 메모리 블록(BLK)으로 최초 소거 전압(Vint)에서 스텝 전압(Vst)만큼 증가된 소거 전압을 인가할 수 있다. 메모리 블록(BLK)에서 문턱 전압 분포(D2)를 형성하던 메모리 셀들은 한번의 소거 동작을 통해 완전히 소거되지 않을 수 있다. 예를 들어, 문턱 전압 분포(D2)를 형성하던 메모리 셀들은 소거 전압들(Vint, Vint+Vst, Vint+2*Vst)이 웰로 인가될 때 문턱 전압 분포들(D21, D22, D1)를 각각 형성할 수 있다.
주변부(100)는 메모리 블록(BLK)에 대해 소거 동작을 수행할 때마다 메모리 셀들이 완전히 소거되었는지, 즉, 문턱 전압 분포(D1)를 형성하는지 여부를 판단하기 위해서 소거 검증 동작을 수행할 수 있다. 주변부(100)는 소거 검증 동작을 수행할 때, 검증 전압(Vvrf)을 메모리 블록(BLK)의 워드라인들(WL0~WLk)로 인가할 수 있다. 즉, 주변부(100)는 검증 전압(Vvrf)에 대한 메모리 셀의 온/오프 특성에 근거하여, 메모리 셀들이 완전히 소거되었는지 여부를 판단할 수 있다. 일부 메모리 셀들의 문턱 전압이 검증 전압(Vvrf)보다 높을 때, 예를 들어, 메모리 셀들이 문턱 전압 분포들(D21, D22)을 형성할 때, 주변부(100)는 메모리 셀들이 불완전하게 소거되었고 소거 검증 동작의 수행 결과가 페일이라고 판단할 수 있다. 메모리 셀들이 문턱 전압 분포들(D1)을 형성할 때, 주변부(100)는 소거 검증 동작의 수행 결과가 패스라고 판단할 수 있다. 주변부(100)는 소거 검증 동작의 수행 결과가 패스(즉, 검증 패스)라고 판단될 때까지, 소거 전압을 증가시킴으로써 소거 동작을 반복적으로 수행할 수 있다.
실시 예에 따라, 주변부(100)는 임계 반복 횟수까지 소거 동작을 반복적으로 수행할 수 있다. 주변부(100)는 임계 반복 횟수까지 소거 동작을 반복적으로 수행했음에도 소거 검증 동작의 수행 결과가 페일인 경우, 소거 동작을 종료하고 메모리 블록(BLK)이 더 이상 사용되지 않도록 처리할 수 있다.
도6은 정상적인 메모리 셀들의 문턱 전압 분포(E1)와 열화된 메모리 셀들의 문턱 전압 분포(E2)를 예시적으로 도시하는 그래프이다.
메모리 셀은 사용 횟수가 증가할수록, 즉, 메모리 블록의 라이트/소거(W/E) 횟수가 증가할수록 열화될 수 있다. 열화된 메모리 셀은 열화되기 전보다 소거되기 어려울 수 있다. 예를 들어, 라이트/소거(W/E) 횟수가 "0"인 정상적인 메모리 셀들은 일정 횟수의 소거 동작이 반복적으로 수행되었을 때 완전히 소거됨으로써 문턱 전압 분포(E1)를 형성할 수 있다. 그러나, 라이트/소거(W/E) 횟수가 "1000"인 열화된 메모리 셀들은 동일한 횟수의 소거 동작이 수행되었을 때 불완전하게 소거됨으로써 문턱 전압 분포(E2)를 형성할 수 있다.
동일한 메모리 블록(BLK)에 포함된 다른 메모리 셀보다 더 많이 사용된 메모리 셀은 보다 심하게 열화될 수 있고 소거되기 어렵기 때문에, 문턱 전압 분포(E2)에서 음영 부분을 형성할 수 있다. 예를 들어, 메모리 블록(BLK)에 포함된 메모리 셀들은 모두 라이트되지 않고 부분적으로 라이트된 후에 소거될 수 있기 때문에, 동일한 메모리 블록에 포함된 메모리 셀들이더라도 실질적인 사용 횟수가 서로 다를 수 있다. 메모리 블록(BLK)에서 라이트 순서가 빠른 워드라인, 예를 들어, 워드라인(WL0)에 연결된 메모리 셀들은 라이트 순서가 늦은 워드라인, 예를 들어, 워드라인(WLk)에 연결된 메모리 셀들보다 심하게 열화될 수 있다. 라이트 순서는 메모리 블록(BLK)에 대한 라이트 동작이 수행될 때 워드라인들(WL0~WLk) 중 선택되는 워드라인의 순서일 수 있다. 주변부(100)는 라이트 순서가 빠른 적어도 하나의 워드라인을 취약 워드라인으로서 관리할 수 있다. 이하에서, 취약 워드라인은 워드라인(WL0)으로 설정될 것이지만, 취약 워드라인은 반도체 장치(10)의 소정의 라이트 순서에 따라 달라질 수 있다.
한편, 상술한 바와 같이, 주변부(100)는 메모리 블록(BLK)에 대한 소거 검증 동작을 수행할 때, 메모리 블록(BLK)의 모든 워드라인들(WL0~WLk)로 실질적으로 동시에 검증 전압(Vvrf)을 인가할 수 있다. 모든 워드라인들(WL0~WLk)로 실질적으로 동시에 검증 전압(Vvrf)이 인가될 때, 예를 들어, 하나의 스트링(STR0)에 포함된 메모리 셀들(MC00~MCk0)은 하나의 등가적 메모리 셀처럼 동작할 수 있다. 이러한 경우, 스트링(STR0)에 포함된 메모리 셀들(MC00~MCk0) 중 하나 이상의 문턱 전압이 검증 전압(Vvrf)보다 높더라도 등가적 메모리 셀의 문턱 전압은 검증 전압보다 낮을 수 있고, 주변부는 메모리 셀들(MC00~MCk0)의 문턱 전압이 검증 전압(Vvrf)보다 낮다고 판단할 수 있다. 결과적으로, 주변부(100)는 메모리 셀들이 불완전하게 소거되었음에도, 예를 들어, 문턱 전압 분포(E2)를 실질적으로 형성함에도, 소거 검증 동작의 수행 결과가 패스라고 판단할 수 있다. 불완전하게 소거된 메모리 셀은 라이트 동작이 수행되면 에러 비트를 유발할 수 있다.
이하에서 설명될 바와 같이, 주변부(100)는, 취약 워드라인(WL0)에 연결된 메모리 셀들(MC00~MC0j)이 심한 열화로 인하여 소거되기 어려운 탓에 검증 전압(Vvrf)보다 높은 문턱 전압을 가졌음에도, 상술된 방식에 따른 소거 검증 동작의 수행 결과가 패스라고 처리될 때를 대비하여, 취약 워드라인(WL0)에 대해 추가 소거 검증 동작을 수행할 수 있다.
도7은 추가 소거 검증 동작이 수행될 때 사용되는 추가 검증 전압(Vvrf_a) 및 패스 전압(Vpass)을 설명하기 위한 그래프이다.
도8은 소거 동작, 소거 검증 동작 및 추가 소거 검증 동작이 수행될 때 사용되는 동작 전압들을 예시적으로 도시하는 그래프이다. 도8의 그래프에서 가로축(t)은 시간을 의미하고, 세로축(V)은 동작 전압의 레벨을 의미할 수 있다.
이하에서, 도7 및 도8을 참조하여, 소거 동작, 소거 검증 동작 및 추가 소거 검증 동작이 수행되는 방법이 상세하게 설명될 것이다.
주변부(100)는 ISPE 방식으로 소거 동작을 수행하고 소거 검증 동작의 수행 결과가 패스(즉, 검증 패스)라고 판단된 이후에, 추가 소거 검증 동작을 수행할 수 있다. 주변부(100)는 추가 소거 검증 동작을 수행할 때, 취약 워드라인(WL0)으로 추가 검증 전압(Vvrf_a)을 인가하고, 취약 워드라인을 제외한 나머지 워드라인들(WL1~WLk)로 패스 전압(Vpass)을 인가할 수 있다. 즉, 주변부(100)는 추가 검증 전압(Vvrf_a)에 대한 메모리 셀의 온/오프 특성에 근거하여, 취약 워드라인(WL0)에 연결된 메모리 셀들(MC00~MC0j)의 문턱 전압이 추가 검증 전압(Vvrf_a)보다 낮은지 여부를 판단할 수 있다.
상술한 바와 같이, 소거 검증 동작의 수행 결과가 패스이더라도, 불완전하게 소거된 메모리 셀들은 문턱 전압 분포(E2)를 형성할 수 있다. 특히, 주로 취약 워드라인(WL0)에 연결된 메모리 셀들(MC00~MC0j)의 문턱 전압이 검증 전압(Vvrf)보다 높을 수 있다. 주변부(100)는 추가 소거 검증 동작에서 취약 워드라인(WL0)에 연결된 메모리 셀들(MC00~MC0j)의 문턱 전압이 추가 검증 전압(Vvrf_a)보다 클 때, 추가 소거 검증 동작의 수행 결과가 페일이라고 판단할 수 있다. 주변부(100)는 추가 소거 검증 동작의 수행 결과가 패스(즉, 추가 검증 패스)라고 판단될 때까지 메모리 블록(BLK)으로 상승된 소거 전압(예를 들어, Vint+3*Vst)을 인가하는 소거 동작을 수행할 수 있다. 취약 워드라인(WL0)에 연결된 메모리 셀들(MC00~MC0j)의 문턱 전압이 추가 검증 전압(Vvrf_a)보다 낮을 때, 주변부(100)는 추가 소거 검증 동작의 수행 결과가 패스라고 판단할 수 있다. 예를 들어, 소거 동작을 통해, 취약 워드라인(WL0)에 연결된 메모리 셀들(MC00~MC0j)의 문턱 전압이 추가 검증 전압(Vvrf_a)보다 낮아질 때, 메모리 블록(BLK)의 메모리 셀들은 문턱 전압 분포(E3)을 형성할 수 있다.
실시 예에 따라, 주변부(100)는 임계 반복 횟수까지 소거 동작을 반복적으로 수행했음에도 추가 소거 검증 동작의 수행 결과가 페일인 경우, 소거 동작을 종료하고 메모리 블록(BLK)이 더 이상 사용되지 않도록 처리할 수 있다.
실시 예에 따라, 주변부(100)는 추가 소거 검증 동작을 수행할 때, 검증 전압(Vvrf)보다 높은 레벨의 추가 검증 전압(Vvrf_a)을 사용할 수 있다. 취약 워드라인(WL0)은 이미 심한 열화가 진행되었으므로, 취약 워드라인(WL0)에 연결된 메모리 셀이 검증 전압(Vvrf)보다 작은 문턱 전압을 가지도록 하려면 소거 동작의 수행 부담이 클 수 있다. 따라서, 검증 전압(Vvrf)보다 높은 레벨의 추가 검증 전압(Vvrf_a)을 통해 검증 패스의 기준이 완화될 수 있다. 또한, 라이트 동작이 수행되더라도 에러 비트를 유발하지 않을 문턱 전압을 가지도록, 리드 전압(Vrd)보다 낮은 레벨의 추가 검증 전압(Vvrf_a)이 설정될 수 있다.
도9는 도1의 반도체 장치(10)의 동작 방법을 예시적으로 도시하는 순서도이다. 도9를 참조하면, 반도체 장치(10)가 메모리 블록(BLK)에 대해 소거 동작, 소거 검증 동작 및 추가 소거 검증 동작을 수행하는 방법이 도시된다.
단계(S110)에서, 주변부(100)는 메모리 블록(BLK)에 대해 소거 동작을 수행할 수 있다. 전압 공급부(120)는 제어 로직(110)의 제어에 따라, 메모리 블록(BLK)으로 최초 소거 전압(Vint)을 인가하고, 어드레스 디코더(140)로 소거 허용 전압을 공급할 수 있다. 어드레스 디코더(140)는 메모리 블록(BLK)의 워드라인들(WL0~WLk)로 소거 허용 전압을 인가할 수 있다.
단계(S120)에서, 주변부(100)는 메모리 블록(BLK)에 대해 소거 검증 동작을 수행할 수 있다. 전압 공급부(120)는 검증 전압(Vvrf)을 어드레스 디코더(140)로 공급할 수 있다. 어드레스 디코더(140)는 메모리 블록(BLK)의 워드라인들(WL0~WLk)로 실질적으로 동시에 검증 전압(Vvrf)을 인가할 수 있다. 메모리 블록(BLK)에 포함된 메모리 셀들은 검증 전압(Vvrf)에 응답하여 온/오프될 수 있다.
단계(S130)에서, 주변부(100)는 소거 검증 동작의 수행 결과가 패스인지 여부를 판단할 수 있다. 제어 로직(110)은 메모리 블록(BLK)에 포함된 메모리 셀들이 검증 전압(Vvrf)에 응답하여 온/오프됨으로써 형성된 커런트에 근거하여 소거 검증 동작의 수행 결과를 판단할 수 있다. 소거 검증 동작의 수행 결과가 페일인 경우, 절차는 단계(S140)로 진행될 수 있다.
단계(S140)에서, 주변부(100)는 직전의 소거 동작에서 사용된 소거 전압을 스텝 전압(Vst)만큼 상승시킬 수 있다. 제어 로직(110)은 소거 전압을 상승시키도록 전압 공급부(120)를 제어할 수 있다. 이어서, 단계(S110)에서, 주변부(100)는 상승된 소거 전압을 사용하여 메모리 블록(BLK)에 대해 소거 동작을 수행할 수 있다. 즉, 주변부(100)는 소거 검증 동작의 수행 결과가 패스라고 판단될 때까지 소거 전압을 상승시켜 소거 동작을 반복적으로 수행할 수 있다.
단계(S130)에서, 소거 검증 동작의 수행 결과가 패스인 경우, 절차는 단계(S150)로 진행될 수 있다. 단계(S150)에서, 주변부(100)는 메모리 블록(BLK)의 취약 워드라인(WL0)에 대해 추가 소거 검증 동작을 수행할 수 있다. 전압 공급부(120)는 추가 검증 전압(Vvrf_a) 및 패스 전압(Vpass)을 어드레스 디코더(140)로 공급할 수 있다. 어드레스 디코더(140)는 취약 워드라인(WL0)으로 추가 검증 전압(Vvrf_a)을 인가하고, 나머지 워드라인들(WL1~WLk)로 패스 전압(Vpass)을 인가할 수 있다. 메모리 블록(BLK)에 포함된 메모리 셀들은 추가 검증 전압(Vvrf_a) 및 패스 전압(Vpass)에 응답하여 온/오프될 수 있다.
단계(S160)에서, 추가 소거 검증 동작의 수행 결과가 패스인지 여부를 판단할 수 있다. 제어 로직(110)은 취약 워드라인(WL0)에 연결된 메모리 셀들(MC00~MC0j)이 추가 검증 전압(Vvrf_a)에 응답하여 온/오프되고, 나머지 워드라인들(WL1~WLk)에 연결된 메모리 셀들이 패스 전압(Vpass)에 응답하여 온됨으로써 형성된 커런트에 근거하여 추가 소거 검증 동작의 수행 결과를 판단할 수 있다. 추가 소거 검증 동작의 수행 결과가 패스인 경우, 절차는 종료될 수 있다. 추가 소거 검증 동작의 수행 결과가 페일인 경우, 절차는 단계(S170)로 진행될 수 있다.
단계(S170)에서, 주변부(100)는 직전의 소거 동작에서 사용된 소거 전압을 스텝 전압(Vst)만큼 상승시킬 수 있다. 제어 로직(110)은 소거 전압을 상승시키도록 전압 공급부(120)를 제어할 수 있다.
단계(S180)에서, 주변부(100)는 상승된 소거 전압을 사용하여 메모리 블록(BLK)에 대해 소거 동작을 수행할 수 있다. 이어서, 단계(S150)에서, 주변부(100)는 취약 워드라인(WL0)에 대해 추가 소거 검증 동작을 수행할 수 있다. 즉, 주변부(100)는 추가 소거 검증 동작의 수행 결과가 패스라고 판단될 때까지 소거 전압을 상승시켜 소거 동작을 반복적으로 수행할 수 있다.
도10은 본 발명의 실시 예에 따른 데이터 저장 장치(1000)를 도시하는 블록도이다.
데이터 저장 장치(1000)는 호스트 장치(1500)의 라이트 요청에 응답하여, 호스트 장치(1500)로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치(1000)는 호스트 장치(1500)의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치(1500)로 제공하도록 구성될 수 있다. 데이터 저장 장치(1000)는 호스트 장치(1500)에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 호스트 장치(1500)에 연결됨으로써 동작할 수 있다.
데이터 저장 장치는 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등을 포함할 수 있다.
데이터 저장 장치(1000)는 컨트롤러(1100)와 저장 매체(1200)를 포함할 수 있다.
컨트롤러(1100)는 호스트 장치(1500)와 저장 매체(1200) 사이의 데이터 교환을 제어할 수 있다. 컨트롤러(1100)는 프로세서(1110), 램(1120), 롬(1130), ECC부(1140), 호스트 인터페이스(1150) 및 저장 매체 인터페이스(1160)를 포함할 수 있다.
프로세서(1110)는 컨트롤러(1100)의 제반 동작을 제어할 수 있다. 프로세서(1110)는 호스트 장치(1500)의 라이트 요청 및 리드 요청과 같은 데이터 처리 요청에 따라, 저장 매체(1200)에 데이터를 저장하고 저장 매체(1200)로부터 저장된 데이터를 리드할 수 있다. 프로세서(1110)는 저장 매체(1200)를 효율적으로 관리하기 위해서, 머지 동작 및 웨어 레벨링 동작 등과 같은 데이터 저장 장치(1000)의 내부 동작을 제어할 수 있다.
램(1120)은 프로세서(1110)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 램(1120)은 호스트 인터페이스(1150)로부터 전송된 데이터를 저장 매체(1200)에 전달하기 전에 임시 저장할 수 있고. 저장 매체(1200)로부터 전송된 데이터를 호스트 장치(1500)로 전달하기 전에 임시 저장할 수 있다.
롬(1130)은 프로세서(1110)에 의해 리드되는 프로그램 코드를 저장할 수 있다. 프로그램 코드는 프로세서(1110)가 컨트롤러(1100)의 내부 유닛들을 제어하기 위해서 프로세서(1110)에 의해 처리되는 명령들을 포함할 수 있다.
ECC부(1140)는 저장 매체(1200)에 저장될 데이터를 인코딩하고, 저장 매체(1200)로부터 리드된 데이터를 디코딩할 수 있다. ECC부(1140)는 ECC 알고리즘에 따라 데이터에 발생된 에러를 검출하고 정정할 수 있다.
호스트 인터페이스(1150)는 호스트 장치(1500)와 데이터 처리 요청 및 데이터 등을 교환할 수 있다.
저장 매체 인터페이스(1160)는 저장 매체(1200)로 제어 신호 및 데이터를 전송할 수 있다. 저장 매체 인터페이스(1160)는 저장 매체(1200)로부터 데이터를 전송받을 수 있다. 저장 매체 인터페이스(1160)는 저장 매체(1200)와 복수의 채널들(CH0~CHn)을 통해 연결될 수 있다.
저장 매체(1200)는 복수의 비휘발성 메모리 장치들(NVM0~NVMn)을 포함할 수 있다. 복수의 비휘발성 메모리 장치들(NVM0~NVMn) 각각은 컨트롤러(1100)의 제어에 따라 동작할 수 있다. 복수의 비휘발성 메모리 장치들(NVM0~NVMn) 각각은 도1에 도시된 반도체 장치(10)와 같이, 컨트롤러(1100)로부터 전송된 소거 커맨드에 응답하여, 메모리 블록에 대한 소거 동작을 수행한 후, 소거 검증 동작을 수행하고, 소거 검증 동작의 수행 결과에 따라 취약 워드라인에 대한 추가 소거 검증 동작을 수행할 수 있다.
도11은 본 발명의 실시 예에 따른 데이터 처리 시스템(2000)을 도시하는 블록도이다.
데이터 처리 시스템(2000)은 컴퓨터, 랩탑, 넷북, 스마트폰, 디지털 TV, 디지털 카메라, 네비게이션 등을 포함할 수 있다. 데이터 처리 시스템(2000)은 메인 프로세서(2100), 메인 메모리 장치(2200), 데이터 저장 장치(2300) 및 입출력 장치(2400)를 포함할 수 있다. 데이터 처리 시스템(2000)의 내부 유닛들은 시스템 버스(2500)를 통해서 데이터 및 제어 신호 등을 주고받을 수 있다.
메인 프로세서(2100)는 데이터 처리 시스템(2000)의 제반 동작을 제어할 수 있다. 메인 프로세서(2100)는, 예를 들어, 마이크로프로세서와 같은 중앙 처리 장치일 수 있다. 메인 프로세서(2100)는 운영 체제, 애플리케이션 및 장치 드라이버 등의 소프트웨어들을 메인 메모리 장치(2200) 상에서 운영할 수 있다.
메인 메모리 장치(2200)는 메인 프로세서(2100)에 의해 사용되는 프로그램 및 프로그램 데이터를 저장할 수 있다. 메인 메모리 장치(2200)는 데이터 저장 장치(2300) 및 입출력 장치(2400)로 전송될 데이터를 임시 저장할 수 있다.
데이터 저장 장치(2300)는 컨트롤러(2310) 및 저장 매체(2320)를 포함할 수 있다. 데이터 저장 장치(2300)는 도10의 데이터 저장 장치(1000)와 실질적으로 유사하게 구성되고 동작할 수 있다. 저장 매체(2320)는 도1의 반도체 장치(10)를 포함할 수 있다.
입출력 장치(2400)는 사용자로부터 데이터 처리 시스템(2000)을 제어하기 위한 명령을 입력받거나 처리된 결과를 사용자에게 제공하는 등 사용자와 정보를 교환할 수 있는 모니터, 키보드, 스캐너, 터치스크린 및 마우스 등을 포함할 수 있다.
실시 예에 따라, 데이터 처리 시스템(2000)은 LAN(Local Area Network), WAN(Wide Area Network) 및 무선 네트워크 등의 네트워크(2600)를 통해 서버(2700)와 통신할 수 있다. 데이터 처리 시스템(2000)은 네트워크(2600)에 접속하기 위해서 네트워크 인터페이스를 포함할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 반도체 장치
100: 주변부
110: 제어 로직
120: 전압 공급부
130: 인터페이스부
140: 어드레스 디코더
150: 데이터 입출력부
200: 메모리 영역
BLK0~BLKi: 메모리 블록들

Claims (20)

  1. 복수의 워드라인들과 연결된 복수의 메모리 셀들을 포함하는 메모리 블록; 및
    상기 워드라인들에 대해 제1 소거 검증 동작을 수행하고, 상기 제1 소거 검증 동작의 수행 결과에 따라 상기 워드라인들 중 적어도 하나의 취약 워드라인에 대해 제2 소거 검증 동작을 수행하도록 구성된 주변부를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 주변부는, 상기 제1 소거 검증 동작을 수행할 때, 상기 메모리 셀들이 제1 검증 전압보다 낮은 문턱 전압을 가지는지 여부를 판단하기 위해서 상기 워드라인들로 실질적으로 동시에 상기 제1 검증 전압을 인가하는 반도체 장치.
  3. 제1항에 있어서,
    상기 주변부는, 상기 제2 소거 검증 동작을 수행할 때, 상기 취약 워드라인에 연결된 메모리 셀들이 제2 검증 전압보다 낮은 문턱 전압을 가지는지 여부를 판단하기 위해서, 상기 취약 워드라인으로 상기 제2 검증 전압을 인가하고, 상기 워드라인들 중 나머지 워드라인들로 패스 전압을 인가하는 반도체 장치.
  4. 제1항에 있어서,
    상기 주변부는, 상기 제2 소거 검증 동작을 수행할 때, 상기 제1 소거 검증 동작에서 사용된 제1 검증 전압보다 더 높은 레벨의 제2 검증 전압을 사용하는 반도체 장치.
  5. 제1항에 있어서,
    상기 주변부는, 상기 제1 소거 검증 동작의 수행 결과가 패스일 때, 상기 제2 소거 검증 동작을 수행하는 반도체 장치.
  6. 제1항에 있어서,
    상기 주변부는, 상기 제1 소거 검증 동작 또는 상기 제2 소거 검증 동작의 수행 결과가 페일일 때, 상기 메모리 블록에 대해 소거 동작을 수행하는 반도체 장치.
  7. 제1항에 있어서,
    상기 취약 워드라인은, 상기 메모리 블록에 대한 라이트 동작이 수행될 때 상기 워드라인들에 대한 라이트 순서에 근거하여 설정되는 반도체 장치.
  8. 복수의 워드라인들과 연결된 복수의 메모리 셀들을 포함하는 메모리 블록을 포함하는 반도체 장치의 동작 방법에 있어서,
    상기 워드라인들에 대해 제1 소거 검증 동작을 수행하는 단계; 및
    상기 제1 소거 검증 동작의 수행 결과에 따라, 상기 워드라인들 중 적어도 하나의 취약 워드라인에 대해 제2 소거 검증 동작을 수행하는 단계를 포함하는 반도체 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 제1 소거 검증 동작은, 상기 메모리 셀들이 제1 검증 전압보다 낮은 문턱 전압을 가지는지 여부를 판단하기 위해서 상기 워드라인들로 실질적으로 동시에 상기 제1 검증 전압을 인가함으로써 수행되는 반도체 장치의 동작 방법.
  10. 제8항에 있어서,
    상기 제2 소거 검증 동작은, 상기 취약 워드라인에 연결된 메모리 셀들이 제2 검증 전압보다 낮은 문턱 전압을 가지는지 여부를 판단하기 위해서, 상기 취약 워드라인으로 상기 제2 검증 전압을 인가하고, 상기 워드라인들 중 나머지 워드라인들로 패스 전압을 인가함으로써 수행되는 반도체 장치의 동작 방법.
  11. 제8항에 있어서,
    상기 제2 소거 검증 동작은 상기 제1 소거 검증 동작에서 사용된 제1 검증 전압보다 더 높은 레벨의 제2 검증 전압을 사용함으로써 수행되는 반도체 장치의 동작 방법.
  12. 제8항에 있어서,
    상기 제2 소거 검증 동작은 상기 제1 소거 검증 동작의 수행 결과가 패스일 때 수행되는 반도체 장치의 동작 방법.
  13. 제8항에 있어서,
    상기 메모리 블록에 대해 소거 동작을 수행하는 단계를 더 포함하고,
    상기 소거 동작은 상기 제1 소거 검증 동작 또는 상기 제2 소거 검증 동작의 수행 결과가 페일일 때, 수행되는 반도체 장치의 동작 방법.
  14. 복수의 메모리 블록들 및 주변부를 포함하는 비휘발성 메모리 장치; 및
    상기 메모리 블록들 중 선택된 메모리 블록에 대한 소거 커맨드를 상기 비휘발성 메모리 장치로 전송하도록 구성된 컨트롤러를 포함하되,
    상기 선택된 메모리 블록은 복수의 워드라인들과 연결된 복수의 메모리 셀들을 포함하고,
    상기 주변부는, 상기 소거 커맨드에 응답하여, 상기 선택된 메모리 블록에 대해 소거 동작을 수행하고, 상기 워드라인들에 대해 제1 소거 검증 동작을 수행하고, 상기 제1 소거 검증 동작의 수행 결과에 따라 상기 워드라인들 중 적어도 하나의 취약 워드라인에 대해 제2 소거 검증 동작을 수행하는 데이터 저장 장치.
  15. 제14항에 있어서,
    상기 주변부는, 상기 제1 소거 검증 동작을 수행할 때, 상기 메모리 셀들이 제1 검증 전압보다 낮은 문턱 전압을 가지는지 여부를 판단하기 위해서 상기 워드라인들로 실질적으로 동시에 상기 제1 검증 전압을 인가하는 데이터 저장 장치.
  16. 제14항에 있어서,
    상기 주변부는, 상기 제2 소거 검증 동작을 수행할 때, 상기 취약 워드라인에 연결된 메모리 셀들이 제2 검증 전압보다 낮은 문턱 전압을 가지는지 여부를 판단하기 위해서, 상기 취약 워드라인으로 상기 제2 검증 전압을 인가하고, 상기 워드라인들 중 나머지 워드라인들로 패스 전압을 인가하는 데이터 저장 장치.
  17. 제14항에 있어서,
    상기 주변부는, 상기 제2 소거 검증 동작을 수행할 때, 상기 제1 소거 검증 동작에서 사용된 제1 검증 전압보다 더 높은 레벨의 제2 검증 전압을 사용하는 데이터 저장 장치.
  18. 제14항에 있어서,
    상기 주변부는, 상기 제1 소거 검증 동작의 수행 결과가 패스일 때, 상기 제2 소거 검증 동작을 수행하는 데이터 저장 장치.
  19. 제14항에 있어서,
    상기 주변부는, 상기 제1 소거 검증 동작 또는 상기 제2 소거 검증 동작의 수행 결과가 페일일 때, 상기 메모리 블록에 대해 직전의 소거 동작에서 사용된 소거 전압을 상승시키고, 상승된 소거 전압을 사용하여 상기 소거 동작을 수행하는 데이터 저장 장치.
  20. 제14항에 있어서,
    상기 주변부는, 상기 제1 소거 검증 동작 또는 상기 제2 소거 검증 동작의 수행 결과에 따라 상기 소거 동작을 임계 반복 횟수까지 반복적으로 수행하는 데이터 저장 장치.
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