KR20100045739A - 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 - Google Patents

불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 기입될 데이터 중 프로그램 금지될 데이터의 수와 기입된 데이터 중 프로그램 금지된 데이터의 수를 계산하는 카운터, 그리고 계산된 데이터의 수들을 비교하여 프로그램 동작을 제어하는 제어 로직을 포함한다.

Description

불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템{NOVOLATILE MEMORY DEVICE, PROGRAMMING METHOD THEREOF AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM, DRAM, SDRAM 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 목적은 프로그램 금지된 메모리 셀들 중 프로그램 교란된 셀들을 검출하는 불휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 기입될 데이터 중 프로그램 금지될 데이터의 수와 기입된 데이터 중 프로그램 금지된 데이터의 수를 계산하는 카운터; 그리고 상기 계산된 데이터의 수들을 비교하여 프로그램 동작을 제어하는 제어 로직을 포함한다.
실시 예로서, 상기 계산된 데이터의 수들이 동일한 경우, 상기 제어 로직은 프로그램 패스로 설정한다.
실시 예로서, 상기 계산된 데이터의 수들이 상이한 경우, 상기 제어 로직은 프로그램 페일로 설정한다. 상기 계산된 데이터의 수들의 차이가 오류 정정 코드에 의해 정정 가능한 범위인 경우, 상기 제어 로직은 프로그램 패스로 설정한다.
실시 예로서, 상기 제어 로직은 상기 계산된 데이터의 수들을 비교하여 상기 프로그램 금지될 데이터 중 프로그램된 데이터를 검출한다.
실시 예로서, 상기 제어 로직은 상기 계산된 데이터의 수들을 비교하여 상기 프로그램 금지될 데이터가 기입되는 메모리 셀들의 프로그램 교란을 검출한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은 기입될 데이터 중 프로그램 금지될 데이터를 제 1 카운트 값으로서 카운트하고; 상기 데이 터를 기입하고, 상기 기입된 데이터 중 프로그램 금지된 데이터를 제 2 카운트 값으로 카운트하고, 상기 제 1 및 제 2 카운트 값들을 비교하여 프로그램 동작을 제어한다.
본 발명의 실시 예에 따른 메모리 시스템은 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 불휘발성 메모리 장치는 기입될 데이터 중 프로그램 금지될 데이터의 수와 기입된 데이터 중 프로그램 금지된 데이터의 수를 계산하는 카운터; 그리고 상기 계산된 데이터의 수들을 비교하여 프로그램 동작을 제어하는 제어 로직을 포함한다.
실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 디스크 장치를 구성한다.
실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 메모리 카드를 구성한다.
본 발명에 따르면, 프로그램 금지될 데이터의 수와 프로그램 금지된 데이터의 수가 계산되고, 계산된 데이터의 수들을 비교하여 프로그램 동작을 제어한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 프로그램 금지될 데이터의 수와 프로그램 금지된 데이터의 수를 계산하는 카운터, 그리고 계산된 데이터의 수들을 비교하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은 기입될 데이터 중 프로그램 금지될 데이터를 제 1 카운트 값으로서 카운트하고, 데이터를 기입하고, 기입된 데이터 중 프로그램 금지된 데이터를 제 2 카운트 값으로 카운트하고, 제 1 및 제 2 카운트 값들을 비교하여 프로그램 동작을 제어한다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)은 불휘발성 메모리 장치(200) 및 컨트롤러(100)를 포함한다.
컨트롤러(100)는 호스트(Host) 및 불휘발성 메모리 장치(200)에 연결된다. 컨트롤러(100)는 불휘발성 메모리 장치(200)로부터 읽은 데이터를 호스트(Host)에 전달하고, 호스트(Host)로부터 전달되는 데이터를 불휘발성 메모리 장치(200)에 저장한다.
컨트롤러(100)는 램, 프로세싱 유닛, 호스트 인터페이스, 그리고 메모리 인터페이스와 같은 잘 알려진 구성 요소들을 포함할 것이다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(100)의 제반 동작을 제어할 것이다. 호스트 인터페이스는 호스트(Host) 및 컨트롤러(100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(100)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 메모리 인터페이스는 불휘발성 메모리 장치(200)와 인터페이싱할 것이다. 컨트롤러(100)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 불휘발성 메모리 장치(200)로부터 읽어진 데이터의 오류를 검출하고, 정정할 것이다.
불휘발성 메모리 장치(200)는 데이터를 저장하기 위한 메모리 셀 어레이, 메모리 셀 어레이에 데이터를 기입 및 독출하기 위한 읽기/쓰기 회로, 외부로부터 전달되는 어드레스를 디코딩하여 읽기/쓰기 회로에 전달하는 어드레스 디코더, 불휘발성 메모리 장치(200)의 제반 동작을 제어하기 위한 제어 로직 등을 포함할 것이다. 불휘발성 메모리 장치(200)는 도 2 내지 6을 참조하여 더 상세하게 설명된다.
컨트롤러(100) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(100) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 예를 들면, 컨트롤러(100) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 것이다.
다른 예로서, 컨트롤러(100) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적되어 반도체 디스크/드라이브(SSD, Solid State Disk/Drive)를 구성할 것이다. 메모리 시스템(10)이 반도체 디스크(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.
다른 예로서, 메모리 시스템(10)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 또는 정보를 무선 환경에서 송수신할 수 있는 장치들에 적용될 것이다.
이하에서, 플래시 메모리 장치의 예를 들어 본 발명의 기술적 사상이 설명된다. 그러나, 본 발명의 기술적 사상은 플래시 메모리 장치에 적용되는 것으로 한정되지 않음이 이해될 것이다. 예를 들면, 본 발명의 기술적 사상은 프로그램 동작 시에 프로그램 교란이 발생될 수 있는 모든 형태의 불휘발성 메모리 장치들(예를 들면, ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등)에 적요될 수 있다. 또한, 본 발명의 기술적 사상은 다양한 형태로 변형 및 응용이 가능함이 이해될 것이다.
도 2는 도 1의 불휘발성 메모리 장치(200)를 보여주는 블록도이다. 예시적으로, 불휘발성 메모리 장치(200)는 플래시 메모리 장치인 것으로 도시되어 있다. 도 2를 참조하면, 본 발명의 실시 예에 다른 불휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 어드레스 디코더(220), 읽기/쓰기 회로(230), 데이터 입출력 회로(240), 카운트 및 비교 회로(250), 그리고 제어 로직(260)을 포함한다.
메모리 셀 어레이(210)는 워드 라인들(WL1~WLm)을 통해 어드레스 디코더(220)에 연결되고, 비트 라인들(BL1~BLn)을 통해 읽기/쓰기 회로(230)에 연결된다. 메모리 셀 어레이(210)는 복수의 메모리 셀들(MC)을 포함한다. 직렬 연결된 메 모리 셀들(MC)과 비트 라인들(BL) 사이에 스트링 선택 트랜지스터들(SST)이 연결된다. 직렬 연결된 메모리 셀들(MC)과 공통 소스 라인(CSL) 사이에 접지 선택 트랜지스터들(GST)이 연결된다. 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL)을 통해 어드레스 디코더(220)에 연결된다. 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 통해 어드레스 디코더(220)에 연결된다. 메모리 셀들(MC)은 워드 라인들(WL1~WLm)을 통해 어드레스 디코더(220)에 연결된다. 메모리 셀 어레이(210)는 복수의 메모리 블록을 포함한다. 설명의 편의를 위하여, 도 2에 하나의 메모리 블록이 도시되어 있다.
어드레스 디코더(220)는 메모리 셀 어레이(210), 읽기/쓰기 회로(230), 그리고 제어 로직(260)에 연결된다. 어드레스 디코더(220)는 제어 로직(260)의 제어에 응답하여 동작한다. 어드레스 디코더(220)는 외부로부터 어드레스(ADDR)를 제공받는다. 예시적으로, 어드레스 디코더(220)는 도 1의 컨트롤러(100)로부터 어드레스(ADDR)를 제공받을 것이다.
어드레스 디코더(220)는 어드레스(ADDR) 중 행 어드레스를 디코딩하여 워드 라인들(WL1~WLm)을 선택한다. 어드레스 디코더(220)는 어드레스(ADDR) 중 열 어드레스를 디코딩하여 읽기/쓰기 회로(230)에 제공한다. 예시적으로, 어드레스 디코더(220)는 행 디코더, 열 디코더, 그리고 어드레스 버퍼 등과 같이 잘 알려져 있는 구성 요소들을 포함할 것이다.
읽기/쓰기 회로(230)는 메모리 셀 어레이(210), 어드레스 디코더(220), 데이터 입출력 회로(240), 카운트 및 비교 회로(250), 그리고 제어 로직(260)에 연결된 다. 읽기/쓰기 회로(230)는 제어 로직(260)의 제어에 응답하여 동작한다. 읽기/쓰기 회로(230)는 어드레스 디코더(220)로부터 제공되는 디코딩된 열 어드레스에 응답하여 비트 라인들(BL1~BLn)을 선택한다. 읽기/쓰기 회로(230)는 데이터 입출력 회로(240)로부터 데이터 라인(DL)을 통해 전달되는 데이터를 선택된 메모리 셀들에 기입한다. 읽기/쓰기 회로(230)는 선택된 메모리 셀에 저장되어 있는 데이터를 읽고, 데이터 라인(DL)을 통해 데이터 입출력 회로(240)에 전달한다. 예시적으로, 읽기/쓰기 회로(230)는 열 선택 회로, 페이지 버퍼, 등과 같은 잘 알려져 있는 구성 요소들을 포함할 것이다. 다른 예로써, 읽기/쓰기 회로(230)는 열 선택 회로, 쓰기 드라이버, 감지 증폭기 등과 같은 잘 알려져 있는 구성 요소들을 포함할 것이다.
데이터 입출력 회로(240)는 읽기/쓰기 회로(230), 카운트 및 비교 회로(250), 그리고 제어 로직(260)에 연결된다. 데이터 입출력 회로(240)는 제어 로직(260)의 제어에 응답하여 동작한다. 데이터 입출력 회로(240)는 외부와 데이터(DATA)를 교환한다. 예시적으로, 데이터 입출력 회로(240)는 도 1의 컨트롤러(100)와 데이터를 교환할 것이다. 데이터 입출력 회로(240)는 외부로부터 전달되는 데이터(DATA)를 읽기/쓰기 회로(230)에 전달한다. 데이터 입출력 회로(240)는 읽기/쓰기 회로(230)로부터 전달되는 데이터(DATA)를 외부에 전달한다. 데이터 입출력 회로(240)는 데이터 버퍼 등과 같은 잘 알려져 있는 구성 요소들을 포함할 것이다.
카운트 및 비교 회로(250)는 데이터 라인(DL)을 통해 읽기/쓰기 회로(230) 및 데이터 입출력 회로(240)에 연결된다. 카운트 및 비교회로(250)는 제어 로 직(260)의 제어에 응답하여 동작한다. 카운트 및 비교 회로(250)는 도 3 내지 5를 참조하여 더 상세하게 설명된다.
제어 로직(260)은 불휘발성 메모리 장치(200)의 제반 동작을 제어한다.
도 3은 도 2의 메모리 셀들(MC)이 정상적으로 프로그램된 경우의 메모리 셀들(MC)의 문턱 전압 산포를 보여주는 다이어그램이다. 도 3에서, 가로 축은 전압을 나타내며, 세로 축(미도시)은 메모리 셀들(MC)의 수를 나타낸다. 읽기 전압(Vread)은 읽기 동작 시에 메모리 셀의 논리 상태를 판별하기 위해 인가되는 전압을 나타낸다. 도 3을 참조하면, 곡선(A)은 읽기 전압(Vread)보다 낮은 문턱 전압을 갖는 메모리 셀들을 나타낸다. 즉, 곡선(A)은 프로그램 동작 시에 프로그램 금지된 메모리 셀들을 나타낸다. 곡선(B)은 읽기 전압(Vread)보다 높은 문턱 전압을 갖는 메모리 셀들을 나타낸다. 즉, 곡선(B)은 프로그램 동작 시에 프로그램된 메모리 셀들을 나타낸다. 곡선들(A, B) 사이의 전압 구간은 읽기 마진(read margin)으로 적용될 것이다.
도 4는 도 2의 메모리 셀들(MC)에서 프로그램 교란이 발생된 경우의 메모리 셀들(MC)의 문턱 전압 산포를 보여주는 다이어그램이다. 도 4에서, 가로 축은 전압을 나타내고, 세로 축(미도시)은 메모리 셀들의 수를 나타낸다. 읽기 전압(Vread)은 읽기 동작 시에 메모리 셀의 논리 상태를 판별하기 위해 인가되는 전압을 나타낸다. 도 4를 참조하면, 곡선(C)은 읽기 전압(Vread)보다 낮은 문턱 전압을 갖는 메모리 셀들을 나타낸다. 즉, 곡선(C)은 프로그램 동작 시에 프로그램 금지된 메모리 셀들을 나타낸다. 곡선(D)은 읽기 전압(Vread)보다 높은 문턱 전압을 갖는 메모 리 셀들을 나타낸다. 즉, 곡선(D)은 프로그램 동작 시에 프로그램된 메모리 셀들을 나타낸다.
프로그램 금지된 메모리 셀들(C) 중 일부(T)의 문턱 전압이 프로그램 금지된 다른 메모리 셀들의 문턱 전압보다 높아져 있다. 즉, 참조 부호 T에 대응하는 메모리 셀들은 프로그램 동작 시에 프로그램 금지로 설정되었지만 프로그램 교란에 의해 프로그램된 메모리 셀들이다.
프로그램 금지된 메모리 셀들(C)에서 프로그램 교란이 발생되는 원인 중 하나는 채널 커플링이다. 도 2를 참조하면, 메모리 셀들(MC1~MCn) 중 메모리 셀(MC2)이 프로그램될 메모리 셀이고, 나머지 메모리 셀들(MC1, MC2~MCn)은 프로그램 금지된 메모리 셀들인 것으로 가정하자. 이때, 비트 라인(BL2)은 접지 전압(Vss)으로 셋업되고, 비트 라인들(BL1, BL3~BLn)은 전원 전압(Vcc)으로 셋업될 것이다. 워드 라인들(WL1~WLm)에 패스 전압(Vpass)이 인가되면, 비트 라인들(BL1, BL3~BLn)에 연결된 메모리 셀들의 채널 전압은 부스팅될 것이다.
이때, 프로그램될 비트 라인(BL2)에 연결된 메모리 셀들의 채널 전압은 접지 전압(Vss)을 유지한다. 따라서, 비트 라인(BL2)에 인접한 비트 라인들(BL1, BL3)에 연결된 메모리 셀들의 채널 전압은 비트 라인(BL2)에 연결된 메모리 셀들의 채널 전압으로부터의 커플링의 영향을 받을 것이다. 즉, 비트 라인(BL1, BL3)에 연결된 메모리 셀들의 채널 전압은 메모리 셀들(MC1, MC3)이 충분히 프로그램 금지될 정도로 부스팅되지 않을 것이다. 즉, 메모리 셀들(MC1, MC3)에서 프로그램 교란이 발생되어, 메모리 셀들(MC1, MC3)의 문턱 전압이 상승할 것이다.
채널 커플링 뿐 아니라, F-Poly 커플링과 같이 이 분야에 잘 알려져 있는 다양한 현상들이 프로그램 교란을 유발할 수 있음이 이해될 것이다. 즉, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(200)는 채널 커플링에 의핸 프로그램 교란을 검출하는 것으로 한정되지 않음이 이해될 것이다.
상술한 바와 같이, 프로그램 교란이 발생되면, 도 4에 도시되어 있는 메모리 셀들(T)과 같이, 프로그램 금지된 메모리 셀들의 문턱 전압이 상승할 것이다. 프로그램 금지된 메모리 셀들의 문턱 전압이 미리 설정된 값 이상 증가하면, 즉 읽기 전압(Vread)보다 높아지면, 프로그램 금지된 메모리 셀이 프로그램된 메모리 셀인 것으로 인식될 것이다. 예시적으로, 소거 상태의 메모리 셀이 "1"을 나타내고, 프로그램된 메모리 셀이 "0"을 나타내는 것으로 가정하자. 프로그램 교란에 의해 메모리 셀의 문턱 전압이 증가하면, "1"을 저장하고 있는 메모리 셀이 "0"을 저장하고 있는 것으로 인식될 수 있다.
상술한 바와 같은 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(200)는 기입될 데이터 중 프로그램 금지될 데이터를 제 1 카운트 값으로서 카운트하고, 데이터를 기입하고, 기입된 데이터 중 프로그램 금지된 데이터를 제 2 카운트 값으로 카운트하고, 제 1 및 제 2 카운트 값들을 비교하여 프로그램 동작을 제어한다. 즉, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(200)는 프로그램 교란에 의해 프로그램된 것으로 인식되는 메모리 셀들을 검출한다.
도 5는 도 2의 불휘발성 메모리 장치(200)의 프로그램 방법을 보여주는 순서도이다. 도 2 및 5를 참조하면, S110 단계에서, 카운트 및 비교 회로(250)는 기입 될 데이터(DATA) 중 프로그램 금지될 데이터의 수를 카운트한다. 데이터 입출력 회로(240)는 외부로부터 데이터(DATA)를 전달받는다. 입력된 데이터(DATA)는 데이터 라인(DL)을 통해 읽기/쓰기 회로(230)에 전달된다. 카운트 및 비교 회로(250)는 데이터 라인(DL)을 통해 전달되는 데이터(DATA) 중 프로그램 금지될(예를 들면, 데이터 값이 "1") 데이터의 수를 카운트한다. 기입될 데이터(DATA) 중 프로그램 금지될 데이터의 수는 제 1 카운트 값으로 저장된다.
다른 예로서, 카운트 및 비교 회로(250)는 데이터 입출력 회로(240)에 래치되어 있는 데이터(DATA) 중 프로그램 금지될 데이터의 수를 카운트할 것이다. 다른 예로서, 카운트 및 비교 회로(250)는 읽기/쓰기 회로(230)에 래치되어 있는 데이터(DATA) 중 프로그램 금지될 데이터의 수를 카운트할 것이다.
S120 단계에서, 프로그램 동작이 수행된다. 비트 라인들(BL1~BLn) 중 프로그램될 비트 라인에 접지 전압(Vss)이 인가되고, 프로그램될 비트 라인에 전원 전압(Vcc)이 인가될 것이다. 스트링 선택 라인(SSL)에 전원 전압(Vcc)이 인가되고, 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가될 것이다. 워드 라인들(WL1~WLm) 중 프로그램될 워드 라인에 프로그램 전압(Vpgm)이 인가되고, 나머지 워드 라인들에 패스 전압(Vpass)이 인가될 것이다.
S130 단계에서, 검증 동작이 수행된다. 검증 동작 시에, 모든 메모리 셀들이 프로그램 패스이면 S140 단계가 수행되고, 프로그램 페일인 메모리 셀들이 존재하면, S120 단계에서 다시 프로그램 동작이 수행된다. 이때, 프로그램 전압(Vpgm)은 미리 설정된 값 만큼 증가할 것이다.
S140 단계에서, 카운트 및 비교 회로(250)는 데이터(DATA)가 기입된 메모리 셀들 중 프로그램 금지된 데이터의 수를 카운트한다. 우선, 데이터(DATA)가 기입된 메모리 셀들에 대해 읽기 동작이 수행될 것이다. 그리고, 카운트 및 비교 회로(350)는 읽기/쓰기 회로(230)에 래치되어 있는 읽기 데이터 중 프로그램 금지된 데이터의 수를 카운트할 것이다.
S150 단계에서, 카운트 및 비교 회로(250)는 제 1 및 제 2 카운트 값을 비교한다. 제 1 및 제 2 카운트 값이 동일한 경우, "1"로 기입될 메모리 셀들은 모두 "1"로 기입되고, "0"으로 기입될 메모리 셀들은 모두 "0"으로 기입된 상태일 것이다. 즉, 프로그램 교란에 의해 기입된 데이터가 변화된 메모리 셀은 존재하지 않는다. 따라서, S160 단계에서, 제어 로직(260)은 프로그램 패스로 설정하고, 프로그램 동작을 종료한다.
제 1 및 제 2 카운트 값이 상이한 경우, 프로그램 금지될 데이터가 기입된 메모리 셀들 중 일부의 문턱 전압이 프로그램 교란에 의해 상승한 상태이다. 프로그램 금지되어 "1"을 저장하여야 하는 메모리 셀의 문턱 전압이 프로그램 교란에 의해 읽기 전압보다 높아지면, 읽기 동작 시에 그 메모리 셀은 "0"을 저장하고 있는 것으로 인식될 것이다. 따라서, S170 단계에서, 제어 로직(260)은 프로그램 페일로 설정하고, 프로그램 동작을 종료한다.
불휘발성 메모리 장치(200)에 연결되는 컨트롤러(100, 도 1 참조)가 오류 정정 코드(ECC, error correction code)를 이용하여 오류를 정정하는 기능을 구비하는 경우, S150 단계는 다른 형태로 변경될 수 있다. 예시적으로, 제 1 카운트 값 및 제 2 카운트 값의 차이가 오류 정정 코드(ECC)에 의해 정정 가능한 범위인 경우, 제 1 카운트 값 및 제 2 카운트 값이 상이하여도 프로그램 패스로 설정될 것이다.
도 6은 도 1의 불휘발성 메모리 장치(300)의 다른 실시 예를 설명하기 위한 블록도이다. 도 2 및 6에서, 유사한 참조 번호는 유사한/동일한 구성 요소를 나타낸다. 도 6을 참조하면, 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 어드레스 디코더(320), 데이터 입출력 회로(340), 카운트 및 비교 회로(350), 제어 로직(360)을 포함한다. 어드레스 디코더(320), 읽기/쓰기 회로(330), 데이터 입출력 회로(340), 카운트 및 비교 회로(350), 그리고 제어 로직(360)은 도 2를 참조하여 설명된 어드레스 디코더(220), 데이터 입출력 회로(240), 카운트 및 비교 회로(250), 그리고 제어 로직(260)과 동일하다. 따라서, 상세한 설명은 생략된다.
메모리 셀 어레이(310)는 비트 라인들(BL)을 통해 읽기/쓰기 회로(330)에 연결되고, 워드 라인들(WL)을 통해 어드레스 디코더(320)에 연결된다. 메모리 셀 어레이(310)는 복수의 메모리 블록들(BLK1~BLKn)을 포함한다.
메모리 셀 어레이(310)는 하나의 메모리 셀에 적어도 하나의 비트를 저장할 것이다. 예시적으로, 메모리 셀 어레이(310)의 하나의 메모리 셀에 2 비트의 데이터가 저장되는 것으로 가정하자. 이때, 하나의 메모리 셀에 저장되는 데이터는 "11", "10", "00", 그리고 "01"일 것이다. 예시적으로, 메모리 셀에 데이터를 기입하기 위해, 최상위 비트(MSB, Most Significant Bit) 및 최하위 비트(LSB, Least Significant Bit)에 대한 프로그램이 수행될 것이다. 최상위 비트(MSB) 및 최하위 비트(LSB)에 대한 프로그램 시에 도 5를 참조하여 설명된 프로그램 방법이 적용될 수 있음이 이해될 것이다.
예시적으로, 우선 최하위 비트(LSB)에 대한 프로그램이 수행될 것이다. 소거 상태, 즉 "11" 상태인 메모리 셀들은 "11" 또는 "10" 중 하나의 상태를 갖도록 프로그램될 것이다. 즉, 최하위 비트(LSB)에 대한 프로그램 동작 시에, "11" 상태를 갖도록 프로그램될 메모리 셀들은 프로그램 금지될 셀들일 것이다. 따라서, 기입될 최하위 비트 데이터 중 프로그램 금지될, 즉 "11" 데이터의 수가 제 1 카운트 값으로 카운트되고, 기입된 최하위 비트 데이터 중 프로그램 금지된, 즉 "11" 데이터의 수가 제 2 카운트 값으로 카운트될 것이다. 이후에, 도 5를 참조하여 설명된 바와 같이, 제 1 카운트 값 및 제 2 카운트 값을 비교함으로써 프로그램 교란된 셀들이 검출될 것이다. 또한, 제 1 카운트 값 및 제 2 카운트 값이 상이하더라도 오류 정정 코드(ECC)에 의해 정정 가능한 범위이면, 프로그램 패스로 판정될 것이다.
이후에, 최상위 비트(MSB)에 대한 프로그램이 수행될 것이다. 예시적으로, "11" 상태의 메모리 셀들은 "11" 또는 "01" 중 하나의 상태를 갖도록 프로그램될 것이다. 즉, 기입될 최상위 비트 데이터 중 "11"은 프로그램 금지될 데이터일 것이다. 마찬가지로, "10" 상태의 메모리 셀들은 "10" 또는 "00" 중 하나의 상태를 갖도록 프로그램될 것이다. 즉, 기입될 최상위 비트 데이터 중 "10"은 프로그램 금지될 데이터일 것이다. 따라서, 도 5를 참조하여 설명된 바와 마찬가지로, 프로그램 금지될 데이터의 수 및 프로그램 금지된 데이터의 수를 비교함으로써 프로그램 교 란이 검출될 수 있음이 이해될 것이다.
최상위 비트(MSB) 데이터에 대한 프로그램은 "11" 및 "10"에 대한 프로그램을 포함할 것이다. "11" 및 "10"에 대한 프로그램은 동시에 수행될 수 있으며, 또는 순차적으로 수행될 수도 있음이 이해될 것이다. "11" 및 "10"에 대한 프로그램이 동시에 또는 순차적으로 수행되는지의 여부에 관계 없이, 본 발명의 기술적 사상에 따른 프로그램 방법은 적용될 수 있다.
본 발명의 기술적 사상은, 프로그램 동작 시에 프로그램 금지된 데이터를 카운트하고, 데이터가 프로그램된 메모리 셀들 중 프로그램되지 않은 메모리 셀들을 카운트하고, 두 카운트 값을 비교함으로써 프로그램 교란을 검출하는 것이다. "11" 및 "10"에 대한 프로그램이 순차적으로 수행되는 경우, 각각 도 5를 참조하여 설명된 프로그램 방법이 적용될 수 있음이 이해될 것이다. "11" 및 "10"에 대한 프로그램이 동시에 수행되는 경우에 적용되는 본 발명의 기술적 사상에 따른 프로그램 방법은 도 7을 참조하여 더 상세하게 설명된다.
도 7은 도 6의 불휘발성 메모리 장치(300)의 멀티 레벨 프로그램을 설명하기 위한 순서도이다. 더 상세하게는, 도 7은 하나의 프로그램 동작 시에 메모리 셀들을 적어도 세 개의 논리 상태로 프로그램하는 방법을 설명하기 위한 순서도이다. 예시적으로, 프로그램 동작 시에 메모리 셀을 소거 상태(예를 들면, "11"), 제 1 논리 상태(예를 들면, "10"), 그리고 제 1 논리 상태보다 높은 문턱 전압을 갖는 제 2 논리 상태(예를 들면, "00")으로 프로그램하는 것으로 가정하자.
S210 단계에서, 제 1 프로그램 금지될 데이터가 제 1 카운트 값으로 카운트 된다. 제 1 프로그램 금지될 데이터는 프로그램 동작 시에 소거 상태, 즉 "11" 상태를 유지하도록 프로그램될 메모리 셀들이다. 다시 말하면, 제 1 프로그램 금지될 데이터는 프로그램 동작의 시작시부터 프로그램 금지로 설정되는 메모리 셀들이다.
S220 단계에서, 제 2 프로그램 금지될 데이터가 제 2 카운트 값으로 카운트된다. 제 2 프로그램 금지될 데이터는 프로그램 동작 시에 제 1 논리 상태, 즉 "10" 상태로 프로그램되는 메모리 셀들이다. 한번의 프로그램 동작 시에 메모리 셀들을 적어도 세 개의 논리 상태로 프로그램하는 경우, 제 1 논리 상태 및 제 2 논리 상태로 프로그램될 메모리 셀들에 대해 동시에 프로그램이 수행될 것이다. 즉, 제 1 및 제 2 논리 상태로 프로그램될 메모리 셀들의 문턱 전압은 함께 상승할 것이다. 제 1 논리 상태로 프로그램될 메모리 셀들의 문턱 전압이 목표값에 도달하면, 제 1 논리 상태로 프로그램될 메모리 셀들은 프로그램 금지로 설정될 것이다. 이후에, 제 2 논리 상태로 프로그램될 메모리 셀들의 문턱 전압이 목표값에 도달할 때까지 프로그램 동작이 계속될 것이다.
그런데, 제 1 논리 상태로 프로그램된 메모리 셀들이 프로그램 금지된 후에 제 2 논리 상태로 프로그램될 메모리 셀들에 대한 프로그램이 지속되므로, 제 1 논리 상태로 프로그램된 메모리 셀들에 제 2 논리 상태로 프로그램되는 메모리 셀들에 의한 프로그램 교란이 발생될 것이다. 이와 같이 프로그램 동작 중에 프로그램 금지되는 메모리 셀들의 프로그램 교란을 검출하기 위하여, 제 2 프로그램 금지될 데이터가 제 2 카운트 값으로 카운트된다. 즉, 제 2 프로그램 금지 셀들은 프로그램 동작 시에 문턱 전압이 상승하며, 프로그램 동작 중에 프로그램 금지로 설멍되 는 메모리 셀들이다.
S230 단계에서, 프로그램 동작이 수행된다. 그리고, 모든 메모리 셀들이 프로그램 패스될 때까지 프로그램이 반복된다(S240). S230 및 S240 단계에서, 소거 상태, 즉 "11" 상태의 메모리 셀들이 "11", "10", 그리고 "00" 중 하나의 상태로 프로그램될 것이다. 소거 상태, 즉 "11" 상태를 유지하는 메모리 셀들은 "10" 상태로 프로그램되는 메모리 셀들과 "00" 상태로 프로그램되는 메모리 셀들로부터 채널 커플링 등과 같은 영향을 받으므로, "11" 상태를 유지하는 메모리 셀들에서 프로그램 교란이 발생될 것이다. "10" 상태로 프로그램되는 메모리 셀들은 "00" 상태로 프로그램되는 메모리 셀들로부터 채널 커플링 등과 같은 영향을 받으므로, "10" 상태로 프로그램되는 메모리 셀들에서 프로그램 교란이 발생될 것이다.
S250 단계에서, 제 1 프로그램 금지된데이터가 제 3 카운트 값으로 카운트된다. 제 1 프로그램 금지된 데이터는 소거 상태, 즉 "11" 상태를 유지하는 데이터일 것이다. S260 단계에서, 제 2 프로그램 금지된 데이터가 제 4 카운트 값으로 카운트된다. 제 2 프로그램 금지된 데이터는 "10" 상태를 유지하는 메모리 셀들일 것이다.
S270 단계에서, 제 1 카운트 값 및 제 3 카운트 값이 비교된다. 제 1 카운트 값은 소거 상태, 즉 "11" 상태를 유지하도록 프로그램될 메모리 셀들의 수이고, 제 3 카운트 값은 데이터가 기입된 메모리 셀들 중 소거 상태, 즉 "11" 상태를 유지하는 메모리 셀들의 수이다. 즉, 제 1 카운트 값 및 제 3 카운트 값을 비교함으로써, 소거 상태, 즉 "11" 상태를 유지하도록 프로그램된 메모리 셀들 중 프로그램 교란 에 의해 논리 상태가 변화된 메모리 셀들이 검출된다. 제 1 및 제 3 카운트 값이 일치하지 않으면, S295 단계에서 프로그램 페일로 설정된다.
제 1 및 제 3 카운트 값이 일치하면, S280 단계에서 제 2 카운트 값 및 제 4 카운트 값이 비교된다. 제 2 카운트 값은 제 1 논리 상태, 즉 "10" 상태로 프로그램될 메모리 셀들의 수이고, 제 4 카운트 값은 데이터가 기입된 메모리 셀들 중 제 1 논리 상태, 즉 "10" 상태로 프로그램된 메모리 셀들의 수이다. 즉, 제 2 카운트 값 및 제 4 카운트 값을 비교함으로써, 제 1 논리 상태, 즉 "10" 상태로 프로그램된 메모리 셀들 중 프로그램 교란에 의해 논리 상태가 변화된 메모리 셀들이 검출된다. 제 2 및 제 4 카운트 값이 일치하면, S290 단계에서 프로그램 패스로 설정된다. 제 2 및 제 4 카운트 값이 일치하지 않으면, S295 단계에서 프로그램 페일로 설정된다.
도 5를 참조하여 설명된 바와 같이, S295 단계에서, 제 1 및 제 3 카운트 값의 차이 그리고 제 2 및 제 4 카운트 값의 차이가 오류 정정 코드(ECC)에 의해 정정 가능한 범위이면 프로그램 패스로 설정될 것이다. 예시적으로, 제 1 및 제 3 카운트 값이 차이와 제 2 및 제 4 카운트 값의 차이의 합이 오류 정정 코드(ECC)에 의해 정정 가능한 범위이면 프로그램 패스로 설정될 것이다.
상술한 바와 같이, 본 발명의 기술적 사상에 따른 프로그램 방법은 프로그램 동작 시작시부터 프로그램 금지로 설정되는 메모리 셀들 그리고 프로그램 동작 중에 프로그램 금지로 설정되는 메모리 셀들 모두에 대하여 적용될 수 있음이 이해될 것이다. 즉, 도 6을 참조하여 설명된 "11" 및 "10" 상태에 대한 프로그램이 동시에 수행되는 경우에도, 도 7을 참조하여 설명된 바와 같이 본 발명의 기술적 사상에 따른 프로그램 방법이 적용될 수 있음이 이해될 것이다.
다시 도 6을 참조하면, 메모리 블록들(BLK1~BLKn) 중 일부는 하나의 메모리 셀에 하나의 비트를 저장할 것이고, 메모리 블록들(BLK1~BLKn) 중 일부는 하나의 메모리 셀에 복수의 비트를 저장할 것이다. 예를 들면, 메모리 블록들(BLK1, BLK2)은 싱글 레벨 셀들(SLC, Single Level Cell)을 포함하고, 메모리 블록들(BLKn-1, BLKn)은 멀티 레벨 셀들(MLC, Multi Level Cell)을 포함할 것이다. 메모리 블록들(BLK1, BLK2)에 대해 프로그램 동작이 수행되는 경우 그리고 메모리 블록들(BLKn-1, BLKn)에 대해 프로그램 동작이 수행되는 경우, 각각 도 5 및 7을 참조하여 설명된 프로그램 방법이 적용될 수 있음이 이해될 것이다.
읽기/쓰기 회로(330)는 도 2를 참조하여 설명된 읽기/쓰기 회로(230)와 동일하며, 메모리 블록들(BLK1~BLKn)이 하나의 메모리 셀에 몇 비트의 데이터를 저장하는가에 따라 일부 구성이 변형될 수 있음이 이해될 것이다. 멀티-레벨 셀들(MLC)을 프로그램하기 위한 회로들은 이 분야에 숙련된 기술을 가진 자들에게 잘 알려지 있으므로, 상세한 설명은 생략된다.
상술한 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(200/300)는 프로그램 교란이 발생된 메모리 셀들을 검출한다. 따라서, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(200/300)는 프로그램 오류를 방지할 수 있음이 이해될 것이다.
도 8은 도 1의 메모리 시스템(10)을 포함하는 컴퓨팅 시스템(400)의 실시 예 를 보여주는 블록도이다. 도 8을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(400)은 중앙 처리 장치(410), 램(420, RAM, Random Access Memory), 사용자 인터페이스(430), 전원(440), 그리고 메모리 시스템(10)을 포함한다.
메모리 시스템(10)은 시스템 버스(450)를 통해, 중앙처리장치(410), 램(420), 사용자 인터페이스(430), 그리고 전원(440)에 전기적으로 연결된다. 사용자 인터페이스(430)를 통해 제공되거나, 중앙 처리 장치(410)에 의해서 처리된 데이터는 메모리 시스템(10)에 저장된다. 메모리 시스템(10)은 컨트롤러(100) 및 불휘발성 메모리 장치(200/300)를 포함한다.
메모리 시스템(10)이 반도체 디스크 장치(SSD)로 장착되는 경우, 컴퓨팅 시스템(400)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 이해될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 메모리 셀들이 정상적으로 프로그램된 경우의 메모리 셀들 문턱 전압 산포를 보여주는 다이어그램이다.
도 4는 도 2의 메모리 셀들에서 프로그램 교란이 발생된 경우의 메모리 셀들의 문턱 전압 산포를 보여주는 다이어그램이다.
도 5는 도 2의 불휘발성 메모리 장치의 프로그램 방법을 보여주는 순서도이다.
도 6은 도 1의 불휘발성 메모리 장치의 다른 실시 예를 설명하기 위한 블록도이다.
도 7은 도 6의 불휘발성 메모리 장치의 멀티 레벨 프로그램을 설명하기 위한 순서도이다.
도 8은 도 1의 메모리 시스템을 포함하는 컴퓨팅 시스템의 실시 예를 보여주는 블록도이다.

Claims (10)

  1. 기입될 데이터 중 프로그램 금지될 데이터의 수와 기입된 데이터 중 프로그램 금지된 데이터의 수를 계산하는 카운터; 그리고
    상기 계산된 데이터의 수들을 비교하여 프로그램 동작을 제어하는 제어 로직을 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 계산된 데이터의 수들이 동일한 경우, 상기 제어 로직은 프로그램 패스로 설정하는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 계산된 데이터의 수들이 상이한 경우, 상기 제어 로직은 프로그램 페일로 설정하는 불휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 계산된 데이터의 수들의 차이가 오류 정정 코드에 의해 정정 가능한 범위인 경우, 상기 제어 로직은 프로그램 패스로 설정하는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제어 로직은 상기 계산된 데이터의 수들을 비교하여 상기 프로그램 금지될 데이터 중 프로그램된 데이터를 검출하는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제어 로직은 상기 계산된 데이터의 수들을 비교하여 상기 프로그램 금지될 데이터가 기입되는 메모리 셀들의 프로그램 교란을 검출하는 불휘발성 메모리 장치.
  7. 불휘발성 메모리 장치의 프로그램 방법에 있어서:
    기입될 데이터 중 프로그램 금지될 데이터를 제 1 카운트 값으로서 카운트하고;
    상기 데이터를 기입하고,
    상기 기입된 데이터 중 프로그램 금지된 데이터를 제 2 카운트 값으로 카운트하고,
    상기 제 1 및 제 2 카운트 값들을 비교하여 프로그램 동작을 제어하는 프로그램 방법.
  8. 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하고,
    상기 불휘발성 메모리 장치는
    기입될 데이터 중 프로그램 금지될 데이터의 수와 기입된 데이터 중 프로그램 금지된 데이터의 수를 계산하는 카운터; 그리고
    상기 계산된 데이터의 수들을 비교하여 프로그램 동작을 제어하는 제어 로직을 포함하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 디스크 장치를 구성하는 메모리 시스템.
  10. 제 8 항에 있어서,
    상기 불휘발성 메모리 장치 및 상기 컨트롤러는 메모리 카드를 구성하는 메모리 시스템.
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