JP2023025687A - メモリ装置およびその動作方法 - Google Patents

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Abstract

【課題】向上した動作速度を有するメモリ装置およびその動作方法を提供する。【解決手段】ストレージ装置において、メモリ装置は、電流センシング回路及び複数のページバッファを複数個のページバッファグループにグループ化し、電流センシング動作を遂行するように制御する制御ロジックを含む。制御ロジックは、複数のページバッファそれぞれの列アドレスに対応する論理的グループ番号および物理的グループ番号を決定し、論理的グループ番号が同一のページバッファグループそれぞれに対する電流センシング動作である第１動作を遂行し、物理的グループ番号が同一のページバッファグループそれぞれに対する電流センシング動作である第２動作を遂行するように制御する。電流センシング回路は、第１動作及び第２動作の結果がすべてパス基準を充足したことに対応して検証パス信号を出力する。【選択図】図１１

Description

本発明は電子装置に関し、より具体的には、本発明はメモリ装置およびその動作方法に関する。
ストレージ装置はコンピュータやスマートフォンなどのようなホスト装置の制御によってデータを保存する装置である。ストレージ装置はデータを保存するメモリ装置とメモリ装置を制御するメモリコントローラを含むことができる。メモリ装置は揮発性メモリ装置（Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）と不揮発性メモリ装置（Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）に区分され得る。
揮発性メモリ装置は電源が供給される間にのみデータを保存し、電源の供給が遮断されると保存されたデータが消滅するメモリ装置であり得る。揮発性メモリ装置には静的ランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＳＲＡＭ）、動的ランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＤＲＡＭ）等が含まれ得る。
不揮発性メモリ装置は電源が遮断されてもデータが消滅しないメモリ装置であって、ロム（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ；ＲＯＭ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）およびフラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）等がある。
本発明の実施例は向上した動作速度を有するメモリ装置およびその動作方法を提供する。
本発明の実施例に係るメモリ装置は、メモリセルを含むメモリブロック、複数のビットラインを通じて前記メモリセルとそれぞれ連結される複数のページバッファを含む読み取りおよび書き込み回路、前記複数のページバッファから受信したセンシング電圧をエラー補正可能なビット数に対応する基準電圧と比較する検証動作を遂行する電流センシング回路および前記複数のページバッファを複数個のページバッファグループにグループ化し、前記電流センシング回路が前記複数個のページバッファグループそれぞれに対する前記検証動作を遂行するように制御する制御ロジックを含み、前記制御ロジックは、前記複数のページバッファそれぞれの列アドレスに対応する論理的グループ番号および物理的グループ番号を決定し、前記論理的グループ番号が同一のページバッファグループそれぞれに対する第１検証動作を遂行し、前記物理的グループ番号が同一のページバッファグループそれぞれに対する第２検証動作を遂行するように制御し、前記電流センシング回路は、前記第１検証動作および前記第２検証動作の結果がすべてパス基準を充足したことに対応して検証パス信号を出力することができる。
本発明の実施例に係るメモリブロックに含まれたメモリセルと複数のビットラインを通じてそれぞれ連結される複数のページバッファを含む読み取りおよび書き込み回路、前記複数のページバッファから受信したセンシング電圧をエラー補正可能なビット数に対応する基準電圧と比較する検証動作を遂行する電流センシング回路および前記複数のページバッファを複数個のページバッファグループにグループ化し、前記電流センシング回路が前記複数個のページバッファグループそれぞれに対する前記検証動作を遂行するように制御する制御ロジックを含むメモリ装置の動作方法は、前記複数のページバッファのうち、予め決定された個数に対応するページバッファそれぞれの列アドレスが連続するページバッファを同一の論理的グループ番号で決定する段階、前記複数のページバッファのうち、前記読み取りおよび書き込み回路で予め決定された個数の互いに隣接したページバッファを同一の物理的グループ番号で決定する段階、前記論理的グループ番号が同一のページバッファグループそれぞれに対する第１検証動作を遂行する段階、前記物理的グループ番号が同一のページバッファグループそれぞれに対する第２検証動作を遂行する段階および前記第１検証動作および前記第２検証動作の結果がすべてパス基準を充足したことに対応して検証パス信号を出力する段階を含むことができる。
本技術によると、検証動作の正確性が向上したメモリ装置が提供され得る。
本発明の実施例に係るメモリ装置を含むストレージ装置を説明するための図面である。 図１のメモリ装置を説明するための図面である。 図２のメモリブロックのうちいずれか一つのメモリブロックの構造を説明するための図面である。 本発明の実施例に係る検証動作を説明するためのブロック図である。 本発明の実施例に係る検証パスと検証フェイルを説明するための図面である。 本発明の実施例に係る論理的グループ番号および物理的グループ番号を決定する方法を説明するための図面である。 本発明の実施例に係る電流センシング回路を説明するためのブロック図である。 図７のセンシング電圧受信部と比較電圧生成部を説明するための図面である。 図７の比較回路と基準電圧生成部を説明するための図面である。 本発明の実施例により複数のページバッファを物理的グループにグループ化する方法を説明するための図面である。 本発明の実施例に検証動作を遂行する方法を説明するためのフローチャートである。 本発明の実施例に係るソリッドステートドライブを含むデータ処理システムを例示的に示した図面である。 図１２のコントローラの構成を例示的に示した図面である。 本発明の実施例に係るデータ保存装置を含むデータ処理システムを例示的に示した図面である。 本発明の実施例に係るデータ保存装置を含むデータ処理システムを例示的に示した図面である。 本発明の実施例に係るデータ保存装置を含むネットワークシステムを例示的に示した図面である。
本明細書または出願に開示されている本発明の概念による実施例に対する特定の構造的乃至機能的説明は、単に本発明の概念による実施例を説明するための目的で例示されたものに過ぎず、本発明の概念による実施例は多様な形態で実施され得、本明細書または出願に説明された実施例に限定されるものと解釈されてはならない。
図１は、本発明の実施例に係るメモリ装置を含むストレージ装置を説明するための図面である。
図１を参照すると、ストレージ装置５０はメモリ装置１００およびメモリ装置の動作を制御するメモリコントローラ２００を含むことができる。ストレージ装置５０は携帯電話、スマートフォン、ＭＰ３プレーヤー、ラップトップコンピュータ、デスクトップコンピュータ、ゲーム機、ＴＶ、タブレットＰＣまたは車両用インフォテインメント（ｉｎ－ｖｅｈｉｃｌｅ ｉｎｆｏｔａｉｎｍｅｎｔ）システムなどのようなホスト３００の制御によってデータを保存する装置であり得る。
ストレージ装置５０はホスト３００との通信方式であるホストインターフェースによって多様な種類のストレージ装置のうちいずれか一つで製造され得る。例えば、ストレージ装置５０はＳＳＤ、ＭＭＣ、ｅＭＭＣ、ＲＳ－ＭＭＣ、ｍｉｃｒｏ－ＭＭＣ形態のマルチメディアカード（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ＳＤ、ｍｉｎｉ－ＳＤ、ｍｉｃｒｏ－ＳＤ形態のセキュアデジタル（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カード、ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）保存装置、ＵＦＳ（ｕｎｉｖｅｒｓａｌ ｆｌａｓｈ ｓｔｏｒａｇｅ）装置、ＰＣＭＣＩＡ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）カード形態の保存装置、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）カード形態の保存装置、ＰＣＩ－Ｅ（ＰＣＩ ｅｘｐｒｅｓｓ）カード形態の保存装置、ＣＦ（ｃｏｍｐａｃｔ ｆｌａｓｈ）カード、スマートメディア（ｓｍａｒｔ ｍｅｄｉａ）カード、メモリスティック（ｍｅｍｏｒｙ ｓｔｉｃｋ）などのような多様な種類の保存装置のうちいずれか一つで構成され得る。
ストレージ装置５０は多様な種類のパッケージ（ｐａｃｋａｇｅ）形態のうちいずれか一つで製造され得る。例えば、ストレージ装置５０はＰＯＰ（ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ）、ＳＩＰ（ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）、ＳＯＣ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）、ＭＣＰ（ｍｕｌｔｉ－ｃｈｉｐ ｐａｃｋａｇｅ）、ＣＯＢ（ｃｈｉｐ ｏｎ ｂｏａｒｄ）、ＷＦＰ（ｗａｆｅｒ－ｌｅｖｅｌ ｆａｂｒｉｃａｔｅｄ ｐａｃｋａｇｅ）、ＷＳＰ（ｗａｆｅｒ－ｌｅｖｅｌ ｓｔａｃｋ ｐａｃｋａｇｅ）などのような多様な種類のパッケージ形態のうちいずれか一つで製造され得る。
メモリ装置１００はデータを保存することができる。メモリ装置１００はメモリコントローラ２００の制御に応答して動作する。メモリ装置１００はデータを保存する複数のメモリセルを含むメモリセルアレイ（図示されず）を含むことができる。
メモリセルはそれぞれ一つのデータビットを保存するシングルレベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＳＬＣ）、２個のデータビットを保存するマルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ；ＭＬＣ）、３個のデータビットを保存するトリプルレベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＴＬＣ）または４個のデータビットを保存できるクアッドレベルセル（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ；ＱＬＣ）で構成され得る。
メモリセルアレイ（図示されず）は複数のメモリブロックを含むことができる。各メモリブロックは複数のメモリセルを含むことができる。一つのメモリブロックは複数のページを含むことができる。実施例で、ページはメモリ装置１００にデータを保存したり、メモリ装置１００に保存されたデータを読み込む単位であり得る。メモリブロックはデータを消去する単位であり得る。
実施例で、メモリ装置１００はＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＬＰＤＤＲ４（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ４） ＳＤＲＡＭ、ＧＤＤＲ（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＳＤＲＡＭ、ＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ ＤＤＲ）、ＲＤＲＡＭ（Ｒａｍｂｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ナンドフラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）、垂直型ナンドフラッシュメモリ（Ｖｅｒｔｉｃａｌ ＮＡＮＤ）、ノアフラッシュメモリ（ＮＯＲ ｆｌａｓｈ ｍｅｍｏｒｙ）、抵抗性ラム（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＲＲＡＭ）、相変化メモリ（ｐｈａｓｅ－ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＰＲＡＭ）、磁気抵抗メモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＭＲＡＭ）、強誘電体メモリ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＦＲＡＭ（登録商標））、スピン注入磁化反転メモリ（ｓｐｉｎ ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＳＴＴ－ＲＡＭ）等となり得る。本明細書では説明の便宜のために、メモリ装置１００がナンドフラッシュメモリである場合を仮定して説明する。
メモリ装置１００はメモリコントローラ２００からコマンドＣＭＤおよびアドレスＡＤＤＲを受信し、メモリセルアレイのうちアドレスによって選択された領域をアクセスするように構成され得る。メモリ装置１００はアドレスＡＤＤＲにより選択された領域に対してコマンドＣＭＤが指示する動作を遂行できる。例えば、メモリ装置１００はプログラム動作、読み込み動作および消去動作を遂行できる。プログラム動作時に、メモリ装置１００はアドレスＡＤＤＲにより選択された領域にデータを保存することができる。読み込み動作時に、メモリ装置１００はアドレスＡＤＤＲにより選択された領域からデータを読み込むことができる。消去動作時に、メモリ装置１００はアドレスＡＤＤＲにより選択された領域に保存されたデータを消去することができる。
実施例で、メモリ装置１００は複数のプレーンを含むことができる。プレーンは独立的に動作を遂行できる単位であり得る。例えば、メモリ装置１００は２個、４個または８個のプレーンを含むことができる。複数のプレーンは独立的にプログラム動作、読み込み動作または消去動作をそれぞれ同時に遂行できる。
メモリコントローラ２００はストレージ装置５０の全般的な動作を制御することができる。
ストレージ装置５０に電源が印加されると、メモリコントローラ２００はファームウェア（ｆｉｒｍｗａｒｅ；ＦＷ）を実行することができる。メモリ装置１００がフラッシュメモリ装置である場合、ファームウェア（ＦＷ）はホスト３００との通信を制御するホストインターフェースレイヤ（Ｈｏｓｔ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ；ＨＩＬ）、メモリコントローラ２００はホスト３００とメモリ装置１００間の通信を制御するフラッシュ変換レイヤ（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ；ＦＴＬ）およびメモリ装置１００との通信を制御するフラッシュインターフェースレイヤ（Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ；ＦＩＬ）を含むことができる。
メモリコントローラ２００はホスト３００から書き込みデータと論理ブロックアドレス（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ；ＬＢＡ）の入力を受け、論理ブロックアドレスをメモリ装置１００に含まれたデータが保存されるメモリセルのアドレスを表す物理ブロックアドレス（Ｐｈｙｓｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ；ＰＢＡ）に変換することができる。本明細書で論理ブロックアドレス（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ；ＬＢＡ）と「論理アドレス」または「論理的アドレス」は同一の意味で使われ得る。本明細書で物理ブロックアドレス（Ｐｈｙｓｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ；ＰＢＡ）と「物理アドレス」または「物理的アドレス」は同一の意味で使われ得る。
メモリコントローラ２００はホスト３００の要請（ｒｅｑｕｅｓｔ）によりプログラム動作、読み込み動作または消去動作などを遂行するようにメモリ装置１００を制御することができる。プログラム動作時、メモリコントローラ２００はプログラムコマンド、物理ブロックアドレス（Ｐｈｙｓｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ；ＰＢＡ）およびデータをメモリ装置１００に提供することができる。読み込み動作時、メモリコントローラ２００は読み込みコマンドおよび物理ブロックアドレス（Ｐｈｙｓｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ；ＰＢＡ）をメモリ装置１００に提供することができる。消去動作時、メモリコントローラ２００は消去コマンドおよび物理ブロックアドレス（Ｐｈｙｓｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ；ＰＢＡ）をメモリ装置１００に提供することができる。
実施例で、メモリコントローラ２００はホスト３００からの要請とは無関係に、自主的にコマンド、アドレスおよびデータを生成し、メモリ装置１００に伝送することができる。例えば、メモリコントローラ２００はウェアレベリング（ｗｅａｒ ｌｅｖｅｌｉｎｇ）、読み込みリクレイム（ｒｅａｄ ｒｅｃｌａｉｍ）、ガベージコレクション（ｇａｒｂａｇｅ ｃｏｌｌｅｃｔｉｏｎ）等を遂行するのに伴われる読み込み動作およびプログラム動作を遂行するためのコマンド、アドレスおよびデータをメモリ装置１００に提供することができる。
実施例で、メモリコントローラ２００が少なくとも二つ以上のメモリ装置１００を制御することができる。この場合、メモリコントローラ２００は動作性能の向上のためにメモリ装置１００をインターリビング方式により制御することができる。インターリビング方式は少なくとも二つ以上のメモリ装置１００に対する動作が重なるように制御する方式であり得る。またはインターリビング方式は少なくとも二つ以上のメモリ装置１００が並列的に動作する方式であり得る。
バッファメモリ（図示されず）はホスト３００から提供されたデータ、すなわちメモリ装置１００に保存するデータを一時保存したり、メモリ装置１００から読み込みされたデータを一時保存することができる。実施例で、バッファメモリ（図示されず）は揮発性メモリ装置であり得る。例えば、バッファメモリ（図示されず）は動的ランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＤＲＡＭ）または静的ランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＳＲＡＭ）であり得る。
ホスト３００はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴ Ａｔｔａｃｈｍｅｎｔ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＨＳＩＣ（Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｔｅｒｃｈｉｐ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩｅ（ＰＣＩ ｅｘｐｒｅｓｓ）、ＮＶＭｅ（ＮｏｎＶｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｅｘｐｒｅｓｓ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）、ＭＭＣ（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ＭＭＣ）、ＤＩＭＭ（Ｄｕａｌ Ｉｎ－ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、ＲＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ ＤＩＭＭ）、ＬＲＤＩＭＭ（Ｌｏａｄ Ｒｅｄｕｃｅｄ ＤＩＭＭ）などのような多様な通信方式のうち少なくとも一つを利用してストレージ装置５０と通信することができる。
図２は、図１のメモリ装置を説明するための図面である。
図２を参照すると、メモリ装置１００はメモリセルアレイ１１０、アドレスデコーダ１２０、読み取りおよび書き込み回路１３０、制御ロジック１４０、電圧生成部１５０および電流センシング回路１６０を含むことができる。アドレスデコーダ１２０、読み取りおよび書き込み回路１３０、電圧生成部１５０および電流センシング回路１６０を制御ロジック１４０が制御する周辺回路と言える。
メモリセルアレイ１１０は多数のメモリブロックＢＬＫ１～ＢＬＫｚを含むことができる。多数のメモリブロックＢＬＫ１～ＢＬＫｚはワードラインＷＬを通じてアドレスデコーダ１２０に連結され得る。多数のメモリブロックＢＬＫ１～ＢＬＫｚはビットラインＢＬ１～ＢＬｍを通じて読み取りおよび書き込み回路１３０に連結され得る。多数のメモリブロックＢＬＫ１～ＢＬＫｚそれぞれは多数のメモリセルを含むことができる。実施例として、多数のメモリセルは不揮発性メモリセルであり、垂直チャネル構造を有する不揮発性メモリセルで構成され得る。前記メモリセルアレイ１１０は２次元構造のメモリセルアレイで構成され得る。実施例により、前記メモリセルアレイ１１０は３次元構造のメモリセルアレイで構成され得る。一方、メモリセルアレイに含まれる複数のメモリセルは複数のメモリセルそれぞれは少なくとも１ビットのデータを保存することができる。一実施例で、メモリセルアレイ１１０に含まれる複数のメモリセルそれぞれは１ビットのデータを保存するシングル－レベルセル（ｓｉｎｇｌｅ－ｌｅｖｅｌ ｃｅｌｌ；ＳＬＣ）であり得る。他の実施例で、メモリセルアレイ１１０に含まれる複数のメモリセルそれぞれは２ビットのデータを保存するマルチ－レベルセル（ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ；ＭＬＣ）であり得る。さらに他の実施例で、メモリセルアレイ１１０に含まれる複数のメモリセルそれぞれは３ビットのデータを保存するトリプル－レベルセル（ｔｒｉｐｌｅ－ｌｅｖｅｌ ｃｅｌｌ；ＴＬＣ）であり得る。さらに他の実施例で、メモリセルアレイ１１０に含まれる複数のメモリセルそれぞれは４ビットのデータを保存するクアッド－レベルセル（ｑｕａｄ－ｌｅｖｅｌ ｃｅｌｌ；ＱＬＣ）であり得る。実施例により、メモリセルアレイ１１０は５ビット以上のデータをそれぞれ保存する複数のメモリセルを含むことができる。
アドレスデコーダ１２０はワードラインＷＬを通じてメモリセルアレイ１１０に連結され得る。アドレスデコーダ１２０は制御ロジック１４０の制御に応答して動作するように構成され得る。アドレスデコーダ１２０はメモリ装置１００内部の入出力バッファ（図示されず）を通じてアドレスを受信することができる。
アドレスデコーダ１２０は受信されたアドレスのうちブロックアドレスをデコーディングするように構成され得る。アドレスデコーダ１２０はデコーディングされたブロックアドレスによって少なくとも一つのメモリブロックを選択することができる。また、アドレスデコーダ１２０は読み取り動作中、読み取り電圧印加動作時に選択されたメモリブロックのうち選択されたワードラインに電圧生成部１５０で発生した読み取り電圧Ｖｒｅａｄを選択されたワードラインに印加し、残りの非選択されたワードラインにはパス電圧Ｖｐａｓｓを印加することができる。また、プログラム検証動作時には選択されたメモリブロックのうち選択されたワードラインに電圧生成部１５０で発生した検証電圧を選択されたワードラインに印加し、残りの非選択されたワードラインにはパス電圧Ｖｐａｓｓを印加することができる。
アドレスデコーダ１２０は受信されたアドレスのうち列アドレスをデコーディングするように構成され得る。アドレスデコーダ１２０はデコーディングされた列アドレスを読み取りおよび書き込み回路１３０に伝送することができる。
メモリ装置１００の読み取り動作およびプログラム動作はページ単位で遂行され得る。読み取り動作およびプログラム動作要請時に受信されるアドレスはブロックアドレス、行アドレスおよび列アドレスを含むことができる。アドレスデコーダ１２０はブロックアドレスおよび行アドレスによって一つのメモリブロックおよび一つのワードラインを選択することができる。列アドレスはアドレスデコーダ１２０によりデコーディングされて読み取りおよび書き込み回路１３０に提供され得る。本明細書で、一つのワードラインに連結されたメモリセルを一つの「物理ページ」と指称することができる。
読み取りおよび書き込み回路１３０は多数のページバッファＰＢ１～ＰＢｍを含むことができる。読み取りおよび書き込み回路１３０はメモリセルアレイ１１０の読み取り動作時には「読み取り回路（ｒｅａｄ ｃｉｒｃｕｉｔ）」として動作し、書き込み動作時には「書き込み回路（ｗｒｉｔｅ ｃｉｒｃｕｉｔ）」として動作することができる。多数のページバッファＰＢ１～ＰＢｍはビットラインＢＬ１～ＢＬｍを通じてメモリセルアレイ１１０に連結され得る。多数のページバッファＰＢ１～ＰＢｍは読み取り動作およびプログラム検証動作時にメモリセルのしきい電圧をセンシングするために、メモリセルと連結されたビットラインにセンシング電流を継続的に供給しながら、対応するメモリセルのプログラム状態（Ｐｒｏｇｒａｍ ｓｔａｔｅ）により流れる電流量が変化することをセンシングノードを通じて感知してセンシングデータとしてラッチすることができる。読み取りおよび書き込み回路１３０は制御ロジック１４０で出力されるページバッファ制御信号に応答して動作することができる。本明細書で、書き込み回路の書き込み動作は選択されたメモリセルに対するプログラム動作と同一の意味で使われ得る。
読み取りおよび書き込み回路１３０は読み取り動作時にメモリセルのデータをセンシングして読み出しデータを一時保存した後、メモリ装置１００の入出力バッファ（図示されず）にデータ（ＤＡＴＡ）を出力することができる。例示的な実施例として、読み取りおよび書き込み回路１３０はページバッファ（またはページレジスタ）以外にも列選択回路などを含むことができる。本発明の実施例により読み取りおよび書き込み回路１３０はページバッファであり得る。
制御ロジック１４０はアドレスデコーダ１２０、読み取りおよび書き込み回路１３０、電圧生成部１５０および電流センシング回路１６０に連結され得る。制御ロジック１４０はメモリ装置１００の入出力バッファ（図示されず）を通じてコマンドＣＭＤおよび制御信号ＣＴＲＬを受信することができる。制御ロジック１４０は制御信号ＣＴＲＬに応答してメモリ装置１００の諸般動作を制御するように構成され得る。また、制御ロジック１４０は多数のページバッファＰＢ１～ＰＢｍのセンシングノードプリチャージ電位レベルを調節するための制御信号を出力する。制御ロジック１４０はメモリセルアレイ１１０の読み取り動作（ｒｅａｄ ｏｐｅｒａｔｉｏｎ）を遂行するように読み取りおよび書き込み回路１３０を制御することができる。
一方、制御ロジック１４０は、電流センシング回路１６０から受信される検証パス信号ＰＡＳＳまたはフェイル信号ＦＡＩＬに応答して特定ターゲットプログラム状態（ｔａｒｇｅｔ ｐｒｏｇｒａｍ ｓｔａｔｅ）に対する検証動作がパスされたかまたはフェイルされたかの可否を判断することができる。
電圧生成部１５０は制御ロジック１４０で出力される制御信号に応答して読み取り動作時に読み込み電圧Ｖｒｅａｄおよびパス電圧Ｖｐａｓｓを生成する。電圧生成部１５０は多様な電圧レベルを有する複数の電圧を生成するために、内部電源電圧を受信する複数のポンピングキャパシタを含むことができる。電圧生成部１５０は制御ロジック１４０の制御に応答して複数のポンピングキャパシタを選択的に活性化して複数の電圧を生成することができる。
電流センシング回路１６０は、検証動作時に制御ロジック１４０から受信される許容ビット（ＶＲＹ＿ＢＴＩ＜＃＞）に応答して基準電流および基準電圧を生成することができる。生成された基準電圧と読み取りおよび書き込み回路１３０に含まれたページバッファＰＢ１～ＰＢｍから受信されるセンシング電圧ＶＰＢを比較したり、または生成される基準電流と読み取りおよび書き込み回路１３０に含まれたページバッファＰＢ１～ＰＢｍから受信されるセンシング電流を比較して、検証パス信号ＰＡＳＳまたはフェイル信号ＦＡＩＬを出力することができる。
アドレスデコーダ１２０、読み取りおよび書き込み回路１３０、電圧生成部１５０および電流センシング回路１６０はメモリセルアレイ１１０に対する読み取り動作、書き込み動作および消去動作を遂行する「周辺回路」として機能することができる。周辺回路は制御ロジック１４０の制御に基づいて、メモリセルアレイ１１０に対する読み取り動作、書き込み動作および消去動作を遂行できる。
図３は、図２のメモリブロックのうちいずれか一つのメモリブロックの構造を説明するための図面である。
メモリブロックＢＬＫｚは図２のメモリブロックＢＬＫ１～ＢＬＫｚのうちいずれか一つのメモリブロックＢＬＫｚを示した図面である。
図３を参照すると、第１セレクトラインと第２セレクトラインの間に互いに平行に配列された複数のワードラインが連結され得る。ここで、第１セレクトラインはソースセレクトラインＳＳＬであり得、第２セレクトラインはドレインセレクトラインＤＳＬであり得る。より具体的に説明すると、メモリブロックＢＬＫｚはビットラインＢＬ１～ＢＬｍとソースラインＳＬの間に連結された複数のストリング（ｓｔｒｉｎｇｓ；ＳＴ）を含むことができる。ビットラインＢＬ１～ＢＬｍはストリングＳＴにそれぞれ連結され得、ソースラインＳＬはストリングＳＴに共通に連結され得る。ストリングＳＴは互いに同一に構成され得るため、第１ビットラインＢＬ１に連結されたストリングＳＴを例にして具体的に説明することにする。
ストリングＳＴはソースラインＳＬと第１ビットラインＢＬ１の間で互いに直列で連結されたソースセレクトトランジスタＳＳＴ、複数のメモリセルＭＣ１～ＭＣ１６およびドレインセレクトトランジスタＤＳＴを含むことができる。一つのストリングＳＴにはソースセレクトトランジスタＳＳＴとドレインセレクトトランジスタＤＳＴが少なくとも一つ以上ずつ含まれ得、メモリセルＭＣ１～ＭＣ１６も図面に図示された個数よりさらに多く含まれ得る。
ソースセレクトトランジスタＳＳＴのソース（ｓｏｕｒｃｅ）はソースラインＳＬに連結され得、ドレインセレクトトランジスタＤＳＴのドレイン（ｄｒａｉｎ）は第１ビットラインＢＬ１に連結され得る。メモリセルＭＣ１～ＭＣ１６はソースセレクトトランジスタＳＳＴとドレインセレクトトランジスタＤＳＴの間で直列で連結され得る。互いに異なるストリングＳＴに含まれたソースセレクトトランジスタＳＳＴのゲートはソースセレクトラインＳＳＬに連結され得、ドレインセレクトトランジスタＤＳＴのゲートはドレインセレクトラインＤＳＬに連結され得、メモリセルＭＣ１～ＭＣ１６のゲートは複数のワードラインＷＬ１～ＷＬ１６に連結され得る。互いに異なるストリングＳＴに含まれたメモリセルの中で同一のワードラインに連結されたメモリセルのグループを物理ページ（ｐｈｙｓｉｃａｌ ｐａｇｅ；ＰＧ）と言える。したがって、メモリブロックＢＬＫｚにはワードラインＷＬ１～ＷＬ１６の個数だけの物理ページ（ｐｈｙｓｉｃａｌ ｐａｇｅ；ＰＧ）が含まれ得る。
一つのメモリセルは１ビットのデータを保存することができる。これを通常的にシングルレベルセル（ｓｉｎｇｌｅ ｌｅｖｅｌ ｃｅｌｌ；ＳＬＣ）と呼ぶ。この場合、一つの物理ページ（ｐｈｙｓｉｃａｌ ｐａｇｅ；ＰＧ）は一つの論理ページ（ｌｏｇｉｃａｌ ｐａｇｅ；ＬＰＧ）データを保存することができる。一つの論理ページ（ｌｏｇｉｃａｌ ｐａｇｅ；ＬＰＧ）データは一つの物理ページ（ｐｈｙｓｉｃａｌ ｐａｇｅ；ＰＧ）に含まれたセル個数だけのデータビットを含むことができる。
一つのメモリセルは２ビット以上のデータを保存することができる。この場合、一つの物理ページ（ｐｈｙｓｉｃａｌ ｐａｇｅ；ＰＧ）は２以上の論理ページ（ｌｏｇｉｃａｌ ｐａｇｅ；ＬＰＧ）データを保存することができる。
図４は、本発明の実施例に係る検証動作を説明するためのブロック図である。
図４を参照すると、制御ロジックはページバッファと電流センシング回路を含む周辺回路を制御することができる。周辺回路はメモリセルアレイに含まれたメモリブロックに書き込み動作、読み取り動作および消去動作を遂行できる。周辺回路はメモリブロックに含まれたメモリセルのビットラインおよびワードラインに電圧を印加することができる。例えば、周辺回路は複数のプログラムループを含むプログラム動作を遂行できる。複数のプログラムループはそれぞれプログラムパルスを印加してメモリセルのしきい電圧を増加させるプログラムパルス印加動作とメモリセルのしきい電圧が目標しきい電圧に到達の有無を検証する検証動作を含むことができる。
本発明の実施例により、制御ロジック１４０は読み取りおよび書き込み回路１３０と電流センシング回路１６０に制御信号を伝送することができる。メモリセルアレイ１１０は多数のメモリブロックを含むことができる。多数のメモリブロックはビットラインＢＬｓを通じて読み取りおよび書き込み回路１３０に連結され得る。多数のメモリブロックそれぞれは多数のメモリセルを含むことができる。
読み取りおよび書き込み回路１３０は多数のページバッファを含むことができる。多数のページバッファはビットラインを通じてメモリセルアレイ１１０に連結され得る。多数のページバッファは対応するメモリセルのプログラム状態により流れる電流量の変化をセンシングあるセンシングデータを電流センシング回路１６０に伝送することができる。
電流センシング回路１６０は読み取りおよび書き込み回路１３０からセンシングデータを受信して電流センシング動作を遂行できる。電流センシング動作はメモリセルが目標状態にプログラムされたかを判断する動作であり、個別電流センシング動作および全体電流センシング動作を含むことができる。
電流センシング回路１６０はエラー補正可能なビット数に対応する基準電流および基準電圧を生成でき、センシングデータにより検証電流および検証電圧を生成することができる。電流センシング回路１６０は基準電圧と検証電圧を互いに比較して検証検証パス信号または検証フェイル信号を制御ロジック１４０に伝送することができる。電流センシング回路１６０は複数のページバッファから受信したセンシング電圧をエラー補正可能なビット数に対応する基準電圧と比較する電流センシング動作を遂行できる。
制御ロジック１４０は複数のページバッファを複数個のページバッファグループにグループ化することができる。制御ロジック１４０は電流センシング回路１６０が複数個のページバッファグループそれぞれに対する検証動作を遂行するように制御することができる。
制御ロジック１４０は複数のページバッファそれぞれの列アドレスに対応する論理的グループ番号および物理的グループ番号を決定することができる。制御ロジック１４０は論理的グループ番号が同一のページバッファグループそれぞれに対する検証動作である第１検証動作を遂行するように制御することができる。制御ロジック１４０は物理的グループ番号が同一のページバッファグループそれぞれに対する検証動作である第２検証動作を遂行するように制御することができる。
電流センシング回路１６０は第１検証動作および第２検証動作の結果がすべてパス基準を充足したことに対応して検証パス信号を出力することができる。電流センシング回路１６０は第１検証動作と第２検証動作の順序を変えて遂行できる。電流センシング回路１６０は第１検証動作の結果がパス基準を充足しないことに対応してフェイル信号を出力することができる。電流センシング回路１６０は第１検証動作の結果がパス基準を充足しても、第２検証動作の結果がパス基準を充足しない場合、フェイル信号を出力することができる。
制御ロジック１４０は複数のページバッファのうち、列アドレスが連続するページバッファを同一の論理的グループ番号で決定することができる。この時、論理的グループ番号が同一のページバッファの個数は予め決定され得る。例えば、複数のページバッファの列アドレスが０番から１０２４番までと仮定され得る。論理的グループ番号が同一のページバッファの個数は１２８個に決定され得る。制御ロジック１４０は列アドレス０番から１２７番までに対応するページバッファの論理的グループ番号を０番と決定することができる。同様に制御ロジック１４０は列アドレス１２８番から２５５番までに対応するページバッファの論理的グループ番号を１番と決定することができる。
制御ロジック１４０は複数のページバッファのうち、読み取りおよび書き込み回路１３０で隣接したページバッファを同一の物理的グループ番号で決定することができる。この時、物理的グループ番号が同一のページバッファの個数は予め決定され得る。物理的グループ番号が同一のページバッファの個数は１２８個に決定され得る。例えば、制御ロジック１４０は読み取りおよび書き込み回路１３０で隣接したページバッファ１２８個が物理的グループ番号０番であると決定することができる。物理的グループ番号に含まれるページバッファの列アドレスは８ずつ差があり得る。すなわち、列アドレスが０番、８番、１６番、…、１０１６番であり得る。
本発明の実施例で、制御ロジック１４０は論理的グループ番号および物理的グループ番号を複数のページバッファのレイアウトに基づいて決定することができる。複数のページバッファのレイアウトはメモリ装置の設計により変わり得る。
制御ロジック１４０は論理的グループ番号に対応するページバッファを指示する第１信号を電流センシング回路に伝送することができる。例えば、第１信号は列アドレス０番から１２７番までに対応するページバッファの論理的グループ番号は０番であり、列アドレス１２８番から２５５番までに対応するページバッファの論理的グループ番号は１番であると指示することができる。
制御ロジック１４０は物理的グループ番号に対応するページバッファを指示する第２信号を電流センシング回路に伝送することができる。例えば、第２信号は物理ページでバンク０番にローバイトに対応するページバッファの物理的グループ番号は０番であり、バンク０番にハイバイトに対応するページバッファの物理的グループ番号は１番であると指示することができる。本発明の他の実施例で、第２信号は列アドレスが０番、８番、１６番、…、１０１６番のようにページバッファの列アドレスが８ずつ差があるページバッファの物理的グループ番号を０番であると指示することができる。
図５は、本発明の実施例に係る検証パスと検証フェイルを説明するための図面である。
図５を参照すると、電流センシング回路は論理的検証動作と物理的検証動作がすべてパス条件を満足しないと検証パス信号を出力することができない。
電流センシング回路は論理的検証動作と物理的検証動作を遂行できる。電流センシング回路は検証動作をページバッファグループ単位で遂行できる。論理的検証動作は論理的グループ番号が同一のページバッファグループそれぞれに対応する検証動作を通じて遂行され得る。物理的検証動作は物理的グループ番号が同一のページバッファグループそれぞれに対応する検証動作を通じて遂行され得る。
制御ロジックは電流センシング回路が論理的検証動作を遂行するように制御することができる。制御ロジックは電流センシング回路に論理的グループ番号にそれぞれ対応するページバッファを指示する第１信号を伝送することができる。電流センシング回路は第１信号に基づいて論理的グループ番号が同一のページバッファに対する論理的検証動作を遂行できる。
制御ロジックは電流センシング回路に物理的グループ番号にそれぞれ対応するページバッファを指示する第２信号を伝送することができる。電流センシング回路は第２信号に基づいて物理的グループ番号が同一のペイバッファに対する物理的検証動作を遂行できる。
電流センシング回路は論理的検証動作と物理的検証動作の結果がすべて検証パス条件を満足しないと検証パス信号を出力することができない。電流センシング回路は論理的検証動作を先に遂行し、物理的検証動作を論理的検証動作以後に遂行できる。その反対に、電流センシング回路は物理的検証動作を先に遂行し、論理的検証動作を物理的検証動作以後に遂行できる。
電流センシング回路は論理的検証動作の結果と物理的検証動作の結果のうちいずれか一つでもパス条件を満足しない場合、検証フェイル信号を出力することができる。本発明の実施例で、論理的検証動作と物理的検証動作のパス条件は互いに異なり得る。
電流センシング回路はページバッファグループに対応する検証電圧とエラー補正可能なビット数に対応する基準電圧を比較することができる。ページバッファグループに含まれるフェイルビットが分散する場合、検証パスが出力されるにも関わらずフェイルビットが存在し得る。論理的検証動作と物理的検証動作はページバッファグループに含まれるページバッファの列アドレスが互いに異なるため、相互補完的であり得る。
図６は、本発明の実施例に係る論理的グループ番号および物理的グループ番号を決定する方法を説明するための図面である。
図６を参照すると、物理ページが４個のバンクに区分され得る。バンクそれぞれはローバイトとハイバイトに区分され得る。図６では列アドレス０番から１０２３番に対応するページバッファがグループ化される場合が仮定され得る。図６では例示的に、論理的グループ番号０番（ＩＮＶＥＲ＿ＬＯＧ＜０＞）に対応するページバッファと物理的グループ番号０番（ＩＮＶＥＲ＿ＰＨＹ＜０＞）に対応するページバッファが図示され得る。
論理的グループ番号０番（ＩＮＶＥＲ＿ＬＯＧ＜０＞）に対応するページバッファの列アドレスは連続的であり得る。本発明の実施例で、列アドレス０番から１２７番までに対応するページバッファが論理的グループ番号０番（ＩＮＶＥＲ＿ＬＯＧ＜０＞）に対応し得る（６１０）。図６に図示されてはいないが、列アドレス１２８から２５５番までに対応するページバッファが論理的グループ番号１番に対応し得る。同様の方式で、論理的グループ番号２番から６番までページバッファがグループ化され得る。論理的グループ番号７番に対応するページバッファの列アドレスは８９６番から１０２３番までであり得る。
物理的グループ番号０番（ＩＮＶＥＲ＿ＰＨＹ＜０＞）に対応するページバッファはバンク０番（Ｂａｎｋ０）のローバイト（Ｌｏｗ Ｂｙｔｅ）に対応するページバッファであり得る（６２０）。物理的グループ番号０番（ＩＮＶＥＲ＿ＰＨＹ＜０＞）に対応するページバッファの列アドレスは８だけ差があり得る。例えば、物理的グループ番号０番（ＩＮＶＥＲ＿ＰＨＹ＜０＞）に対応する１２８個のページバッファの列アドレスは０番、８番、１６番、…、１０１６番であり得る。
同様に、物理的グループ番号１番に対応するページバッファはバンク０番（Ｂａｎｋ０）のハイバイト（Ｈｉｇｈ Ｂｙｔｅ）に対応するページバッファであり得る。物理的グループ番号２番に対応するページバッファはバンク１番（Ｂａｎｋ１）のハイバイト（Ｈｉｇｈ Ｂｙｔｅ）に対応するページバッファであり得る。物理的グループ番号３番に対応するページバッファはバンク１番（Ｂａｎｋ１）のローバイト（Ｌｏｗ Ｂｙｔｅ）に対応するページバッファであり得る。物理的グループ番号４番に対応するページバッファはバンク２番（Ｂａｎｋ２）のローバイト（Ｌｏｗ Ｂｙｔｅ）に対応するページバッファであり得る。物理的グループ番号５番に対応するページバッファはバンク２番（Ｂａｎｋ２）のハイバイト（Ｈｉｇｈ Ｂｙｔｅ）に対応するページバッファであり得る。物理的グループ番号６番に対応するページバッファはバンク３番（Ｂａｎｋ３）のハイバイト（Ｈｉｇｈ Ｂｙｔｅ）に対応するページバッファであり得る。物理的グループ番号７番に対応するページバッファはバンク３番（Ｂａｎｋ３）のローバイト（Ｌｏｗ Ｂｙｔｅ）に対応するページバッファであり得る。物理的グループ番号１番から７番に対応するページバッファの列アドレスも８だけ差があり得る。
図７は、本発明の実施例に係る電流センシング回路を説明するためのブロック図である。
図７を参照すると、電流センシング回路は少なくとも一つ以上の比較器を含むことができる。比較器の個数はページバッファグループの個数と同一であり得る。例えば、ページバッファグループの個数が８個であれば、電流センシング回路に含まれる比較器の個数も８個であり得る。図７は、少なくとも一つ以上の比較器のうちグループ番号０番に対応する比較器を図示することができる。
本発明の実施例で、電流センシング回路は比較器の出力を合算し、合算した出力を出力することができる。比較器の出力がすべて検証パスである場合、電流センシング回路はページバッファ全体に対して検証パス信号を出力することができる。
比較器はセンシング電圧受信部、比較電圧生成部、基準電圧生成部、比較回路および電源部を含むことができる。センシング電圧受信部７１０は複数のページバッファからセンシングデータを受信することができる。本発明の実施例でセンシング電圧受信部７１０はセンシング電圧を受信することができる。センシング電圧はページバッファのラッチ回路に保存された電圧であり得る。
本発明の実施例で、センシング電圧受信部７１０はｍ個のページバッファからセンシングデータを受信することができる。センシング電圧受信部７１０はページバッファ１番からページバッファｍ番からセンシング電圧ＳＯ１、…、ＳＯｍを受信することができる。センシング電圧受信部７１０は受信したセンセンデータを比較電圧生成部７２０に提供することができる。
比較電圧生成部７２０は制御ロジックから受信した第１信号および前記第２信号に基づいてセンシング電圧のうち基準電圧と比較されるセンシング電圧の和である比較電圧を生成することができる。比較電圧生成部７２０は生成した比較電圧を比較回路７４０のプラス端子ＶＰを通じて比較回路７４０に提供することができる。
本発明の実施例で、第１信号は論理的グループ番号に対応するページバッファを指示する信号であり得る。第２信号は物理的グループ番号に対応するページバッファを指示する信号であり得る。第１信号はページバッファのうち論理的グループ番号０番に対応するページバッファを選択する信号（ＳＥＬ＿ＬＯＧ＜０＞）を含むことができる。第２信号はページバッファのうち物理的グループ番号０番に対応するページバッファを選択する信号（ＳＥＬ＿ＰＨＹ＜０＞）を含むことができる。本発明の実施例で、ＳＥＬ＿ＬＯＧ＜０＞とＳＥＬ＿ＰＨＹ＜０＞は同時にＯＮにされない。
基準電圧生成部７３０はエラー補正可能なビット数に対応する基準電圧を生成することができる。基準電圧生成部７３０は生成した基準電圧を比較回路７４０のマイナス端子ＶＮを通じて比較回路７４０に提供することができる。
比較回路７４０は比較電圧と基準電圧を比較した比較結果（Ｖｏｕｔ０）を出力することができる。比較回路７４０は比較電圧が基準電圧を超過することに対応して検証フェイル信号を出力することができる。比較回路７４０は比較電圧が基準電圧より小さいか同一であることに対応して検証パス信号を出力することができる。
本発明の実施例で、比較電圧生成部７２０は第１信号に対応するセンシング電圧の和である論理的比較電圧を生成することができる。比較回路７４０は論理的比較電圧と基準電圧を比較する第１検証動作を遂行できる。比較回路７４０は第１検証動作の比較結果を出力することができる。この時、比較電圧生成部７２０は直列連結された少なくとも２以上のトランジスタを利用して論理的比較電圧を生成することができる。
本発明の実施例で、比較電圧生成部７２０は第２信号に対応するセンシング電圧の和である物理的比較電圧を生成することができる。比較回路７４０は物理的比較電圧と基準電圧を比較する第２検証動作を遂行できる。比較回路７４０は第２検証動作の比較結果を出力することができる。この時、比較電圧生成部７２０は直列連結された少なくとも２以上のトランジスタを利用して物理的比較電圧を生成することができる。
基準電圧生成部７３０は第１信号に基づいて生成された比較電圧に対応する第１基準電圧を生成することができる。基準電圧生成部７３０は第２信号に基づいて生成された比較電圧に対応する第２基準電圧を生成することができる。
本発明の実施例で、第１基準電圧と第２基準電圧は互いに異なり得る。第１基準電圧と第２基準電圧は基準電圧生成部７３０に含まれた複数個のトランジスタのうち活性化したトランジスタの個数により変わり得る。
図８は、図７のセンシング電圧受信部と比較電圧生成部を説明するための図面である。
図８を参照すると、センシング電圧受信部７１０は２ｍ個のトランジスタで具現され、比較電圧生成部は２ｍ＋２個のトランジスタで具現され得る。図８で、ページバッファの個数はｍ個であると仮定され得る。
センシング電圧受信部７１０が受信したセンシング電圧ＳＯ１、…、ＳＯｍはｍ個のトランジスタＴＲ２１、…、ＴＲ２ｍにそれぞれ入力され得る。センシング電圧受信部７１０に含まれた直列連結されたトランジスタはページバッファから受信したセンシングデータを表すことができる。センシング電圧受信部７１０は比較電圧生成部７２０にセンシング電圧を提供することができる。
比較電圧生成部７２０はセンシング電圧受信部７１０で提供したセンシング電圧のうち、第１信号と第２信号に基づいて比較回路７４０に提供される比較電圧を生成することができる。比較電圧生成部７２０は２ｍ個のトランジスタＴＲ３１、…、ＴＲ３ｍ、ＴＲ４１、…、ＴＲ４ｍを利用して、論理的比較電圧と物理的比較電圧を生成することができる。比較電圧生成部７２０は２個のトランジスタＴＲ５、ＴＲ６を利用して論理的比較電圧と物理的比較電圧の中の一つを比較回路７４０に提供することができる。
図８で、ページバッファの個数は１０２４個であり、ＴＲ３１とＴＲ４１を通じて連結されたセンシング電圧の列アドレスが０番であると仮定され得る。ＴＲ３ｎとＴＲ４ｎを通じて連結されたセンシング電圧の列アドレスが５１３番であると仮定され得る。ＴＲ３ｍとＴＲ４ｍを通じて連結されたセンシング電圧の列アドレスが１０２３番であると仮定され得る。
論理的グループ番号０番（ＩＮＶＥＲ＿ＬＯＧ＜０＞）に対応するページバッファの列アドレスは０番から１２７番までであり得る。物理的グループ番号０番（ＩＮＶＥＲ＿ＰＨＹ＜０＞）に対応する１２８個のページバッファの列アドレスは０番、８番、１６番、…、１０１６番であり得る。物理的グループ番号０番（ＩＮＶＥＲ＿ＰＨＹ＜０＞）に対応するページバッファの列アドレスは８だけ差があり得る。
列アドレス０番に対応するトランジスタＴＲ３１、ＴＲ４１は論理的グループ番号０番（ＩＮＶＥＲ＿ＬＯＧ＜０＞）と物理的グループ番号０番（ＩＮＶＥＲ＿ＰＨＹ＜０＞）に該当するため、ＴＲ３１にはＳＥＬ＿ＬＯＧ＜０＞が印加され、ＴＲ４１にはＳＥＬ＿ＰＨＹ＜０＞が印加され得る。列アドレス５１３番に対応するトランジスタＴＲ３ｎ、ＴＲ４ｎは論理的グループ番号０番（ＩＮＶＥＲ＿ＬＯＧ＜０＞）と物理的グループ番号０番（ＩＮＶＥＲ＿ＰＨＹ＜０＞に該当しないため、ＴＲ３ｎにはＵＮＳＥＬ＿ＬＯＧ＜０＞が印加され、ＴＲ４ｎにはＵＮＳＥＬ＿ＰＨＹ＜０＞が印加され得る。列アドレス１０２３番に対応するトランジスタＴＲ３ｍ、ＴＲ４ｍは論理的グループ番号０番（ＩＮＶＥＲ＿ＬＯＧ＜０＞）には該当されず、物理的グループ番号０番（ＩＮＶＥＲ＿ＰＨＹ＜０＞）に該当するため、ＴＲ３ｍにはＵＮＳＥＬ＿ＬＯＧ＜０＞が印加され、ＴＲ４ｍにはＳＥＬ＿ＰＨＹ＜０＞が印加され得る。
本発明の実施例で、ＴＲ５に印加されるＳＥＬ＿ＬＯＧ＜０＞により、論理的検証動作が選択され得る。ＴＲ６に印加されるＳＥＬ＿ＰＨＹ＜０＞により、物理的検証動作が選択され得る。
図９は、図７の比較回路と基準電圧生成部を説明するための図面である。
図９を参照すると、基準電圧生成部７３０は複数個のトランジスタＴＲ７１、ＴＲ７２、ＴＲ８１、ＴＲ８２、ＴＲ９１、ＴＲ９２で構成され得る。比較回路７４０は差動増幅器で構成され得る。
基準電圧生成部７３０はエラー補正可能なビット数に対応する基準電圧を生成することができる。基準電圧生成部７３０に含まれたＴＲ８１、ＴＲ８２はエラー補正可能なビット数を表すことができる。本発明の実施例で、図９とは異なり、ＴＲ８３、ＴＲ８４街基準電圧生成部７３０に含まれ得る。
基準電圧生成部７３０が生成する基準電圧は含むトランジスタの個数により変わり得る。
本発明の実施例で、ＴＲ７１とＴＲ７２は電流パスの整合性のために追加され得る。比較回路７４０のプラス端子ＶＰに入力される比較電圧が４個のトランジスタを通過して入力されることに対応して、比較回路７４０のマイナス端子ＶＮに入力される基準電圧も４個のトランジスタを通過して入力され得る。基準電圧がトランジスタを通過して一定の量だけ電圧降下が起こり得る。
比較回路７４０は提供された比較電圧と基準電圧を比較することができる。比較結果は基準電圧生成部７３０のエラー補正可能ビット数を表すトランジスタＴＲ８１、ＴＲ８２のゲート電圧でフィードバックされ得る。
比較回路７４０のプラス端子ＶＰを通じて提供された比較電圧が論理的比較電圧である場合、出力Ｖｏｕｔ１は論理的検証結果となり得る。この時、出力Ｖｏｕｔ１は論理的グループ番号０番に対する検証結果となり得る。同様に、比較回路７４０のプラス端子ＶＰを通じて提供された比較電圧が物理的比較電圧である場合、出力Ｖｏｕｔ１は物理的検証結果となり得る。この時、出力Ｖｏｕｔ１は物理的グループ番号０番に対する検証結果となり得る。
図１０は、本発明の実施例により複数のページバッファを物理的グループにグループ化する方法を説明するための図面である。
図１０を参照すると、物理ページが１６個の物理的グループにグループ化され得る。物理ページはセルマトリックスのバンク番号により区分され得る。同一のバンク番号においてもローバイト（ＬＯＷ ＢＹＴＥ）とハイバイト（ＨＩＧＨ ＢＹＴＥ）に区分され得る。ローバイト（ＬＯＷ ＢＹＴＥ）においてもビットライン番号が奇数であるかまたは偶数であるかによって区分され得る（１０１０）。
図１０で、論理的グループ番号は列アドレスによって決定され得る。物理的グループ番号は物理ページで隣接するページバッファにより決定され得る。本発明の実施例で、ビットラインの番号によって物理的グループ番号が決定され得る。ビットライン番号が奇数であるページバッファはビットライン番号が偶数であるページバッファと物理的グループ番号が異なり得る。
本発明の他の実施例で、ビットライン番号が連続するように物理的グループ番号が決定され得る（１０２０）。本発明の実施例によると、物理ページで隣接するページバッファがグループ化され得る。ページバッファのグループの個数は１６個であり得る。物理的グループ番号に対応するページバッファの個数は同一であってもよい。
図１１は、本発明の実施例に検証動作を遂行する方法を説明するためのフローチャートである。
図１１を参照すると、メモリ装置で検証動作が遂行され得る。検証動作は論理的グループ番号が同一のページバッファグループそれぞれに対して遂行され得る。検証動作は物理的グループ番号が同一のペイバッファグループそれぞれに対して遂行され得る。電流センシング回路は論理的検証動作の結果と物理的検証動作の結果がすべて検証パス基準を満足することに対応して検証検証パス信号を出力することができる。
Ｓ１１１０段階で、制御ロジックは複数のページバッファのうち、予め決定された個数に対応するページバッファそれぞれの列アドレスが連続するページバッファを同一の論理的グループ番号で決定することができる。Ｓ１１２０段階で、制御ロジックは複数のページバッファのうち読み取りおよび書き込み回路で予め決定された個数の互いに隣接したページバッファを同一の物理的グループ番号で決定することができる。
制御ロジックは複数のページバッファを複数個のページバッファグループにグループ化することができる。制御ロジックは電流センシング回路が複数個のページバッファグループそれぞれに対する検証動作を遂行するように制御することができる。制御ロジックは複数のページバッファそれぞれの列アドレスに対応する論理的グループ番号および物理的グループ番号を決定することができる。
制御ロジックは複数のページバッファのうち列アドレスが連続するページバッファを同一の論理的グループ番号で決定することができる。この時、論理的グループ番号が同一のページバッファの個数は予め決定され得る。例えば、複数のページバッファの列アドレスが０番から１０２４番までと仮定され得る。論理的グループ番号が同一のページバッファの個数は１２８個に決定され得る。制御ロジックは列アドレス０番から１２７番までに対応するページバッファの論理的グループ番号を０番であると決定することができる。同様に制御ロジックは列アドレス１２８番から２５５番までに対応するページバッファの論理的グループ番号を１番であると決定することができる。
制御ロジックは複数のページバッファのうち読み取りおよび書き込み回路で隣接したページバッファを同一の物理的グループ番号で決定することができる。この時、物理的グループ番号が同一のページバッファの個数は予め決定され得る。物理的グループ番号が同一のページバッファの個数は１２８個に決定され得る。例えば、制御ロジックは読み取りおよび書き込み回路で隣接したページバッファ１２８個が物理的グループ番号０番であると決定することができる。物理的グループ番号に含まれるページバッファの列アドレスは８ずつ差があり得る。すなわち、列アドレスが０番、８番、１６番、…、１０１６番であり得る。
本発明の実施例で、制御ロジックは論理的グループ番号および物理的グループ番号を複数のページバッファのレイアウトに基づいて決定することができる。複数のページバッファのレイアウトはメモリ装置の設計により変わり得る。
Ｓ１１３０段階で、制御ロジックは論理的グループ番号が同一のページバッファグループそれぞれに対する検証動作である第１検証動作を遂行するように制御することができる。制御ロジックは論理的グループ番号にそれぞれ対応するページバッファを指示する第１信号を電流センシング回路に伝送することができる。
制御ロジックは論理的グループ番号に対応するページバッファを指示する第１信号を電流センシング回路に伝送することができる。例えば、第１信号は列アドレス０番から１２７番までに対応するページバッファの論理的グループ番号は０番であり、列アドレス１２８番から２５５番までに対応するページバッファの論理的グループ番号は１番であると指示することができる。
Ｓ１１４０段階で、制御ロジックは物理的グループ番号が同一のページバッファグループそれぞれに対する検証動作である第２検証動作を遂行するように制御することができる。制御ロジックは物理的グループ番号にそれぞれ対応するページバッファを指示する第２信号を電流センシング回路に伝送することができる。
制御ロジックは物理的グループ番号に対応するページバッファを指示する第２信号を電流センシング回路に伝送することができる。例えば、第２信号は物理ページでバンク０番にローバイトに対応するページバッファの物理的グループ番号は０番であり、バンク０番にハイバイトに対応するページバッファの物理的グループ番号は１番であると指示することができる。本発明の他の実施例で、第２信号は列アドレスが０番、８番、１６番、…、１０１６番のようにページバッファの列アドレスが８ずつ差があるページバッファの物理的グループ番号を０番であると指示することができる。
Ｓ１１５０段階で、電流センシング回路は第１検証動作および第２検証動作の結果がすべてパス基準を充足したことに対応して検証パス信号を出力することができる。電流センシング回路は第１検証動作と第２検証動作の順序を変えて遂行できる。電流センシング回路は第１検証動作の結果がパス基準を充足しないことに対応してフェイル信号を出力することができる。電流センシング回路は第１検証動作の結果がパス基準を充足しても、第２検証動作の結果がパス基準を充足しない場合、フェイル信号を出力することができる。
電流センシング回路は論理的検証動作と物理的検証動作がすべてパス条件を満足しないと検証検証パス信号を出力することができない。電流センシング回路はページバッファグループに対応する検証電圧とエラー補正可能なビット数に対応する基準電圧を比較することができる。ページバッファグループに含まれるフェイルビットが分散する場合、検証パスが出力されるにも関わらずフェイルビットが存在し得る。論理的検証動作と物理的検証動作はページバッファグループに含まれるページバッファの列アドレスが互いに異なるため、相互補完的であり得る。
電流センシング回路は論理的検証動作の結果と物理的検証動作の結果のうちいずれか一つでもパス条件を満足しない場合、検証フェイル信号を出力することができる。本発明の実施例で、論理的検証動作と物理的検証動作のパス条件は互いに異なり得る。
図１１の検証動作は、図４～図９を参照して説明された本発明の検証動作に対応し得る。
図１２は、本発明の実施例に係るソリッドステートドライブ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ；ＳＳＤ）を含むデータ処理システムを例示的に示した図面である。図１２を参照すると、データ処理システム２０００はホスト装置２１００とＳＳＤ２２００を含むことができる。
ＳＳＤ２２００はコントローラ２２１０、バッファメモリ装置２２２０、不揮発性メモリ２２３１～２２３ｎ、電源供給器２２４０、信号コネクタ２２５０および電源コネクタ２２６０を含むことができる。コントローラ２２１０はＳＳＤ２２００の諸動作を制御することができる。
バッファメモリ装置２２２０は不揮発性メモリ２２３１～２２３ｎに保存されるデータを一時保存することができる。また、バッファメモリ装置２２２０は不揮発性メモリ２２３１～２２３ｎから読み込まれたデータを一時保存することができる。バッファメモリ装置２２２０に一時保存されたデータはコントローラ２２１０の制御によりホスト装置２１００または不揮発性メモリ２２３１～２２３ｎに伝送され得る。
不揮発性メモリ２２３１～２２３ｎはＳＳＤ２２００の保存媒体として使われ得る。不揮発性メモリ２２３１～２２３ｎそれぞれは複数のチャネルＣＨ１～ＣＨｎを通じてコントローラ２２１０と連結され得る。一つのチャネルには一つまたはそれ以上の不揮発性メモリが連結され得る。一つのチャネルに連結される不揮発性メモリは同一の信号バスおよびデータバスに連結され得る。
電源供給器２２４０は電源コネクタ２２６０を通じて入力された電源ＰＷＲをＳＳＤ２２００内部に提供することができる。電源供給器２２４０は補助電源供給器２２４１を含むことができる。補助電源供給器２２４１はサドゥンパワーオフ（ｓｕｄｄｅｎ ｐｏｗｅｒ ｏｆｆ）が発生する場合、ＳＳＤ２２００が正常に終了できるように電源を供給することができる。補助電源供給器２２４１は電源ＰＷＲを充電できる大容量キャパシタ（ｃａｐａｃｉｔｏｒｓ）を含むことができる。
コントローラ２２１０は信号コネクタ２２５０を通じてホスト装置２１００と信号ＳＧＬをやりとりすることができる。ここで、信号ＳＧＬはコマンド、アドレス、データなどを含むことができる。信号コネクタ２２５０はホスト装置２１００とＳＳＤ２２００のインターフェース方式により多様な形態のコネクタで構成され得る。
図１３は、図１２のコントローラの構成を例示的に示した図面である。図１３を参照すると、コントローラ２２１０はホストインターフェースユニット２２１１、コントロールユニット２２１２、ランダムアクセスメモリ２２１３、エラー訂正コードＥＣＣユニット２２１４およびメモリインターフェースユニット２２１５を含むことができる。
ホストインターフェースユニット２２１１は、ホスト装置２１００のプロトコルによって、ホスト装置２１００とＳＳＤ２２００をインターフェーシングすることができる。例えば、ホストインターフェースユニット２２１１は、セキュアデジタル（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）、ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）、ＭＭＣ（ｍｕｌｔｉ－ｍｅｄｉａ ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ＭＭＣ）、ＰＣＭＣＩＡ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、ＰＡＴＡ（ｐａｒａｌｌｅｌ ａｄｖａｎｃｅｄ ｔｅｃｈｎｏｌｏｇｙ ａｔｔａｃｈｍｅｎｔ）、ＳＡＴＡ（ｓｅｒｉａｌ ａｄｖａｎｃｅｄ ｔｅｃｈｎｏｌｏｇｙ ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）、ＳＡＳ（ｓｅｒｉａｌ ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩ－Ｅ（ＰＣＩ Ｅｘｐｒｅｓｓ）、ＵＦＳ（ｕｎｉｖｅｒｓａｌ ｆｌａｓｈ ｓｔｏｒａｇｅ）プロトコルのうちいずれか一つを通じてホスト装置２１００と通信することができる。また、ホストインターフェースユニット２２１１はホスト装置２１００がＳＳＤ２２００を汎用データ保存装置、例えば、ハードディスクドライブ（ＨＤＤ）として認識するように支援するディスクエミュレーション（ｄｉｓｋ ｅｍｕｌａｔｉｏｎ）機能を遂行することができる。
コントロールユニット２２１２はホスト装置２１００から入力された信号ＳＧＬを分析して処理することができる。コントロールユニット２２１２はＳＳＤ２２００を駆動するためのファームウェアまたはソフトウェアによって内部機能ブロックの動作を制御することができる。ランダムアクセスメモリ２２１３はこのようなファームウェアまたはソフトウェアを駆動するための動作メモリとして使われ得る。
エラー訂正コードＥＣＣユニット２２１４は不揮発性メモリ２２３１～２２３ｎに伝送されるデータのパリティデータを生成することができる。生成されたパリティデータはデータとともに不揮発性メモリ２２３１～２２３ｎに保存され得る。エラー訂正コードＥＣＣユニット２２１４はパリティデータに基づいて不揮発性メモリ２２３１～２２３ｎから読み出されたデータのエラーを検出することができる。もし、検出されたエラーが訂正範囲内であれば、エラー訂正コードＥＣＣユニット２２１４は検出されたエラーを訂正することができる。
メモリインターフェースユニット２２１５は、コントロールユニット２２１２の制御によって、不揮発性メモリ２２３１～２２３ｎにコマンドおよびアドレスのような制御信号を提供することができる。そして、メモリインターフェースユニット２２１５は、コントロールユニット２２１２の制御によって、不揮発性メモリ２２３１～２２３ｎとデータをやりとりすることができる。例えば、メモリインターフェースユニット２２１５はバッファメモリ装置２２２０に保存されたデータを不揮発性メモリ２２３１～２２３ｎに提供したり、不揮発性メモリ２２３１～２２３ｎから読み込まれたデータをバッファメモリ装置２２２０に提供することができる。
図１４は、本発明の実施例に係るデータ保存装置を含むデータ処理システムを例示的に示した図面である。図１４を参照すると、データ処理システム３０００はホスト装置３１００とデータ保存装置３２００を含むことができる。
ホスト装置３１００は印刷回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）のような基板（ｂｏａｒｄ）の形態で構成され得る。図示されてはいないが、ホスト装置３１００はホスト装置の機能を遂行するための内部機能ブロックを含むことができる。
ホスト装置３１００はソケット（ｓｏｃｋｅｔ）、スロット（ｓｌｏｔ）またはコネクタ（ｃｏｎｎｅｃｔｏｒ）のような接続ターミナル３１１０を含むことができる。データ保存装置３２００は接続ターミナル３１１０にマウント（ｍｏｕｎｔ）され得る。
データ保存装置３２００は印刷回路基板のような基板の形態で構成され得る。データ保存装置３２００はメモリモジュールまたはメモリカードと呼ばれ得る。データ保存装置３２００はコントローラ３２１０、バッファメモリ装置３２２０、不揮発性メモリ３２３１～３２３２、ＰＭＩＣ（ｐｏｗｅｒ ｍａｎａｇｅｍｅｎｔ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；３２４０）および接続ターミナル３２５０を含むことができる。
コントローラ３２１０はデータ保存装置３２００の諸動作を制御することができる。コントローラ３２１０は図１２に図示されたコントローラ２２１０と同一に構成され得る。
バッファメモリ装置３２２０は不揮発性メモリ３２３１～３２３２に保存されるデータを一時保存することができる。また、バッファメモリ装置３２２０は不揮発性メモリ３２３１～３２３２から読み込まれたデータを一時保存することができる。バッファメモリ装置３２２０に一時保存されたデータはコントローラ３２１０の制御によりホスト装置３１００または不揮発性メモリ３２３１～３２３２に伝送され得る。
不揮発性メモリ３２３１～３２３２はデータ保存装置３２００の保存媒体として使われ得る。
ＰＭＩＣ３２４０は接続ターミナル３２５０を通じて入力された電源をデータ保存装置３２００内部に提供することができる。ＰＭＩＣ３２４０は、コントローラ３２１０の制御によって、データ保存装置３２００の電源を管理することができる。
接続ターミナル３２５０はホスト装置の接続ターミナル３１１０に連結され得る。接続ターミナル３２５０を通じて、ホスト装置３１００とデータ保存装置３２００間にコマンド、アドレス、データなどのような信号と電源が伝達され得る。接続ターミナル３２５０はホスト装置３１００とデータ保存装置３２００のインターフェース方式により多様な形態で構成され得る。接続ターミナル３２５０はデータ保存装置３２００のいずれか一辺に配置され得る。
図１５は、本発明の実施例に係るデータ保存装置を含むデータ処理システムを例示的に示した図面である。図１５を参照すると、データ処理システム４０００はホスト装置４１００とデータ保存装置４２００を含むことができる。
ホスト装置４１００は印刷回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）のような基板（ｂｏａｒｄ）の形態で構成され得る。図示されてはいないが、ホスト装置４１００はホスト装置の機能を遂行するための内部機能ブロックを含むことができる。
データ保存装置４２００は表面実装型パッケージの形態で構成され得る。データ保存装置４２００はソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）４２５０を通じてホスト装置４１００にマウントされ得る。データ保存装置４２００はコントローラ４２１０、バッファメモリ装置４２２０および不揮発性メモリ４２３０を含むことができる。
コントローラ４２１０はデータ保存装置４２００の諸動作を制御することができる。コントローラ４２１０は図１２に図示されたコントローラ２２１０と同一に構成され得る。
バッファメモリ装置４２２０は不揮発性メモリ４２３０に保存されるデータを一時保存することができる。また、バッファメモリ装置４２２０は不揮発性メモリ４２３０から読み込まれたデータを一時保存することができる。バッファメモリ装置４２２０に一時保存されたデータはコントローラ４２１０の制御によりホスト装置４１００または不揮発性メモリ４２３０に伝送され得る。
不揮発性メモリ４２３０はデータ保存装置４２００の保存媒体として使われ得る。
図１６は、本発明の実施例に係るデータ保存装置を含むネットワークシステムを例示的に示した図面である。図１６を参照すると、ネットワークシステム５０００はネットワーク５５００を通じて連結されたサーバーシステム５３００および複数のクライアントシステム５４１０～５４３０を含むことができる。
サーバーシステム５３００は複数のクライアントシステム５４１０～５４３０の要請に応答してデータをサービスすることができる。例えば、サーバーシステム５３００は複数のクライアントシステム５４１０～５４３０から提供されたデータを保存することができる。他の例として、サーバーシステム５３００は複数のクライアントシステム５４１０～５４３０にデータを提供することができる。
サーバーシステム５３００はホスト装置５１００およびデータ保存装置５２００を含むことができる。データ保存装置５２００は図１のメモリ装置１００、図１２のＳＳＤ２２００、図１４のデータ保存装置３２００および図１５のデータ保存装置４２００で構成され得る。
本発明が属する技術分野の通常の技術者は、本発明がその技術的思想や必須の特徴を変更することなく他の具体的な形態で実施できるため、以上で記述した実施例はすべての面で例示的なものであり限定的ではないものと理解されるべきである。本発明の範囲は前記詳細な説明よりは後述する特許請求の範囲によって示され、特許請求の範囲の意味および範囲そしてその等価概念から導き出されるすべての変更または変形された形態は本発明の範囲に含まれるものと解釈されるべきである。
５０：ストレージ装置
１００：メモリ装置
２００：メモリコントローラ
３００：ホスト

Claims (20)

  1. メモリセルを含むメモリブロック；
    複数のビットラインを通じて前記メモリセルとそれぞれ連結される複数のページバッファを含む読み取りおよび書き込み回路；
    前記複数のページバッファから受信したセンシング電圧をエラー補正可能なビット数に対応する基準電圧と比較する検証動作を遂行する電流センシング回路；および
    前記複数のページバッファを複数個のページバッファグループにグループ化し、前記電流センシング回路が前記複数個のページバッファグループそれぞれに対する前記検証動作を遂行するように制御する制御ロジックを含み、
    前記制御ロジックは、
    前記複数のページバッファそれぞれの列アドレスに対応する論理的グループ番号および物理的グループ番号を決定し、前記論理的グループ番号が同一のページバッファグループそれぞれに対する第１検証動作を遂行し、前記物理的グループ番号が同一のページバッファグループそれぞれに対する第２検証動作を遂行するように制御し、
    前記電流センシング回路は、
    前記第１検証動作および前記第２検証動作の結果がすべてパス基準を充足したことに対応して検証パス信号を出力する、メモリ装置。
  2. 前記制御ロジックは、
    前記複数のページバッファのうち前記列アドレスが連続するページバッファを同一の論理的グループ番号で決定し、
    前記論理的グループ番号が同一のページバッファの個数は予め決定される、請求項１に記載のメモリ装置。
  3. 前記制御ロジックは、
    前記複数のページバッファのうち、前記読み取りおよび書き込み回路で隣接したページバッファを同一の物理的グループ番号で決定し、
    前記物理的グループ番号が同一のページバッファの個数は予め決定される、請求項２に記載のメモリ装置。
  4. 前記制御ロジックは、
    前記論理的グループ番号および前記物理的グループ番号を前記複数のページバッファのレイアウトに基づいて決定する、請求項３に記載のメモリ装置。
  5. 前記制御ロジックは、
    前記論理的グループ番号に対応するページバッファを指示する第１信号を前記電流センシング回路に伝送する、請求項３に記載のメモリ装置。
  6. 前記制御ロジックは、
    前記物理的グループ番号に対応するページバッファを指示する第２信号を前記電流センシング回路に伝送する、請求項５に記載のメモリ装置。
  7. 前記電流センシング回路は、
    前記複数のページバッファからセンシング電圧を受信するセンシング電圧受信部；
    前記第１信号および前記第２信号に基づいて、前記センシング電圧のうち前記基準電圧と比較されるセンシング電圧の和である比較電圧を生成する比較電圧生成部；
    前記基準電圧を生成する基準電圧生成部；および
    前記比較電圧と前記基準電圧を比較した比較結果を出力する比較回路を含む比較器を少なくとも一つ以上含む、請求項６に記載のメモリ装置。
  8. 前記比較電圧生成部は、
    前記第１信号に対応する前記センシング電圧の和である論理的比較電圧を生成する、請求項７に記載のメモリ装置。
  9. 前記比較回路は、
    前記論理的比較電圧と前記基準電圧を比較する前記第１検証動作を遂行し、前記第１検証動作の比較結果を出力する、請求項８に記載のメモリ装置。
  10. 前記比較電圧生成部は、
    直列連結された少なくとも２以上のトランジスタを利用して前記論理的比較電圧を生成する、請求項８に記載のメモリ装置。
  11. 前記比較電圧生成部は、
    前記第２信号に対応する前記センシング電圧の和である物理的比較電圧を生成する、請求項７に記載のメモリ装置。
  12. 前記比較回路は、
    前記物理的比較電圧と前記基準電圧を比較する前記第２検証動作を遂行し、前記第２検証動作の比較結果を出力する、請求項１１に記載のメモリ装置。
  13. 前記比較電圧生成部は、
    直列連結された少なくとも２以上のトランジスタを利用して前記物理的比較電圧を生成する、請求項１１に記載のメモリ装置。
  14. 前記基準電圧生成部は、
    前記第１信号に基づいて生成された比較電圧に対応する第１基準電圧を生成し、前記第２信号に基づいて生成された比較電圧に対応する第２基準電圧を生成する、請求項７に記載のメモリ装置。
  15. 前記第１基準電圧と前記第２基準電圧は互いに異なる、請求項１４に記載のメモリ装置。
  16. 前記基準電圧生成部は、
    前記比較電圧生成部を構成するトランジスタの個数に対応する少なくとも一つ以上のトランジスタをさらに含む、請求項１４に記載のメモリ装置。
  17. 前記比較器は、
    前記比較器の個数は前記複数個のページバッファグループの個数と同一である、請求項７に記載のメモリ装置。
  18. メモリブロックに含まれたメモリセルと複数のビットラインを通じてそれぞれ連結される複数のページバッファを含む読み取りおよび書き込み回路、前記複数のページバッファから受信したセンシング電圧をエラー補正可能なビット数に対応する基準電圧と比較する電流センシング動作を遂行する電流センシング回路および前記複数のページバッファを複数個のページバッファグループにグループ化し、前記電流センシング回路が前記複数個のページバッファグループそれぞれに対する前記電流センシング動作を遂行するように制御する制御ロジックを含むメモリ装置の動作方法において、
    前記複数のページバッファのうち、予め決定された個数に対応するページバッファそれぞれの列アドレスが連続するページバッファを同一の論理的グループ番号で決定する段階；
    前記複数のページバッファのうち、前記読み取りおよび書き込み回路で予め決定された個数の互いに隣接したページバッファを同一の物理的グループ番号で決定する段階；
    前記論理的グループ番号が同一のページバッファグループそれぞれに対する前記電流センシング動作である第１動作を遂行する段階；
    前記物理的グループ番号が同一のページバッファグループそれぞれに対する前記電流センシング動作である第２動作を遂行する段階；および
    前記第１動作および前記第２動作の結果がすべてパス基準を充足したことに対応して検証パス信号を出力する段階を含む、動作方法。
  19. 前記論理的グループ番号にそれぞれ対応するページバッファを指示する第１信号を前記電流センシング回路に伝送する段階；および
    前記物理的グループ番号にそれぞれ対応するページバッファを指示する第２信号を前記電流センシング回路に伝送する段階をさらに含む、請求項１８に記載の動作方法。
  20. 前記検証パス信号を出力する段階は、
    前記複数のページバッファからセンシング電圧を受信する段階；
    前記第１信号および前記第２信号に基づいて、前記センシング電圧のうち前記基準電圧と比較されるセンシング電圧の和である比較電圧を生成する段階；
    前記基準電圧を生成する段階；および
    前記比較電圧と前記基準電圧を比較した比較結果を出力する段階を含む、請求項１９に記載の動作方法。
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