KR102634434B1 - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

반도체 메모리 장치의 동작 방법에 의하여, 선택된 워드 라인에 프로그램 펄스를 인가하고 프로그램 펄스 카운트 값을 업데이트하고, 프로그램 펄스 카운트 값에 기초하여 전류 센싱 모드를 결정하며, 결정된 전류 센싱 모드에 기초하여 프로그램 검증 동작을 수행한다. 상기 전류 센싱 모드를 결정하는 단계에서는, 하나의 타겟 프로그램 상태에 대한 검증 패스 여부를 판단하기 위한 개별 상태 전류 센싱 동작 및 전체 타겟 프로그램 상태들에 대한 검증 패스 여부를 판단하기 위한 전체 상태 전류 센싱 동작 중 어느 하나를 수행할 것을 결정한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR OPERATING THEREOF}
본 발명은 전자 장치에 관한 것으로서, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
대한민국 공개특허공보 제10-2016-0075064
본 발명의 일 실시 예는 신뢰성이 향상된 반도체 메모리 장치를 제공한다.
본 발명의 다른 실시 예는 신뢰성이 향상된 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의하여, 선택된 워드 라인에 프로그램 펄스를 인가하고 프로그램 펄스 카운트 값을 업데이트하고, 프로그램 펄스 카운트 값에 기초하여 전류 센싱 모드를 결정하며, 결정된 전류 센싱 모드에 기초하여 프로그램 검증 동작을 수행한다. 상기 전류 센싱 모드를 결정하는 단계에서는, 하나의 타겟 프로그램 상태에 대한 검증 패스 여부를 판단하기 위한 개별 상태 전류 센싱 동작 및 전체 타겟 프로그램 상태들에 대한 검증 패스 여부를 판단하기 위한 전체 상태 전류 센싱 동작 중 어느 하나를 수행할 것을 결정한다.
일 실시 예에서 상기 전류 센싱 모드를 결정하는 단계는, 업데이트 된 상기 프로그램 펄스 카운트 값을 미리 결정된 임계 카운트 값과 비교하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 프로그램 펄스 카운트 값이 상기 임계 카운트 값보다 큰 경우, 상기 프로그램 검증 동작을 수행하는 단계는, 상기 전체 상태 전류 센싱 동작을 수행하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 프로그램 검증 동작을 수행하는 단계는, 상기 전체 상태 전류 센싱 동작을 수행하는 단계 이후에, 상기 개별 상태 전류 센싱 동작을 수행하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 전체 상태 전류 센싱 동작의 수행 결과 프로그램 완료된 플레인이 존재하는 경우, 상기 프로그램 완료된 플레인의 로컬 워드 라인을 플로팅하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 프로그램 펄스 카운트 값이 상기 임계 카운트 값보다 작은 경우, 상기 프로그램 검증 동작을 수행하는 단계는, 상기 개별 상태 전류 센싱 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의하여, 선택된 워드 라인에 프로그램 펄스를 인가하고 프로그램 펄스 카운트 값을 업데이트하고, 프로그램 진행 상태에 기초하여 전류 센싱 모드를 결정하며, 결정된 전류 센싱 모드에 기초하여 프로그램 검증 동작을 수행한다. 상기 전류 센싱 모드를 결정하는 단계에서는, 하나의 타겟 프로그램 상태에 대한 검증 패스 여부를 판단하기 위한 개별 상태 전류 센싱 동작 및 전체 타겟 프로그램 상태들에 대한 검증 패스 여부를 판단하기 위한 전체 상태 전류 센싱 동작 중 어느 하나를 수행할 것을 결정한다.
일 실시 예에서, 상기 전류 센싱 모드를 결정하는 단계는 현재 검증 진행 중인 타겟 프로그램 상태를 나타내는 인덱스 값을 미리 결정된 임계 인덱스 값과 비교하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 인덱스 값이 상기 임계 인덱스 값보다 큰 경우, 상기 프로그램 검증 동작을 수행하는 단계는 상기 전체 상태 전류 센싱 동작을 수행하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 프로그램 검증 동작을 수행하는 단계는, 상기 전체 상태 전류 센싱 동작을 수행하는 단계 이후에, 상기 개별 상태 전류 센싱 동작을 수행하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 전체 상태 전류 센싱 동작의 수행 결과 프로그램 완료된 플레인이 존재하는 경우, 상기 프로그램 완료된 플레인의 로컬 워드 라인을 플로팅하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 인덱스 값이 상기 임계 인덱스 값보다 작은 경우, 상기 프로그램 검증 동작을 수행하는 단계는, 상기 개별 상태 전류 센싱 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 전류 센싱 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 전류 센싱 회로는 상기 메모리 셀들 중 선택된 메모리 셀들에 대한 프로그램 검증 결과에 기초하여 패스 신호 또는 페일 신호를 생성한다. 상기 제어 로직은 상기 패스 신호 또는 페일 신호를 수신하고, 상기 전류 센싱 회로의 동작을 제어한다. 상기 제어 로직은 전체 타겟 프로그램 상태들에 대한 검증 패스 여부를 판단하기 위한 전체 상태 전류 센싱 동작 및 하나의 타겟 프로그램 상태에 대한 검증 패스 여부를 판단하기 위한 개별 상태 전류 센싱 동작 중 적어도 하나의 동작을 수행하도록 상기 전류 센싱 회로를 제어한다.
일 실시 예에서, 상기 제어 로직은 프로그램 펄스 카운터 및 센싱 모드 제어부를 포함할 수 있다. 프로그램 동작 동안에, 상기 프로그램 펄스 카운터는 상기 선택된 메모리 셀들과 연결된 타겟 워드 라인에 인가되는 프로그램 펄스의 인가 횟수를 카운트할 수 있다. 상기 센싱 모드 제어부는 상기 프로그램 펄스 카운터에 의해 카운트된 프로그램 펄스 카운트 값에 기초하여, 상기 전류 센싱 회로의 센싱 모드를 결정하는 전류 센싱 제어 신호를 생성할 수 있다.
일 실시 예에서, 상기 센싱 모드 제어부는 상기 프로그램 펄스 카운트 값을 미리 결정된 임계 카운트 값과 비교하여, 상기 프로그램 펄스 카운트 값이 상기 임계 카운트 값보다 작은 경우 상기 전류 센싱 회로가 하나의 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행하도록 제어하고, 상기 프로그램 펄스 카운트 값이 상기 임계 카운트 값보다 큰 경우 상기 전류 센싱 회로가 전체 타겟 프로그램 상태들에 대한 전류 센싱 동작을 수행하도록 제어하는, 상기 전류 센싱 제어 신호를 생성할 수 있다.
일 실시 예에서, 상기 제어 로직은 프로그램 진행 상태 저장부 및 센싱 모드 제어부를 포함할 수 있다. 프로그램 동작 동안에, 상기 프로그램 진행상태 저장부는 현재 검증 진행 중인 타겟 프로그램 상태의 인덱스 값을 생성할 수 있다. 상기 센싱 모드 제어부는 상기 인덱스 값에 기초하여, 상기 전류 센싱 회로의 센싱 모드를 결정하는 전류 센싱 제어 신호를 생성할 수 있다.
일 실시 예에서, 상기 센싱 모드 제어부는 상기 인덱스 값을 미리 결정된 임계 인덱스 값과 비교하여, 상기 인덱스 값이 상기 임계 인덱스 값보다 작은 경우 상기 전류 센싱 회로가 하나의 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행하도록 제어하고, 상기 인덱스 값이 상기 임계 인덱스 값보다 큰 경우 상기 전류 센싱 회로가 전체 타겟 프로그램 상태들에 대한 전류 센싱 동작을 수행하도록 제어할 수 있다.
일 실시 예에서, 상기 메모리 셀 어레이는 복수의 플레인들을 포함할 수 있다. 상기 복수의 플레인들 중 전체 타겟 프로그램 상태들에 대한 프로그램 동작이 완료된 플레인이 존재하는 경우, 상기 제어 로직은 상기 전체 타겟 프로그램 상태들에 대한 프로그램 동작이 완료된 플레인과 연결된 로컬 워드 라인을 플로팅할 수 있다.
본 발명의 다른 실시 예에 의하면, 신뢰성이 향상된 반도체 메모리 장치의 동작 방법을 제공할 수 있다.
본 발명의 일 실시 예에 의하면, 신뢰성이 향상된 반도체 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6은 예시적인 실시 예에 따른 페이지 버퍼(131)를 개략적으로 나타내는 도면이다.
도 7은 복수의 플레인을 포함하는 반도체 메모리 장치의 예시적인 실시 예를 나타내는 블록도이다.
도 8은 트리플 레벨 셀의 타겟 프로그램 상태들을 나타내는 그래프이다.
도 9a 및 도 9b는 개별 상태 CSC 동작에 기초한 프로그램 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 제어 로직(140a)을 나타내는 블록도이다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 12는 도 11에 도시된 반도체 메모리 장치의 동작 방법을 더욱 상세히 나타내는 순서도이다.
도 13a 및 도 13b는 도 12에 도시된 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 14는 도 12에 도시된 반도체 메모리 장치의 동작 방법을 더욱 상세히 나타내는 순서도이다.
도 15는 예시적인 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 16a 및 도 16b는 도 15에 도시된 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 17은 본 발명의 다른 실시 예에 따른 제어 로직(140b)을 나타내는 블록도이다.
도 18은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 19는 도 18에 도시된 반도체 메모리 장치의 동작 방법을 더욱 상세히 나타내는 순서도이다.
도 20a 및 도 20b는 도 12에 도시된 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 21은 도 19에 도시된 반도체 메모리 장치의 동작 방법을 더욱 상세히 나타내는 순서도이다.
도 22는 예시적인 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 23a 및 도 23b는 도 22에 도시된 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 24는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 일 실시 예(1000)를 보여주는 블록도이다.
도 25는 도 24의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 26은 도 25를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150) 및 전류 센싱 회로(160)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다. 본 명세서에서, 하나의 워드 라인에 연결된 메모리 셀들을 하나의 "물리 페이지"로 지칭할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
한편, 제어 로직(140)은, 전류 센싱 회로(160)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 특정 타겟 프로그램 상태 또는 전체 타겟 프로그램 상태들에 대한 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작 시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 발생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
전류 센싱 회로(160)는, 검증 동작 시 제어 로직(140)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm)로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
보다 구체적으로, 전류 센싱 회로(160)는 페이지 버퍼들(PB1~PBm) 각각에 포함된 비트 라인 센스 래치의 값에 따라 생성되는 전압을 상기 기준 전류에 의해 생성되는 기준 전압과 비교하여, 특정 타겟 프로그램 상태에 대응하는 검증 동작이 완료되었는지, 또는 전체 타겟 프로그램 상태에 대응하는 검증 동작이 완료되었는지 여부를 판단할 수 있다. 페이지 버퍼들(PB1~PBm) 각각에 포함된 비트 라인 센스 래치에 대해서는 도 6을 참조하여 후술하기로 한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 3을 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLKb)은 도 3의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 5를 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
전술한 바와 같이, 하나의 워드 라인에 연결된 메모리 셀들은 하나의 물리 페이지를 구성할 수 있다. 도 5의 예시에서, 메모리 블록(BLKc)에 속하는 메모리 셀들 중, 복수의 워드 라인들(WL1~WLn) 중 어느 하나의 워드 라인에 연결된 m개의 메모리 셀들은 하나의 물리 페이지를 구성한다.
도 2 내지 도 4에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조로 구성될 수도 있으나, 도 5에 도시된 바와 같이 2차원 구조로 구성될 수도 있다.
도 6은 예시적인 실시 예에 따른 페이지 버퍼(131)를 개략적으로 나타내는 도면이다.
리드 또는 프로그램 검증 동작 시, 메모리 셀에 저장된 데이터 또는 메모리 셀의 문턱 전압이 비트 라인(BL)을 통해 센싱(sensing)된다. 페이지 버퍼(131)는 이러한 센싱 결과를 저장하기 위한 비트 라인 센스 래치(BSLAT; 1314)를 포함할 수 있다. 또한 비트 라인 센스 래치(1314)는 프로그램 실행(program execution) 동작 시, 비트 라인(BL)에 인가되는 프로그램 허용 전압 또는 프로그램 금지 전압을 결정하는 데 활용될 수 있다.
페이지 버퍼(131)는 프로그램 동작 시 외부에서 입력된 프로그램 데이터를 저장하기 위한 복수의 데이터 래치들(1311, 1312, 1313)을 포함할 수 있다. 예를 들어, 도 6에 도시된 실시 예에서, 페이지 버퍼(131)는 3 비트의 데이터를 저장할 수 있다. 이 경우, 데이터 래치(LAT1, 1311)는 최상위 비트(most significant bit; MSB)를 저장하고, 데이터 래치(LAT2, 1312)는 중간 순위 비트(central significant bit; CSB)를 저장하며, 데이터 래치(LAT3, 1313)는 최하위 비트(least significant bit; LSB)를 저장할 수 있다. 메모리 셀이 프로그램 완료될 때까지, 데이터 래치들(1311, 1312, 1313)은 저장된 프로그램 데이터를 유지할 수 있다.
또한 캐시 래치(CSLAT; 1315)는 리드 동작 시 메모리 셀로부터 읽어낸 데이터를 비트 라인 센스 래치(1314)로부터 전송받아 데이터 출력 라인(Data_out)을 통해 페이지 버퍼(131)의 외부로 출력할 수 있다.
한편, 페이지 버퍼(131)는 비트 라인(BL)과 비트 라인 센스 래치(1314), 데이터 래치들(1311, 1312, 1313) 및 캐시 래치(1315)와의 연결을 제어하는 비트 라인 연결 트랜지스터(1316)를 포함할 수 있다. 비트 라인 연결 트랜지스터(1316)는 비트 라인 연결 신호(PB_SENSE)에 의해 제어된다. 예를 들어, 메모리 셀로부터 데이터를 읽어낼 때, 비트 라인 연결 트랜지스터(1316)는 턴-온(turn-on)되어 비트 라인(BL)과 비트 라인 센스 래치(1314)를 전기적으로 연결시켜 준다. 또한 비트 라인 센스 래치(1314)에 저장된 데이터를 캐시 래치(1315)로 전송할 때 비트 라인 연결 트랜지스터(1316)는 턴-오프(turn-off)될 수 있다.
메모리 셀의 프로그램 동작 중 검증 과정에 있어서, 해당 비트 라인(BL)과 연결된 메모리 셀의 문턱 전압이 타겟 상태에 대응하는 검증 전압보다 큰지 여부를 나타내는 값이 비트 라인 센스 래치(1314)에 저장될 수 있다. 예를 들어, 비트 라인(BL)과 연결된 메모리 셀의 문턱 전압이 타겟 상태에 대응하는 검증 전압보다 작은 경우 비트 라인 센스 래치(1314)에는 "0"의 값이 저장될 수 있다. 비트 라인 센스 래치(1314)에 "0"의 값이 저장되어 있는 동안, 프로그램 펄스가 인가될 때 비트 라인(BL)에는 프로그램 허용 전압이 인가된다. 한편, 프로그램 과정이 진행됨에 따라, 비트 라인(BL)과 연결된 메모리 셀의 문턱 전압이 타겟 상태에 대응하는 검증 전압보다 커지는 경우 비트 라인 센스 래치(1314)에는 "1"의 값이 저장될 수 있다. 비트 라인 센스 래치(1314)에 "1"의 값이 저장되면, 이후의 프로그램 루프에서 비트 라인 센스 래치(1314)의 값은 "1"로 유지되며, 프로그램 펄스가 인가될 때 비트 라인(BL)에는 프로그램 금지 전압이 인가된다. 한편, 소거 상태(E)에 대응하는 메모리 셀의 경우 문턱 전압을 상승시킬 필요가 없으므로, 소거 상태(E)에 대응하는 메모리 셀들과 연결된 페이지 버퍼(131)의 비트 라인 센스 래치(1314)는 프로그램 초기에서부터 "1"의 값을 가질 것이다.
따라서, 페이지 버퍼(131)의 비트 라인(BL)과 연결된 메모리 셀이 목표로 하는 타겟 프로그램 상태로 프로그램 되었는지 여부는 비트 라인 센스 래치(1314)의 값에 의해 알 수 있다. 전류 센싱 회로(160)는 페이지 버퍼(131)의 비트 라인 센스 래치(1314)에 저장된 값에 기초하여 전류 센싱 동작을 수행한다. 이를 통해, 전류 센싱 회로(160)는 특정 타겟 프로그램 상태에 대응하는 검증 동작이 완료되었는지, 또는 타겟 전체 프로그램 상태들에 대응하는 검증 동작이 완료되었는지 여부를 판단할 수 있다.
도 7은 복수의 플레인을 포함하는 반도체 메모리 장치의 예시적인 실시 예를 나타내는 블록도이다.
도 7을 참조하면, 실시 예에 따라 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 두 개의 플레인들(111, 112)을 포함할 수 있다. 도 7의 실시 예에서는 메모리 셀 어레이(110)가 두 개의 플레인을 포함하는 실시 예가 도시되어 있으나, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3개 이상의 플레인을 포함하도록 구성될 수도 있다.
제1 플레인(111) 및 제2 플레인(112)은 복수의 메모리 블록들을 포함한다. 한편, 제1 플레인(111) 및 제2 플레인(112)는 비트 라인들(BLs)을 통해 제1 페이지 버퍼 그룹(135) 및 제2 페이지 버퍼 그룹(136)에 각각 연결될 수 있다. 제1 페이지 버퍼 그룹(135)은 제1 전류 센싱 회로(161)와 연결될 수 있다. 제2 페이지 버퍼 그룹(136)은 제2 전류 센싱 회로(162)와 연결될 수 있다. 제1 페이지 버퍼 그룹(135)과 제2 페이지 버퍼 그룹(136)은 도 1에 도시된 읽기 및 쓰기 회로(130)를 구성할 수 있다.
메모리 셀 어레이(110)가 두 개의 플레인을 포함하는 경우, 반도체 메모리 장치(100)는 각각의 플레인들에 포함된 메모리 블록에 대해 동시에 프로그램 동작을 수행할 수 있다. 즉, 제1 플레인(111)에 포함된 메모리 블록(BLK_ia) 및 제2 플레인에 포함된 메모리 블록(BLK_ib)에 대하여 동시에 프로그램 동작이 수행될 수 있다.
메모리 블록들(BLK_ia, BLK_ib)에 대한 프로그램 동작이 수행되는 동안, 메모리 블록(BLK_ia)에 포함된 메모리 셀들의 검증 동작을 위해 제1 전류 센싱 회로(161)는 기준 전류에 의하여 생성된 기준 전압과 제1 페이지 버퍼 그룹(135)에 포함된 페이지 버퍼들로부터 수신되는 제1 센싱 전압(VPB1)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 한편, 메모리 블록(BLK_ib)에 포함된 메모리 셀들의 검증 동작을 위해 제2 전류 센싱 회로(162)는 기준 전류에 의하여 생성된 기준 전압과 제2 페이지 버퍼 그룹(136)에 포함된 페이지 버퍼들로부터 수신되는 제2 센싱 전압(VPB2)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
복수의 플레인들을 포함하는 반도체 메모리 장치(100)의 프로그램 동작 시, 예를 들어 제1 플레인(111)에 포함된 메모리 셀들의 특정 타겟 프로그램 상태에 대한 검증 동작이 완료되지 않는 경우 다음 타겟 프로그램 상태에 대한 검증 동작이 수행되지 않는다. 이 경우, 제2 플레인(112)에 포함된 메모리 셀들의 해당 프로그램 검증이 완료되더라도 다음 타겟 프로그램 상태에 대한 검증 동작이 수행되지 않는다. 이 경우 제2 플레인(112)의 메모리 셀들에 필요없는 프로그램 펄스가 계속 인가되어 디스터브가 발생할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치(100) 및 그 동작 방법에 의하면, 특정 조건이 만족되는 경우 개별적인 타겟 프로그램 상태에 대한 검증 동작이 아닌 전체 타겟 프로그램 상태들에 대한 검증 동작을 수행하도록 한다. 이에 따라 복수의 플레인 중 어느 하나의 플레인에 슬로우 셀이 존재하여 프로그램이 정상적으로 진행되지 않는 경우에도, 다른 하나의 정상 플레인에 대한 검증 패스 여부를 확인할 수 있다. 정상 플레인에 대해 검증 패스가 확인되면 해당 플레인의 워드 라인을 플로팅하여 추가적인 프로그램 펄스가 인가되지 않도록 한다. 이에 따라 불필요한 프로그램 펄스가 인가되면서 발생할 수 있는 디스터브를 방지할 수 있다.
도 8은 트리플-레벨 셀의 타겟 프로그램 상태들을 나타내는 그래프이다.
도 8을 참조하면, 트리플-레벨 셀(triple-level cell; TLC)은 전체 8개의 문턱 전압 상태들을 갖는다. TLC의 문턱 전압 상태에는 소거 상태(E)와 제1 내지 제7 타겟 프로그램 상태(P1~P7)가 포함된다. 소거 상태(E) 및 제1 내지 제7 타겟 프로그램 상태(P1~P7)는 대응하는 비트 코드를 갖는다. 필요에 따라 다양한 비트 코드가 소거 상태(E)와 제1 내지 제7 프로그램 상태(P1~P7)에 부여될 수 있다.
제1 내지 제7 리드 전압(R1~R7)에 기초하여 각 문턱 전압 상태들을 구분할 수 있다. 또한, 프로그램 동작 각각의 타겟 프로그램 상태에 대응하는 메모리 셀들이 프로그램 완료되었는지 여부를 판별하기 위해 제1 내지 제7 검증 전압들(VR1~VR7)이 사용될 수 있다.
예를 들어, 선택된 물리 페이지에 포함된 메모리 셀들 중 제2 타겟 프로그램 상태(P2)에 대응하는 메모리 셀들을 검증하기 위해 제2 검증 전압(VR2)이 워드 라인에 인가된다. 이 때, 도 6에 도시된 데이터 래치들(1311, 1312, 1313)에 의해 제2 프로그램 상태(P2)에 대응하는 메모리 셀을 구분할 수 있다. 예를 들어, 제2 타겟 프로그램 상태에 대응하는 비트 코드가 "101"인 경우, 데이터 래치들(1311, 1312, 1313)에 각각 "1", "0", "1"의 값이 저장된 페이지 버퍼와 연결된 메모리 셀이 제2 타겟 프로그램 상태(P2)로 프로그램 될 메모리 셀이다. 제2 타겟 프로그램 상태(P2)로 프로그램 될 메모리 셀들 중, 비트 라인 센스 래치(1314)의 값이 "0"인 메모리 셀은 아직 제2 타겟 프로그램 상태(P2)로 프로그램되지 않은 메모리 셀이며, 비트 라인 센스 래치(1314)의 값이 "1"인 메모리 셀은 제2 타겟 프로그램 상태(P2)로 프로그램 완료된 메모리 셀이다.
워드 라인에 제2 검증 전압(VR2)을 인가하고 비트 라인(BL) 센싱을 수행하여, 메모리 셀의 문턱 전압이 제2 검증 전압(VR2)보다 작은 경우 비트 라인 센스 래치(1314)의 값은 "0"을 유지한다. 한편, 메모리 셀의 문턱 전압이 제2 검증 전압(VR2)보다 큰 경우 비트 라인 센스 래치(1314)의 값이 "1"이 된다. 비트 라인 센스 래치(1314)의 값이 "1"이 되면, 이후 프로그램 루프에서 해당 메모리 셀과 연결됨 비트 라인(BL)에는 프로그램 금지 전압이 인가된다. 따라서 워드 라인에 프로그램 펄스가 인가되더라도 해당 메모리 셀의 문턱 전압은 더 이상 상승하지 않는다.
이와 같이 제2 검증 전압(VR2)에 대응하는 비트 라인 센스 래치(1314)의 값을 변경하는 동작은 제2 타겟 프로그램 상태(P2)로 프로그램 될 메모리 셀들에 대해 개별적으로 수행된다. 제2 타겟 프로그램 상태(P2)로 프로그램 될 메모리 셀들에 대해 프로그램이 완료되었는지 여부, 즉 검증 패스/페일의 판단은 도 1의 전류 센싱 회로(160) 또는 도 7의 제1 및 제2 전류 센싱 회로(162)에 의해 수행된다.
도 1의 예에서, 전류 센싱 회로(160)는 제2 타겟 프로그램 상태(P2)로 프로그램 될 메모리 셀들의 개수에 대응하는 기준 전류에 기초한 기준 전압과, 제2 타겟 프로그램 상태(P2)로 프로그램 될 메모리 셀들 중 검증 전압(VR2)보다 큰 문턱 전압을 갖는 메모리 셀들의 개수에 대응하는 센싱 전류에 기초한 센싱 전압(VPB)을 비교하여 검증 패스 또는 페일을 결정한다. 즉, 전류 센싱 회로(160)는 제2 타겟 프로그램 상태(P2)로 프로그램 될 메모리 셀들 중 비트 라인 센스 래치(BSLAT)에 저장된 값이 "1"인 메모리 셀들의 개수에 따라 결정되는 센싱 전압(VPB)을 기준 전압과 비교하여, 제2 타겟 프로그램 상태(P2)에 대한 검증 패스 또는 페일을 결정한다.
도 7의 예에서, 제1 전류 센싱 회로(161)는 메모리 블록(BLK_ia)의 선택된 물리 페이지에 포함된 메모리 셀들 중 제2 타겟 프로그램 상태(P2)로 프로그램 될 메모리 셀들의 개수에 대응하는 기준 전압과, 제2 타겟 프로그램 상태(P2)로 프로그램 될 메모리 셀들 중 제2 검증 전압(VR2)보다 큰 문턱 전압을 갖는 메모리 셀들의 개수에 대응하는 제1 센싱 전압(VPB1)을 비교하여 검증 패스 또는 페일을 결정한다. 제2 전류 센싱 회로(162)는 메모리 블록(BLK_ib)의 선택된 물리 페이지에 포함된 메모리 셀들 중 제2 타겟 프로그램 상태(P2)로 프로그램 될 메모리 셀들의 개수에 대응하는 기준 전압과, 제2 타겟 프로그램 상태(P2)로 프로그램 될 메모리 셀들 중 제2 검증 전압(VR2)보다 큰 문턱 전압을 갖는 메모리 셀들의 개수에 대응하는 제2 센싱 전압(VPB2)을 비교하여 검증 패스 또는 페일을 결정한다.
상술한 바와 같이, 전류 센싱 회로는 특정 타겟 프로그램 상태(예: P2)에 대한 검증 패스/페일의 판단을 수행할 수 있다. 이하 본 명세서 전반에 걸쳐, 복수의 타겟 프로그램 상태들 중, 특정 타겟 프로그램 상태에 대해 검증 패스/페일 여부를 판단하는 동작을 "개별 상태 CSC 동작"으로 지칭하기로 한다. 개별 상태 CSC 동작에서는, 특정 타겟 프로그램 상태로 프로그램 될 메모리 셀들에 대해 프로그램이 완료되었는지 여부를 판단한다.
이와 대비하여, 전체 타겟 프로그램 상태들(P1~P7)에 대해 검증 패스/페일 여부를 판단하는 동작을 "전체 상태 CSC 동작"으로 지칭하기로 한다. 전체 상태 CSC 동작에서는, 선택된 물리 페이지에 포함된 메모리 셀들 전체 개수에 대응하는 기준 전압과, 선택된 물리 페이지에 포함된 메모리 셀들 중 프로그램 완료된 메모리 셀(소거 상태에 대응하는 메모리 셀 포함)의 개수에 대응하는 센싱 전압을 비교하여 전체 프로그램 동작이 완료되었는지 여부를 판단한다. 즉, 전체 상태 CSC 동작에서, 전류 센싱 회로(160)는 선택된 물리 페이지에 포함된 전체 메모리 셀들 중 비트 라인 센스 래치(BSLAT)에 저장된 값이 "1"인 메모리 셀들의 개수에 따라 결정되는 센싱 전압(VPB)을 기준 전압과 비교하여, 제2 타겟 프로그램 상태(P2)에 대한 검증 패스 또는 페일을 결정한다.
도 8에는 트리플-레벨 셀의 타겟 프로그램 상태들이 도시되어 있으나, 이는 예시적인 것으로서, 본 발명의 실시 예에 따른 반도체 메모리 장치에 포함되는 복수의 메모리 셀들은 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 본 발명의 실시 예에 따른 반도체 메모리 장치에 포함되는 복수의 메모리 셀들은 쿼드-레벨 셀(quad-level cell)일 수 있다.
도 9a 및 도 9b는 개별 상태 CSC 동작에 기초한 프로그램 동작을 설명하기 위한 도면이다.
도 9a 및 도 9b를 참조하면, 제1 플레인과 제2 플레인에 동시에 프로그램 동작이 수행되는 실시 예가 도시되어 있다. 도 9a 및 도 9b에 도시된 프로그램 동작은 전체 19개의 프로그램 루프를 포함한다. 보다 상세히, 도 9a에는 제1 플레인과 제2 플레인에 대해 수행되는 제1 내지 제10 프로그램 루프가 도시되어 있으며, 도 9b에는 제1 플레인과 제2 플레인에 대해 수행되는 제11 내지 제19 프로그램 루프가 도시되어 있다. 도 9a에서, 제1 및 제2 플레인에 대한 프로그램 동작은 A1 및 A2까지 진행되며, 도 9b에서, 제1 및 제2 플레인에 대한 프로그램 동작은 A1 및 A2부터 시작된다.
제1 프로그램 루프에서 선택된 워드 라인에 제1 프로그램 펄스(VP1)가 인가된다. 이후 검증 동작을 위해 선택된 워드 라인에 제1 검증 전압(VR1)이 인가된다. 제1 프로그램 루프에서 제1 검증 전압(VR1)만이 인가되는 이유는, 첫번째 프로그램 루프의 수행 결과 제2 타겟 프로그램 상태(P2) 또는 그보다 높은 타겟 프로그램 상태로 프로그램 되는 메모리 셀이 존재할 가능성이 매우 낮기 때문이다. 제1 검증 전압(VR1)을 인가한 후, 제1 타겟 프로그램 상태(P1)로 프로그램 될 메모리 셀들 중 제1 검증 전압(VR1)보다 높은 문턱 전압을 갖는 메모리 셀과 연결된 페이지 버퍼의 비트 라인 센스 래치(1314)의 값은 "1"로 변경될 것이다. 한편, 제1 타겟 프로그램 상태(P1)로 프로그램 될 메모리 셀들 중 제1 검증 전압(VR1)보다 낮은 문턱 전압을 갖는 메모리 셀과 연결된 페이지 버퍼의 비트 라인 센스 래치(1314)의 값은 "0"을 유지할 것이다.
제1 검증 전압(VR1)을 인가한 후, 제1 타겟 프로그램 상태(P1)에 대한 개별 상태 CSC 동작을 수행한다. 제1 타겟 프로그램 상태(P1)로 프로그램 될 메모리 셀들 중 일부의 메모리 셀들 만이 프로그램 완료되었을 것이므로, 제1 프로그램 루프에서의 개별 상태 CSC 동작은 제1 및 제2 플레인 모두 페일된다(CSC1-Fail).
이후 제2 프로그램 루프가 수행된다. 제2 프로그램 펄스(VP2)가 선택된 워드 라인에 인가되고, 이후 제1 및 제2 검증 전압(VR1, VR2)이 선택된 워드 라인에 인가된다. 제1 검증 전압(VR1) 및 제2 검증 전압(VR2)이 인가됨에 따라, 제1 및 제2 타겟 프로그램 상태(P1, P2)로 프로그램 될 메모리 셀들 중 프로그램 완료된 메모리 셀과 연결된 페이지 버퍼의 비트 라인 센스 래치(1314)의 값은 "1"로 변경될 것이다. 한편, 제1 및 제2 타겟 프로그램 상태(P1, P2)로 프로그램 될 메모리 셀들 중 프로그램이 완료되지 않은 메모리 셀과 연결된 페이지 버퍼의 비트 라인 센스 래치(1314)의 값은 "0"을 유지할 것이다.
각 프로그램 루프에서 인가되는 검증 전압은 적절히 선택될 수 있다. 예를 들어, 도 9a 및 도 9b의 실시 예에서 제2 검증 전압(VR2)은 제2 프로그램 루프에서부터 인가되었으나 실시 예에 따라 제1 프로그램 루프에서부터 제2 검증 전압(VR2)이 인가될 수도 있고, 제3 프로그램 루프에서부터 제2 검증 전압(VR2)이 인가될 수도 있다.
제2 프로그램 루프에서 제1 타겟 프로그램 상태(P1)에 대한 개별 상태 CSC 동작이 다시 수행된다. 도 9a 및 도 9b의 예시에서 제2 프로그램 루프에서도 제1 타겟 프로그램 상태(P1)에 대한 프로그램 동작이 완료되지 않았다. 따라서 제2 프로그램 루프에서의 개별 상태 CSC 동작은 제1 및 제2 플레인 모두 페일된다(CSC1-Fail).
이후 제3 프로그램 루프가 수행된다. 제3 프로그램 펄스(VP3)가 선택된 워드 라인에 인가되고, 이후 제1 내지 제3 검증 전압(VR1~VR3)이 선택된 워드 라인에 인가된다. 제1 내지 제3 검증 전압(VR1~VR3)이 인가됨에 따라, 제1 내지 제3 타겟 프로그램 상태(P1~P3)로 프로그램 될 메모리 셀들 중 프로그램 완료된 메모리 셀과 연결된 페이지 버퍼의 비트 라인 센스 래치(1314)의 값은 "1"로 변경될 것이다. 한편, 제1 내지 제3 타겟 프로그램 상태(P1~P3)로 프로그램 될 메모리 셀들 중 프로그램이 완료되지 않은 메모리 셀과 연결된 페이지 버퍼의 비트 라인 센스 래치(1314)의 값은 "0"을 유지할 것이다.
제3 프로그램 루프에서 제1 타겟 프로그램 상태(P1)에 대한 개별 상태 CSC 동작이 다시 수행된다. 도 9a 및 도 9b의 예시에서 제3 프로그램 루프에서 제1 및 제2 플레인의 제1 타겟 프로그램 상태(P1)에 대한 프로그램 동작이 완료된다. 따라서 제3 프로그램 루프에서의 개별 상태 CSC 동작은 제1 및 제2 플레인 모두 패스된다(CSC1-Pass).
이후 제4 프로그램 루프가 수행된다. 제4 프로그램 펄스(VP4)가 선택된 워드 라인에 인가되고, 이후 제2 내지 제4 검증 전압(VR2~VR4)이 선택된 워드 라인에 인가된다. 제1 타겟 프로그램 상태(P1)에 대한 개별 상태 CSC 동작이 패스되었으므로, 제1 검증 전압(VR1)은 인가되지 않는다. 제2 내지 제4 검증 전압(VR2~VR4)이 인가됨에 따라, 제2 내지 제4 타겟 프로그램 상태(P2~P4)로 프로그램 될 메모리 셀들 중 프로그램 완료된 메모리 셀과 연결된 페이지 버퍼의 비트 라인 센스 래치(1314)의 값은 "1"로 변경될 것이다. 한편, 제2 내지 제4 타겟 프로그램 상태(P2~P4)로 프로그램 될 메모리 셀들 중 프로그램이 완료되지 않은 메모리 셀과 연결된 페이지 버퍼의 비트 라인 센스 래치(1314)의 값은 "0"을 유지할 것이다.
제3 프로그램 루프에서 제1 타겟 프로그램 상태(P1)에 대한 개별 상태 CSC 동작이 패스되었으므로, 제4 프로그램 루프에서 제2 타겟 프로그램 상태(P2)에 대한 개별 상태 CSC 동작을 수행한다. 도 9a 및 도 9b의 예시에서 제4 프로그램 루프에서는 제2 타겟 프로그램 상태(P2)에 대한 프로그램 동작이 완료되지 않았다. 따라서 제4 프로그램 루프에서의 개별 상태 CSC 동작은 제1 및 제2 플레인 모두 페일된다(CSC2-Fail).
이후 제5 프로그램 루프에서 제2 타겟 프로그램 상태에 대한 개별 상태 CSC 동작이 패스된다(CSC2-Pass). 이와 같은 프로그램 루프가 반복하여 수행된다. 제6 내지 제14 프로그램 루프에 대해서는 설명을 생략하기로 한다.
제15 프로그램 루프에서, 제1 플레인에 대해서는 제6 타겟 프로그램 상태(P6)에 대한 개별 상태 CSC 동작이 페일된다(CSC6-Fail). 반면, 제2 플레인에 대해서는 제6 타겟 프로그램 상태(P6)에 대한 개별 상태 CSC 동작이 패스된다(CSC6-Pass). 이러한 패스/페일 불균형은, 제1 플레인이 상대적으로 슬로우 셀을 많이 포함할 때 발생할 수 있다. 제1 플레인의 메모리 셀들 중 제6 타겟 프로그램 상태에 대응하는 일부 메모리 셀들이 슬로우 셀인 경우, 제6 타겟 프로그램 상태(P6)에 대한 개별 상태 CSC 동작이 반복 진행될 수 있다. 도 9a 및 도 9b의 예시에서, 제1 플레인의 경우 제18 프로그램 루프까지 제6 타겟 프로그램 상태(P6)에 대한 개별 상태 CSC 동작이 반복 진행된다. 따라서, 제2 플레인의 경우 제15 프로그램 루프에서 제6 타겟 프로그램 상태(P6)에 대한 개별 상태 CSC 동작이 패스되나, 제7 타겟 프로그램 상태(P7)에 대한 개별 상태 CSC 동작이 진행되지 못한다. 따라서, 제1 플레인에 대해 제6 타겟 프로그램 상태(P6)에 대한 개별 상태 CSC 동작이 패스된 이후 제19 프로그램 루프에서 제7 타겟 프로그램 상태(P7)에 대한 개별 상태 CSC 동작이 진행된다.
제2 플레인에 포함된 메모리 셀들의 경우 제17 또는 제18 프로그램 루프에서 프로그램 동작이 완료될 수도 있으나, 제7 타겟 프로그램 상태에 대한 개별 상태 CSC 동작이 수행되지 않으므로 프로그램 동작 여부를 확인하지 못한다. 따라서, 제1 플레인이 슬로우 셀을 포함하여 특정 타겟 프로그램 상태(예: P6)에 대한 개별 상태 CSC 동작이 반복 수행되는 경우, 제2 플레인의 프로그램 완료에도 불구하고 이를 확인할 수가 없어 불필요한 프로그램 펄스가 워드 라인으로 인가된다.
본 발명의 실시 예에 따른 반도체 메모리 장치(100) 및 그 동작 방법에 의하면, 특정 조건이 만족되는 경우 개별적인 타겟 프로그램 상태에 대한 검증 동작이 아닌 전체 타겟 프로그램 상태에 대한 검증 동작을 수행하도록 한다. 예를 들어, 프로그램 루프가 특정 임계 횟수만큼 진행되었거나, 또는 특정 타겟 프로그램 상태에 대한 검증이 완료된 경우, 개별 상태 CSC 동작을 대체하여 전체 상태 CSC 동작을 수행한다. 이에 따라 복수의 플레인 중 어느 하나의 플레인에 슬로우 셀이 존재하여 프로그램이 정상적으로 진행되지 않는 경우에도, 다른 하나의 정상 플레인에 대한 검증 패스 여부를 확인할 수 있다. 정상 플레인에 대해 검증 패스가 확인되면 해당 플레인의 워드 라인을 플로팅하여 추가적인 프로그램 펄스가 인가되지 않도록 한다. 이에 따라 불필요한 프로그램 펄스가 인가되면서 발생할 수 있는 디스터브를 방지할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 제어 로직(140a)을 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 일 실시 예에 따른 제어 로직(140a)은 프로그램 펄스 카운터(141) 및 센싱 모드 제어부(143)를 포함한다. 프로그램 펄스 카운터(141)는 프로그램 동작 동안 선택된 워드 라인에 인가되는 프로그램 펄스의 개수를 카운트하여 프로그램 펄스 카운트 값(N_PGM)을 업데이트한다. 즉, 프로그램 펄스 카운트 값(N_PGM)은 프로그램 루프가 진행될 때마다 업데이트된다. 이를 통해 현재 수행된 프로그램 루프의 횟수를 판단할 수 있다. 프로그램 펄스 카운터(141)는 프로그램 펄스 카운트 값(N_PGM)를 센싱 모드 제어부(143)에 전달한다. 센싱 모드 제어부(143)는 수신한 프로그램 펄스 카운트 값(N_PGM)에 기초하여 전류 센싱 모드 신호(CSC_MD)를 생성한다. 보다 구체적으로, 센싱 모드 제어부는 수신한 프로그램 펄스 카운트 값(N_PGM)을 미리 결정된 임계 카운트 값과 비교하여 전류 센싱 모드 제어 신호(CSC_MD)를 생성할 수 있다. 이를 위해, 센싱 모드 제어부(143)는 임계 카운트 값을 저장하는 레지스터와 같은 저장부를 포함할 수 있다.
프로그램 펄스 카운트 값(N_PGM)이 임계 카운트 값보다 작은 경우, 센싱 모드 제어부(143)는 개별 상태 CSC 동작을 수행하도록 하는 전류 센싱 모드 신호(CSC_MD)를 생성하여 전류 센싱 회로에 전달할 수 있다. 프로그램 펄스 카운트 값(N_PGM)이 임계 카운트 값보다 크거나 같은 경우, 센싱 모드 제어부(143)는 전체 상태 CSC 동작을 수행하도록 하는 전류 센싱 모드 신호(CSC_MD)를 생성하여 전류 센싱 회로에 전달할 수 있다.
생성된 전류 센싱 모드 신호(CSC_MD)는 전류 센싱 회로로 전달된다. 보다 구체적으로, 전류 센싱 모드 신호(CSC_MD)는 도 7에 도시된 전류 센싱 회로들(161, 162)로 전달될 수 있다. 전류 센싱 회로들(161, 162)은 전류 센싱 모드 신호(CSC_MD)에 기초하여, 개별 상태 CSC 동작 또는 전체 상태 CSC 동작을 수행한다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 11을 참조하면, 반도체 메모리 장치의 동작 방법은 선택된 워드 라인에 프로그램 펄스를 인가하고 프로그램 펄스 카운트 값(N_PGM)을 업데이트하는 단계(S110), 프로그램 펄스 카운트 값(N_PGM)에 기초하여 전류 센싱 모드를 결정하는 단계(S130), 결정된 전류 센싱 모드에 기초하여 프로그램 검증 동작을 수행하는 단계(S150), 프로그램 검증 완료 여부를 판단하는 단계(S170)를 포함한다. 한편, 반도체 메모리 장치의 동작 방법은, 프로그램 검증이 완료되지 않은 경우 프로그램 펄스 값을 증가하는 단계(S190)를 더 포함할 수 있다.
단계(S110)에서는 프로그램 동작의 수행을 위해 선택된 워드 라인에 프로그램 펄스를 인가하여 프로그램 허용 전압이 인가되는 비트 라인과 연결된 메모리 셀들의 문턱 전압을 상승시킨다. 프로그램 펄스를 인가하고 이에 따라 프로그램 펄스 카운트 값을 업데이트한다. 이는 도 10의 프로그램 펄스 카운터(141)에 의해 수행될 수 있다.
단계(S130)에서는 업데이트 된 프로그램 펄스 카운트 값에 기초하여, 개별 상태 CSC 동작을 수행할 것인지, 또는 전체 상태 CSC 동작을 수행할 것인지를 결정할 것이다. 단계(S150)에서는 전류 센싱 회로가 결정된 전류 센싱 모드에 기초하여 프로그램 검증 동작을 수행한다. 즉, 단계(S130)의 결정 결과에 따라 전류 센싱 회로는 개별 상태 CSC 동작 또는 전체 상태 CSC 동작 중 적어도 하나를 수행할 것이다.
단계(S170)에서는 전체 프로그램 동작이 완료되었는지 여부를 판단한다(S170). 즉, 단계(S170)에서는 제1 내지 제7 타겟 프로그램 상태들(P1~P7)에 대한 프로그램 동작이 모두 완료되었는지 여부를 판단한다. 단계(S170)의 판단 결과 프로그램 검증이 완료된 경우, 프로그램 동작이 종료된다.
도 11에 도시된 단계들(S110, S130, S150, S170)은 하나의 프로그램 루프를 구성할 수 있다. 단계(S170)의 판단 결과 프로그램 검증이 완료되지 않은 경우, 프로그램 펄스 값을 증가(S190)시킨 후에 후속 프로그램 루프를 수행하게 된다.
도 12는 도 11에 도시된 반도체 메모리 장치의 동작 방법을 더욱 상세히 나타내는 순서도이다. 도 12의 단계(S110, S170, S190)은 도 11과 동일하다. 따라서 반복된 설명은 생략하기로 한다.
단계(S131)에서, 프로그램 루프가 새로 시작됨에 따라 업데이트된 프로그램 펄스 카운트 값을 임계 카운트 값과 비교한다(S131). 임계 카운트 값은 실험 또는 시뮬레이션에 따라 적절히 결정된 값일 수 있다. 단계(S133)에서, 프로그램 펄스 카운트 값이 임계 카운트 값보다 크거나 같은지 여부를 판단한다.
프로그램 펄스 카운트 값이 임계 카운트 값보다 작은 경우, 개별 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한다(S151). 즉, 단계(S151)에서는 개별 상태 CSC 동작이 수행된다.
프로그램 펄스 카운트 값이 임계 카운트 값보다 크거나 같은 경우, 전체 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한다(S153). 즉, 단계(S153)에서는 전체 상태 CSC 동작이 수행된다.
개별 타겟 프로그램 상태에 대한 전류 센싱 동작 또는 전체 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한 이후에 프로그램 검증의 완료 여부를 판단하게 된다(S170).
도 13a 및 도 13b는 도 12에 도시된 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다. 도 13a에서, 제1 및 제2 플레인에 대한 프로그램 동작은 B1 및 B2까지 진행되며, 도 13b에서, 제1 및 제2 플레인에 대한 프로그램 동작은 B1 및 B2부터 시작된다.
도 13a 및 도 13b의 예시에서, 도 12의 단계(S131)에서 고려된 임계 카운트 값이 "15"인 케이스가 도시되어 있다. 따라서, 프로그램 펄스 카운트 값이 1 내지 14인 경우에 제어 로직(140a)은 개별 상태 CSC 동작을 수행하도록 전류 센싱 회로들(161, 162)를 제어한다. 이에 따라 제1 내지 제14 프로그램 루프까지의 동작은 도 9a 및 도 9b와 동일하므로 반복된 설명은 생략하기로 한다.
제15 프로그램 루프에서, 제1 및 제2 플레인의 선택된 워드 라인에 프로그램 펄스(VP15)가 인가되고 검증 전압들(VR6, VR7)이 인가된다. 이후 업데이트 된 프로그램 펄스 카운트 값이 15이고 임계 카운트 값 또한 15이므로, 도 12에서 단계(S153)로 진행하여 전체 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한다. 제15 프로그램 루프에서 제1 및 제2 플레인에 대한 전체 프로그램 동작이 완료되지 않아 전체 상태 CSC 동작이 페일될 것이다(All CSC-Fail).
이후 제16 프로그램 루프에서, 제1 및 제2 플레인의 선택된 워드 라인에 프로그램 펄스(VP16)가 인가되고 검증 전압들(VR6, VR7)이 인가된다. 이후 업데이트 된 프로그램 펄스 카운트 값이 16이고 임계 카운트 값은 15이므로, 도 12에서 단계(S153)로 진행하여 전체 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한다. 제16 프로그램 루프에서 제1 및 제2 플레인에 대한 전체 프로그램 동작이 완료되지 않아 전체 상태 CSC 동작이 페일될 것이다(All CSC-Fail).
이후 제17 프로그램 루프에서, 제1 및 제2 플레인의 선택된 워드 라인에 프로그램 펄스(VP17)가 인가되고 검증 전압들(VR6, VR7)이 인가된다. 이후 업데이트 된 프로그램 펄스 카운트 값이 17이고 임계 카운트 값은 15이므로, 전체 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한다. 제17 프로그램 루프에서 제1 플레인에 대한 전체 프로그램 동작이 완료되지 않아 전체 상태 CSC 동작이 페일될 것이다(All CSC-Fail). 제1 플레인의 경우 슬로우 셀을 상대적으로 많이 포함하여 후속의 제18 및 제19 프로그램 루프에서도 전체 상태 CSC 동작이 페일된다.
한편, 제17 프로그램 루프에서 제2 플레인에 대한 전체 프로그램 동작이 완료되어 전체 상태 CSC 동작이 패스될 것이다(All CSC-Pass). 제2 플레인에 대해 전체 프로그램 동작이 완료되면, 제2 플레인에 대해서 로컬 워드 라인이 플로팅된다. 따라서 후속 프로그램 루프가 수행되더라도, 제2 플레인의 선택된 로컬 워드 라인에는 프로그램 펄스가 인가되지 않는다.
도 13a 및 도 13b를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하여, 특정 횟수의 프로그램 루프가 진행된 이후에는 전체 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행하여 검증 과정을 진행한다. 이에 따라 특정 플레인에 슬로우 셀이 상대적으로 많이 분포하여 해당 플레인에 대한 프로그램 루프가 반복 진행되더라도 프로그램 동작이 완료된 플레인의 경우 프로그램 완료 여부를 판단할 수 있다. 따라서 프로그램 완료된 플레인의 로컬 워드 라인을 플로팅하여 불필요한 프로그램 펄스가 로컬 워드 라인에 인가되어 디스터브 현상이 발생하는 것을 방지할 수 있다.
도 14는 도 12에 도시된 반도체 메모리 장치의 동작 방법을 더욱 상세히 나타내는 순서도이다. 먼저, 단계(S210)에서 선택된 워드 라인에 프로그램 펄스를 인가하고 프로그램 펄스 카운트 값을 업데이트한다. 이후 단계(S220)에서 프로그램 펄스 카운트 값을 임계 카운트 값과 비교한다. 프로그램 펄스 카운트 값이 임계 카운트 값보다 작은 경우, 제i 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한다(S231). 즉, 단계(S231)에서는 제i 타겟 프로그램 상태에 대한 개별 상태 CSC 동작이 수행된다. 프로그램 동작의 초기에, 즉 제1 프로그램 루프에서 i값은 1일 것이다.
이후 단계(S233)에서 제i 타겟 프로그램 상태의 프로그램 검증 패스 여부를 판단한다. 단계(S233)의 판단 결과 검증 페일된 경우, 프로그램 펄스 값을 증가한다(S239). 이후 다시 단계(S210)로 진행하여 후속 프로그램 루프가 수행된다. 이 경우 개별 상태 CSC 동작의 대상이 되는 타겟 프로그램 상태의 인덱스 값, 즉 i값은 변경되지 않는다.
단계(S233)의 판단 결과 검증 패스된 경우, 제i 가 최종 타겟 프로그램 상태인지 여부를 판단한다(S235). 제i 타겟 프로그램 상태가 최종 타겟 프로그램 상태인 경우, 전체 프로그램 검증이 패스된 경우이므로 프로그램 동작을 종료한다. 제i 타겟 프로그램 상태가 최종 타겟 프로그램 상태가 아닌 경우, 단계(S237)로 진행하여 i값을 증가시킨다. 따라서 이후 프로그램 루프에서는 다음 타겟 프로그램 상태에 대한 개별 상태 CSC 동작이 수행될 것이다. 단계(S237)를 수행한 후에 단계(S239)로 진행하여 프로그램 펄스 값을 증가시킨 후 후속 프로그램 루프를 반복 수행한다.
단계(S220)의 판단 결과 프로그램 펄스 카운트 값이 임계 카운트 값보다 크거나 같은 경우, 전체 타겟 프로그램 상태에 대한 전류 센싱 동작, 즉 전체 상태 CSC 동작을 수행한다(S251). 이후 프로그램 완료된 플레인이 존재하는지 여부를 판단한다(S253). 프로그램 완료된 플레인이 존재하지 않는 경우, 프로그램 펄스 값을 증가시키고(S259) 후속 프로그램 루프를 수행한다.
단계(S253)의 판단 결과 프로그램 완료된 플레인이 존재하는 경우, 프로그램 완료된 플레인의 로컬 워드 라인을 플로팅한다(S255). 도 13b의 제17 프로그램 루프에서 제2 플레인에 대해 프로그램이 완료되었으므로, 제2 플레인의 로컬 워드 라인이 플로팅된다.
이후 단계(S257)에서 모든 플레인의 프로그램 완료 여부를 판단한다(S257). 모든 플레인의 프로그램이 완료된 경우 프로그램 동작이 종료된다. 프로그램이 완료되지 않은 플레인이 존재하는 경우, 프로그램 펄스 값을 증가시키고(S259) 후속 프로그램 루프가 수행된다. 도 13a 도 13b 및 도 14를 함께 참조하면, 도 14에 도시된 순서도에 의해 도 13a 및 도 13b를 통해 설명한 프로그램 동작이 수행됨을 알 수 있을 것이다.
한편, 도 13a 및 도 13b를 참조하면, 제9 프로그램 루프에서 제4 타겟 프로그램 상태(P4)에 대한 개별 상태 CSC 동작이 패스 되었다. 예를 들어, 제5 내지 제7 타겟 프로그램 상태들(P5~P7)에 대응하는 비트 코드들의 LSB 데이터가 모두 동일한 경우, 즉 제5 내지 제7 타겟 프로그램 상태들(P5~P7)에 대응하는 비트 코드들의 CSB 및 MSB 데이터만이 상이한 경우, 후속 프로그램 동작, 즉 제5 내지 제7 타겟 프로그램 상태에 대응하는 메모리 셀들의 프로그램 동작에 있어서, 도 6에서 LSB를 저장하는 데이터 래치(1313)의 데이터는 불필요하다. 따라서 이 경우 다음 물리 페이지에 대응하는 LSB 데이터가 데이터 래치(1313)에 미리 저장될 수 있다. 위의 예시에서, 제4 타겟 프로그램 상태(P4)에 대응하는 개별 상태 CSC 동작이 패스되면, 다음 페이지의 LSB 데이터가 페이지 버퍼의 데이터 래치(1313)에 입력될 수 있다.
마찬가지로, 제6 및 제7 타겟 프로그램 상태들(P6, P7)에 대응하는 비트 코드들의 LSB 데이터 및 CSB 데이터가 모두 동일한 경우, 즉 제6 및 제7 타겟 프로그램 상태들(P6, P7)에 대응하는 비트 코드들의 MSB 데이터만이 상이한 경우, 제5 타겟 프로그램 상태(P5)에 대응하는 개별 상태 CSC 동작이 완료되면, 후속 프로그램 동작에서 데이터 래치(1312)에 저장된 CSB 데이터가 불필요하다. 도 13a 및 도 13b에 도시된 예시에서, 제11 프로그램 루프의 수행 이후에 다음 물리 페이지에 대한 CSB 데이터가 입력될 수 있다.
상술한 예시에서, 제6 타겟 프로그램 상태(P6)에 대응하는 개별 상태 CSC 동작이 완료되면, 후속 프로그램 동작에서 데이터 래치(1311)에 저장된 MSB 데이터가 불필요할 것이다. 그러나 도 13a 및 도 13b에 도시된 바와 같이, 제6 타겟 프로그램 상태(P6)에 대한 개별 상태 CSC 동작의 패스 이전에 전체 상태 CSC 동작으로 전환되는 경우 제6 타겟 프로그램 상태(P6)의 프로그램 완료 여부를 알 수 없다. 따라서 이 경우 다음 물리 페이지에 대한 MSB 데이터를 미리 입력할 수 없게 된다.
따라서, 본 발명의 예시적인 실시 예에 의하면, 프로그램 루프의 진행 횟수가 특정 임계 카운트 값에 도달하게 되면 전체 타겟 프로그램 상태에 대한 전류 센싱 동작과 개별 타겟 프로그램 상태에 대한 전류 센싱 동작을 병행하여 수행한다. 이에 따라 특정 플레인에 슬로우 셀이 존재하는 경우 다른 플레인이 프로그램 완료되었는지 여부를 판단할 수 있을 뿐만 아니라, 개별 상태 CSC 동작의 패스 여부를 확인하여 후속 페이지의 LSB 데이터, CSB 데이터 및 MSB 데이터를 페이지 버퍼(131) 내 데이터 래치들(1311, 1312, 1313)에 미리 입력할 수 있다. 이러한 실시 예에 대해서는 도 15 및 16을 참조하여 후술하기로 한다.
도 15는 예시적인 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 15의 단계들(S310, S331, S333, S351, S353, S370, S390)은 도 12의 단계들(S110, S131, S133, S151, S153, S170, S190)과 실질적으로 동일하다. 다만, 도 13a 및 도 13b에서 단계(S133)의 판단 결과 프로그램 펄스 카운트 값이 임계 카운트 값보다 크거나 같은 경우에는 전체 타겟 프로그램 상태에 대한 전류 센싱 동작만을 수행하는 반면, 도 15에서 단계(S333)의 판단 결과 프로그램 펄스 카운트 값이 임계 카운트 값보다 크거나 같은 경우에는 전체 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한 뒤에 개별 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한다는 점이 다르다.
도 15에 도시된 실시 예에 의하면, 프로그램 펄스 카운트 값이 임계 카운트 값보다 작은 경우 개별 상태 CSC 동작(S351)만을 수행하되, 프로그램 펄스 카운트 값이 임계 카운트 값보다 크거나 같은 경우 전체 상태 CSC 동작(S353) 및 개별 상태 CSC 동작(S351)을 모두 수행한다.
도 16a 및 도 16b는 도 15에 도시된 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다. 도 16a에서, 제1 및 제2 플레인에 대한 프로그램 동작은 C1 및 C2까지 진행되며, 도 16b에서, 제1 및 제2 플레인에 대한 프로그램 동작은 C1 및 C2부터 시작된다.
도 16a 및 도 16b의 예시에서, 도 15의 단계(S331)에서 고려된 임계 카운트 값이 "15"인 케이스가 도시되어 있다.
따라서, 프로그램 펄스 카운트 값이 1 내지 14인 경우에 제어 로직(140a)은 개별 상태 CSC 동작을 수행하도록 전류 센싱 회로들(161, 162)를 제어한다. 이에 따라 제1 내지 제14 프로그램 루프까지의 동작은 도 9a, 도 9b 및 도 13a, 도 13b와 동일하므로 반복된 설명은 생략하기로 한다.
제15 프로그램 루프에서, 제1 및 제2 플레인의 선택된 워드 라인에 프로그램 펄스(VP15)가 인가되고 검증 전압들(VR6, VR7)이 인가된다. 이후 업데이트 된 프로그램 펄스 카운트 값이 15이고 임계 카운트 값 또한 15이므로, 도 12에서 단계(S353)로 진행하여 전체 타겟 프로그램 상태에 대한 전류 센싱 동작 및 개별 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한다. 제15 프로그램 루프에서 제1 및 제2 플레인에 대한 전체 프로그램 동작이 완료되지 않아 전체 상태 CSC 동작이 페일될 것이다(All CSC-Fail).
한편, 제17 프로그램 루프에서, 제2 플레인에 대한 프로그램 검증이 완료되어 로컬 워드 라인이 플로팅된다.
한편, 제18 프로그램 루프에서, 제6 타겟 프로그램 상태(P6)에 대한 개별 상태 CSC 동작이 패스된다. 이에 따라 제18 프로그램 루프 수행 후 다음 페이지의 MSB 데이터가 입력될 수 있다.
도 13a, 도 13b, 도 16a 및 도 16b을 함께 참조하면, 도 13a 및 도 13b의 경우 제15 프로그램 루프부터는 전체 상태 CSC 동작만을 수행하여 다음 페이지의 MSB 데이터를 입력할 수 없는 반면, 도 16a 및 도 16b의 경우 전체 상태 CSC 동작과 개별 상태 CSC 동작을 함께 수행하여, 제6 타겟 프로그램 상태(P6)에 대한 개별 상태 CSC 패스 후에 다음 페이지의 MSB 데이터가 입력 가능함을 알 수 있다.
도 17은 본 발명의 다른 실시 예에 따른 제어 로직(140b)을 나타내는 블록도이다.
도 17을 참조하면, 본 발명의 일 실시 예에 따른 제어 로직(140b)은 프로그램 진행 상태 저장부(142) 및 센싱 모드 제어부(144)를 포함한다. 프로그램 진행 상태 저장부(142)는 완료된 프로그램 상태에 기초하여, 현재 검증 진행중인 타겟 프로그램 상태의 인덱스 값(PSI)을 생성한다. 예를 들어, 제1 내지 제7 타겟 프로그램 상태들(P1~P7) 중 제1 내지 제3 타겟 프로그램 상태들(P1~P3)이 검증 패스된 경우, 현재 검증 진행중인 타겟 프로그램 상태(P4)에 대한 인덱스 값(PSI)은 4일 것이다. 센싱 모드 제어부(144)는 수신한 인덱스 값(PSI)에 기초하여 전류 센싱 모드 신호(CSC_MD)를 생성한다. 보다 구체적으로, 센싱 모드 제어부는 수신한 인덱스 값(PSI)을 미리 결정된 임계 인덱스 값과 비교하여 전류 센싱 모드 제어 신호(CSC_MD)를 생성할 수 있다. 이를 위해, 센싱 모드 제어부(144)는 임계 인덱스 값 값을 저장하는 레지스터와 같은 저장부를 포함할 수 있다.
인덱스 값(PSI)이 임계 인덱스 값보다 작은 경우, 센싱 모드 제어부(142)는 개별 상태 CSC 동작을 수행하도록 하는 전류 센싱 모드 신호(CSC_MD)를 생성하여 전류 센싱 회로에 전달할 수 있다. 인덱스 값(PSI)이 임계 인덱스 값보다 크거나 같은 경우, 센싱 모드 제어부(142)는 전체 상태 CSC 동작을 수행하도록 하는 전류 센싱 모드 신호(CSC_MD)를 생성하여 전류 센싱 회로에 전달할 수 있다.
도 18은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 18을 참조하면, 반도체 메모리 장치의 동작 방법은 선택된 워드 라인에 프로그램 펄스를 인가하는 단계(S410), 프로그램 진행 상태에 기초하여 전류 센싱 모드를 결정하는 단계(S430), 결정된 전류 센싱 모드에 기초하여 프로그램 검증 동작을 수행하는 단계(S450), 프로그램 검증 완료 여부를 판단하는 단계(S470)를 포함한다. 한편, 반도체 메모리 장치의 동작 방법은, 프로그램 검증이 완료되지 않은 경우 프로그램 펄스 값을 증가하는 단계(S490)를 더 포함할 수 있다.
단계(S410)에서는 프로그램 동작의 수행을 위해 선택된 워드 라인에 프로그램 펄스를 인가하여 프로그램 허용 전압이 인가되는 비트 라인과 연결된 메모리 셀들의 문턱 전압을 상승시킨다.
단계(S430)에서는 현재 프로그램 진행 상태에 기초하여, 개별 상태 CSC 동작을 수행할 것인지, 또는 전체 상태 CSC 동작을 수행할 것인지를 결정할 것이다. 단계(S450)에서는 전류 센싱 회로가 결정된 전류 센싱 모드에 기초하여 프로그램 검증 동작을 수행한다. 즉, 단계(S430)의 결정 결과에 따라 전류 센싱 회로는 개별 상태 CSC 동작 또는 전체 상태 CSC 동작 중 적어도 하나를 수행할 것이다.
단계(S470)에서는 전체 프로그램 동작이 완료되었는지 여부를 판단한다(S170). 즉, 단계(S470)에서는 제1 내지 제7 타겟 프로그램 상태들(P1~P7)에 대한 프로그램 동작이 모두 완료되었는지 여부를 판단한다. 단계(S470)의 판단 결과 프로그램 검증이 완료된 경우, 프로그램 동작이 종료된다.
도 19는 도 18에 도시된 반도체 메모리 장치의 동작 방법을 더욱 상세히 나타내는 순서도이다. 도 19의 단계(S410, S470, S490)은 도 11과 동일하다. 따라서 반복된 설명은 생략하기로 한다.
단계(S431)에서, 현재 검증 진행 중인 타겟 프로그램 상태의 인덱스 값(PSI)을 임계 인덱스 값과 비교한다(S131). 임계 인덱스 값은 실험 또는 시뮬레이션에 따라 적절히 결정된 값일 수 있다. 단계(S433)에서, 현재 타겟 프로그램 상태의 인덱스 값(PSI)이 임계 인덱스보다 크거나 같은지 여부를 판단한다.
현재 타겟 프로그램 상태의 인덱스 값(PSI)이 임계 인덱스보다 작은 경우, 개별 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한다(S451). 즉, 단계(S451)에서는 개별 상태 CSC 동작이 수행된다.
현재 타겟 프로그램 상태의 인덱스 값(PSI)이 임계 인덱스보다 크거나 같은 경우, 전체 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한다(S453). 즉, 단계(S453)에서는 전체 상태 CSC 동작이 수행된다.
개별 타겟 프로그램 상태에 대한 전류 센싱 동작 또는 전체 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한 이후에 프로그램 검증의 완료 여부를 판단하게 된다(S470).
도 20a 및 도 20b는 도 12에 도시된 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다. 도 20a에서, 제1 및 제2 플레인에 대한 프로그램 동작은 D1 및 D2까지 진행되며, 도 20b에서, 제1 및 제2 플레인에 대한 프로그램 동작은 D1 및 D2부터 시작된다.
도 20a 및 도 20b의 예시에서, 도 19의 단계(S431)에서 고려된 임계 인덱스 값이 "6"인 케이스가 도시되어 있다.
따라서, 검증 진행 중인 타겟 프로그램 상태가 제1 내지 제5 상태(P1~P5)인 경우에 제어 로직(140b)은 개별 상태 CSC 동작을 수행하도록 전류 센싱 회로들(161, 162)를 제어한다. 이에 따라 제1 내지 제11 프로그램 루프까지의 동작은 도 9a 및 도 9b와 동일하므로 반복된 설명은 생략하기로 한다.
제11 프로그램 루프에서 제5 타겟 프로그램 상태(P5)에 대한 개별 상태 CSC 동작이 패스된다. 이에 따라 제12 프로그램 루프부터는 제6 타겟 프로그램 상태(P6)에 대한 검증을 진행한다. 이에 따라, 제12 프로그램 루프가 시작되면서 인덱스 값(PSI)은 6이고 임계 인덱스 값 또한 6이므로, 제12 프로그램 루프부터는 전체 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한다.
도 20a 및 도 20b를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하여, 특정 상태(예: P6)에 대한 검증에 진입한 이후에는 전체 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행하여 검증 과정을 진행한다. 이에 따라 특정 플레인에 슬로우 셀이 상대적으로 많이 분포하여 해당 플레인에 대한 프로그램 루프가 반복 진행되더라도 프로그램 동작이 완료된 플레인의 경우 프로그램 완료 여부를 판단할 수 있다. 따라서 프로그램 완료된 플레인의 로컬 워드 라인을 플로팅하여 불필요한 프로그램 펄스가 로컬 워드 라인에 인가되어 디스터브 현상이 발생하는 것을 방지할 수 있다.
도 21은 도 19에 도시된 반도체 메모리 장치의 동작 방법을 더욱 상세히 나타내는 순서도이다. 먼저, 단계(S505)에서 현재 프로그램 검증 중인 타겟 프로그램 상태의 인덱스 값(PSI)을 1로 설정한다. 이후 단계(S510)에서 선택된 워드 라인에 프로그램 펄스를 인가한다. 이후 단계(S520)에서 현재 검증 중인 타겟 프로그램 상태의 인덱스 값(PSI)을 임계 인덱스 값과 비교한다. 현재 검증 중인 타겟 프로그램 상태의 인덱스 값(PSI)이 임계 인덱스 값보다 작은 경우, 현재 검증 중인 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한다(S531). 즉, 단계(S531)에서는 제(PSI) 타겟 프로그램 상태에 대한 개별 상태 CSC 동작이 수행된다.
이후 단계(S533)에서 제(PSI) 타겟 프로그램 상태의 프로그램 검증 패스 여부를 판단한다. 단계(S533)의 판단 결과 검증 페일된 경우, 프로그램 펄스 값을 증가한다(S539). 이후 다시 단계(S510)로 진행하여 후속 프로그램 루프가 수행된다. 이 경우 개별 상태 CSC 동작의 대상이 되는 타겟 프로그램 상태, 즉 PSI값은 변경되지 않는다.
단계(S533)의 판단 결과 검증 패스된 경우, 인덱스 값(PSI)을 1 증가시키고(S537), 단계(S539)로 진행하여 프로그램 펄스 값을 증가시킨 후 후속 프로그램 루프를 수행하게 된다.
단계(S520)의 판단 결과 현재 검증 중인 타겟 프로그램 상태의 인덱스 값(PSI)이 임계 인덱스 값보다 크거나 같은 경우, 전체 타겟 프로그램 상태에 대한 전류 센싱 동작, 즉 전체 상태 CSC 동작을 수행한다(S551). 이후 프로그램 완료된 플레인이 존재하는지 여부를 판단한다(S553). 프로그램 완료된 플레인이 존재하지 않는 경우, 프로그램 펄스 값을 증가시키고(S559) 후속 프로그램 루프를 수행한다.
단계(S553)의 판단 결과 프로그램 완료된 플레인이 존재하는 경우, 프로그램 완료된 플레인의 로컬 워드 라인을 플로팅한다(S555).
이후 단계(S557)에서 모든 플레인의 프로그램 완료 여부를 판단한다(S557). 모든 플레인의 프로그램이 완료된 경우 프로그램 동작이 종료된다. 프로그램이 완료되지 않은 플레인이 존재하는 경우, 프로그램 펄스 값을 증가시키고(S559) 후속 프로그램 루프가 수행된다. 도 20a 및 도 20b 및 도 21을 함께 참조하면, 도 21에 도시된 순서도에 의해 도 20a 및 도 20b를 통해 설명한 프로그램 동작이 수행됨을 알 수 있을 것이다.
도 22는 예시적인 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 22의 단계들(S610, S631, S633, S651, S653, S670, S690)은 도 19의 단계들(S410, S431, S433, S451, S453, S470, S490)과 실질적으로 동일하다. 다만, 도 19에서 단계(S433)의 판단 결과 현재 타겟 프로그램 상태의 인덱스 값(PSI)이 임계 인덱스 값보다 크거나 같은 경우에는 전체 타겟 프로그램 상태에 대한 전류 센싱 동작만을 수행하는 반면, 도 22에서 단계(S633)의 판단 결과 현재 타겟 프로그램 상태의 인덱스 값(PSI)이 임계 인덱스 값보다 크거나 같은 경우에는 전체 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한 뒤에 개별 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한다는 점이 다르다.
도 22에 도시된 실시 예에 의하면, 현재 검증 중인 타겟 프로그램 상태의 인덱스 값(PSI)이 임계 인덱스 값보다 작은 경우 개별 상태 CSC 동작(S651)만을 수행하되, 현재 타겟 프로그램 상태의 인덱스 값(PSI)이 임계 인덱스 값보다 크거나 같은 경우 전체 상태 CSC 동작(S653) 및 개별 상태 CSC 동작(S651)을 모두 수행한다.
도 23a 및 도 23b는 도 22에 도시된 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다. 도 23a에서, 제1 및 제2 플레인에 대한 프로그램 동작은 E1 및 E2까지 진행되며, 도 23b에서, 제1 및 제2 플레인에 대한 프로그램 동작은 E1 및 E2부터 시작된다.
도 23a 및 도 23b의 예시에서, 도 22의 단계(S631)에서 고려된 임계 인덱스 값이 "6"인 케이스가 도시되어 있다.
따라서, 제1 내지 제5 타겟 프로그램 상태(P1~P5)에 대해 검증 중인 제1 내지 제11 프로그램 루프 동안 제어 로직(140b)은 개별 상태 CSC 동작을 수행하도록 전류 센싱 회로들(161, 162)를 제어한다.
제12 프로그램 루프에서, 현재 검증 중인 타겟 프로그램 상태가 제6 타겟 프로그램 상태(P6)이므로 인덱스 값(PSI)은 6이 된다. 이에 따라 도 22에서 단계(S653)로 진행하여 전체 타겟 프로그램 상태에 대한 전류 센싱 동작 및 개별 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한다. 제13 프로그램 루프 및 이후 프로그램 루프에서도 전체 타겟 프로그램 상태에 대한 전류 센싱 동작 및 개별 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행한다.
한편, 제17 프로그램 루프에서, 제2 플레인에 대한 프로그램 검증이 완료되어 로컬 워드 라인이 플로팅된다.
한편, 제18 프로그램 루프에서, 제6 타겟 프로그램 상태(P6)에 대한 개별 상태 CSC 동작이 패스된다. 이에 따라 제18 프로그램 루프 수행 후 다음 페이지의 MSB 데이터가 입력될 수 있다.
도 20a, 도 20b, 도 23a 및 도 23b를 함께 참조하면, 도 20a 및 도 20b의 경우 제12 프로그램 루프부터는 전체 상태 CSC 동작만을 수행하여 다음 페이지의 MSB 데이터를 입력할 수 없는 반면, 도 23a 및 도 23b의 경우 전체 상태 CSC 동작과 개별 상태 CSC 동작을 함께 수행하여, 제6 타겟 프로그램 상태(P6)에 대한 개별 상태 CSC 패스 후에 다음 페이지의 MSB 데이터가 입력 가능함을 알 수 있다.
도 24는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 일 실시 예(1000)를 보여주는 블록도이다.
도 24를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 25는 도 24의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 25를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 25에서, 다수의 그룹들은 각각 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 24를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 26은 도 25를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 26에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 26에서, 도 25를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 24를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 24 및 도 25를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
160: 전류 센싱 회로

Claims (18)

  1. 복수의 플레인들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서,
    선택된 워드 라인에 프로그램 펄스를 인가하고 프로그램 펄스 카운트 값을 업데이트하는 단계;
    프로그램 펄스 카운트 값에 기초하여 전류 센싱 모드를 결정하는 단계;
    결정된 전류 센싱 모드에 기초하여 프로그램 검증 동작을 수행하는 단계; 및
    상기 복수의 플레인들 중 상기 검증 동작 수행 결과 전체 타겟 프로그램 상태에 대해 프로그램 완료된 플레인이 존재하는 경우, 상기 프로그램 완료된 플레인의 로컬 워드 라인을 플로팅하는 단계;를 포함하고,
    상기 전류 센싱 모드를 결정하는 단계에서는, 하나의 타겟 프로그램 상태에 대한 검증 패스 여부를 판단하기 위한 개별 상태 전류 센싱 동작 및 전체 타겟 프로그램 상태들에 대한 검증 패스 여부를 판단하기 위한 전체 상태 전류 센싱 동작 중 어느 하나를 수행할 것을 결정하는, 반도체 메모리 장치의 동작 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 전류 센싱 모드를 결정하는 단계는:
    업데이트 된 상기 프로그램 펄스 카운트 값을 미리 결정된 임계 카운트 값과 비교하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서, 상기 프로그램 펄스 카운트 값이 상기 임계 카운트 값보다 큰 경우, 상기 프로그램 검증 동작을 수행하는 단계는:
    상기 전체 상태 전류 센싱 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서, 상기 프로그램 검증 동작을 수행하는 단계는:
    상기 전체 상태 전류 센싱 동작을 수행하는 단계 이후에, 상기 개별 상태 전류 센싱 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서, 상기 프로그램 펄스 카운트 값이 상기 임계 카운트 값보다 작은 경우, 상기 프로그램 검증 동작을 수행하는 단계는:
    상기 개별 상태 전류 센싱 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  7. 복수의 플레인들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서,
    선택된 워드 라인에 프로그램 펄스를 인가하고 프로그램 펄스 카운트 값을 업데이트하는 단계;
    프로그램 진행 상태에 기초하여 전류 센싱 모드를 결정하는 단계;
    결정된 전류 센싱 모드에 기초하여 프로그램 검증 동작을 수행하는 단계; 및
    상기 복수의 플레인들 중 상기 검증 동작 수행 결과 전체 타겟 프로그램 상태에 대해 프로그램 완료된 플레인이 존재하는 경우, 상기 프로그램 완료된 플레인의 로컬 워드 라인을 플로팅하는 단계;를 포함하고,
    상기 전류 센싱 모드를 결정하는 단계에서는, 하나의 타겟 프로그램 상태에 대한 검증 패스 여부를 판단하기 위한 개별 상태 전류 센싱 동작 및 전체 타겟 프로그램 상태들에 대한 검증 패스 여부를 판단하기 위한 전체 상태 전류 센싱 동작 중 어느 하나를 수행할 것을 결정하는, 반도체 메모리 장치의 동작 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7 항에 있어서, 상기 전류 센싱 모드를 결정하는 단계는:
    현재 검증 진행 중인 타겟 프로그램 상태를 나타내는 인덱스 값을 미리 결정된 임계 인덱스 값과 비교하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 인덱스 값이 상기 임계 인덱스 값보다 큰 경우, 상기 프로그램 검증 동작을 수행하는 단계는:
    상기 전체 상태 전류 센싱 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서, 상기 프로그램 검증 동작을 수행하는 단계는:
    상기 전체 상태 전류 센싱 동작을 수행하는 단계 이후에, 상기 개별 상태 전류 센싱 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  11. 삭제
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 인덱스 값이 상기 임계 인덱스 값보다 작은 경우, 상기 프로그램 검증 동작을 수행하는 단계는:
    상기 개별 상태 전류 센싱 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀들 중 선택된 메모리 셀들에 대한 프로그램 검증 결과에 기초하여 패스 신호 또는 페일 신호를 생성하는 전류 센싱 회로; 및
    상기 패스 신호 또는 페일 신호를 수신하고, 상기 전류 센싱 회로의 동작을 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서,
    상기 제어 로직은, 전체 타겟 프로그램 상태들에 대한 검증 패스 여부를 판단하기 위한 전체 상태 전류 센싱 동작 및 하나의 타겟 프로그램 상태에 대한 검증 패스 여부를 판단하기 위한 개별 상태 전류 센싱 동작 중 적어도 하나의 동작을 수행하도록 상기 전류 센싱 회로를 제어하고,
    상기 메모리 셀 어레이는 복수의 플레인들을 포함하고,
    상기 복수의 플레인들 중 전체 타겟 프로그램 상태들에 대한 프로그램 동작이 완료된 플레인이 존재하는 경우, 상기 제어 로직은 상기 전체 타겟 프로그램 상태들에 대한 프로그램 동작이 완료된 플레인과 연결된 로컬 워드 라인을 플로팅하도록 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13 항에 있어서, 상기 제어 로직은:
    프로그램 동작 동안, 상기 선택된 메모리 셀들과 연결된 타겟 워드 라인에 인가되는 프로그램 펄스의 인가 횟수를 카운트하는 프로그램 펄스 카운터; 및
    상기 프로그램 펄스 카운터에 의해 카운트된 프로그램 펄스 카운트 값에 기초하여, 상기 전류 센싱 회로의 센싱 모드를 결정하는 전류 센싱 제어 신호를 생성하는 센싱 모드 제어부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서, 상기 센싱 모드 제어부는 상기 프로그램 펄스 카운트 값을 미리 결정된 임계 카운트 값과 비교하여,
    상기 프로그램 펄스 카운트 값이 상기 임계 카운트 값보다 작은 경우 상기 전류 센싱 회로가 하나의 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행하도록 제어하고, 상기 프로그램 펄스 카운트 값이 상기 임계 카운트 값보다 큰 경우 상기 전류 센싱 회로가 전체 타겟 프로그램 상태들에 대한 전류 센싱 동작을 수행하도록 제어하는, 상기 전류 센싱 제어 신호를 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제13 항에 있어서, 상기 제어 로직은:
    프로그램 동작 동안, 현재 검증 진행 중인 타겟 프로그램 상태의 인덱스 값을 생성하는 프로그램 진행 상태 저장부; 및
    상기 인덱스 값에 기초하여, 상기 전류 센싱 회로의 센싱 모드를 결정하는 전류 센싱 제어 신호를 생성하는 센싱 모드 제어부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16 항에 있어서, 상기 센싱 모드 제어부는 상기 인덱스 값을 미리 결정된 임계 인덱스 값과 비교하여,
    상기 인덱스 값이 상기 임계 인덱스 값보다 작은 경우 상기 전류 센싱 회로가 하나의 타겟 프로그램 상태에 대한 전류 센싱 동작을 수행하도록 제어하고, 상기 인덱스 값이 상기 임계 인덱스 값보다 큰 경우 상기 전류 센싱 회로가 전체 타겟 프로그램 상태들에 대한 전류 센싱 동작을 수행하도록 제어하는, 상기 전류 센싱 제어 신호를 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
  18. 삭제
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