KR20160071120A

KR20160071120A - 반도체 메모리 장치 그것의 동작 방법

Info

Publication number: KR20160071120A
Application number: KR1020140178426A
Authority: KR
Inventors: 주병인
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-12-11
Filing date: 2014-12-11
Publication date: 2016-06-21
Also published as: CN106205696A; US20160172050A1; CN106205696B; US9455044B2

Abstract

본 발명은 반도체 메모리 장치 그것의 동작 방법에 관한 것으로, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 대한 프로그램 펄스 인가 동작 및 검증 동작을 수행하기 위한 주변 회로와, 기 프로그램 펄스 인가 동작 및 상기 검증 동작을 포함하는 프로그램 동작의 패스/페일 체크 동작을 수행하기 위한 패스/페일 체크 회로, 및 상기 프로그램 펄스 인가 동작시 상기 패스/페일 체크 동작을 수행하도록 상기 주변 회로 및 상기 패스/페일 체크 회로를 제어하기 위한 제어 로직을 포함한다.

Description

반도체 메모리 장치 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.

반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.

플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.

본 발명의 실시 예는 반도체 메모리 장치의 페이지 버퍼를 사용하여 프로그램 동작 시간을 단축시키고, 프로그램 동작의 패스/페일 체크 동작의 신뢰성을 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.

본 발명에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 대한 프로그램 펄스 인가 동작 및 검증 동작을 수행하기 위한 주변 회로와, 기 프로그램 펄스 인가 동작 및 상기 검증 동작을 포함하는 프로그램 동작의 패스/페일 체크 동작을 수행하기 위한 패스/페일 체크 회로, 및 상기 프로그램 펄스 인가 동작시 상기 패스/페일 체크 동작을 수행하도록 상기 주변 회로 및 상기 패스/페일 체크 회로를 제어하기 위한 제어 로직을 포함한다.

본 발명에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 프로그램 펄스 인가 동작 및 검증 동작시 상기 메모리 셀 어레이에 프로그램 펄스 및 검증 전압을 인가하기 위한 전압 생성부와, 상기 프로그램 펄스 인가 동작시 프로그램 데이터에 따라 상기 메모리 셀 어레이의 비트라인들의 전위 레벨을 조절하고, 상기 검증 동작시 상기 복수의 메모리 셀들 중 선택된 메모리 셀들의 프로그램 상태를 센싱하기 위한 복수의 페이지 버퍼들, 및 상기 프로그램 펄스 인가 동작시 상기 패스/페일 체크 동작을 수행하도록 상기 주변 회로 및 상기 패스/페일 체크 회로를 제어하기 위한 제어 로직을 포함한다.

본 발명에 따른 반도체 메모리 장치의 동작 방법은 복수의 메모리 셀들 중 선택된 메모리 셀에 프로그램 펄스를 인가하는 단계와, 상기 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계와, 상기 검증 동작 결과 페일로 판단될 경우, 상기 프로그램 펄스를 재설정하는 단계, 및 상기 재설정된 프로그램 펄스를 상기 선택된 메모리 셀에 인가하는 단계와 상기 검증 동작시 센싱된 데이터를 이용하여 패스/페일 체크 동작을 함께 수행하는 단계를 포함한다.

본 발명에 따르면, 페이지 버퍼의 캐시 래치를 사용하여 프로그램 동작 시간을 단축시킬 수 있으며, 캐시 래치에 저장된 데이터와 메인 래치에 저장된 데이터를 각각 이용하여 패스/페일 체크 동작을 수행함으로써 패스/페일 체크 동작의 신뢰성을 개선할 수 있다.

도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 본 발명에 따른 페이지 버퍼와 패스/페일 체크 회로를 설명하기 위한 블록도이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 4는 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 전압 및 신호들의 파형도이다.
도 5는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 6은 도 5의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 7은 도 6을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.

도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150), 및 패스/페일 체크 회로(160)를 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.

어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.

어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.

어드레스 디코더(120)는 프로그램 동작 중 프로그램 펄스 인가 동작시 전압 생성부(150)에서 생성된 프로그램 펄스(Vpgm)을 선택된 메모리 블록의 워드라인들 중 선택된 워드라인에 인가하고, 검증 동작시 전압 생성부(150)에서 생성된 검증전압(Vverify)을 선택된 메모리 블록의 워드라인들 중 선택된 워드라인에 인가한다.

반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위로 수행된다. 프로그램 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.

읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작시 외부에서 입력되는 데이터(DATA)를 임시 저장하고 저장된 데이터에 따라 대응하는 비트라인의 전위 레벨을 프로그램 허용 전압 또는 프로그램 금지 전압으로 제어한다. 또한 검증 동작시 대응하는 메모리 셀의 프로그램 상태를 센싱하여 이를 이용하여 프로그램 동작을 검증한다.

읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.

예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.

제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 메모리 셀 어레이(110)에 프로그램 동작시 선택된 메모리 블록에 프로그램 펄스(Vpgm) 또는 검증 전압(Vverify)가 인가되도록 전압 생성부(150) 및 어드레스 디코더(120)를 제어하고, 메모리 셀 어레이(110)의 비트라인의 전위를 제어하거나, 비트라인의 전위를 센싱하여 프로그램 및 검증 동작을 수행하도록 읽기 및 쓰기 회로(130)를 제어한다. 또한 제어 로직(140)은 페일 비트 카운트 신호(Fail Bit Count)를 출력하여 프로그램 펄스 인가 동작시 이전 검증 동작시 센싱된 데이터를 이용한 패스/페일 체크 동작을 수행하도록 패스/페일 체크 회로(160)를 제어한다. 또한 제어 로직(140)은 패스/페일 체크 동작시 패스/페일 체크 회로가 전류 측정 방식 및 데이터 카운트 방식을 선택적으로 수행하도록 제어하여 패스/페일 체크 동작의 신뢰성을 개선시킨다.

전압 생성부(150)는 프로그램 펄스 인가 동작시 선택된 메모리 블록에 인가하기 위한 프로그램 펄스(Vpgm)을 생성하고, 프로그램 검증 동작시 선택된 메모리 블록에 인가하기 위한 검증 전압(Vverify)을 생성한다.

패스/페일 체크 회로(160)는 프로그램 펄스 인가 동작시 페일 비트 카운트 신호(Fail Bit Count)에 응답하여 다수의 메모리 셀들 중 프로그램 에러가 발생한 메모리 셀들의 페일 비트를 카운팅하여 프로그램 패스 또는 페일 신호(PASS/FAIL)를 출력한다. 이때 카운팅된 페일 비트 수가 에러 정정 코드를 이용하여 보정 가능한 에러 허용 비트 수보다 많을 경우 페일 신호를 출력하고, 카운팅된 페일 비트 수가 에러 허용 비트 수보다 적을 경우 패스 신호를 출력한다.

패스/페일 체크 회로(160)는 프로그램 펄스 인가 동작시 읽기 및 쓰기 회로(130)의 페이지 버퍼들에 각각에 저장된 센싱 데이터를 이용하여 수행한다. 패스/페일 체크 회로(160)는 페이지 버퍼들에 저장된 센싱 데이터에 대응하는 전류의 크기를 측정하고 전류 크기에 대응하는 페일 비트 수를 추정하는 전류 센싱 방식과 상기 페이지 버퍼들에 저장된 센싱 데이터의 논리 값을 카운팅하여 카운팅된 값을 페일 비트 수로 결정하는 데이터 카운팅 방식을 선택적으로 수행할 수 있다. 또한 패스/페일 체크 회로(160)는 전류 센싱 방식으로 얻어진 페일 비트 수와 데이터 카운팅 방식으로 얻어진 페일 비트 수를 이용하여 프로그램 패스 또는 페일 신호(PASS/FAIL)를 출력한다. 이로 인하여 패스/페일 체크 회로(160)는 페일 비트 수를 카운팅할 때 정확도를 개선할 수 있다.

도 2는 본 발명에 따른 페이지 버퍼와 패스/페일 체크 회로를 설명하기 위한 블록도이다.

도 2에서는 하나의 페이지 버퍼(PB1)가 패스/페일 체크 회로(160)에 연결된 것으로 도시되어 있으나, 실질적으로는 읽기 및 쓰기 회로(130)에 포함된 복수의 페이지 버퍼들(PB1~PBm)이 페이지 버퍼(PB1)과 같이 패스/페일 체크 회로(160)에 연결된다. 또한 복수의 페이지 버퍼들(PB1~PBm) 각각은 페이지 버퍼(PB1)과 동일한 구조를 갖는다.

도 2를 참조하면, 페이지 버퍼(PB1)는 메인 래치(131) 및 캐시 래치(132)를 포함한다. 메인 래치(131) 및 캐시 래치(132)는 대응하는 비트라인(BL1)에 감지 노드(SO)를 통해 연결된다. 또한 메인 래치(131) 및 캐시 래치(132)는 감지 노드(SO)를 통해 래치된 데이터를 전송할 수 있다.

예를 들어 프로그램 동작시 캐시 동작을 위해 캐시 래치(132)에 입력된 프로그램 데이터를 메인 래치(131)로 전송하고, 메인 래치(131)에 저장된 프로그램 데이터에 따라 감지 노드(SO)의 전위 레벨을 프로그램 허용 전압 또는 프로그램 금지 전압으로 제어하는 동안 캐시 래치(132)에는 다음 프로그램 데이터가 입력된다.

또한 검증 동작시 페이지 버퍼(PB1)는 메인 래치(131)를 이용하여 선택된 메모리 셀의 프로그램 상태에 따른 센싱 데이터를 래치하고, 래치된 센싱 데이터를 이용하여 프로그램 동작을 검증한다.

또한 패스/페일 체크 동작시 메인 래치(131)에 저장된 센싱 데이터를 캐시 래치(132)로 전송하고, 캐시 래치(132)에 저장된 데이터를 패스/페일 체크 회로(160)로 출력한다. 이때 메인 래치(131)에 저장된 센싱 데이터는 반전시켜 캐시 래치(132)로 전송할 수 있다.

패스/페일 체크 회로(160)는 전류 측정부(161)와 데이터 카운터부(162), 및 패스/페일 신호 생성부(163)를 포함한다.

전류 측정부(161)는 복수의 페이지 버퍼들(PB1~PBm) 각각의 메인 래치(131)에 저장된 센싱 데이터에 대응하는 전류값을 측정하여 이를 기초로 하여 페일 비트 수를 예측한다. 또한 예측된 페일 비트 수에 따라 제1 패스/페일 신호(PASS/FAIL1)를 출력한다.

데이터 카운터부(162)는 복수의 페이지 버퍼들(PB1~PBm) 각각의 캐시 래치(132)에 저장된 데이터 중 제1 데이터(예를 들어 "0") 또는 제2 데이터(예를 들어 "1")의 수를 카운팅하여 페일 비트 수를 결정하고, 페일 비트 수에 따라 제2 패스/페일 신호(PASS/FAIL2)를 출력한다.

패스/페일 신호 생성부(163)는 전류 측정부(161)와 데이터 카운터부(162)에서 출력된 제1 패스/페일 신호(PASS/FAIL1) 또는 제2 패스/페일 신호(PASS/FAIL2)를 이용하여 프로그램 패스 또는 페일 신호(PASS/FAIL)를 출력한다. 패스/페일 신호 생성부(163)는 멀티 플렉서로 구성될 수 있으며, 제1 패스/페일 신호(PASS/FAIL1)와 제2 패스/페일 신호(PASS/FAIL2) 중 어느 하나를 선택적으로 프로그램 패스 또는 페일 신호(PASS/FAIL)로 출력할 수 있다.

도 3은 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.

도 4는 본 발명에 따른 반도체 메모리 장치의 동작을 설명하기 위한 전압 및 신호들의 파형도이다.

도 1 내지 도 4를 참조하여 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.

1) 프로그램 펄스 인가(S310)

복수의 페이지 버퍼들(PB1~PBm)은 임시 저장된 프로그램 데이터들에 따라 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 프로그램 허용 전압 또는 프로그램 금지 전압으로 제어한다.

프로그램 동작 중 프로그램 전압 인가 동작시 어드레스 디코더(120)는 어드레스(ADDR)에 응답하여 다수의 메모리 블럭(BLK1 내지 BLKz) 중 하나의 메모리 블럭을 선택하고, 선택된 메모리 블럭 중 선택된 워드라인에 전압 생성부(150)에서 생성된 프로그램 펄스(Vpgm)를 인가한다.

2) 검증 동작(S320)

프로그램 펄스 인가 동작(S310) 후, 선택된 메모리 블럭 중 선택된 워드라인에 전압 생성부(150)에서 생성된 검증 전압(Vverify)을 인가한 후, 복수의 페이지 버퍼들(PB1~PBm)은 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 센싱하여 센싱 데이터를 메인 래치(131)에 저장시켜 프로그램 검증 동작을 수행한다.

3) 검증 결과 판별(S330)

상술한 검증 동작(S320) 결과 모든 프로그램 대상 메모리 셀들의 문턱 전압이 검증 전압(Vverify)보다 높다고 판단될 경우 이는 프로그램 패스로 판단하고, 적어도 하나 이상의 프로그램 대상 메모리 셀들의 문턱 전압이 검증 전압(Vverify)보다 낮다고 판단될 경우 이는 프로그램 페일로 판단한다.

4) 프로그램 펄스 재설정(S340)

상술한 검증 결과 판별 단계(S330)에서 프로그램 페일로 판단된 경우, 제어 로직(140)은 전압 생성부(150)를 제어하여 프로그램 펄스(Vpgm)를 스텝 전압만큼 상승시켜 재설정한다.

복수의 페이지 버퍼들(PB1~PBm)은 상술한 검증 동작(S320)시 메인 래치(131)에 센싱된 데이터를 캐시 래치(132)로 전송하여 저장시킨다.

5) 프로그램 펄스 인가와 동시에 패스/페일 체크 동작 수행(S350)

상술한 프로그램 펄스 재설정 단계(S340) 이 후, 어드레스 디코더(120)는 어드레스(ADDR)에 응답하여 다수의 메모리 블럭(BLK1 내지 BLKz) 중 하나의 메모리 블럭을 선택하고, 선택된 메모리 블럭 중 선택된 워드라인에 전압 생성부(150)에서 생성된 재설정된 프로그램 펄스(Vpgm)를 인가한다.

이와 동시에 패스/페일 체크 회로(160)는 복수의 페이지 버퍼들(PB1~PBm)의 캐시 래치(132)에 저장된 데이터를 카운팅하여 페일 비트 수를 결정하고, 이에 따라 프로그램 패스/페일 신호(PASS/FAIL)를 제어 로직(140)으로 출력한다.

제어 로직(140)은 프로그램 패스/페일 신호(PASS/FAIL)에 따라 선택된 메모리 블럭을 정상 메모리 블럭 또는 배드 메모리 블럭으로 판단하여 후속 동작을 수행할 수 있다.

도 5는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.

도 5를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.

반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.

컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.

호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.

컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 6은 도 5의 메모리 시스템의 응용 예를 보여주는 블록도이다.

도 6을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.

도 6에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 5를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.

도 7은 도 6을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

도 7을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 7에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 7에서, 도 6을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 5를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 6 및 도 5를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 제어 로직
150 : 전압 생성부
160 : 패스/페일 체크 회로
131 : 메인 래치
132 : 캐시 래치
161 : 데이터 카운트부
162 : 전류 측정부
163 : 패스/페일 신호 생성부

Claims

복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
상기 메모리 셀 어레이에 대한 프로그램 펄스 인가 동작 및 검증 동작을 수행하기 위한 주변 회로;
상기 프로그램 펄스 인가 동작 및 상기 검증 동작을 포함하는 프로그램 동작의 패스/페일 체크 동작을 수행하기 위한 패스/페일 체크 회로; 및
상기 프로그램 펄스 인가 동작시 상기 패스/페일 체크 동작을 수행하도록 상기 주변 회로 및 상기 패스/페일 체크 회로를 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 주변 회로는 상기 프로그램 펄스 인가 동작시 프로그램 데이터에 따라 상기 메모리 셀 어레이의 비트라인들의 전위 레벨을 조절하고,
상기 검증 동작시 상기 복수의 메모리 셀들 중 선택된 메모리 셀들의 프로그램 상태를 센싱하여 센싱 데이터를 임시 저장하기 위한 복수의 페이지 버퍼들을 포함하며,
상기 복수의 페이지 버퍼들 각각은 상기 패스/페일 체크 동작시 상기 센싱 데이터를 상기 패스/페일 체크 회로로 출력하는 반도체 메모리 장치.
제 2 항에 있어서,
상기 복수의 페이지 버퍼들 각각은 메인 래치 및 캐시 래치를 포함하며,
상기 메인 래치는 상기 검증 동작시 상기 선택된 메모리 셀들 중 하나의 메모리 셀의 프로그램 상태에 따른 센싱 데이터가 저장되고,
상기 캐시 래치는 상기 메인 래치에 저장된 상기 센싱 데이터를 전송받아 임시 저장한 후 상기 패스/페일 체크 동작시 상기 패스/페일 체크 회로로 출력하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 패스/페일 체크 회로는 전류 센싱 방식 또는 데이터 카운팅 방식으로 페일 비트를 카운팅하여 상기 패스/페일 체크 동작을 수행하는 반도체 메모리 장치.
제 2 항에 있어서,
상기 패스/페일 체크 회로는 상기 복수의 페이지 버퍼들의 메인 래치에 저장된 센싱 데이터에 대응하는 전류값을 측정하여 페일 비트 수를 결정하고, 이를 기초로 하여 제1 패스/페일 신호를 출력하는 전류 측정부;
상기 복수의 페이지 버퍼들로부터 수신된 상기 검증 동작시 센싱된 데이터 중 제1 데이터 또는 제2 데이터를 카운팅하여 페일 비트 수를 결정하고, 이를 기초로 하여 제2 패스/페일 신호를 출력하는 데이터 카운트부; 및
상기 제1 패스/페일 신호 또는 제2 패스/페일 신호를 프로그램 패스/페일 신호로 하여 상기 제어 로직으로 출력하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 패스/페일 체크 회로는 첫 번째 검증 동작 이후 수행되는 상기 프로그램 펄스 인가 동작시 상기 패스/페일 체크 동작을 수행하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 제어 로직은 상기 패스/페일 체크 동작 결과에 따라 상기 메모리 셀 어레이 중 선택된 메모리 블럭을 정상 또는 배드 메모리 블럭으로 판단하는 반도체 메모리 장치.
복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
프로그램 펄스 인가 동작 및 검증 동작시 상기 메모리 셀 어레이에 프로그램 펄스 및 검증 전압을 인가하기 위한 전압 생성부;
상기 프로그램 펄스 인가 동작시 프로그램 데이터에 따라 상기 메모리 셀 어레이의 비트라인들의 전위 레벨을 조절하고, 상기 검증 동작시 상기 복수의 메모리 셀들 중 선택된 메모리 셀들의 프로그램 상태를 센싱하기 위한 복수의 페이지 버퍼들; 및
상기 프로그램 펄스 인가 동작시 상기 패스/페일 체크 동작을 수행하도록 상기 주변 회로 및 상기 패스/페일 체크 회로를 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
제 8 항에 있어서,
상기 복수의 페이지 버퍼들 각각은 상기 패스/페일 체크 동작시 상기 검증 동작시 센싱된 데이터를 상기 패스/페일 체크 회로로 출력하는 반도체 메모리 장치.
제 9 항에 있어서,
상기 복수의 페이지 버퍼들 각각은 메인 래치 및 캐시 래치를 포함하며,
상기 메인 래치는 상기 검증 동작시 상기 선택된 메모리 셀들 중 하나의 메모리 셀의 프로그램 상태에 따른 센싱 데이터가 저장되고,
상기 캐시 래치는 상기 메인 래치에 저장된 상기 센싱 데이터를 전송받아 임시 저장한 후 상기 패스/페일 체크 동작시 상기 패스/페일 체크 회로로 출력하는 반도체 메모리 장치.
제 8 항에 있어서,
상기 패스/페일 체크 회로는 전류 센싱 방식 또는 데이터 카운팅 방식으로 페일 비트를 카운팅하여 상기 패스/페일 체크 동작을 수행하는 반도체 메모리 장치.
제 8 항에 있어서,
상기 패스/페일 체크 회로는 상기 복수의 페이지 버퍼들의 메인 래치에 저장된 센싱 데이터에 대응하는 전류값을 측정하여 페일 비트 수를 결정하고, 이를 기초로 하여 제1 패스/페일 신호를 출력하는 전류 측정부;
상기 복수의 페이지 버퍼들로부터 수신된 상기 검증 동작시 센싱된 데이터 중 제1 데이터 또는 제2 데이터를 카운팅하여 페일 비트 수를 결정하고, 이를 기초로 하여 제2 패스/페일 신호를 출력하는 데이터 카운트부; 및
상기 제1 패스/페일 신호 또는 제2 패스/페일 신호를 프로그램 패스/페일 신호로 하여 상기 제어 로직으로 출력하는 반도체 메모리 장치.
제 8 항에 있어서,
상기 패스/페일 체크 회로는 첫 번째 검증 동작 이후 수행되는 상기 프로그램 펄스 인가 동작시 상기 패스/페일 체크 동작을 수행하는 반도체 메모리 장치.
제 8 항에 있어서,
상기 제어 로직은 상기 패스/페일 체크 동작 결과에 따라 상기 메모리 셀 어레이 중 선택된 메모리 블럭을 정상 또는 배드 메모리 블럭으로 판단하는 반도체 메모리 장치.
복수의 메모리 셀들 중 선택된 메모리 셀에 프로그램 펄스를 인가하는 단계;
상기 선택된 메모리 셀들에 대한 검증 동작을 수행하는 단계;
상기 검증 동작 결과 페일로 판단될 경우, 상기 프로그램 펄스를 재설정하는 단계; 및
상기 재설정된 프로그램 펄스를 상기 선택된 메모리 셀에 인가하는 단계와 상기 검증 동작시 센싱된 데이터를 이용하여 패스/페일 체크 동작을 함께 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 15 항에 있어서,
상기 패스/페일 체크 동작은 전류 센싱 방식 또는 데이터 카운팅 방식으로 페일 비트를 카운팅하여 수행하는 반도체 메모리 장치의 동작 방법.
제 15 항에 있어서,
상기 재설정된 프로그램 펄스를 상기 선택된 메모리 셀에 인가하는 단계 이 후, 상기 검증 동작을 수행하는 단계부터 재수행하는 반도체 메모리 장치의 동작 방법.
제 15 항에 있어서,
상기 패스/페일 체크 동작 결과에 따라 상기 복수의 메모리 셀들이 포함된 메모리 블럭을 정상 또는 배드 메모리 블럭으로 판단하는 반도체 메모리 장치의 동작 방법.