KR20140145367A - 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 Download PDF

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KR20140145367A
KR20140145367A KR1020130067715A KR20130067715A KR20140145367A KR 20140145367 A KR20140145367 A KR 20140145367A KR 1020130067715 A KR1020130067715 A KR 1020130067715A KR 20130067715 A KR20130067715 A KR 20130067715A KR 20140145367 A KR20140145367 A KR 20140145367A
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Abstract

본 발명은 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것으로, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 센싱 동작 시 상기 복수의 메모리 셀들과 연결된 비트라인들에 전류를 공급하고 비트라인 전류를 센싱하여 상기 복수의 메모리 셀들의 데이터를 센싱하기 위한 복수의 페이지 버퍼들을 포함하며, 상기 복수의 페이지 버퍼들은 상기 복수의 메모리 셀들의 프로그램 상태에 따라 상기 비트라인과 접지 전압을 연결하는 전류 패스를 형성한다.

Description

반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE, MEMORY SYSTEM INCLUDING THE SAME AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 반도체 메모리 장치의 센싱 동작시 정확한 센싱 동작을 수행할 수 있는 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 센싱 동작 시 상기 복수의 메모리 셀들과 연결된 비트라인들에 전류를 공급하고 비트라인 전류를 센싱하여 상기 복수의 메모리 셀들의 데이터를 센싱하기 위한 복수의 페이지 버퍼들을 포함하며, 상기 복수의 페이지 버퍼들은 상기 복수의 메모리 셀들의 프로그램 상태에 따라 상기 비트라인과 접지 전압을 연결하는 전류 패스를 형성한다.
본 발명에 따른 메모리 시스템은 복수의 메모리 셀들, 그리고 비트 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 복수의 페이지 버퍼를 포함하는 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하되, 상기 컨트롤러로부터의 독출 동작 또는 검증 동작 요청에 응답하여, 상기 반도체 메모리 장치는 선택된 메모리 셀들의 센싱 동작 시 상기 선택된 메모리 셀들의 프로그램 상태에 따라 상기 복수의 페이지 버퍼를 통해 상기 비트라인들과 접지 전압을 연결하는 전류 패스를 형성하도록 구성된다.
본 발명에 따른 반도체 메모리 장치의 동작 방법은 선택된 메모리 셀이 연결된 비트라인에 전류를 공급하는 단계와, 상기 선택된 메모리 셀에 독출 전압 또는 검증 전압을 인가하는 단계와, 상기 선택된 메모리 셀의 프로그램 상태에 따라 상기 선택된 메모리 셀이 턴온 또는 턴오프되어 상기 비트라인을 통해 공급된 상기 전류가 공통 소스 라인으로 흐르거나 차단되는 단계와, 상기 전류가 상기 공통 소스 라인으로 흐를경우, 상기 비트라인과 접지 전압을 연결하는 추가적인 전류 패스를 형성하여 상기 비트라인의 전위를 하강시키는 단계, 및 상기 비트라인의 전위에 따라 상기 선택된 메모리 셀의 상태를 센싱하는 단계를 포함한다.
본 발명에 따르면, 반도체 장치의 독출 동작 및 검증 동작시 수행하는 센싱 동작시 소스 라인의 바운싱 현상이 발생하여도 추가적인 전류 패스를 형성하여 정확한 데이터를 센싱할 수 있다.
도 1은 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 좀 더 상세히 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 어느 하나를 보여주는 블록도이다.
도 4는 도 2의 페이지 버퍼들 중 어느 하나를 보여주는 회로도이다.
도 5는 반도체 메모리 장치의 센싱 동작시 페이지 퍼버의 동작을 설명하기 위한 신호들의 파형도이다.
도 6은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 7은 도 6의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 8은 도 7을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치(100)를 포함하는 메모리 시스템(10)을 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)에 연결되는 읽기 및 쓰기 회로(130)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 하나의 데이터 비트를 저장하는 싱글 레벨 메모리 셀(single level memory cell) 또는 2 이상의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(multi level memory cell)로 정의될 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 컨트롤러(200)로부터의 읽기 요청에 응답하여 읽기를 수행하도록 구성된다. 컨트롤러(200)로부터 읽기 커맨드 및 어드레스가 수신되면, 반도체 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들(선택된 메모리 셀들)에 대한 독출 동작을 수행하도록 구성된다.
예를 들면, 선택된 메모리 셀들에 대한 독출 동작 명령이 수신될 때, 반도체 메모리 장치(100)는 선택된 메모리 셀들에 대한 독출 동작을 수행하여 독출된 데이터를 컨트롤러(200)에 제공한다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치일 수 있다. 하지만, 본 발명의 기술적 사상이 플래시 메모리 장치에 국한되지 않음이 이해될 것이다.
컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 연결된다. 컨트롤러(200)는 호스트(Host)와 반도체 메모리 장치(100)를 인터페이싱 하도록 구성된다. 예를 들면, 호스트(Host)로부터의 요청에 따른 읽기 또는 프로그램 시에, 컨트롤러(200)는 호스트(Host)수신되는 논리 블록 어드레스(Logical Block Address)를 물리 블록 어드레스(Physical Block Address)로 변환하고, 해당 커멘드와 함께 변환된 물리 블록 주소를 반도체 메모리 장치(100)에 제공할 수 있다.
실시 예로서, 컨트롤러(200)는 에러 정정 블록(210)을 포함한다. 에러 정정 블록(210)은 반도체 메모리 장치(100)로부터 수신되는 데이터의 에러를 검출 및 정정하도록 구성된다. 에러 정정 블록(210)이 수행하는 에러 정정 기능은 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수에 따라 제한된다. 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수가 특정한 값보다 작을 때, 에러 정정 블록(210)은 에러 검출 및 정정 기능을 수행한다. 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수가 특정한 값보다 클 때, 에러 검출 및 정정은 수행될 수 없다. 에러 검출 및 정정이 수행될 수 없을 때, 컨트롤러(200)는 선택된 워드 라인에 인가되는 전압을 조절하도록 반도체 메모리 장치(100)를 제어한다.
도 2는 도 2의 반도체 메모리 장치(100)를 좀 더 상세히 보여주는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 제어 로직(140)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)은 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 컨트롤러(200, 도 1 참조)로부터 제공된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록에 연결된 행 라인들을 구동하도록 구성된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기는 페이지 단위로 수행된다. 읽기 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBn)을 포함한다. 복수의 페이지 버퍼들(PB1~PBn)은 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBn)은 독출 동작 및 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 감지하여 센싱 데이터로 래치한다. 이때 대응하는 메모리 셀의 문턱 전압이 독출 또는 검증 전압보다 낮을 경우 페이지 버퍼 내의 디스차지 경로를 활성화시켜 메모리 셀 어레이의 공통 소스 라인에 바운싱 현상이 발생하여도 추가적인 디스차지 경로에 의해 비트라인을 흐르는 디스차지 전류량이 감소하는 것을 보상할 수 있다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)와 데이터(DATA)를 교환한다. 프로그램 시에, 읽기 및 쓰기 회로(130)는 프로그램될 데이터(DATA)를 수신하여 페이지 버퍼들(PB1~PBn)에 저장하고, 저장된 데이터(DATA)를 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들에 전달한다. 전달된 데이터는 선택된 워드 라인에 연결된 메모리 셀들에 프로그램된다. 또한 프로그램 검증 동작 시 메모리 셀들의 프로그램 상태를 읽어 프로그램완료되었는지를 확인한다. 독출 동작 시에, 읽기 및 쓰기 회로(130)는 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들을 통해 선택된 메모리 셀들의 데이터를 읽어 페이지 버퍼들(PB1~PBn)에 저장하고, 저장된 데이터(DATA)를 출력한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120) 및 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 커맨드(CMD)는 컨트롤러(200, 도 1 참조)로부터 제공된다. 제어 로직(140)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
도 3은 도 2의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 블록도이다.
도 3을 참조하면, 메모리 블록(BLK1)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.
복수의 셀 스트링들(CS1~CSm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(M1~Mn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 제 1 내지 제 n 메모리 셀들(M1~Mn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트 라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다. 도 1을 참조하여 설명된 행 라인들(RL)은 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)을 포함한다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 어드레스 디코더(120)에 의해 구동된다.
독출 동작 또는 프로그램 및 소거 검증 동작시에, 드레인 선택 라인 및 소스 선택 라인(DSL, SSL)에는 전원 전압이 인가된다. 공통 소스 라인(CSL)에는, 예를 들면 접지 전압이 인가된다. 비 선택된 워드 라인들에는 고전압의 패스 전압이 인가되어 해당 메모리 셀들은 턴온된다. 선택된 워드 라인에는 독출 전압 또는 검증 전압이 인가되어 선택된 메모리 셀들은 그것들의 문턱 전압에 따라 턴온 또는 턴오프된다. 즉, 선택된 메모리 셀이 턴온되는지 턴오프되는지에 따라 해당 비트 라인을 통해 공급되는 전류가 공통 소스 라인(CSL)으로 방출된다. 이때, 선택된 메모리 셀들 중 읽기 전압 또는 검증 전압에 의해 턴온되는 셀들의 수가 많을 경우 공통 소스 라인을 통해 흐르는 전류량이 급증하게 되고, 공통 소스 라인의 금속 저항에 의해 전류의 디스차지가 원활하지 못하여 소스 라인 바운싱 현상이 발생할 수 있다.
도 4는 도 2의 페이지 버퍼들 중 어느 하나를 보여주는 회로도이다.
도 4를 참조하면, 페이지 버퍼(PB1)는 활성화 제어 회로(1100), 비트라인 디스차지 회로(1200), 비트라인 클램프 회로(1300), 바운싱 보상 회로(1400) 및 전류 센싱부(1500)를 포함한다.
활성화 제어 회로(1100)는 대응하는 비트라인(BL1)과 페이지 버퍼(PB1)의 비트라인 연결 노드(BLCM) 사이에 연결되며, 페이지 버퍼(PB1)을 활성화시키기 위한 활성화 신호(BLS)에 응답하여 비트라인(BL1)과 비트라인 연결 노드(BLCM)를 연결한다. 활성화 제어 회로(1100)는 활성화 신호(BLS)에 응답하여 턴온되는 NMOS 트랜지스터(NM1)로 구성될 수 있다.
비트라인 디스차지 회로(1200)는 비트라인 연결 노드(BLCM)와 접지 전원(Vss) 사이에 연결되며, 비트라인 디스차지 신호(BLDIS)에 응답하여 비트라인 연결 노드(BLCM)의 전위를 디스차지시킨다. 비트라인 디스차지 회로(1200)는 비트라인 디스차지 신호(BLDIS)에 응답하여 턴온되는 NMOS 트랜지스터(NM2)로 구성될 수 있다.
비트라인 클램프 회로(1300)는 비트라인 연결 노드(BLCM)와 전류 센싱부(1500)의 제어 노드(CSO) 사이에 연결되며, 비트라인 제어 신호(BLC)에 응답하여 비트라인 연결 노드(BLCM)와 제어 노드(CSO)를 연결하여 제어 노드(CSO)의 전위를 제어할 수 있다. 비트라인 클램프 회로(1300)는 비트라인 제어 신호(BLC)에 응답하여 턴온되는 NMOS 트랜지스터(NM4)로 구성될 수 있다.
바운싱 보상 회로(1400)는 비트라인 연결 노드(BLCM)와 접지 전원(Vss) 사이에 연결되며, 제어 신호(CS)와 비트라인 연결 노드(BLCM)의 전위 레벨에 따라 비트라인 연결 노드(BLCM)와 접지 전원(Vss)을 연결하는 전류 패스를 생성할 수 있다. 바운싱 보상 회로(1400)는 PMOS 트랜지스터(PM1), PMOS 트랜지스터(PM6), NMOS 트랜지스터(NM3) 및 캐패시터(CP1)를 포함하여 구성될 수 있다. PMOS 트랜지스터(PM1)는 비트라인 연결 노드(BLCM)와 접지 전원(Vss) 사이에 연결되며, 센싱 제어 노드(VSEN)의 전위에 따라 턴온 또는 턴오프되어 비트라인 연결 노드(BLCM)와 접지 전원(Vss)을 연결하는 전류 패스를 생성할 수 있다. NMOS 트랜지스터(NM3)는 비트라인 연결 노드(BLCM)와 센싱 제어 노드(VSEN) 사이에 연결되며, 제어 신호(CS)에 응답하여 센싱 제어 노드(VSEN)에 연결 노드(BLCM)의 전위를 전달한다. 캐패시터(CP1)는 센싱 제어 노드(VSEN)와 연결되어 센싱 제어 노드(VSEN)의 전위를 유지시켜준다. PMOS 트랜지스터(PM6)는 센싱 제어 노드(VSEN)와 전원 전압(VDD) 사이에 연결되고, 프리차지 신호(VSA_PRE) 신호에 응답하여 센싱 제어 노드(VSEN)에 전원 전압(VDD)을 인가한다.
한편, 전류 센싱부(1500)는 클램프 회로(1510), 전류 판단 회로(1520), 래치 회로(1530), 및 내부 노드 디스차지 회로(1540)를 포함한다.
클램프 회로(1510)는 PMOS 트랜지스터(PM2, PM3) NMOS 트랜지스터(NM5 내지 NM7)를 포함하여 구성될 수 있다. PMOS 트랜지스터(PM2, PM3) 및 NMOS 트랜지스터(NM5)는 전원 전압(VDD)과 제어 노드(CSO) 사이에 직렬 연결되며, 각각 프리 센싱 신호(PRESEN_N), 래치(1530)의 제1 노드(QS)의 전위, 클램프 신호(CLAMP)에 응답하여 턴온되어 제어 노드(CSO)에 전류를 공급한다. NMOS 트랜지스터(NM6 및 NM7)는 PMOS 트랜지스터(PM3)와 NMOS 트랜지스터(NM5) 사이의 노드와 제어 노드(CSO) 사이에 직렬 연결되며, 각각 제1 및 제2 제어 신호(HHO, XXO)에 응답하여 턴온된다.
전류 판단 회로(1520)는 캐패시터(CP2) 및 PMOS 트랜지스터(PM4, PM5)를 포함한다. 캐패시터(CP2)는 클램프 회로(1510)의 NMOS 트랜지스터(NM6)와 NMOS 트랜지스터(NM7) 사이의 센싱 노드(SEN)에 연결되어 센싱 노드(SEN)의 전위를 안정화시킨다. PMOS 트랜지스터(PM4, PM5)는 전원 전압(VDD)과 래치(1530)의 제1 노드(QS) 사이에 직렬 연결된다. PMOS 트랜지스터(PM4)는 스트로브 신호(STB)에 응답하여 턴온되고, PMOS 트랜지스터(PM5)는 센싱 노드(SEN)의 전위에 응답하여 턴온되어 제1 노드(QS)에 전원 전압(VDD)을 인가한다.
래치(1530)는 전류 판단 회로(1520)와 연결된 제1 노드(QS)와 제2 노드(QS_N) 사이에 역방향 병렬 연결된 인버터(IV1 및 IV2)를 포함한다. 래치(1530)는 초기화 동작 시 제1 노드(QS)가 로우 레벨을 갖으며, 센싱 동작 시 전류 판단 회로(1520)에 의해 제1 노드(QS)가 로우 레벨을 유지하거나 하이 레벨로 천이하여 데이터를 래치할 수 있다.
내부 노드 디스차지 회로(1540)는 제어 노드(CSO)와 접지 전원(VSS) 사이에 연결되며, 제어 노드(CSO)를 로우 레벨로 디스차지한다. 내부 노드 디스차지 회로(1540)는 제어 노드(CSO)와 접지 전원(VSS) 사이에 직렬 연결된 NMOS 트랜지스터(NM8 및 NM9)를 포함하며, 각각 디스차지 신호(DISCH) 및 래치(1530)의 제1 노드(QS)에 응답하여 턴온된다.
도 5는 반도체 메모리 장치의 센싱 동작시 페이지 퍼버의 동작을 설명하기 위한 신호들의 파형도이다. 도 2 내지 도 5를 참조하여 본 발명에 따른 반도체 메모리 장치의 센싱 동작을 설명하면 다음과 같다.
독출 동작 또는 프로그램 검증 동작 시 메모리 셀의 프로그램 상태를 센싱하기 위한 센싱 동작시 제어 로직(140)은 읽기 및 쓰기 회로(130)를 제어하여 선택된 메모리 셀 블럭(예를 들어 BLK1)의 선택된 메모리 셀들의 프로그램 상태를 센싱한다.
선택된 메모리 셀 블럭(BLK1)의 드레인 선택 라인 및 소스 선택 라인(DSL, SSL)에는 전원 전압이 인가된다. 공통 소스 라인(CSL)에는, 예를 들면 접지 전압이 인가된다. 비 선택된 워드 라인들에는 고전압의 패스 전압이 인가되어 해당 메모리 셀들은 턴온된다. 선택된 워드 라인에는 독출 전압 또는 검증 전압이 인가되어 선택된 메모리 셀들은 그것들의 문턱 전압에 따라 턴온 또는 턴오프된다.
1) 전류 공급 동작
페이지 버퍼(PB1)의 활성화 제어 회로(1100)는 활성화 신호(BLS)에 응답하여 비트라인(BL1)과 비트라인 연결 노드(BLCM)를 연결한다. 또한 비트라인 클램프 회로(1300)는 비트라인 제어 신호(BLC)에 응답하여 비트라인 연결 노드(BLCM)와 제어 노드(CSO)를 연결한다.
전류 센싱부(1500)의 클램프 회로(1510)는 로우 레벨의 프리 센싱 신호(PRESEN_N), 로우 레벨의 제1 노드(QS)의 전위, 및 하이 레벨의 제1 및 제2 제어 신호(HHO, XXO)에 응답하여 클램프 신호(CLAMP)에 응답하여 턴온되어 제어 노드(CSO) 및 센싱 노드(SEN)에 전류를 공급한다. 따라서 제어 노드(CSO)와 연결된 비트라인 연결 노드(BLCM)를 통해 비트라인(BL1)에 전류가 공급된다.
또한 바운싱 보상 회로(1400)는 로우 레벨로 인가되던 프리차지 신호(VSA_PRE) 신호가 하이 레벨로 천이되어 센싱 제어 노드(VSEN)에 인가되던 전원 전압(VDD)이 차단된다.
이때, 클램프 회로(1510)의 제1 제어 신호(HHO)가 일정 시간 동안 턴온되어 센싱 노드(SEN)를 하이 레벨로 프리차지한다.
2) 공통 소스 라인을 통한 전류 패스 생성
선택된 메모리 셀의 문턱 전압이 독출 전압 또는 검증 전압보다 낮아 메모리 셀들이 턴온되는 경우 비트라인(BL1)을 통해 인가되는 전류는 공통 소스 라인(CSL)으로 흐른다. 그러나 복수의 비트라인(BL1 내지 BLm)과 연결된 선택된 메모리 셀들 중 턴온되는 셀들의 수가 많을 경우 공통 소스 라인(CSL)으로 흐르는 전류량이 급증하고, 공통 소스 라인(CSL) 금속 저항등에 의해 전류가 잘 빠져나가지 못하는 소스 바운싱 현상이 발생할 수 있다.
3) 바운싱 보상 회로를 통한 새로운 전류 패스 생성
바운싱 보상 회로(1400)는 하이 레벨의 제어 신호(CS)에 응답하여 새로운 전류 패스를 생성한다. NMOS 트랜지스터(NM3)는 제어 신호(CS)에 응답하여 비트라인 연결 노드(BLCM)의 전위를 센싱 제어 노드(VSEN)에 인가한다.
선택된 메모리 셀의 문턱 전압이 독출 전압 또는 검증 전압보다 낮아 메모리 셀이 턴온 상태일 경우(예를 들어 소거 상태;ERA), 비트라인 연결 노드(BLCM)의 전위는 턴온된 메모리 셀에 의해 일정 수준 낮아지나, 소스 바운싱 현상에 의해 그라운드 전압 레벨보다는 높을 수 있다. PMOS 트랜지스터(PM1)는 센싱 제어 노드(VSEN)의 전위에 응답하여 비트라인 연결 노드(BLCM)와 접지 전원(VSS)를 연결하는 새로운 전류 패스를 생성하여 비트라인 연결 노드(BLCM)를 디스차지한다.
선택된 메모리 셀의 문턱 전압이 독출 전압 또는 검증 전압보다 높아 메모리 셀이 턴오프 상태일 경우(예를 들어 프로그램 상태;PGM), 비트라인 연결 노드(BLCM)의 전위는 클램프 회로(1510)에서 계속적으로 인가되는 전류에 의해 하이 레벨을 유지한다. 이에 PMOS 트랜지스터(PM1)는 센싱 제어 노드(VSEN)의 전위의 전위에 응답하여 턴오프되어 비트라인 연결 노드(BLCM)와 접지 전원(VSS)를 연결하는 새로운 전류 패스는 생성되지 않는다.
4) 센싱 노드에 따라 데이터 래치
전류 판단 회로(1520)는 로우 레벨의 스트로브 신호 및 센싱 노드(SEN)의 전위 레벨에 따라 래치(1530)의 제1 노드(QS)의 전위 레벨을 유지시키거나 하이 레벨로 천이시켜 데이터를 래치한다.
선택된 메모리 셀의 문턱 전압이 독출 전압 또는 검증 전압보다 낮아 메모리 셀이 턴온 상태일 경우, 클램프 회로(1510)에서 공급되는 전류는 제어 노드(CSO)로 계속 흐르게 되고, 공통 소스 라인(CSL) 및 바운싱 보상 회로(1400)에 의해 생성된 전류 패스에 의해 센싱 노드(SEN)의 전위 레벨이 제어 노드(CSO)로 디스차지되어 로우 레벨이 된다. 따라서, 전류 판단 회로(1520)는 래치(1530)의 제1 노드(QS)의 전위 레벨을 하이 레벨로 천이시켜 데이터를 래치한다.
반면, 선택된 메모리 셀의 문턱 전압이 독출 전압 또는 검증 전압보다 높아 메모리 셀이 턴오프 상태일 경우, 클램프 회로(1510)에서 공급되는 전류는 제어 노드(CSO)에 계속 공급되나 전류 패스가 생성되지 않은 비트라인(BL1)에 의해 제어 노드(CSO)의 전위 레벨은 하이 레벨이 된다. 이에 센싱 노드(SEN)의 전위 레벨은 하이 레벨을 유지한다. 따라서, 전류 판단 회로(1520)는 래치(1530)의 제1 노드(QS)의 전위 레벨을 로우 레벨로 유지한다.
상술한 바와 같이 본 발명의 일실시 예에 따르면, 페이지 버퍼(PB1)는 소스 바운싱 현상에 의해 비트라인을 통해 디스차지되는 전류량이 감소하여도 추가적인 전류 패스가 형성된다. 이로 인하여 데이터 센싱 동작시 데이터를 잘못 센싱하는 문제점을 개선할 수 있다.
도 6은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(2000)을 보여주는 블록도이다.
도 6을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(100) 및 컨트롤러(2100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(2100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(2100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(2100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(2100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(2100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(2100)는 램(2110, Random Access Memory), 프로세싱 유닛(2120, processing unit), 호스트 인터페이스(2130, host interface), 메모리 인터페이스(2140, memory interface) 및 에러 정정 블록(2150)을 포함한다. 램(2110)은 프로세싱 유닛(2120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(2120)은 컨트롤러(2100)의 제반 동작을 제어한다.
호스트 인터페이스(2130)는 호스트(Host) 및 컨트롤러(2100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(2140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(2150)은 도 1의 에러 정정 블록(210)과 동일한 기능을 수행한다. 에러 정정 블록(2150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(2120)은 에러 정정 블록(2150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(2100)의 구성 요소로서 제공될 수 있다.
컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 7은 도 6의 메모리 시스템(2000)의 응용 예(3000)를 보여주는 블록도이다.
도 7을 참조하면, 메모리 시스템(3000)은 반도체 메모리 장치(3100) 및 컨트롤러(3200)를 포함한다. 반도체 메모리 장치(3100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 7에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(3200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(3200)와 통신하도록 구성된다. 컨트롤러(3200)는 도 7을 참조하여 설명된 컨트롤러(2100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(3100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 7에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(3000)이 변형될 수 있음이 이해될 것이다.
도 8은 도 7을 참조하여 설명된 메모리 시스템(3000)을 포함하는 컴퓨팅 시스템(4000)을 보여주는 블록도이다.
도 8을 참조하면, 컴퓨팅 시스템(4000)은 중앙 처리 장치(4100), 램(4200, RAM, Random Access Memory), 사용자 인터페이스(4300), 전원(4400), 시스템 버스(4500), 그리고 메모리 시스템(3000)을 포함한다.
메모리 시스템(3000)은 시스템 버스(4500)를 통해, 중앙처리장치(4100), 램(4200), 사용자 인터페이스(4300), 그리고 전원(4400)에 전기적으로 연결된다. 사용자 인터페이스(4300)를 통해 제공되거나, 중앙 처리 장치(4100)에 의해서 처리된 데이터는 메모리 시스템(3000)에 저장된다.
도 8에서, 반도체 메모리 장치(3100)는 컨트롤러(3200)를 통해 시스템 버스(4500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(3100)는 시스템 버스(4500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(3200)의 기능은 중앙 처리 장치(4100) 및 램(4200)에 의해 수행될 것이다.
도 8에서, 도 7을 참조하여 설명된 메모리 시스템(3000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(3000)은 도 5를 참조하여 설명된 메모리 시스템(2000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(4000)은 도 7 및 도 6을 참조하여 설명된 메모리 시스템들(2000, 3000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 메모리 시스템 100: 반도체 메모리 장치
110: 메모리 셀 어레이 120: 어드레스 디코더
130: 읽기 및 쓰기 회로 140: 제어 로직
200: 컨트롤러 1100: 활성화 제어 회로
1200: 비트라인 디스차지 회로 1300: 비트라인 클램프 회로
1400: 바운싱 보상 회로 1500: 전류 센싱부
1510: 클램프 회로 1520: 전류 판단 회로
1530: 래치 회로 1540: 내부 노드 디스차지 회로

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    센싱 동작 시 상기 복수의 메모리 셀들과 연결된 비트라인들에 전류를 공급하고 비트라인 전류를 센싱하여 상기 복수의 메모리 셀들의 데이터를 센싱하기 위한 복수의 페이지 버퍼들을 포함하며,
    상기 복수의 페이지 버퍼들은 상기 복수의 메모리 셀들의 프로그램 상태에 따라 상기 비트라인과 접지 전압을 연결하는 전류 패스를 형성하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 상기 센싱 동작 시 상기 복수의 메모리 셀들의 프로그램 상태에 따라 상기 비트라인들을 통해 공급되는 전류가 공통 소스 라인으로 흐르는 제1 전류 패스가 생성되거나 차단되는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 복수의 페이지 버퍼들은 대응하는 비트라인이 상기 공통 소스 라인과 연결되는 상기 제1 전류 패스가 생성될 경우, 상기 비트라인과 접지 전압을 연결하는 제2 전류 패스를 생성하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 공통 소스 라인을 통해 흐르는 전류량이 증가하여 소스 바운싱 현상이 발생하여도 상기 제2 전류 패스에 의해 상기 비트라인의 전위는 하강하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 복수의 페이지 버퍼들 각각은
    상기 비트라인들 중 하나와 연결되며, 제어 신호 및 상기 비트라인의 전위 레벨에 응답하여 상기 비트라인과 상기 접지 전압을 연결하여 상기 전류 패스를 형성하기 위한 바운싱 보상 회로; 및
    상기 비트라인들 중 하나와 연결되며, 연결된 비트라인에 상기 전류를 공급하고 비트라인 전류를 센싱하여 상기 복수의 메모리 셀들의 데이터를 센싱하기 위한 전류 센싱부를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 전류 센싱부는
    제1 및 제2 노드를 포함하며, 데이터를 래치할 수 있는 래치;
    상기 비트라인들 중 하나와 연결되며, 상기 비트라인에 상기 전류를 공급하기 위한 클램프 회로; 및
    상기 클램프 회로 내의 센싱 노드의 전위에 따라 상기 제1 노드의 전위를 제어하여 상기 데이터가 상기 래치에 저장되도록 제어하기 위한 전류 판단 회로를 포함하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    선택된 메모리 셀의 문턱 전압이 독출 전압 또는 검증 전압보다 낮을 경우, 상기 선택된 메모리 셀에 대응하는 페이지 버퍼의 상기 바운싱 보상 회로는 상기 선택된 메모리 셀과 연결된 비트라인과 접지 전압을 연결하여 상기 전류 패스를 형성하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 선택된 메모리 셀의 문턱 전압이 상기 독출 전압 또는 상기 검증 전압보다 높을 경우, 상기 선택된 메모리 셀에 대응하는 페이지 버퍼의 상기 바운싱 보상 회로는 상기 선택된 메모리 셀과 연결된 비트라인과 접지 전압을 차단하여 상기 전류 패스를 차단하는 반도체 메모리 장치.
  9. 복수의 메모리 셀들, 그리고 비트 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 복수의 페이지 버퍼를 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하되,
    상기 컨트롤러로부터의 독출 동작 또는 검증 동작 요청에 응답하여, 상기 반도체 메모리 장치는 선택된 메모리 셀들의 센싱 동작 시 상기 선택된 메모리 셀들의 프로그램 상태에 따라 상기 복수의 페이지 버퍼를 통해 상기 비트라인들과 접지 전압을 연결하는 전류 패스를 형성하도록 구성된 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 복수의 메모리 셀들은 프로그램 상태에 따라 상기 비트라인들을 통해 공급되는 전류가 공통 소스 라인으로 흐르는 제1 전류 패스가 생성되거나 차단되는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 복수의 페이지 버퍼들은 대응하는 비트라인이 상기 공통 소스 라인과 연결되는 상기 제1 전류 패스가 생성될 경우, 상기 비트라인과 접지 전압을 연결하는 제2 전류 패스를 생성하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 공통 소스 라인을 통해 흐르는 전류량이 증가하여 소스 바운싱 현상이 발생하여도 상기 제2 전류 패스에 의해 상기 비트라인의 전위는 하강하는 메모리 시스템.
  13. 제 9 항에 있어서,
    상기 복수의 페이지 버퍼들 각각은
    상기 비트라인들 중 하나와 연결되며, 제어 신호 및 상기 비트라인의 전위 레벨에 응답하여 상기 비트라인과 상기 접지 전압을 연결하여 상기 전류 패스를 형성하기 위한 바운싱 보상 회로; 및
    상기 비트라인들 중 하나와 연결되며, 연결된 비트라인에 상기 전류를 공급하고 비트라인 전류를 센싱하여 상기 복수의 메모리 셀들의 데이터를 센싱하기 위한 전류 센싱부를 포함하는 메모리 시스템.
  14. 제 9 항에 있어서, 상기 전류 센싱부는
    제1 및 제2 노드를 포함하며, 데이터를 래치할 수 있는 래치;
    상기 비트라인들 중 하나와 연결되며, 상기 비트라인에 상기 전류를 공급하기 위한 클램프 회로; 및
    상기 클램프 회로 내의 센싱 노드의 전위에 따라 상기 제1 노드의 전위를 제어하여 상기 데이터가 상기 래치에 저장되도록 제어하기 위한 전류 판단 회로를 포함하는 메모리 시스템.
  15. 제 13 항에 있어서,
    선택된 메모리 셀의 문턱 전압이 독출 전압 또는 검증 전압보다 낮을 경우, 상기 선택된 메모리 셀에 대응하는 페이지 버퍼의 상기 바운싱 보상 회로는 상기 선택된 메모리 셀과 연결된 비트라인과 접지 전압을 연결하여 상기 전류 패스를 형성하는 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 선택된 메모리 셀의 문턱 전압이 상기 독출 전압 또는 상기 검증 전압보다 높을 경우, 상기 선택된 메모리 셀에 대응하는 페이지 버퍼의 상기 바운싱 보상 회로는 상기 선택된 메모리 셀과 연결된 비트라인과 접지 전압을 차단하여 상기 전류 패스를 차단하는 메모리 시스템.
  17. 선택된 메모리 셀이 연결된 비트라인에 전류를 공급하는 단계;
    상기 선택된 메모리 셀에 독출 전압 또는 검증 전압을 인가하는 단계;
    상기 선택된 메모리 셀의 프로그램 상태에 따라 상기 선택된 메모리 셀이 턴온 또는 턴오프되어 상기 비트라인을 통해 공급된 상기 전류가 공통 소스 라인으로 흐르거나 차단되는 단계;
    상기 전류가 상기 공통 소스 라인으로 흐를경우, 상기 비트라인과 접지 전압을 연결하는 추가적인 전류 패스를 형성하여 상기 비트라인의 전위를 하강시키는 단계; 및
    상기 비트라인의 전위에 따라 상기 선택된 메모리 셀의 상태를 센싱하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  18. 제 17 항에 있어서,
    상기 선택된 메모리 셀이 턴오프될 경우, 상기 추가적인 전류 패스는 차단되는 반도체 메모리 장치의 동작 방법.
  19. 제 17 항에 있어서,
    상기 선택된 메모리 셀의 문턱 전압이 상기 독출 전압 또는 검증 전압보다 낮을 경우, 상기 공통 소스 라인에 바운싱 현상이 발생하여 공통 소스 라인을 통해 흐르는 전류량이 감소하여도 상기 추가적인 전류 패스에 의해 상기 비트라인의 전위가 하강하는 반도체 메모리 장치의 동작 방법.
  20. 제 19 항에 있어서,
    상기 선택된 메모리 셀의 문턱 전압이 상기 독출 전압 또는 상기 검증 전압보다 높을 경우, 상기 추가적인 전류 패스는 차단되어 상기 비트라인의 전위는 하이 레벨을 유지하는 반도체 메모리 장치의 동작 방법.
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