JP2013069356A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】実施形態の半導体記憶装置１は、メモリセルアレイ１０と、ビット線ＢＬと、ソース線ＳＬと、センス回路１３とを備える。メモリセルアレイ１０は、半導体基板４０上に積層されたメモリセルＭＴが直列接続されたメモリストリング１６を有する。ビット線ＢＬは、いずれかのメモリストリング１６に接続され、データを転送可能である。ソース線ＳＬは、いずれかのメモリストリング１６に接続され、データの読み出し時において、ビット線ＢＬから読み出し電流が流れ込む。センス回路１３は、ビット線ＢＬに接続され、読み出しデータをセンスする。センス回路１３の動作タイミングは、ソース線ＳＬに流れる電流に基づいて決定される。
【選択図】図１

Description

本発明の実施形態は半導体記憶装置に関する。

近年、ＮＡＮＤ型フラッシュメモリ等の半導体メモリの微細化の進展には目覚ましいものがある。そのような状況の下、半導体メモリの動作信頼性を保つことが困難になってきている。

米国特許第７，０２３，７３６号明細書

本実施形態は、動作信頼性を向上出来る半導体記憶装置を提供する。

実施形態の半導体記憶装置は、半導体基板上に積層されたメモリセルが直列接続されたメモリストリングを有するメモリセルアレイと、いずれかの前記メモリストリングに接続され、データを転送可能なビット線と、いずれかの前記メモリストリングに接続され、データの読み出し時において、前記ビット線から読み出し電流が流れ込むソース線と、前記ビット線に接続され、読み出しデータをセンスするセンス回路とを具備し、前記センス回路の動作タイミングは、前記ソース線に流れる電流に基づいて決定される。

第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係るメモリセルアレイ及び参照電流生成部のブロック図。 第１実施形態に係るメモリセルアレイの斜視図。 第１実施形態に係るメモリセルアレイの断面図。 第１実施形態に係るＮＡＮＤストリングの等価回路図。 第１実施形態に係るセンスモジュールの回路図。 第１実施形態に係るリファレンスセンスモジュールの回路図。 第１実施形態に係る電流コピー回路の回路図。 第１実施形態に係るメモリセルアレイ及び参照電流生成部のブロック図。 第１実施形態の変形例に係るメモリセルアレイ及び参照電流生成部のブロック図。 第２実施形態に係るメモリセルアレイ及び参照電流生成部のブロック図。 第３実施形態に係る電流コピー回路の回路図。 第３実施形態に係る電流コピー回路の生成するリファレンス電流を示すダイアグラム。 第３実施形態に係るデータ読み出し方法のフローチャート。 第３実施形態に係るセンスモジュールの動作時における各種信号のタイミングチャート。 第４実施形態に係る参照電流生成部及びリファレンスセンスモジュールのブロック図。 第４実施形態に係る電流コピー回路の生成するリファレンス電流を示すダイアグラム。 第４実施形態に係るデータ読み出し方法のフローチャート。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１実施形態］
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．半導体記憶装置の構成について
まず、本実施形態に係る半導体記憶装置の構成について説明する。

１．１ 半導体記憶装置の全体構成について
図１は、本実施形態に係る半導体記憶装置のブロック図である。図示するように半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１（１１−１、１１−２）、カラムデコーダ１２（１２−１、１２−２）、センス回路１３（１３−１、１３−２）、リファレンス電流生成部１４、及び制御回路１５を備えている。

メモリセルアレイ１０は、不揮発性のメモリセルが直列接続されたＮＡＮＤストリング１６を複数備えている。ＮＡＮＤストリング１６内のメモリセルのゲートには、ワード線（図示せず）が接続される。またＮＡＮＤストリング１６の一端側のメモリセルのドレインにはビット線ＢＬが接続され、他端側のメモリセルのソースにはソース線ＳＬが接続される。

ロウデコーダ１１は、メモリセルアレイ１０のロウ方向を選択する。換言すれば、データの書き込み時及び読み出し時において、いずれかのワード線を選択し、選択ワード線及び非選択ワード線に、必要な電圧を印加する。なお、ロウデコーダ１１−１、１１−２はいずれか一方のみが設けられても良い。

センス回路１３は、ビット線ＢＬに対応して設けられたセンスモジュール２０を有する。センスモジュール２０は、データの読み出し時には、ビット線ＢＬに読み出されたデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをビット線ＢＬに転送する。なお、センス回路１３−１、１３−２はいずれか一方のみが設けられても良い。

カラムデコーダ１２は、メモリセルアレイ１０のカラム方向を選択する。換言すれば、書き込みデータ及び読み出しデータの転送時において、いずれかのセンスモジュール２０を選択する。カラムデコーダ１２−１、１２−２もいずれか一方のみが設けられても良い。

リファレンス電流生成部１４は、データの読み出し時において、ソース線ＳＬに流れる電流に基づいてリファレンス電流を生成して、後述するリファレンスセンスモジュール２４に供給する。リファレンスセンスモジュール２４の数をＭ（Ｍは自然数）とすると、生成部１４は（Ｍ×Ｉref）の大きさの電流を生成し、各リファレンスセンスモジュール２４にＩrefを供給する。

制御回路１５は、半導体記憶装置１の動作を制御する。より具体的には、制御回路１５は、ドライバ回路２１、チャージポンプ回路２２、アドレスデコーダ２３、Ｍ個のリファレンスセンスモジュール２４、及びセンス制御回路２５を備えている。

チャージポンプ回路２２は、例えば図示せぬステートマシンの命令に応答して、データの書き込み、読み出し、及び消去に必要な電圧を生成し、これをドライバ回路２１に供給する。

ドライバ回路２１は、チャージポンプ回路２２から供給された電圧のうち、必要な電圧をロウデコーダ１１に供給する。そして、ドライバ回路２１から供給された電圧が、ロウデコーダ１１によってワード線に印加される。

アドレスデコーダ２３は、図示せぬアドレスバッファからアドレスを受信する。そしてロウアドレスＲＡをロウデコーダ１１に転送し、カラムアドレスＣＡをカラムデコーダ１２に転送する。

リファレンスセンスモジュール２４は、データの読み出し時において、生成部１４の供給するリファレンス電流Ｉrefをセンスする。

センス制御回路２５は、リファレンスセンスモジュール２４におけるセンス動作に基づいて、センス回路１３の動作タイミングを制御する。

１．２ メモリセルアレイ１０について
次に、上記メモリセルアレイ１０の構成の詳細について説明する。図２は、メモリセルアレイ１０の回路図である。

図示するようにメモリセルアレイは、マトリクス状に配置された複数のＮＡＮＤストリング１６を備えている。ＮＡＮＤストリング１６の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ（ＷＬ０〜ＷＬ７）のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。

また、メモリセルアレイ１０において同一列にある選択トランジスタＳＴ１の電流経路の他端はいずれかのビット線ＢＬ（ＢＬ０、ＢＬ１、…）に共通接続される。更に選択トランジスタＳＴ２の電流経路の他端はソース線ＳＬ（ＳＬ０、ＳＬ１、…）に共通接続される。なお、本実施形態ではソース線ＳＬはそれぞれ電気的に分離されている。

以下では、同一行に配列された複数のＮＡＮＤストリング１６の集合をメモリセルグループＧＰ（ＧＰ０、ＧＰ１、…）と呼ぶことにする。メモリセルアレイ１０内には、メモリセルグループＧＰがビット線に沿った方向に複数配置されている。データの読み出し及び書き込みは、いずれかのメモリセルグループＧＰにおける、いずれかのワード線ＷＬに接続された複数のメモリセルトランジスタ単位で行われる。この単位を「ページ」と呼ぶ。また、データの消去は複数のメモリセルグループＧＰ単位で行われる。この単位を「ブロック」と呼ぶ。同一のブロック内では、異なるメモリセルグループＧＰ間であっても、ワード線ＷＬは共通に接続されている。つまり、同一ブロック内であれば、あるメモリセルグループＧＰに属するワード線ＷＬ０は、他のメモリセルグループＧＰに属するワード線ＷＬ０と共通に接続されている。他のワード線も同様である。但し、セレクトゲート線ＳＧＳ、ＳＧＤは、同一のブロック内であっても独立している。なお、１つまたは複数のメモリセルグループＧＰは、同一のソース線ＳＬを共有されている。

次に、メモリセルアレイ１０の三次元積層構造につき、図３及び図４を用いて説明する。図３及び図４は、メモリセルアレイ１０の斜視図及び断面図である。

図示するようにメモリセルアレイ１０は、半導体基板４０上に設けられている。そしてメモリセルアレイ１０は、半導体基板４０上に順次形成されたバックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３、及び配線層Ｌ４を有する。

バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタＢＴとして機能する。メモリトランジスタ層Ｌ２は、メモリセルトランジスタＭＴ０〜ＭＴ７（ＮＡＮＤストリング１６）として機能する。選択トランジスタ層Ｌ３は、選択トランジスタＳＴ１、ＳＴ２として機能する。配線層Ｌ４は、ソース線ＳＬ及びビット線ＢＬとして機能する。

バックゲートトランジスタ層Ｌ１は、バックゲート導電層４１を有する。バックゲート導電層４１は、半導体基板４０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層４１は、メモリブロック毎に分断されている。メモリブロックとは、メモリセルグループＧＰの集合であり、データの消去単位となる。バックゲート導電層４１は、例えば多結晶シリコンによって形成される。バックゲート導電層４１は、バックゲート線ＢＧとして機能する。

またバックゲート導電層４１は、図４に示すようにバックゲートホール４２を有する。バックゲートホール４２は、バックゲート導電層４１を掘り込むように形成されている。バックゲートホール４２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。

メモリセルトランジスタ層Ｌ２は、バックゲート導電層Ｌ１の上層に形成されている。メモリセルトランジスタ層Ｌ２は、ワード線導電層４３ａ〜４３ｄを有する。ワード線導電層４３ａ〜４３ｄは、層間絶縁層（図示せず）を挟んで積層されている。ワード線導電層４３ａ〜４３ｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層４３ａ〜４３ｄは、例えば多結晶シリコンで形成される。ワード線導電層４３ａはメモリセルトランジスタＭＴ３、ＭＴ４の制御ゲート（ワード線ＷＬ３、ＷＬ４）として機能し、ワード線導電層４３ｂはメモリセルトランジスタＭＴ２、ＭＴ５の制御ゲート（ワード線ＷＬ２、ＷＬ５）として機能し、ワード線導電層４３ｃはメモリセルトランジスタＭＴ１、ＭＴ６の制御ゲート（ワード線ＷＬ１、ＷＬ６）として機能し、ワード線導電層４３ｄはメモリセルトランジスタＭＴ０、ＭＴ７の制御ゲート（ワード線ＷＬ０、ＷＬ７）として機能する。

またメモリセルトランジスタ層Ｌ２は、図４に示すように、メモリホール４４を有する。メモリホール４４は、ワード線導電層４３ａ〜４３ｄを貫通するように形成されている。メモリホール４４は、バックゲートホール４２のカラム方向の端部近傍に整合するように形成されている。

更にバックゲートトランジスタ層Ｌ１及びメモリセルトランジスタ層Ｌ２は、図４に示すように、ブロック絶縁層４５ａ、電荷蓄積層４５ｂ、トンネル絶縁層４５ｃ、及び半導体層４６を有する。半導体層４６は、ＮＡＮＤストリング１６のボディ（各トランジスタのバックゲート）として機能する。

ブロック絶縁層４５ａは、図４に示すように、バックゲートホール４２及びメモリホール４５に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層４５ｂは、ブロック絶縁層４５ａの側面に、所定の厚みをもって形成されている。トンネル絶縁層４５ｃは、電荷蓄積層４５ｂの側面に、所定の厚みをもって形成されている。半導体層４６は、トンネル絶縁層４５ｃの側面に接するように形成されている。半導体層４６は、バックゲートホール４２及びメモリホール４４を埋めるように形成されている。

半導体層４６は、ロウ方向からみてＵ字状に形成されている。すなわち半導体層４６は、半導体基板４０の表面に対して垂直方向に延びる一対の柱状部４６ａと、一対の柱状部４６ａの下端を連結する連結部４６ｂとを有する。

ブロック絶縁層４５ａ及びトンネル絶縁層４５ｃは、例えば酸化シリコン（ＳｉＯ_２）で形成される。電荷蓄積層４５ｂは、例えば窒化シリコン（ＳｉＮ）で形成される。半導体層４６は、多結晶シリコンで形成される。これらのブロック絶縁層４５ａ、電荷蓄積層４５ｂ、トンネル絶縁層４５ｃ、及び半導体層４６は、メモリトランジスタＭＴとして機能するＭＯＮＯＳ型トランジスタを形成する。

上記バックゲートトランジスタ層Ｌ１の構成を換言すると、トンネル絶縁層４５ｃは、連結部４６ｂを取り囲むように形成されている。バックゲート導電層４１は、連結部４６ｂを取り囲むように形成されている。

また上記メモリトランジスタ層Ｌ２の構成を換言すると、トンネル絶縁層４５ｃは、柱状部４６ａを取り囲むように形成されている。電荷蓄積層４５ｂは、トンネル絶縁層４５ｃを取り囲むように形成されている。ブロック絶縁層４５ａは、電荷蓄積層４５ｂを取り囲むように形成されている。ワード線導電層４４ａ〜４４ｄは、ブロック絶縁層４５ａ〜４５ｃ及び柱状部４６ａを取り囲むように形成されている。

選択トランジスタ層Ｌ３は、図３及び図４に示すように、導電層４７ａ及び４７ｂを有する。導電層４７ａ及び４７ｂは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対の導電層４７ａと、一対の導電層４７ｂは、カラム方向に交互に配置されている。導電層４７ａは一方の柱状部４６ａの上層に形成され、導電層４７ｂは他方の柱状部４６ａの上層に形成されている。

導電層４７ａ及び４７ｂは、多結晶シリコンで形成される。導電層４７ａは、選択トランジスタＳＴ２のゲート（セレクトゲート線ＳＧＳ）として機能し、導電層４７ｂは、選択トランジスタＳＴ１のゲート（セレクトゲート線ＳＧＤ）として機能する。

選択トランジスタ層Ｌ３は、図４に示すように、ホール４８ａ及び４８ｂを有する。ホール４８ａ及び４８ｂは、それぞれ導電層４７ａ及び４７ｂを貫通する。またホール４８ａ及び４８ｂは、それぞれメモリホール４４と整合する。

選択トランジスタ層Ｌ３は、図４に示すように、ゲート絶縁層４９ａ及び４９ｂ、並びに半導体層５０ａ及び５０ｂを備えている。ゲート絶縁層４９ａ及び４９ｂは、それぞれホール４８ａ及び４８ｂに面する側壁に形成されている。半導体層５０ａ及び５０ｂは、それぞれゲート絶縁層４９ａ及び４９ｂに接するように、半導体基板４０の表面に対して垂直方向に延びる柱状に形成されている。

ゲート絶縁層４９ａ及び４９ｂは、例えば酸化シリコン（ＳｉＯ_２）で形成される。半導体層５０ａ及び５０ｂは、例えば多結晶シリコンで形成される。

上記選択トランジスタ層Ｌ３の構成を換言すると、ゲート絶縁層４９ａは、柱状の半導体層５０ａを取り囲むように形成されている。導電層４７ａは、ゲート絶縁層４９ａ及び半導体層５０ａを取り囲むように形成されている。また、ゲート絶縁層４９ｂは、柱状の半導体層５０ｂを取り囲むように形成されている。導電層４７ｂは、ゲート絶縁層４９ｂ及び半導体層５０ｂを取り囲むように形成されている。

配線層Ｌ４は、図３及び図４に示すように、選択トランジスタ層Ｌ３の上層に形成されている。配線層Ｌ４は、ソース線層５１、プラグ層５２、及びビット線層５３を有する。

ソース線層５１は、ロウ方向に延びる板状に形成されている。ソース線層５１は、カラム方向に隣接する一対の半導体層４７ａの上面に接するように形成されている。プラグ層５２は、半導体層４７ｂの上面に接し、半導体基板４０の表面に対して垂直方向に延びるように形成されている。ビット線層５３は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線層５３は、プラグ層５２の上面に接するように形成されている。ソース線層５１、プラグ層５２、及びビット線層５３は、例えばタングステン（Ｗ）等の金属で形成される。ソース線層５１は、図１及び図２で説明したソース線ＳＬとして機能し、ビット線層５３は、ビット線ＢＬとして機能する。

図３及び図４に示すＮＡＮＤストリング１６の等価回路を図５に示す。図５の構成は図２のＮＡＮＤストリングの構成と等価であるが、図２ではバックゲートトランジスタＢＴの図示を省略している。

図示するようにＮＡＮＤストリング１６は、選択トランジスタＳＴ１、ＳＴ２、メモリセルトランジスタＭＴ０〜ＭＴ７、及びバックゲートトランジスタＢＴを備えている。前述の通り、メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に直列に接続されている。バックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に直列接続されている。

メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧに接続されている。データの書き込み時及び読み出し時には、バックゲートトランジスタＢＴは常にオン状態とされている。そして、図３においてロウ方向に沿って配列された複数のＮＡＮＤストリング１６の集合が、図２で説明したメモリセルグループＧＰに相当する。

１．３ センス回路１３について
次に、センス回路１３について説明する。図１で説明したように、センス回路１３は、ビット線ＢＬに対応付けて設けられた複数のセンスモジュール２０を備えている。図６は、センスモジュール２０の回路図である。

図示するようにセンスモジュール２０は、大まかにはｎチャネルＭＯＳトランジスタ６０、６１、センスアンプ６３、データラッチ６４、及びプルダウン回路６５を備えている。

トランジスタ６０は、ゲートに信号ＢＬＳが与えられ、ソースがビット線ＢＬに接続され、ドレインがトランジスタ６１のソースに接続されている。トランジスタ６０は、センスモジュール２０とビット線ＢＬとの間を接続／非接続するためのものである。トランジスタ６１は、ゲートに信号ＢＬＣが与えられる。トランジスタ６１は、データの読み出し時におけるビット線のプリチャージ電位を制御するためのものである。

センスアンプ６３は、データの読み出し時において、データに応じてメモリセルの流れる電流をセンス・増幅する。センスアンプ６３は、ｎチャネルＭＯＳトランジスタ６７〜６９、ｐチャネルＭＯＳトランジスタ６６、７０、７１、及び容量素子７２を備えている。

トランジスタ６６は、ゲートがノードＩＮＶに接続され、ソースに電源電圧Ｖｄｄが与えられる。トランジスタ６７はビット線ＢＬをプリチャージするためのものであり、ゲートに信号ＢＬＸが与えられ、ドレインがトランジスタ６６のドレインに接続され、ソースがトランジスタ６１のドレインに接続される。トランジスタ６８は容量素子７２を充電するためのものであり、ゲートに信号ＨＨ０が与えられ、ドレインがトランジスタ６６のソースに接続され、ソースがノードＳＥＮに接続される。トランジスタ６９は容量素子７２を放電するためのものであり、ゲートに信号ＸＸ０が与えられ、ドレインがノードＳＥＮに接続され、ソースがトランジスタ６６のソースに接続される。容量素子７２は、ビット線ＢＬのプリチャージの際に充電され、一方電極がノードＳＥＮに接続され、他方電極が接地される。トランジスタ７０は、読み出しデータをデータラッチ６４に格納するためのものであり、ゲートに信号ＳＴＢが与えられ、ソースに電源電圧Ｖｄｄが与えられる。トランジスタ７１は、読み出しデータが“０”であるか“１”であるかをセンスするためのものであり、ゲートがノードＳＥＮに接続され、ソースがトランジスタ７０のドレインに接続され、ドレインがノードＩＮＶに接続される。

データラッチ６４は、センスアンプ６３でセンス・増幅された読み出しデータを保持する。データラッチ６４は、ｎチャネルＭＯＳトランジスタ７３〜７６及びｐチャネルＭＯＳトランジスタ７７〜７９を備えている。

ＭＯＳトランジスタ７３はノードＩＮＶをリセットするためのものであり、ゲートに信号ＲＳＴが与えられ、ドレインがノードＩＮＶに接続され、ソースが接地される。トランジスタ７４、７８は第１インバータを構成し、その出力ノードがノードＩＮＶであり、入力ノードがノードＬＡＴである。またトランジスタ７６、７９は第２インバータを構成し、その出力ノードがノードＬＡＴであり、入力ノードがノードＩＮＶである。そしてデータラッチ６４は、この第１、第２インバータによってデータを保持する。トランジスタ７７は、第１、第２インバータをリセットするためのものであり、ゲートに信号／ＲＳＴが与えられ、ソースに電源電圧Ｖｄｄが与えられ、第１インバータの高電圧電源に接続される。トランジスタ７５は、このインバータに、センスアンプでセンスされたデータを取り込むためのものであり、ゲートに信号／ＳＴＢが与えられ、ソースが接地されれ、第１インバータの低電圧電源に接続される。

プルダウン回路６５は、ノードＩＮＶの電位に応じて、ビット線ＢＬをプルダウンする。プルダウン回路６５は、ｎチャネルＭＯＳトランジスタ８０を備える。ｎチャネルＭＯＳトランジスタ８０は、ゲートがノードＩＮＶに接続され、ソースが接地され、ドレインがトランジスタ６１のドレインに接続されている。

１．４ リファレンスセンスモジュール２４について
次に、リファレンスセンスモジュール２４について説明する。図１で説明したように、制御回路１５にはＭ個のリファレンスセンスモジュール２４が含まれる。図７は、リファレンスセンスモジュール２４の回路図である。

図示するように、リファレンスセンスモジュール２４は、図６で説明したセンスモジュール２０において、以下の変更を行ったものである。すなわち、
・トランジスタ６０を廃した。
・プルダウン回路６５を廃した。
・センスアンプ６３において、トランジスタ６６を廃した。
・センスアンプ６３において、トランジスタ６７のゲートを接地した。
・ノードＩＮＶの信号がセンス制御回路２５に出力される。
・メモリセルからの読み出し電流ではなく、リファレンス電流Ｉrefをセンスする。

その他はセンスモジュール２０と同じである。なお、リファレンスセンスモジュール２４において、センスモジュール２０と対応する各信号及びノードには、“＿Ｄ”を付記した。例えば、リファレンスセンスモジュール２４のノードＳＥＮ＿Ｄは、センスモジュール２０のノードＳＥＮに対応する。また、信号ＨＨ０＿Ｄ、ＸＸ０＿Ｄ、ＲＳＴ＿Ｄは、信号ＨＨ０、ＸＸ０、ＲＳＴと同じタイミングで遷移する。

１．５ リファレンス電流生成部１４について
次に、リファレンス電流生成部１４について説明する。図２に示すように、生成部１４は、ソース線ＳＬ毎に設けられた電流コピー回路９０を備えている。

電流コピー回路９０は、データの読み出し時において、非選択ソース線ＳＬに流れるオフ電流に基づいてリファレンス電流Ｉrefを生成する。また、ソース線ＳＬの電位を制御する。

図８は電流コピー回路９０の回路図である。図示するように電流コピー回路９０は、レギュレータ９１及びｎチャネルＭＯＳトランジスタ９２を備えている。

レギュレータ９１は、基準電圧Ｖrefに基づいて、ソース線ＳＬの電圧を制御する。図示するようにレギュレータ９１は、ｎチャネルＭＯＳトランジスタ９３及び比較器９４を備えている。トランジスタ９３は、比較器９４の出力ノードにゲートが接続され、対応するソース線ＳＬにドレインが接続され、ソースが接地されている。比較器９４は、反転入力端子（−）に基準電圧Ｖrefが入力され、非反転入力端子（＋）にソース線ＳＬが接続される。そして、基準電圧Ｖrefとソース線ＳＬとの比較結果に応じてトランジスタ９３を制御することにより、ソース線ＳＬの電位をＶrefに維持する。

トランジスタ９２は、比較器９４の出力ノードにゲートが接続され、ソースが接地されて、（Ｍ×Ｉref）のリファレンス電流を発生させる。そして、リファレンス電流Ｉrefを、Ｍ個のリファレンスセンスモジュール２４の各々に供給する。

適切なリファレンス電流Ｉrefの大きさは、例えば次のようにして設定される。まず、メモリセルトランジスタＭＴあたりのオフ電流ｉoffは次のように求められる。
ｉoff＝(ｎ1／(Ｎp×Ｎs))×Ｉsrc
但し、ｎ1は、メモリセルアレイ１０内のソース線ＳＬの数、Ｎpは、ページあたりのメモリセルトランジスタ数、Ｎsは、ビット線あたりに接続されているＮＡＮＤストリング１６の数、Ｉsrcは、非選択のメモリセルグループＧＰに接続されるソース線ＳＬに流れる電流である。

従って、ビット線あたりのオフ電流Ｉoffは、次のようになる。
Ｉoff＝Ｎs×ｉoff＝(ｎ1／Ｎp)×Ｉsrc
但し、ｉoffは、メモリセルトランジスタＭＴあたりのオフ電流である。

すると、オン電流の最小値Ｉon_minを(ａ1×Ｉoff)とすれば、Ｉrefは以下の通りである。
Ｉref＝（Ion＋Ｉoff）／2＝（（a1＋1）／2）×Ｉoff
＝((ａ1＋1)×ｎ1)／(2×Ｎp)×Ｉsrc
但し、ａ1は任意の数である。

このようなＩrefを設定することで、ｉonとｉoffとを区別することが可能となる。但し、ｉonは、メモリセルトランジスタＭＴあたりのオン電流である。

すると、（Ｍ×Ｉref）の大きさの電流を得るには、トランジスタ９３とトランジスタ９２のサイズ（例えばトランジスタ数またはゲート幅）比は、次のようになる。
Ｓ０：Ｓ１＝Ｍ×(ａ1×ｎ1)／(2×Ｎp)：１
但し、Ｓ０はトランジスタ９３のサイズであり、Ｓ１はトランジスタ９２のサイズである。

従って、例えばａ1＝３、ｎ1＝４、Ｎp＝８Ｋバイト、Ｍ＝６４の場合には、次のようになる。
Ｓ０：Ｓ１＝１２８：１
これにより、適切なリファレンス電流が得られる。

１．６ センス制御回路２５について
センス制御回路２５は、センスモジュール２０の動作タイミングを制御する。一例として本実施形態では、信号ＸＸ０のタイミングを制御する場合を例に挙げる。

センス制御回路２５は、Ｍ個のリファレンスセンスモジュール２４から、ノードＩＮＶ＿Ｄの信号を受信する。そして、Ｍ個のノードＩＮＶ＿Ｄのうち、予め定められた所定の数のノードＩＮＶ＿Ｄの論理状態が反転（“Ｌ”→“Ｈ”）した時に、センスモジュール２０のセンス動作を終了させる。換言すれば、信号ＸＸ０をデアサート（本例では“Ｌ”レベルと）して、ノードＳＥＮの放電を終了させる。

２．半導体記憶装置の読み出し動作について
次に、本実施形態に係る半導体記憶装置の読み出し動作について、リファレンス電流生成部１４の動作に着目して、以下説明する。図９は、メモリセルアレイ１０及び生成部１４の回路図である。以下では、メモリセルグループＧＰ１のワード線ＷＬ６からデータを読み出す場合を例に挙げて説明する。

図示するように、ロウデコーダ１１は、ワード線ＷＬ及びセレクトゲート線ＳＧＳ、ＳＧＤに、必要な電圧を印加する。より具体的には、選択ワード線ＷＬ６に対して電圧ＶＣＧＲを印加し、非選択ワード線ＷＬ０〜ＷＬ５及びＷＬ７に対して電圧ＶＲＥＡＤを印加する。ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタＭＴをオンさせる電圧であり、ＶＣＧＲは、読み出しレベルに応じた電圧である。また、選択メモリセルグループＧＰ１におけるセレクトゲート線ＳＧＳ、ＳＧＤに電圧Ｖddを印加し、非選択メモリセルグループＧＰ０におけるセレクトゲート線ＳＧＳ、ＳＧＤに０Ｖを印加する。これにより、選択メモリセルグループＧＰ１の選択トランジスタＳＴ１、ＳＴ２はオン状態となり、非選択メモリセルグループＧＰ０選択トランジスタＳＴ１、ＳＴ２はオフ状態となる。なお、非選択メモリセルグループＧＰ０が、選択メモリセルグループＧＰ１と同じブロック内にあれば、図示するように、各ワード線ＷＬ０〜ＷＬ７に印加される電圧は、選択メモリセルグループＧＰ１と同じである。他方、非選択メモリセルグループＧＰ０が、選択メモリセルグループＧＰ１と異なるブロック内にあれば、各ワード線ＷＬ０〜ＷＬ７は電気的にフローティングとされる。

更にセンスモジュール２０では、トランジスタ６０、６１、６６〜６９がオン状態とされる。その結果、容量素子７２が充電されると共に、ビット線ＢＬがある電位にプリチャージされる。従って、選択ページにおいてメモリセルトランジスタＭＴがオン状態となれば、セル電流がビット線ＢＬから選択ソース線ＳＬ１に流れる。以下、選択ページに接続されたソース線を選択ソース線と呼び、それ以外のソース線を非選択ソース線と呼ぶ。また選択ソース線に流れ込む電流をＩsl_selと呼ぶ。

また、非選択ソース線ＳＬ０には、非選択のメモリセルグループＧＰ０内のＮＡＮＤストリング１６を流れるオフ電流が流れ込む。この電流をＩsl_uselと呼ぶ。そして、非選択ソース線ＳＬ０に対応する電流コピー回路９０は、電流Ｉsl_uselに基づいて、リファレンス電流（Ｍ×Ｉref）を生成する。そしてリファレンスセンスモジュール２４の各々は、ソース線ＳＬ０に対応する電流コピー回路９０が生成したリファレンス電流Ｉrefをセンスする。

なお、選択ソース線ＳＬ１に対応する電流コピー回路９０は、リファレンスセンスモジュール２４の動作には寄与しない。例えば、この電流コピー回路９０におけるリファレンス電流生成機能自体がディセーブルとされても良いし、またはリファレンス電流Ｉrefを生成したとしても、リファレンスセンスモジュール２４が選択ソース線ＳＬ１に対応する電流コピー回路９０の生成したリファレンス電流を選択しないようにしても良い。

その後、リファレンスセンスモジュール２４において、所定の数のノードＩＮＶ＿Ｄの論理レベルが反転すると、センス制御回路２５が信号ＸＸ０を“Ｌ”レベルとし、センスが終了する。その後、信号ＳＴＢをアサートする。これにより、センスモジュール２０においてトランジスタ７０がオン状態とされ、センスされた読み出しデータがデータラッチ６４に転送される。

３．本実施形態に係る効果
以上のように、本実施形態に係る構成であると、動作信頼性を向上出来る。本効果につき、以下詳細に説明する。

３．１ ＮＡＮＤ型フラッシュメモリの読み出し動作
ＮＡＮＤ型フラッシュメモリでは、プロセスばらつき、並びに温度及び電源電圧の変動などがあるため、適切な動作をさせるためには、回路設計時に十分なマージンをとる必要がある。

しかし近年、微細化や、積層化などの新規構造の導入に伴い、メモリセル性能の制御が非常に難しくなってきており、十分なマージンをとることが難しくなってきている。

例えば読み出し動作においては、メモリセルのオン電流が減少する一方、オフリーク電流は増えてきている。そのため十分なオン／オフ比を取ることが困難であり、読み出しマージンを確保することが難しくなってきている。

ＮＡＮＤ型フラッシュメモリでは、所望のビット線電位の時に流れるセル電流が、あるリファレンス電流より大きいか小さいかをセンスアンプで判定することにより、データを読み出す。この読み出し方式において、読み出しマージンを悪化させる原因となるものとしては、例えば、以下のようなものが挙げられる。
(i)ソース線ノイズ
(ii)プロセス、温度、電源の変動によるセンスアンプの特性ばらつき（ノードＳＥＮ電圧判定用のｐＭＯＳトランジスタのしきい値ばらつき、など)。

上記(i)に関しては、例えば以下のような対策が考えられる。すなわち、読み出しにおいては、複数のメモリセルに並列に電流を流し、同時に読み出しを行うので、ソース線に大きな電流が流れる。その結果、ソース線の電位が上昇し、これが読み出しばらつきの要因となる。そこで、読み出しを複数回に分け、大きいセル電流の流れるメモリセルを先に読み出す。そして、読み出しの終了したメモリセルのつながっているビット線をＧＮＤに落とした後、セル電流の小さいメモリセルの読み出しを行う。このようにすることで、セル電流の小さいセルを読み出すときには、大きな電流を流すメモリセルが存在しないため、ソース線を流れる電流が減り、読み出しばらつきが抑えられる。また、ソース電圧を適切な値に制御するようにする方法もある。

上記(ii)に関しては、例えば以下のような対策が考えられる。センスアンプでは、Ｖddまで充電していたノードＳＥＮの容量をセル電流で放電する。そして、センス終了時点で、ノードＳＥＮの電圧がＶdd−|Ｖtp|以下まで放電されていれば、メモリセルはオンしていたと判断し、Ｖdd−|Ｖtp|以上であれば、メモリセルはオフしていたと判断する。よって、オン電流とオフ電流を判別するリファレンス電流が流れた時にノードＳＥＮの電圧がちょうどトリップポイントＶdd−|Ｖtp|になるように設定すれば、ノードＳＥＮの電圧を判定することで、メモリセルのオン／オフ判定が可能になる。

しかし実際には、このトリップポイントは、電源電圧Ｖddの変動や、温度やプロセスばらつきによる閾値Ｖtpの変動により、ある幅を持っている。そのため、読み出しマージンを確保するためには、これらのばらつきを考慮して、リファレンス電流も幅を持った設定をする必要がある。そのため、結局のところは、オン／オフ比が十分取れていないと、読み出し判定ができなくなる。

そこで、ノードＳＥＮの電圧判定用のｐＭＯＳトランジスタの閾値ばらつきに代表される回路のばらつきを抑えるアイデアとして、リファレンスセンスアンプを利用した方式が提案されている。本方法では、ばらつきに関してセンスアンプと同様の特性を持つリファレンスセンスアンプに、オン電流とオフ電流を判定するセンス電流に等しいリファレンス電流を流す。リファレンス電流により、ノードＳＥＮの電位がＶdd−|Ｖtp|以下に下がれば、そのタイミングを制御回路に送る。そしてこのタイミングに基づいて、センスアンプの制御に必要な信号を生成し、それをセンスアンプに送る。

リファレンスセンスアンプから得られたセンス時間は、読み出し動作を行っている時点での温度やプロセスばらつきを考慮して作られるので、これらのばらつきを補償することができる。

しかしながら、リファレンス電流は、事前に見積もられたオン／オフ電流の値に基づいて適切だと思われる値を設定しておく必要がある。つまり、プロセスばらつきなどによりセル電流が変動した場合、リファレンス電流もそれに合わせて設定する。また、セル電流の温度特性と同様の温度特性を持たせる必要もある。

このように、リファレンスセンスアンプを利用した読み出し方式では、センスアンプのばらつきによりマージンの悪化を抑えることができるが、リファレンス電流を適切な値に設定する難しさがある。

すなわち、読み出しマージンを十分に得るには、読み出しデータをセンスする回路の特性ばらつきだけでなく、リファレンス電流のばらつきも考慮しなければならない。しかし、上記の方法であると、仮に回路の特性ばらつきを補償できたとしても、セル電流のばらつきまでは補償出来ない。

３．２ 本実施形態
この点、本実施形態であると、上記問題点を解決出来る。すなわち、本実施形態に係る構成であると、センスモジュール２０と同一基板上に形成されたリファレンスセンスモジュール２４を設けている。当然ながら、プロセスばらつきも含めて回路の特性ばらつきは、センスモジュール２０とリファレンスモジュール２４とでほぼ等しい。従って、センスモジュール２０での特性ばらつきを補償出来る。

更に、リファレンス電流Ｉrefを、実際にソース線ＳＬに流れる電流Ｉsl_uselに基づいて生成する。より具体的には、Ｉsl_uselを何倍かすることによってリファレンス電流Ｉrefを生成する。従って、リファレンス電流Ｉrefは、電流Ｉsl_uselと同じばらつきを有する。これは、セル電流Ｉsl_selのばらつきともほぼ等価である。つまり、セル電流Ｉsl_selが変動すれば、それと同じようにしてリファレンス電流Ｉrefも変動する。従って、セル電流のばらつきも補償出来る。

特に、図３及び図４で説明したような三次元積層型のＮＡＮＤ型フラッシュメモリの場合、平面型の一般的なＮＡＮＤ型フラッシュメモリと異なり、ジャンクションリークが存在しない。つまり、オフリーク電流は、基板に流れ出すことなく、全てソース線ＳＬに流れ込む。そのため、オン／オフ問わず、ソース線ＳＬに流れてくる電流が、ビット線ＢＬを流れている電流の総和（ページサイズで割れば、平均値）になっている。

そして、非選択ブロック（非選択メモリセルグループ）からソース線ＳＬに流れてくる電流は、ＮＡＮＤストリング１６のオフリーク電流に、当該ソース線ＳＬに接続されたＮＡＮＤストリング数をかけたものに等しい。

よって、ソース電流を何倍かすれば、ビット線あたりのオフ電流Ｉoffが分かる。そこで本実施形態では、ビット線あたりのオフ電流Ｉoffを元にリファレンス電流Ｉrefを生成し、これをリファレンスセンスモジュール２４でセンスしている。これにより、読み出しマージンを最大限に確保することが出来る。

４．本実施形態の変形例
上記実施形態では、リファレンス電流Ｉrefを生成する際、１本の非選択ソース線ＳＬのみを使用する場合を例に説明した。しかし、２本以上の非選択ソース線ＳＬを用いても良い。図１０は、このような場合のメモリセルアレイ１０及びリファレンス電流生成部１４のブロック図である。

図示するように、メモリセルグループＧＰ２のあるページが選択され、このメモリセルグループＧＰ２がソース線ＳＬ２に接続されていたとする。この場合、ソース線ＳＬ２と電気的に分離された２本の非選択ソース線ＳＬ０、ＳＬ１に流れる電流Ｉsl_uselを用いてリファレンス電流を生成しても良い。

この場合、生成部１４にはソース線毎に電流コピー回路９０が設けられる。そして、ソース線ＳＬ０用の電流コピー回路９０は、ソース線ＳＬ０に流れる電流Ｉsl_uselを用いて（Ｍ／２）・Ｉrefを生成する。またソース線ＳＬ１用の電流コピー回路９０は、ソース線ＳＬ１に流れる電流Ｉsl_uselを用いて（Ｍ／２）・Ｉrefを生成する。そして、これらの和によって（Ｍ×Ｉref）が生成され、リファレンスセンスモジュール２４の各々にＩrefが供給される。

もちろん、使用する非選択ソース線の数は３本以上であっても良く、全ての非選択ソース線を用いても良い。使用するソース線の数をｋとすれば、各電流コピー回路９０では（Ｍ／ｋ）・Ｉrefが生成される。また、使用する非選択ソース線は、選択ページが属するブロックとは別の非選択ブロックで使用されるものであっても良いし、同じブロックで使用されるものであっても良い。

［第２実施形態］
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、いずれかのメモリセルグループＧＰをＲＯＭフューズとして用いる場合に関する。以下では、上記第１実施形態と異なる点についてのみ説明する。

１．第２実施形態の構成及び動作について
図１１は、本実施形態に係るメモリセルアレイ１０及びリファレンス電流生成部１４のブロック図であり、メモリセルグループＧＰ１のワード線ＷＬ６に接続されたメモリセルからデータを読み出す場合を示している。

本実施形態に係る半導体記憶装置の構成及び動作は、第１実施形態とほぼ同じであるが、以下の点が異なる。すなわち、
・メモリセルアレイ１０のいずれかの領域がＲＯＭフューズとして用いられる。図１１の例では、メモリセルグループＧＰ１がＲＯＭフューズとして用いられる。従って、メモリセルグループＧＰ１のページデータは相補的であり、“０”データを保持するメモリセル数と“１”データを保持するメモリセル数は等しい（またはほぼ等しい）。

・生成部１４は、メモリセルグループＧＰ１からデータが読み出される際には、メモリセルアレイ１０内の全ての非選択ソース線に流れる電流Ｉsl_uselと、選択ソース線ＳＬ１に流れる電流Ｉsl_selとを用いてリファレンス電流Ｉrefを生成する。但し、ＲＯＭフューズ以外の領域からデータが読み出される際の動作は、第１実施形態と同様である。

２．本実施形態に係る効果
以上のように、上記第１実施形態で説明した方法は、ＲＯＭフューズの読み出しにも適用することが出来る。またＲＯＭフューズの読み出しの際に顕著な効果が得られる。本効果につき、以下説明する。

ＲＯＭフューズは、半導体装置の各種動作条件等の情報を保持するメモリであり、ＮＡＮＤ型フラッシュメモリでは、メモリセルアレイ内のいずれかの領域がＲＯＭフューズとして用いられる。例えば電源投入時には、最初にＲＯＭフューズからデータが読み出され、この読み出しデータに基づいて各種の設定（例えばセンス時間等）がなされて、半導体記憶装置は適切なパラメータ下で動作可能となる。

つまり、ＲＯＭフューズからデータを読み出す際には、各パラメータはまだ最適値とされておらず、特に誤読み出し等の動作エラーが発生しやすい状況であると言うことが出来る。従って、このような際に第１実施形態で説明したリファレンス電流Ｉref生成方法を適用することが望ましい。これにより、ＲＯＭフューズ内のデータを正しく読み出すことが出来る。

また、ＲＯＭフューズ内のデータは重要なデータであるので、その他のデータに比べて正確に読み出される必要がある。そこでＲＯＭフューズでは、１ビットのデータを、同一ページ内の２つの異なるＮＡＮＤストリングのメモリセルトランジスタに、相補的なデータとして保持する。すなわち、各ページにおいて、“０”データを保持するメモリセル数と“１”データを保持するメモリセル数は等しい。よって、選択ソース線（図１１ではソース線ＳＬ１）に流れる電流Ｉsl_selをページサイズで除算すれば、オン電流とオフ電流の平均値が得られる。従って、電流Ｉsl_selを、リファレンス電流Ｉrefの生成に使用することが出来る。そのため、第１実施形態と異なり、ソース線を電気的に分離する必要が無い。すなわち、図１１においてソース線ＳＬ０、ＳＬ１は共通に接続されていても良い。

なお本例において望ましいリファレンス電流の大きさは以下の通りである。
Ｉref＝(Ｉon＋Ｉoff)／２
このようなＩrefを得るには、トランジスタ９３とトランジスタ９２のサイズ（例えばトランジスタ数またはゲート幅）比は、次のようになる。
Ｓ０：Ｓ１＝Ｍ／Ｎp：１
前述の通り、Ｓ０はトランジスタ９３のサイズであり、Ｓ１はトランジスタ９２のサイズである。従って、例えばＮp＝８Ｋバイト、Ｍ＝６４の場合には、次のようになる。
Ｓ０：Ｓ１＝１０２４：１
これにより、適切なリファレンス電流が得られる。

なお、本実施形態では、Ｉref生成するために全ての非選択ソース線を用いる場合を例に挙げて説明した。Ｉref＝(Ｉon＋Ｉoff)／２を得るには、全ての非選択ソース線を用いることが望ましい。しかしながら、Ｉrefが（Ｉon＋Ｉoff）／２からずれたとしても、そのずれが許容範囲内であれば、必ずしも全ての非選択ソース線を用いる必要は無く、一部の非選択ソース線のみを使う場合であっても良い。

［第３実施形態］
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１または第２実施形態において、センス対象となるメモリセル数に応じて、リファレンス電流生成部１４が生成するリファレンス電流Ｉrefを可変にしたものである。以下では、第１、第２実施形態と異なる点についてのみ説明する。

１．半導体記憶装置の構成について
図１２は、本実施形態に係る電流コピー回路９０の回路図である。図示するように、本実施形態に係る電流コピー回路９０は、第１実施形態で説明した図８の構成において、トランジスタ９２、９３をそれぞれ複数のｎチャネルＭＯＳトランジスタで形成したものである。

トランジスタ９２は、ｎチャネルＭＯＳトランジスタ９５を備えている。更にｎチャネルＭＯＳトランジスタ９６及び９７の組を備えている。更に、ｎチャネルＭＯＳトランジスタ９８及び９９の組を複数備えている。トランジスタ９５、９６、９８は、ゲートが比較器９４の出力ノードに接続され、ドレインが共通接続される。そしてこの共通ノードに流れる電流が（Ｍ×Ｉref）となる。トランジスタ９５のソースは接地される。トランジスタ９７は、ドレインがトランジスタ９６のソースに接続され、ソースが接地され、ゲートに信号ＬＳＥＬが入力される。トランジスタ９９は、それぞれトランジスタ９８に対応付けて設けられ、対応するトランジスタ９８のソースにドレインが接続され、ソースが接地され、ゲートに制御信号Ｌ＜ｍ＞（ｍは１〜８のいずれか）が入力される。

トランジスタ９３は、ｎチャネルＭＯＳトランジスタ１００及び１０１の組を備えている。更にｎチャネルＭＯＳトランジスタ１０２及び１０３の組を複数備えている。トランジスタ１００、１０２は、ゲートが比較器９４の出力ノードに接続され、ドレインが共通接続される。そしてこの共通ノードがソース線ＳＬに接続される。トランジスタ１０１は、ドレインがトランジスタ１００のソースに接続され、ソースが接地され、ゲートに信号ＵＳＥＬが入力される。トランジスタ１０３は、それぞれトランジスタ１０２に対応付けて設けられ、対応するトランジスタ１０２のソースにドレインが接続され、ソースが接地され、ゲートに制御信号Ｕ＜ｍ＞（ｍは９〜１６のいずれか）が入力される。

図１２において、各トランジスタ９５、９６、９８、１００、１０２の上に付記した数字（１、２、４、８、…）は、各トランジスタのサイズ（例えばゲート幅、これらのトランジスタを構成するトランジスタ数（並列に接続されたトランジスタ数）、あるいは電流駆動力）を示す。従って、最も大きいトランジスタ９８は、最も小さいトランジスタ９５の２５６倍の大きさ（電流供給能力）を有する。

上記構成において、トランジスタ９５はデフォルトでイネーブルとされる。これに対してトランジスタ９６、９８、１００、１０２は、それぞれトランジスタ９７、９９、１０１、１０３によってイネーブル／ディセーブルをスイッチングされる。このスイッチングが、制御信号ＬＳＥＬ、ＵＳＥＬ、Ｌ＜ｉ＞、及びＵ＜ｊ＞で行われる。制御信号ＬＳＥＬ、ＵＳＥＬ＜ｉ＞、Ｌ＜ｉ＞、及びＵ＜ｉ＞は、例えば図示せぬステートマシンによって与えられ、センス対象となるメモリセル数によって制御される。これらの制御信号は、次のようにして与えられる。すなわち、
Ｕ＜ｍ＞＝Ｎ＜ｍ＞｜Ｎ＜１６＞
Ｌ＜ｍ＞＝／Ｎ＜ｍ＞＆／Ｎ＜ｍ＋１＞＆…＆／Ｎ＜１５＞＆／Ｎ＜１６＞
ＵＳＥＬ＝／Ｎ＜９＞＆／Ｎ＜１０＞＆…＆／Ｎ＜１５＞
ＬＳＥＬ＝／Ｎ＜９＞＆／Ｎ＜１０＞＆…＆／Ｎ＜１５＞＆／Ｎ＜１６＞
但し、センス対象となるメモリセル数Ｎ２を２進数で表現した際の各ビットがＮ＜１６＞、Ｎ＜１５＞、…Ｎ＜０＞である。また／は、反転を意味する。＆は論理積演算を意味する。更に｜は論理和演算を意味する。

図１３は、図１２に示す電流コピー回路９０において、センス対象となるメモリセル数Ｎ２と、ソース線ＳＬに流れる電流（Ｉsrc側）とリファレンス電流Ｉrefとの比率との関係を示す表である。

図示するように、本例に係る構成であると、１４５種類のセッティングが可能である。センス対象となるメモリセル数が０〜１個の場合、設定“１”が選択され、ソース電流とリファレンス電流の比率は１：５１２とされる。すなわち、圧倒的にリファレンス電流の方が大きくされる。センス対象となるメモリセル数が５１２〜１０２３個の場合、設定“１０”が選択され、ソース電流とリファレンス電流の比率は１：１とされる。センス対象となるメモリセル数が６５０２４〜６５５３５個の場合、設定“１４４”が選択され、ソース電流とリファレンス電流の比率は１２７：１とされる。そして、センス対象となるメモリセル数が６５５３６個の場合、設定“１４５”が選択され、ソース電流とリファレンス電流の比率は１２８：１とされる。

なお、本実施形態は上記第１実施形態と同様に、ａ１＝３、ｎ１＝４、Ｎp＝８Ｋバイト、及びＭ＝６４の場合を例に説明している。

２．半導体記憶装置の読み出し動作について
次に、本実施形態に係る半導体記憶装置の読み出し動作について説明する。図１４は読み出し動作のフローチャートであり、図１５は読み出し時における各種信号のタイミングチャートである。ただし、信号ＲＳＴにより、ノードＩＮＶは、あらかじめ“Ｌ”レベルにセットされているものとする。

図示するように、まずビット線ＢＬがプリチャージされて（ステップＳ１０）、全ビット線ＢＬからデータが読み出される（ステップＳ１１）。すなわち図１５に示すように、時刻ｔ０において、信号ＢＬＳが“Ｈ”レベルとされて、センスモジュール２０ではトランジスタ６０がオン状態とされる。引き続き時刻ｔ１において、信号ＢＬＣ、ＢＬＸ、ＨＨ０、及びＸＸ０が“Ｈ”レベルとされる。これによりセンスモジュール２０では、トランジスタ６１、６７、６８、６９がオン状態とされる。初期状態においてノードＩＮＶは“Ｌ”レベルであるので、トランジスタ６６はオン状態である。従って、ビット線ＢＬがプリチャージされると共に、セル電流がビット線ＢＬからソース線ＳＬに流れる。また、容量素子７２が充電されて、ノードＳＥＮの電位が上昇する。更にリファレンス電流生成部１４は、リファレンス電流Ｉrefを生成する。

次に時刻ｔ２において、信号ＨＨ０が“Ｌ”レベルとされて、トランジスタ６８がオフ状態とされる。その結果、容量素子７２が放電されて、ノードＳＥＮの電位が低下する。この低下の程度は、メモリセルトランジスタＭＴがオンしているかオフしているかに依存する。

次に時刻ｔ３において、信号ＸＸ０が“Ｌ”レベルとされて、トランジスタ６９がオフ状態とされる。従って、ノードＳＥＮの電位は一定に保たれる。前述の通り、このタイミングはセンス制御回路２５によって制御される。

その後時刻ｔ４において、信号ＳＴＢが“Ｌ”レベルとされる。信号ＳＴＢが“Ｌ”レベルとされることにより、トランジスタ７０がオン状態とされ、トランジスタ７５がオフ状態とされる。ノードＳＥＮのレベルに応じてトランジスタ７１がオン状態であれば、ノードＩＮＶには“Ｈ”レベル（Ｖdd）が転送され、トランジスタ７１がオフ状態であれば、ノードＩＮＶは“Ｌ”レベルを維持する。図１５におけるノードＳＥＮ、ＩＮＶ、及びビット線ＢＬの電位についての破線は、トランジスタ７１がオン状態となった場合、すなわちセル電流が十分に流れた場合を示している。これにより、１回目のセンス動作が完了する（ステップＳ１２）。

１回目のセンス動作でノードＩＮＶが“Ｈ”レベルになったセンスモジュール２０では、トランジスタ６６がオフ状態とされ、トランジスタ８０がオン状態とされる。これにより、ビット線のプリチャージは停止されると共に、その電位はトランジスタ８０によって“Ｌ”レベル（例えば０Ｖ）に固定される。つまり、メモリセルトランジスタＭＴがオンしたと判断されたビット線ＢＬがＧＮＤに固定される（ステップＳ１３）。

１回目のセンス動作でノードＩＮＶが“Ｌ”レベルを維持したセンスモジュール２０では、２回目のセンス動作が行われる。すなわち、信号ＨＨ０及びＸＸ０がオン状態とされてノードＳＥＮが充電され（ステップＳ１４）、また信号ＳＴＢが“Ｈ”レベルとされる。その後、１回目のセンス動作と同様の動作が行われる。１回目のセンス動作と異なる点は、２回目のセンス動作中に生成されるリファレンス電流Ｉrefは、２回目のセンス動作対象となったメモリセル数に応じて生成される点である（ステップＳ１５）。すなわち、センス対象のメモリセル数に応じてトランジスタ９２及び／またはトランジスタ９３のサイズを変更することにより、Ｉrefを一定に保つ。より具体的には、一般的に２回目のセンス動作でセンス対象となるメモリセル数は、１回目に比べて減少する。従って、トランジスタ９２のサイズを大きくし、及び／またはトランジスタ９３のサイズを小さくする。これは、センス動作対象のメモリセル数Ｎ２に応じて、ステートマシンが制御信号ＳＥＬ、Ｌ＜ｍ＞、及びＵ＜ｉ＞を与えることで行われる。これにより、リファレンス電流Ｉrefを、１回目のセンス動作と２回目のセンス動作とで同じ値となるように制御する。そして、信号ＳＴＢが“Ｌ”レベルとされて、２回目のセンス動作が完了する（ステップＳ１６）。

３．本実施形態に係る効果
ソース線電位の上昇に起因する誤読み出しを抑制するためには、読み出しを２回以上に分けて行うことが好ましい。当然ながら、２回目以降の読み出しが必要となるメモリセル数は、データパターンに依存する。

そこで本実施形態によれば、１回目のセンス後に引き続きセンスを行う必要のあるメモリセル数をカウントし（これは例えばセンスモジュールでのセンス結果を受けたステートマシン等が行う）、そのメモリ数に基づいて生成部１４を制御して、適切なリファレンス電流Ｉrefを生成する。より具体的には、２回目のセンス対象となるメモリセル数は１回目に比べて減少するのが一般的であり、これに伴って非選択ソース線に流れる電流Ｉsl_uselも減少する。そして、この減少分を補償するため、トランジスタ９２、９３のサイズを可変にしている。これにより、センス対象となるメモリセル数が変化するような場合であっても、常に適切なリファレンス電流を生成出来る。

なお、上記説明では、１回目のセンス動作と２回目のセンス動作とでＩrefが同一になる場合を説明したが、必ずしも同一である必要は無く、一定の許容範囲内であれば、Ｉrefが変動しても良い。

［第４実施形態］
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第３実施形態と異なり、センス対象となるメモリセル数に応じて、イネーブルとするリファレンスセンスモジュール２４の数を可変にしたものである。以下では、第１〜第３実施形態と異なる点についてのみ説明する。

１．半導体記憶装置の構成について
１．１ 電流コピー回路９０について
まず、電流コピー回路９０の構成について図１６を用いて説明する。図１６は、電流コピー回路９０とリファレンスセンスモジュール２４の回路図である。

図示するように電流コピー回路９０は、第３実施形態で説明した図１２の構成において、以下の変形を行ったものである。すなわち、
・トランジスタ９３において、トランジスタ１００、１０１を廃した。
・トランジスタ９３において、トランジスタ１００の１２８倍のサイズ（電流駆動力）を有するトランジスタ１０２を追加した。
・トランジスタ１０３のゲートには、サイズの小さいものから順に信号Ｕ＜０＞〜Ｕ＜７＞を入力した。
・トランジスタ９２のサイズは固定であり、そのサイズは、トランジスタ１０２において最小のものの例えば４倍である。

なお、信号Ｕ＜ｍ＞は、例えばステートマシンによって次のように与えられる。すなわち、
Ｕ＜ｍ＞＝Ｎ＜ｍ＞＆（／Ｎ＜７＞＆／Ｎ＜８＞＆…＆／Ｎ＜１５＞＆／Ｎ＜１６＞）
但し、ｍ＝０〜６である。更に、
Ｕ＜７＞＝Ｎ＜７＞｜Ｎ＜８＞｜…｜Ｎ＜１５＞｜Ｎ＜１６＞
である。

１．２ 電流コピー回路９０とリファレンスセンスモジュール２４との接続について
図１６に示すように、リファレンスセンスモジュール２４は、１個、１個、２個、４個、８個、１６個、３２個、６４個、１２８個、及び２５６個でグループ化されている。そして、それぞれのグループに対して、ＭＯＳトランジスタ１１０を介して電流Ｉrefが供給される。各トランジスタ１１０のゲートには、それぞれ信号Ｓ０〜Ｓ９が、例えばステートマシンによって与えられる。ステートマシンは、センス対象となるメモリセル数に応じて、信号Ｓ０〜Ｓ９を“Ｈ”レベルとして、使用するリファレンスセンスモジュール２４の数をＭ’決める。

なお、信号Ｓ０〜Ｓ９は以下の通りである。すなわち、
Ｓ０＝（／Ｎ＜７＞＆／Ｎ＜８＞＆…＆／Ｎ＜１５＞）｜Ｎ＜１６＞
Ｓ１＝Ｎ＜７＞｜Ｎ＜１６＞
Ｓ２＝Ｎ＜８＞｜Ｎ＜１６＞
Ｓ３＝Ｎ＜９＞｜Ｎ＜１６＞
Ｓ４＝Ｎ＜１０＞｜Ｎ＜１６＞
Ｓ５＝Ｎ＜１１＞｜Ｎ＜１６＞
Ｓ６＝Ｎ＜１２＞｜Ｎ＜１６＞
Ｓ７＝Ｎ＜１３＞｜Ｎ＜１６＞
Ｓ８＝Ｎ＜１４＞｜Ｎ＜１６＞
Ｓ９＝Ｎ＜１５＞｜Ｎ＜１６＞
すなわち、Ｎ＜７＞＝１、またはＮ＜７＞〜Ｎ＜１６＞が全て０の際には、１つのリファレンスセンスモジュール２４のみがイネーブルとされる。Ｎ＜８＞〜Ｎ＜１６＞が１の際には、それぞれ２〜２５６個がイネーブルとされる。Ｎ＜１６＞＝１の際（すなわちＮ２＝６５５３６）の際には、全てのリファレンスセンスモジュール２４がイネーブルとされる。

１．３ メモリセル数、リファレンスセンスモジュール数、及び電流の関係について
図１７は、図１６に示す電流コピー回路９０及びリファレンスセンスモジュール２４において、センス対象となるメモリセル数Ｎ２と、使用するリファレンスセンスモジュール２４の数Ｍ’と、ソース線ＳＬに流れる電流（Ｉsrc側）とリファレンス電流Ｉrefとの比率との関係を示す表である。

図示するように、本例に係る構成であると、６３９種類のセッティングが可能である。センス対象となるメモリセル数が１個の場合、設定“１”が選択される。設定“１”では、リファレンスセンスモジュール２４は１個だけが使用される。すなわち、信号Ｓ０が“Ｈ”レベルとされ、信号Ｓ１〜Ｓ９は“Ｌ”レベルとされる。そして、ソース電流とリファレンス電流の比率は、トランジスタ９３のサイズを制御することにより１：４とされる。

メモリセル数が１〜２５５個までは、使用するリファレンスセンスモジュール２４は１個だけであり、メモリセル数が増えるにつれて、Ｉsrcの比率が高くなる。

メモリセル数が２５６〜３８３個の場合、設定“１２９”が選択される。設定“１２９”では、リファレンスセンスモジュール２４は２個使用される。すなわち、信号Ｓ２が“Ｈ”レベルとされ、信号Ｓ０、Ｓ１、Ｓ３〜Ｓ９は“Ｌ”レベルとされる。そして、ソース電流とリファレンス電流の比率は１２８：４とされる。

そしてメモリセル数が６５５３６個の場合、設定“６３９”が選択される。設定“６３９”では、リファレンスセンスモジュール２４は５１２個使用される。すなわち、信号Ｓ０〜Ｓ９の全てが“Ｈ”レベルとされる。そして、ソース電流とリファレンス電流の比率は１２８：４とされる。

なお本実施形態は、上記第３実施形態と異なり、説明の簡単化のために、ａ１＝３、ｎ１＝２、Ｎp＝８Ｋバイト、及びＭ＝５１２の場合を例に説明している。もちろん、ここでのＭはリファレンスセンスモジュール２４の総数であり、そのうちで使用されるリファレンスセンスモジュール２４の数がＭ’である。

２．半導体記憶装置の読み出し動作について
次に、本実施形態に係る半導体記憶装置の読み出し動作について説明する。図１８は読み出し動作のフローチャートである。

図示するように、本実施形態に係るデータ読み出し方法は、第３実施形態で説明した図１５において、ステップＳ１５を廃すると共に、２回目のセンスを行う前に、２回目のセンス対象となるメモリセル数に応じて、イネーブルとするリファレンスセンスモジュール２４の数、及び／またはトランジスタ９３のサイズを変更して、Ｉrefを一定に保つ（ステップＳ２０）点である。すなわち、メモリセル数がある一定数（図１７の例であると２５５個）までは、リファレンスセンスモジュール２４の使用数は一定にして、メモリセル数が多いほど、トランジスタ９３のサイズを大きくする。すなわち、電流コピー回路９０で対応可能な範囲では、電流コピー回路９０で対応する。メモリセル数がある一定数を超えると、それ以降はリファレンスセンスモジュール２４の数を変更することで対応する。すなわち、メモリセル数が多いほど、リファレンスセンスモジュール２４の使用数を増やす。

３．本実施形態に係る効果
以上のように、本実施形態に係る構成であると、使用するリファレンスセンスモジュール数を変えることで、各リファレンスセンスモジュール２４に与えられるＩrefの大きさを適切に制御出来、第３実施形態と同様の効果が得られる。

なお、上記実施形態の例では、メモリセル数が１〜２５５個の範囲ではリファレンス電流の大きさを変え、メモリセル数がそれ以上の場合に、使用するリファレンスセンスモジュール数を変える場合を例に説明した。しかし、リファレンス電流の大きさは変えることなく、使用するリファレンスセンスモジュール数のみを変える場合であっても良い。あるいは、メモリセル数に応じて、リファレンス電流の大きさと使用するリファレンスセンスモジュール数の両方を同時に変化させる場合であっても良い。これにより、１回目のセンス時と２回目のセンス時とで、リファレンス電流の大きさを実質的に一定とすることが出来る。

［変形例等］
以上のように、実施形態に係る半導体記憶装置１は、メモリセルアレイ１０と、ビット線ＢＬと、ソース線ＳＬと、センス回路１３とを備える。メモリセルアレイ１０は、半導体基板４０上に積層されたメモリセルＭＴが直列接続されたメモリストリング１６を有する。ビット線ＢＬは、いずれかのメモリストリング１６に接続され、データを転送可能である。ソース線ＳＬは、いずれかのメモリストリング１６に接続され、データの読み出し時において、ビット線ＢＬから読み出し電流が流れ込む。センス回路１３は、ビット線ＢＬに接続され、読み出しデータをセンスする。センス回路１３の動作タイミングは、ソース線ＳＬに流れる電流に基づいて決定される。

これにより、セル電流の変動を考慮してセンス回路の動作タイミングを制御出来、より高精度な動作が可能となる。

なお、実施形態は、上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば、センス制御回路２５がリファレンス電流Ｉrefに基づいて決定する、センスモジュール２０の動作タイミングの例は、信号ＸＸ０だけでなく、信号ＳＴＢ等であっても良いし、その他のタイミングであっても良い。また、電流コピー回路９０内の各トランジスタのサイズにつき具体例を挙げて説明したが、これは一例に過ぎず、必要に応じて適宜設定可能である。これはリファレンスセンスモジュール２４の数や、図１３及び図１７に示した関係についても同様である。

更に、上記実施形態では半導体記憶装置として、三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明したが、これに限定されるものでは無い。すなわち実施形態は、ある方向に沿った配線と、別の方向に沿った配線とが交差する領域にメモリセルが形成されるクロスポイント型の半導体メモリ全般に適用可能である。このような半導体メモリの例としては、他にＭＲＡＭ（Magnetic RAM）やＲｅＲＡＭ（Resistive RAM）等が挙げられる。また、三次元積層型の半導体メモリだけでなく、半導体基板の平面内にメモリセルが二次元的に配列された従来型のＮＡＮＤ型フラッシュメモリ等にも適用出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…カラムデコーダ、１３…センス回路、１４…リファレンス電流生成部、１５…制御回路、１６…ＮＡＮＤストリング、２０…センスモジュール、２１…ドライバ回路、２２…チャージポンプ回路、２３…アドレスデコーダ、２４…リファレンスセンスモジュール、２５…センス制御回路、４０…半導体基板、４１、４３ａ〜４３ｄ、４６、４７ａ、４７ｂ、５０ａ、５０ｂ…半導体層、４５ａ…ブロック層、４５ｂ…電荷蓄積層、４５ｃ、４９ａ、４９ｂ…ゲート絶縁膜、５１〜５３…金属層、６３…センスアンプ、６４…データラッチ、６５…プルダウン回路、９０…電流コピー回路、９１…レギュレータ

Claims (6)

1. 半導体基板上に積層されたメモリセルが直列接続された第１メモリストリング、第２メモリストリング、及び第３メモリストリングを有するメモリセルアレイと、
   前記第１乃至第３メモリストリングに接続され、データを転送可能なビット線と、
   前記第１メモリストリングに接続され、前記第１メモリストリングのデータの読み出し時において、前記ビット線から読み出し電流が流れ込む第１ソース線と、
   前記第２メモリストリングに接続され、前記第２メモリストリングのデータの読み出し時において、前記ビット線から読み出し電流が流れ込み、前記第１ソース線と電気的に分離された第２ソース線と、
   前記第３メモリストリングに接続され、前記第３メモリストリングのデータの読み出し時において、前記ビット線から読み出し電流が流れ込み、前記第１、第２ソース線と電気的に分離された第３ソース線と、
   前記ビット線に接続され、読み出しデータをセンスするセンス回路と、
   少なくとも前記第１、第２ソース線のいずれかに流れる電流に基づいてリファレンス電流を生成する生成部と、
   前記リファレンス電流をセンスするリファレンスセンス回路と
   を具備し、前記センス回路の動作タイミングは、前記リファレンスセンス回路による前記リファレンス電流のセンス動作タイミングに基づいて決定され、
   前記第１メモリストリングからデータを読み出す際、前記生成部は前記第２ソース線に流れる電流と前記第３ソース線に流れる電流とに基づいて前記リファレンス電流を生成し、
   前記センス回路は、少なくとも２回のセンス動作によりデータをセンスし、最初のセンス動作で前記メモリセルがオン状態であると判断されたカラムについては、２回目のセンス動作を省略し、
   前記生成部で生成される前記リファレンス電流の大きさ、及び／または使用される前記リファレンスセンス回路の数は、センス対象となる前記メモリセルの数に応じて可変である
   ことを特徴とする半導体記憶装置。
2. 半導体基板上に積層されたメモリセルが直列接続されたメモリストリングを有するメモリセルアレイと、
   いずれかの前記メモリストリングに接続され、データを転送可能なビット線と、
   いずれかの前記メモリストリングに接続され、データの読み出し時において、前記ビット線から読み出し電流が流れ込むソース線と、
   前記ビット線に接続され、読み出しデータをセンスするセンス回路と
   を具備し、前記センス回路の動作タイミングは、前記ソース線に流れる電流に基づいて決定される
   ことを特徴とする半導体記憶装置。
3. 前記メモリセルアレイは、前記ビット線及び第１ソース線に接続された第１メモリストリングと、前記ビット線及び第２ソース線に接続された第２メモリストリングとを備え、
   前記第２ソース線は前記第１ソース線と電気的に分離され、
   前記第１メモリストリングからデータを読み出す際における前記センス回路の動作タイミングは、前記第２ソース線に流れる電流に基づいて決定される
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記メモリセルアレイは、前記ビット線及び第３ソース線に接続された第３メモリストリングを更に備え、
   前記第３ソース線は前記第１、第２ソース線と電気的に分離され、
   前記第１メモリストリングからデータを読み出す際における前記センス回路の動作タイミングは、前記第２ソース線に流れる電流と第３ソース線に流れる電流とに基づいて決定される
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記メモリセルアレイは、第１ソース線に接続された第１メモリストリング及び第２メモリストリングを含む第１セルグループと、第２ソース線に接続された第３メモリストリング及び第４メモリストリングを含む第２セルグループとを備え、
   前記第１ソース線は前記第２ソース線に電気的に接続され、
   前記第１、第２メモリストリングは、互いに相補的なデータを保持し、
   前記第１セルグループからデータを読み出す際における前記センス回路の動作タイミングは、前記第１ソース線に流れる電流と前記第２ソース線に流れる電流とに基づいて決定される
   ことを特徴とする請求項２記載の半導体記憶装置。
6. 前記ソース線に流れる電流に基づいてリファレンス電流を生成する生成部と、
   前記リファレンス電流をセンスするリファレンスセンス回路と
   を更に備え、
   前記センス回路の動作タイミングは、前記リファレンスセンス回路による前記リファレンス電流のセンス動作タイミングに基づいて決定され、
   前記センス回路は、少なくとも２回のセンス動作によりデータをセンスし、最初のセンス動作で前記メモリセルがオン状態であると判断されたカラムについては、２回目のセンス動作を省略し、
   前記生成部で生成される前記リファレンス電流の大きさ、及び／または使用される前記リファレンスセンス回路の数は、センス対象となる前記メモリセルの数に応じて可変である
   ことを特徴とする請求項２乃至５いずれか１項記載の半導体記憶装置。

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