JP2013058276A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】実施形態の半導体記憶装置1は、ブロックBLKと、ワード線WLと、セレクトゲート線SGDと、転送回路11とを備える。転送回路11は、データの書き込み及び読み出し時において、選択ブロックBLK0内における選択メモリストリングに関連付けられたセレクトゲート線SGD0に正電圧VSGDを転送し、選択ブロックBLK0内における非選択メモリストリングに関連付けられたセレクトゲート線SGD1、及び非選択ブロックBLK1〜BLK3内のメモリストリングに関連付けられたセレクトゲート線SGDに負電圧VBBを転送する。
【選択図】図14
Description
第1実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型NAND型フラッシュメモリを例に挙げて説明する。
まず、本実施形態に係る半導体記憶装置の構成について説明する。
図1は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにNAND型フラッシュメモリ1は、メモリセルアレイ10、ロウデコーダ11(11−0〜11−3)、ドライバ回路12、センスアンプ13、電圧発生回路14、及び制御回路15を備えている。
次に、上記メモリセルアレイ10の構成の詳細について説明する。図2は、ブロックBLK0の回路図である。ブロックBLK1〜BLK3も同様の構成を有している。
次に、ロウデコーダ11の構成について説明する。ロウデコーダ11−0〜11−3は、それぞれブロックBLK0〜BLK3に関連づけて設けられ、ブロックBLK0〜BLK3を選択または非選択とするために設けられる。図6は、ロウデコーダ11−0及びドライバ回路12の構成を示している。なお、ロウデコーダ11−1〜11−3の構成もロウデコーダ11−0と同様である。
図示するようにブロックデコーダ40は、ANDゲート41、低耐圧nチャネルディプレッション型MOSトランジスタ42、高耐圧nチャネルディプレッション型(D型:閾値が負)MOSトランジスタ43、44、高耐圧pチャネルE型MOSトランジスタ45、及びレベルシフタ46を備えている。
次に、トランジスタ50について説明する。トランジスタ50は、選択ブロックBLKのワード線WLに電圧を転送するためのものである。トランジスタ50−0〜50−7はそれぞれ、電流経路の一端が、対応するブロックBLK0のワード線WL0〜WL7にそれぞれ接続され、他端が信号線CG0〜CG7にそれぞれ接続され、ゲートが信号線TGに共通に接続される。
次に、トランジスタ51、52について説明する。トランジスタ51、52は、セレクトゲート線SGDに電圧を転送するためのものである。トランジスタ51−0〜51−3はそれぞれ、電流経路の一端が、対応するブロックBLK0のセレクトゲート線SGD0〜SGD3に接続され、他端が信号線SGDD0〜SGDD3に接続され、ゲートが信号線TGに共通に接続され、バックゲートには負電圧VBBが与えられる。またトランジスタ52−0〜52−3はそれぞれ、電流経路の一端が、対応するブロックBLK0のセレクトゲート線SGD0〜SGD3に接続され、他端がノードSGD_COMに接続され、ゲートに信号RDECADnが与えられ、バックゲートには負電圧VBBが与えられる。ノードSGD_COMは、負電圧VBB等、選択トランジスタST1をオフ状態にする電圧である。
トランジスタ53、54は、セレクトゲート線SGSに電圧を転送するためのものであり、その接続及び動作は、トランジスタ51、52においてセレクトゲート線SGDをセレクトゲート線SGSに入れ替えたものと等価である。
次に、トランジスタ55について説明する。トランジスタ55は、バックゲート線BGに電圧を転送するためのものである。トランジスタ55は、電流経路の一端が、対応するブロックBLK0のバックゲート線BG0に接続され、他端は信号線BGDに接続され、ゲートが信号線TGに共通に接続される。
図7は、ロウデコーダ11の一部領域の断面図である。図示するように、バックゲートに負電圧VBBが印加されるトランジスタ42、43、46a、46b、及び51〜54は、p型ウェル領域36上に形成されている。このウェル領域36は、半導体基板20の表面内に形成されたn型ウェル領域35の表面内に形成されている。このように、トランジスタ42、43、46a、46b、及び51〜54は、バックゲートに0V以上が印加されるトランジスタとは、電気的に分離されている。
次に、ドライバ回路12の構成について説明する。ドライバ回路12は、信号線CG0〜CG7、SGDD0〜SGDD3、SGSD0〜SGSD3、及びBGDの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。
まず電圧ドライバ63について説明する。電圧ドライバ63は、ブロックデコーダ40及びCGドライバ60で使用する電圧を生成する。
次に、CGドライバ60について説明する。CGドライバ60−0〜60−7はそれぞれ、信号線CG0〜CG7(ワード線WL0〜WL7)に、必要な電圧を転送する。図10は、CGドライバ60−0の回路図である。その他のCGドライバ60−1〜60−7も同様の構成を有する。
次に、SGDドライバ61について説明する。SGDドライバ61−0〜61−3はそれぞれ、信号線SGDD0〜SGDD3(セレクトゲート線SGD0〜SGD3)に、必要な電圧を転送する。図11は、SGDドライバ61−0の回路図である。その他のSGDドライバ61−1〜61−3も同様の構成を有する。
次に、SGSドライバ62について説明する。SGSドライバ62−0〜62−3はそれぞれ、信号線SGSD0〜SGSD3(セレクトゲート線SGS0〜SGS3)に、必要な電圧を転送する。図12は、SGSドライバ62−0の回路図である。その他のSGSドライバ62−1〜62−3も同様の構成を有する。
次にBGドライバ64について説明する。BGドライバ64は、例えば図10で説明したCGドライバ60において、VCGSELが転送される経路を廃したものに相当する。すなわち、書き込み時にはトランジスタ101または103によってVPASSまたはVISOをバックゲート線BGに転送し、読み出し時にはトランジスタ103によってVREADをバックゲート線BGに転送する。
次に、上記構成のNAND型フラッシュメモリの動作について説明する。
まず、書き込み動作につき、図13及び図14を用いて説明する。図13は、書き込み動作時における各配線の電位を示すタイミングチャートである。また図14は、プログラム(電荷を電荷蓄積層へトラップさせる動作)時におけるメモリセルアレイ10及びロウデコーダ11の回路図である。図14では一例として、ブロックBLK0が選択され、更にブロックBLK0内のメモリグループGP0におけるメモリセルトランジスタMT5が選択された場合を示している。なお図14では、紙面の都合上、ブロックBLK0につきメモリグループGP0、GP1しか図示していないが、メモリグループGP2、GP3もGP1と同様である。
次に、読み出し動作につき図15を用いて説明する。図15は、読み出し動作時における各配線の電位を示すタイミングチャートである。
本実施形態に係る構成であると、NAND型フラッシュメモリの動作信頼性を向上出来る。本効果につき、以下説明する。
次に、第2実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態において、トランジスタ50とトランジスタ51との間で、チャネル組成を異ならせたものである。以下では、以下では、第1実施形態と異なる点についてのみ説明する。
図16は、本実施形態に係るロウデコーダ11の回路図である。図示するように、本実施形態に係るロウデコーダ11は、第1実施形態で説明した図6において、トランジスタ50、55のチャネル領域の不純物濃度(及び/または不純物の種類)を、トランジスタ51、53と異なるものとし、トランジスタ50、55を、閾値電圧がほぼ0Vであるintrinsic型(I型)のトランジスタとしたものである。
本実施形態に係る構成であると、ワード線WLに電圧を転送するトランジスタ50を、高耐圧のI型MOSトランジスタとしている。この場合でも、信号線TGに負電圧VBBを与えることで、トランジスタ50をカットオフさせることが出来る。
以上のように、本実施形態に係る半導体記憶装置1は、メモリセル(MT@図2)と、選択トランジスタ(ST1@図2)と、メモリストリング(NANDストリンク゛16@図2)と、ブロック(BLK@図1)と、ワード線(WL@図2)と、セレクトゲート線(SGD@図2)と、ビット線(BL@図2)と、転送回路(ロウテ゛コータ゛11@図14)とを備える。メモリセル(MT@図2)は、半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む。メモリストリング(NANDストリンク゛16@図2)においては、複数のメモリセルの電流経路が直列接続されると共に、該メモリセルに選択トランジスタの電流経路が直列接続される。ブロック(BLK@図1)は、複数のメモリストリングを含む。ワード線(WL@図2)は、メモリセルの制御ゲートに接続される。セレクトゲート線(SGD@図2)は、選択トランジスタのゲートに接続される。ビット線(BL@図2)は、選択トランジスタの電流経路を介して前記メモリセルに接続される。転送回路(ロウテ゛コータ゛11@図14)は、データの書き込み及び読み出し時において、選択ブロック(BLK0@図14)内における選択メモリストリングに関連付けられたセレクトゲート線(SGD0@図14)に正電圧(VSGD@図14)を転送し、選択ブロック(BLK0@図14)内における非選択メモリストリングに関連付けられたセレクトゲート線(SGD1@図14)、及び非選択ブロック(BLK1-3@図14)内のメモリストリングに関連付けられたセレクトゲート線(SGD@図14)に負電圧(VBB@図14)を転送する。
Claims (6)
- 半導体基板上に積層され、電荷蓄積層と制御ゲートとを含むメモリセルと、
選択トランジスタと、
複数の前記メモリセルの電流経路が直列接続されると共に、該メモリセルに前記選択トランジスタの電流経路が直列接続されたメモリストリングと、
複数の前記メモリストリングを含むブロックと、
前記メモリセルの前記制御ゲートに接続されたワード線と、
前記選択トランジスタのゲートに接続されたセレクトゲート線と、
前記選択トランジスタの電流経路を介して前記メモリセルに接続されたビット線と、
データの書き込み及び読み出し時において、選択ブロック内における選択メモリストリングに関連付けられた前記セレクトゲート線に正電圧を転送し、前記選択ブロック内における非選択メモリストリングに関連付けられた前記セレクトゲート線、及び非選択ブロック内の前記メモリストリングに関連付けられた前記セレクトゲート線に負電圧を転送する転送回路と
を具備し、前記転送回路は、前記セレクトゲート線に関連付けて設けられ、該セレクトゲート線に電圧を転送する第1導電型の第1MOSトランジスタ及び第2MOSトランジスタと、
前記書き込み時及び読み出し時において前記ワード線に電圧を転送し、前記第1、第2MOSトランジスタと等しい閾値を有する第3MOSトランジスタと
を含み、前記第1、第2MOSトランジスタは、第2導電型の第1半導体領域上に形成され、
前記第1半導体領域は、第1導電型の第2半導体領域の表面内に形成され、
前記第2半導体領域は、第2導電型の第3半導体領域の表面内に形成され、
前記書き込み及び読み出し時において、前記第1半導体領域には前記負電圧が印加され、
前記選択ブロックに関連付けられた前記セレクトゲート線については、前記第1MOSトランジスタがオン状態、前記第2MOSトランジスタがオフ状態とされ、前記第1MOSトランジスタが前記負電圧または前記正電圧を前記セレクトゲート線に転送し、
前記非選択ブロックに関連付けられた前記セレクトゲート線については、前記第1MOSトランジスタがオフ状態、前記第2MOSトランジスタがオン状態とされ、前記第2MOSトランジスタが前記負電圧を前記セレクトゲート線に転送する
ことを特徴とする半導体記憶装置。 - 半導体基板上に積層され、電荷蓄積層と制御ゲートとを含むメモリセルと、
選択トランジスタと、
複数の前記メモリセルの電流経路が直列接続されると共に、該メモリセルに前記選択トランジスタの電流経路が直列接続されたメモリストリングと、
複数の前記メモリストリングを含むブロックと、
前記メモリセルの前記制御ゲートに接続されたワード線と、
前記選択トランジスタのゲートに接続されたセレクトゲート線と、
前記選択トランジスタの電流経路を介して前記メモリセルに接続されたビット線と、
データの書き込み及び読み出し時において、選択ブロック内における選択メモリストリングに関連付けられた前記セレクトゲート線に正電圧を転送し、前記選択ブロック内における非選択メモリストリングに関連付けられた前記セレクトゲート線、及び非選択ブロック内の前記メモリストリングに関連付けられた前記セレクトゲート線に負電圧を転送する転送回路と
を具備することを特徴とする半導体記憶装置。 - 前記転送回路は、前記セレクトゲート線に電圧を転送する第1導電型の転送トランジスタを備え、
前記転送トランジスタは、第2導電型の第1半導体領域上に形成され、
前記第1半導体領域は、第1導電型の第2半導体領域の表面内に形成され、
前記第2半導体領域は、第2導電型の第3半導体領域の表面内に形成され、
前記書き込み及び読み出し時において、前記第1半導体領域には前記負電圧が印加される
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記転送トランジスタは、1本のセレクトゲート線につき、前記第1半導体領域上に形成された第1MOSトランジスタ及び第2MOSトランジスタを含み、
前記選択ブロックに関連付けられた前記セレクトゲート線については、前記第1MOSトランジスタがオン状態、前記第2MOSトランジスタがオフ状態とされ、前記第1MOSトランジスタが前記負電圧または前記正電圧を前記セレクトゲート線に転送し、
前記非選択ブロックに関連付けられた前記セレクトゲート線については、前記第1MOSトランジスタがオフ状態、前記第2MOSトランジスタがオン状態とされ、前記第2MOSトランジスタが前記負電圧を前記セレクトゲート線に転送する
ことを特徴とする請求項3記載の半導体記憶装置。 - 前記転送回路は、前記書き込み時及び読み出し時において前記ワード線に電圧を転送する第3MOSトランジスタを更に備え、
前記第1乃至第3MOSトランジスタの閾値は等しい
ことを特徴とする請求項4記載の半導体記憶装置。 - 前記転送回路は、前記書き込み時及び読み出し時において前記ワード線に電圧を転送する第3MOSトランジスタを更に備え、
前記第3MOSトランジスタの閾値は、前記第1及び第2MOSトランジスタの閾値よりも低い
ことを特徴とする請求項4記載の半導体記憶装置。
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