JP2020102285A - 半導体記憶装置 - Google Patents

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Abstract

【課題】動作速度を向上できる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、電圧生成回路１４とを備える。電圧生成回路１４は、第１ワード線に電気的に接続された配線ＬＯＵＴ１に電圧ＶＯＵＴ１を供給し、第２ワード線に電気的に接続された配線ＬＯＵＴ２に電圧ＶＯＵＴ２を供給する。電圧生成回路１４は、配線ＬＯＵＴ１に電圧ＶＯＵＴ１を出力すると共に、電圧ＶＯＵＴ１に応じて第１信号を出力するレギュレータ１４１_１と、配線ＬＯＵＴ２に電圧ＶＯＵＴ２を出力すると共に、電圧ＶＯＵＴ２に応じて第２信号を出力するレギュレータ１４１_２と、第１信号または第２信号の少なくともいずれかの信号に基づいて、配線ＬＯＵＴ１と配線ＬＯＵＴ２との間を接続状態または遮断状態のいずれかの状態に保持するスイッチ回路とを備える。【選択図】図７

Description

実施形態は、半導体記憶装置に関するものである。
メモリセルが三次元に配列された半導体記憶装置が知られている。
特開２０１３−２０６６１号公報
動作速度を向上できる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、前記第１ワード線に電気的に接続された第１配線に第１電圧を供給し、前記第２ワード線に電気的に接続された第２配線に第２電圧を供給する電圧生成回路とを具備する。前記電圧生成回路は、前記第１配線に前記第１電圧を出力すると共に、前記第１電圧に応じて第１信号を出力する第１レギュレータと、前記第２配線に前記第２電圧を出力すると共に、前記第２電圧に応じて第２信号を出力する第２レギュレータと、前記第１信号または前記第２信号の少なくともいずれかの信号に基づいて、前記第１配線と前記第２配線との間を接続状態または遮断状態のいずれかの状態に保持するスイッチ回路とを備える。
図１は、第１実施形態の半導体記憶装置の構成を示すブロック図である。 図２は、第１実施形態におけるメモリセルアレイが有するブロックの回路図である。 図３は、第１実施形態におけるブロックの一部領域の断面図である。 図４は、第１実施形態におけるメモリセルトランジスタの取り得るデータとその閾値電圧分布を示す図である。 図５は、第１実施形態におけるロウデコーダ及びドライバの構成を示す回路図である。 図６は、第１実施形態における電圧生成回路の構成を示す図である。 図７は、第１実施形態におけるレギュレータ群の構成を示す回路図である。 図８は、第１実施形態におけるレギュレータ群の動作を示す電圧波形図である。 図９は、第２実施形態におけるレギュレータ群の構成を示す回路図である。 図１０は、第２実施形態におけるレギュレータ群の動作を示す電圧波形図である。 図１１は、第３実施形態におけるレギュレータ群の構成を示す回路図である。 図１２は、第３実施形態におけるレギュレータ群の他の第１構成例を示す回路図である。 図１３は、第３実施形態におけるレギュレータ群の他の第２構成例を示す回路図である。 図１４は、第４実施形態におけるレギュレータ群の構成を示す回路図である。 図１５は、第４実施形態におけるレギュレータ群の動作を示す電圧波形図である。 図１６は、第４実施形態におけるレギュレータ群の他の構成例を示す回路図である。
以下の実施形態の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．第１実施形態
以下に、第１実施形態の半導体記憶装置について説明する。
１．１ 半導体記憶装置の構成
図１を用いて、第１実施形態の半導体記憶装置の構成について説明する。図１は、第１実施形態の半導体記憶装置の構成を示すブロック図である。
半導体記憶装置１０は、データを不揮発に記憶するメモリであり、複数のメモリセルを備える。図１に示すように、半導体記憶装置１０は、メモリセルアレイ１１、ロウデコーダ１２、ドライバ１３、電圧生成回路１４、センスアンプ１５、アドレスレジスタ１６、コマンドレジスタ１７、及びシーケンサ１８を備える。また例えば、半導体記憶装置１０には、外部にＮＡＮＤバスを介してコントローラ２０が接続される。コントローラ２０は、半導体記憶装置１０にアクセスし、半導体記憶装置１０を制御する。ＮＡＮＤバス及びコントローラ２０の詳細については後述する。
メモリセルアレイ１１は、ロウ及びカラムに対応付けられた複数の不揮発性メモリセルを含む複数のブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…ＢＬＫｎ（ｎは０以上の整数）を備える。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０〜ＢＬＫｎの各々を示すものとする。メモリセルアレイ１１は、コントローラ２０から与えられたデータを記憶する。メモリセルアレイ１１及びブロックＢＬＫの詳細については後述する。
ロウデコーダ１２は、ブロックＢＬＫのいずれかを選択し、更に選択したブロックＢＬＫにおけるワード線を選択する。ロウデコーダ１２の詳細については後述する。
ドライバ１３は、選択されたブロックＢＬＫに対して、ロウデコーダ１２を介して電圧を供給する。
電圧生成回路１４は、データの書き込み、読み出し、及び消去等に必要な各種の電圧を生成し、ドライバ１３に供給する。
センスアンプ１５は、データの読み出し時には、メモリセルアレイ１１から読み出されたデータＤＡＴをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２０に出力する。センスアンプ１５は、データの書き込み時には、コントローラ２０から受信した書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。
アドレスレジスタ１６は、コントローラ２０から受信したアドレスＡＤＤを保持する。アドレスＡＤＤは、動作対象のブロックＢＬＫを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指示するページアドレスを含む。コマンドレジスタ１７は、コントローラ２０から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１８に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。
シーケンサ１８は、コマンドレジスタ１７に保持されたコマンドＣＭＤに基づいて、半導体記憶装置１０の動作を制御する。具体的には、シーケンサ１８は、コマンドレジスタ１７に保持された書き込みコマンドに基づいて、ロウデコーダ１２、ドライバ１３、電圧生成回路１４、及びセンスアンプ１５を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタに書き込みを行う。シーケンサ１８は、またコマンドレジスタ１７に保持された読み出しコマンドに基づいて、ロウデコーダ１２、ドライバ１３、電圧生成回路１４、及びセンスアンプ１５を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタから読み出しを行う。
半導体記憶装置１０には、前述したように、ＮＡＮＤバスを介してコントローラ２０が接続される。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。具体的には、ＮＡＮＤバスは、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、入出力信号Ｉ／Ｏ、及びレディ／ビジー信号Ｒ／Ｂｎを通信するバスを含む。入出力信号Ｉ／Ｏは、８ビットのバス幅で伝送される。入出力信号Ｉ／Ｏは、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴ等を通信する。
次に、図１を用いて、コントローラ２０の構成について説明する。コントローラ２０は、ホストインターフェース（Ｉ／Ｆ）回路２１、内蔵メモリ２２、プロセッサ（例えば、ＣＰＵ）２３、バッファメモリ２４、ＮＡＮＤインターフェース（Ｉ／Ｆ）回路２５、及びＥＣＣ（Error Checking and Correcting）回路２６を備える。
ホストインターフェース回路２１は、ホストバスを介してホストデバイス（不図示）に接続される。ホストインターフェース回路２１は、ホストデバイスから受信した命令及びデータを、それぞれプロセッサ２３及びバッファメモリ２４に転送する。また、ホストインターフェース回路２１は、プロセッサ２３からの命令に応答して、バッファメモリ２４内のデータをホストデバイスへ転送する。
プロセッサ２３は、コントローラ２０全体の動作を制御する。例えば、プロセッサ２３は、ホストデバイスから書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５に対して書き込み命令を発行する。読み出し及び消去の際も同様である。また、プロセッサ２３は、ウェアレベリング等、半導体記憶装置１０を管理するための様々な処理を実行する。なお、以下で説明するコントローラ２０の動作は、プロセッサ２３がソフトウェア（またはファームウェア）を実行することによって実現されてもよいし、またはハードウェアで実現されてもよい。
ＮＡＮＤインターフェース回路２５は、ＮＡＮＤバスを介して半導体記憶装置１０と接続され、半導体記憶装置１０との通信を司る。ＮＡＮＤインターフェース回路２５は、プロセッサ２３から受信した命令に基づき、種々の信号を半導体記憶装置１０へ送信し、また種々の信号を半導体記憶装置１０から受信する。
バッファメモリ２４は、書き込みデータや読み出しデータを一時的に保持する。バッファメモリ２４はＤＲＡＭやＳＲＡＭ等から構成してもよい。
内蔵メモリ２２は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３の作業領域として使用される。内蔵メモリ２２は、半導体記憶装置１０を管理するためのファームウェアや、各種の管理テーブル等を保持する。
ＥＣＣ回路２６は、半導体記憶装置１０に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
１．１．１ メモリセルアレイ１１の構成
前述したように、メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎを備える。ここでは、１つのブロックＢＬＫの回路構成を説明する。
図２は、メモリセルアレイ１１が有するブロックＢＬＫの回路図である。図示するように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０〜ＳＵ３の各々を示すものとする。ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７及び選択トランジスタＳＴ１、ＳＴ２を含む。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示すものとする。メモリセルトランジスタ（以下、メモリセルとも記す）ＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対して、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば１つのセレクトゲート線ＳＧＳに接続される。選択トランジスタＳＴ２のゲートは、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されてもよい。また、ブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。
また、メモリセルアレイ１１は、複数のブロックＢＬＫ０〜ＢＬＫｎ間でビット線ＢＬ０〜ＢＬ（ｍ−１）を共有する。但し、ｍは２以上の自然数である。ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３において、各ビット線ＢＬは、同一列にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに共通に接続される。すなわち、各ビット線ＢＬは、同一列の複数のストリングユニットＳＵ０〜ＳＵ３間でＮＡＮＤストリングＮＳを共通に接続する。さらに、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。
また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。
ストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、セルユニットＣＵと称される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
なお、メモリセルアレイ１１の構成は、上記の構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵは、任意の個数に設定可能である。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、及び選択ゲートトランジスタＳＴ１及びＳＴ２の各々も、任意の個数に設定可能である。
次に、ブロックＢＬＫの一部領域の断面構造について説明する。図３は、ブロックＢＬＫの一部領域の断面図である。図示するように、ｐ型ウェル領域３０上に、複数のＮＡＮＤストリングＮＳが形成されている。すなわち、ウェル領域３０上には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層３１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３２、及びセレクトゲート線ＳＧＤとして機能する例えば４層の配線層３３が、順次積層されている。積層された配線層間には、図示しない絶縁膜が形成されている。
これらの配線層３１、３２、３３を貫通してウェル領域３０に達するピラー状の導電体３４が形成されている。導電体３４の側面には、ゲート絶縁膜３５、電荷蓄積膜（絶縁膜）３６、及びブロック絶縁膜３７が順次形成されている。これらによって、メモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成される。導電体３４は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。導電体３４の上端は、コンタクトプラグ４５を介して、ビット線ＢＬとして機能する金属配線層３８に接続される。
ウェル領域３０の表面領域内には、ｎ＋型不純物拡散層３９が形成されている。拡散層３９上にはコンタクトプラグ４０が形成され、コンタクトプラグ４０は、ソース線ＳＬとして機能する金属配線層４１に接続される。さらに、ウェル領域３０の表面領域内には、ｐ＋型不純物拡散層４２が形成されている。拡散層４２上にはコンタクトプラグ４３が形成され、コンタクトプラグ４３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層４４に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域３０を介して導電体３４に電位を印加するための配線である。
以上の構成が、図３を記載した紙面に直交する方向（奥行き方向）に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが形成される。
さらに、メモリセルアレイ１１の構成についてはその他の構成であってもよい。すなわち、メモリセルアレイ１１の構成は、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
また、データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という2011年9月18日に出願された米国特許出願13/235,389号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という2010年1月27日に出願された米国特許出願12/694,690号に記載されている。さらに、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という2012年5月30日に出願された米国特許出願13/483,610号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．１．２ メモリセルトランジスタの閾値電圧分布
図４は、第１実施形態におけるメモリセルトランジスタＭＴの取り得るデータとその閾値電圧分布を示す。ここでは、メモリセルが３ビットのデータを記憶するＴＬＣ（Triple-Level Cell）方式を有する場合について説明する。
図４に示すように、各々のメモリセルトランジスタＭＴは、その閾値電圧に応じて例えば３ビットのデータを保持可能である。この３ビットデータは、閾値電圧の低いものから順番に、例えば“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”である。これらデータを保持するメモリセルの閾値電圧のステートは、低いものから順番に、例えば“Ｅｒ”ステート（例えば、電圧ＶＡ未満）、“Ａ”ステート（例えば、電圧ＶＡ以上、ＶＢ未満であり、ＶＡ＜ＶＢ）、“Ｂ”ステート（例えば、電圧ＶＢ以上、ＶＣ未満であり、ＶＢ＜ＶＣ）、“Ｃ”ステート（例えば、電圧ＶＣ以上、ＶＤ未満であり、ＶＣ＜ＶＤ）、“Ｄ”ステート（例えば、電圧ＶＤ以上、ＶＥ未満であり、ＶＤ＜ＶＥ）、“Ｅ”ステート（例えば、電圧ＶＥ以上、ＶＦ未満であり、ＶＥ＜ＶＦ）、“Ｆ”ステート（例えば、電圧ＶＦ以上、ＶＧ未満であり、ＶＦ＜ＶＧ）、“Ｇ”ステート（例えば電圧ＶＧ以上）である。なお、３ビットデータと閾値電圧との関係はこの関係に限定されるものではなく、両者の関係については適宜選択できる。
各々のメモリセルトランジスタＭＴが保持する３ビットデータを、lower（下位）ビット側からそれぞれlowerビット、middle（中位）ビット、及びupper（上位）ビットと呼ぶ。そして、同一のストリングユニットＳＵにおいて、同一のワード線に接続された複数のメモリセルを含むセルユニットＣＵの保持するlowerビットの集合をlowerページと呼び、middleビットの集合をmiddleページと呼び、upperビットの集合をupperページと呼ぶ。つまり、セルユニットＣＵには３ページが割り当てられる。よって、「ページ」とは、セルユニットＣＵによって形成されるメモリ空間の一部、と定義することもできる。
データの書き込み及び読み出しは、ページ単位もしくはセルユニット単位で行われる。本例の場合、１つのストリングユニットＳＵは８本のワード線を含むので、各ストリングユニットＳＵは（３×８）＝２４ページを含み、１つのブロックＢＬＫは４つのストリングユニットＳＵを含むので、各ブロックは（２４×４）＝９６ページを含む。
１．１．３ ロウデコーダ、ドライバ及び電圧生成回路の構成
次に、第１実施形態の半導体記憶装置におけるロウデコーダ１２、ドライバ１３、及び電圧生成回路１４の構成について説明する。
電圧生成回路１４は、データの書き込み、読み出し、及び消去等にて用いられる各種の電圧、例えば電圧ＶＵＳＥＬ、ＶＳＥＬ、及びＶＳＧをドライバ１３に供給する。電圧ＶＵＳＥＬは、データの書き込みまたは読み出し対象のブロックＢＬＫ内の、書き込みまたは読み出し対象でないワード線ＷＬに転送される電圧である。電圧ＶＳＥＬは、データの書き込みまたは読み出し対象のブロックＢＬＫ内の、書き込みまたは読み出し対象のワード線ＷＬに転送される電圧である。電圧ＶＳＧは、データの書き込みまたは読み出し対象のブロックＢＬＫ内の選択されたストリングユニットＳＵのセレクトゲート線に転送される電圧である。電圧生成回路１４の回路構成及び動作については後述する。
以降の説明において、ブロック、ワード線、及びメモリセルトランジスタがデータの書き込みまたは読み出し対象である場合、それぞれ選択ブロック、選択ワード線、及び選択メモリセルトランジスタ（または、選択メモリセル）と記す。また、ブロック、ワード線、及びメモリセルトランジスタがデータの書き込みまたは読み出し対象でない場合、それぞれ非選択ブロック、非選択ワード線、及び非選択メモリセルトランジスタ（または、非選択メモリセル）と記す。
１．１．３．１ ロウデコーダ及びドライバ
図５は、第１実施形態におけるロウデコーダ１２及びドライバ１３の構成を示す回路図である。
ドライバ１３は、ドライバＣＧｄｖ０〜ＣＧｄｖ７、ドライバＳＧＤｄｖ０〜ＳＧＤｄｖ３、及びドライバＳＧＳｄｖを有する。以下、ドライバＣＧｄｖと記した場合、ドライバＣＧｄｖ０〜ＣＧｄｖ７の各々を示すものとし、ドライバＳＧＤｄｖと記した場合、ドライバＳＧＤｄｖ０〜ＳＧＤｄｖ３の各々を示すものとする。ドライバＣＧｄｖ、ドライバＳＧＤｄｖ、及びドライバＳＧＳｄｖの各々は、電圧生成回路１４から供給された電圧を独立して出力することができる。ドライバＣＧｄｖ０〜ＣＧｄｖ７は、配線ＣＧ０〜ＣＧ７をそれぞれ駆動する。ドライバＳＧＤｄｖ０〜ＳＧＤｄｖ３は、配線ＳＧＤＬ０〜ＳＧＤＬ３をそれぞれ駆動する。ドライバＳＧＳｄｖは、配線ＳＧＳＬを駆動する。
ロウデコーダ１２は、複数のブロックデコーダ１２Ａ_０〜１２Ａ_ｍ、及び複数の転送トランジスタ群１２Ｂ_０〜１２Ｂ_ｍを有する。ブロックデコーダ１２Ａ_ｍと転送トランジスタ群１２Ｂ_ｍの組は、ブロックＢＬＫｍに対応する。例えば、図５に示す例では、ブロックデコーダ１２Ａ_０と転送トランジスタ群１２Ｂ_０の組はブロックＢＬＫ０に対応し、ブロックデコーダ１２Ａ_１と転送トランジスタ群１２Ｂ_１の組は、ブロックＢＬＫ１に対応する。以下、ブロックデコーダ１２Ａと記した場合、ブロックデコーダ１２Ａ_０〜１２Ａ_ｍの各々を示すものとし、転送トランジスタ群１２Ｂと記した場合、転送トランジスタ群１２Ｂ_０〜１２Ｂ_ｍの各々を示すものとする。
ブロックデコーダ１２Ａ_０〜１２Ａ_ｍは、アドレスレジスタ１６からロウアドレス信号を受け取る。ブロックデコーダ１２Ａ_０〜１２Ａ_ｍのうち、ロウアドレス信号により選択されたブロックデコーダ１２Ａは、ブロック選択信号ＢＳを出力する。ブロック選択信号ＢＳは、選択ブロックの転送トランジスタ群１２Ｂ内の複数の転送トランジスタのゲートに供給される。
転送トランジスタ群１２Ｂは、複数の転送トランジスタＴＲＣ０〜ＴＲＣ７、ＴＲＤ０〜ＴＲＤ３、及びＴＲＳを有する。配線ＣＧ０〜ＣＧ７は、それぞれ転送トランジスタＴＲＣ０〜ＴＲＣ７を介してワード線ＷＬ０〜ＷＬ７に接続される。配線ＳＧＤＬ０〜ＳＧＤＬ３は、それぞれ転送トランジスタＴＲＤ０〜ＴＲＤ３を介してセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。さらに、配線ＳＧＳＬは、転送トランジスタＴＲＳを介してセレクトゲート線ＳＧＳに接続される。
転送トランジスタＴＲＣ０〜ＴＲＣ７の各々は、例えば、ゲートにブロック選択信号ＢＳが供給された場合にオン状態となり、それぞれ配線ＣＧ０〜ＣＧ７に供給されている電圧をワード線ＷＬ０〜ＷＬ７に転送する。一方、転送トランジスタＴＲＣ０〜ＴＲＣ７の各々は、ゲートにブロック選択信号ＢＳが供給されない場合にオフ状態となり、それぞれ配線ＣＧ０〜ＣＧ７に供給されている電圧をワード線ＷＬ０〜ＷＬ７に転送しない。
同様に、転送トランジスタＴＲＤ０〜ＴＲＤ３の各々は、例えば、ゲートにブロック選択信号ＢＳが供給された場合にオン状態となり、それぞれ配線ＳＧＤＬ０〜ＳＧＤＬ３に供給されている電圧をセレクトゲート線ＳＧＤ０〜ＳＧＤ３に転送する。一方、ゲートにブロック選択信号ＢＳが供給されない場合にオフ状態となり、配線ＳＧＤＬ０〜ＳＧＤＬ３に供給されている電圧をセレクトゲート線ＳＧＤ０〜ＳＧＤ３に転送しない。転送トランジスタＴＲＳは、例えば、ゲートにブロック選択信号ＢＳが供給された場合にオン状態となり、配線ＳＧＳＬに供給されている電圧をセレクトゲート線ＳＧＳに転送する。一方、ゲートにブロック選択信号ＢＳが供給されない場合にオフ状態となり、配線ＳＧＳＬに供給されている電圧をセレクトゲート線ＳＧＳに転送しない。
前記構成を有するドライバ１３及びロウデコーダ１２により、電圧生成回路１４から供給される電圧ＶＵＳＥＬ、ＶＳＥＬ、及びＶＳＧは、ブロック選択信号ＢＳによって、選択ブロックＢＬＫの非選択ワード線ＷＬ、選択ワード線ＷＬ、及びセレクトゲート線ＳＧＤにそれぞれ供給される。
１．１．３．２ 電圧生成回路
次に、ドライバ１３に各種電圧を供給する電圧生成回路１４について説明する。図６は、第１実施形態の電圧生成回路１４の構成を示す図である。電圧生成回路１４は、例えば、書き込み動作または読み出し動作時に、非選択ワード線に供給する電圧ＶＵＳＥＬを生成するレギュレータ群１４Ａ、選択ワード線に供給する電圧ＶＳＥＬを生成するレギュレータ群１４Ｂ、及びセレクトゲート線に供給する電圧ＶＳＧを生成するレギュレータ群１４Ｃ等を備える。ここでは例えば、レギュレータ群１４Ａが電圧ＶＵＳＥＬとして、２つの電圧ＶＯＵＴ１及び電圧ＶＯＵＴ２をドライバ１３に供給する場合を例に挙げる。なお、以降の説明において、電圧ＶＯＵＴと記した場合、電圧ＶＯＵＴ１またはＶＯＵＴ２の各々を示すものとする。
図７は、第１実施形態におけるレギュレータ群１４Ａの構成を示す回路図である。レギュレータ群１４Ａは、２つのレギュレータ１４１_１、１４１_２、及びイコライズ回路（またはスイッチ回路）１４２を含む。電圧ＶＳＵＰは、電圧ＶＯＵＴ１及び電圧ＶＯＵＴ２を生成するために、レギュレータ１４１_１、１４１_２に供給される入力電圧である。
以下に、レギュレータ１４１_１の回路接続を述べる。
レギュレータ１４１_１は、低電圧増幅回路ＡＰ１、ｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタ）ＴＳａ１、ＴＣａ１、ＴＤａ１、及びディプレッションタイプ（以下、Ｄタイプと記す）のｎＭＯＳトランジスタＴＯａ１、抵抗Ｒａ１、及び可変抵抗ＶＲ１を含む。
ＤタイプのｎＭＯＳトランジスタＴＯａ１のドレインには、電圧ＶＳＵＰが供給される。ｎＭＯＳトランジスタＴＯａ１のソースは、可変抵抗ＶＲ１を介して接地電圧端ＧＮＤに接続される。ｎＭＯＳトランジスタＴＯａ１のソースと可変抵抗ＶＲ１間のノードは、配線ＬＯＵＴ１に接続される。配線ＬＯＵＴ１は電圧ＶＯＵＴ１を出力する。
また、ｎＭＯＳトランジスタＴＳａ１のドレインには、抵抗Ｒａ１を介して電圧ＶＳＵＰが供給される。ｎＭＯＳトランジスタＴＳａ１のソースは、直列接続されたｎＭＯＳトランジスタＴＣａ１、ＴＤａ１を介して接地電圧端ＧＮＤに接続される。ｎＭＯＳトランジスタＴＳａ１のソースとｎＭＯＳトランジスタＴＣａ１のドレイン間のノードは、ｎＭＯＳトランジスタＴＯａ１のゲートに接続される。
増幅回路ＡＰ１の反転入力(−)端子（第１入力端子）には、リファレンス電圧ＶＲＥＦが入力される。増幅回路ＡＰ１の非反転入力(＋)端子（第２入力端子）には、可変抵抗ＶＲ１の抵抗制御端が接続され、電圧ＶＳ１が入力される。増幅回路ＡＰ１の出力端子は、ｎＭＯＳトランジスタＴＤａ１のゲートに接続される。増幅回路ＡＰ１の出力端子とｎＭＯＳトランジスタＴＤａ１のゲート間のノードは、イコライズ回路１４２のｎＭＯＳトランジスタＴＤｂ１２１のゲートに接続される。
次に、レギュレータ１４１_２の回路接続を述べる。
レギュレータ１４１_２は、低電圧増幅回路ＡＰ２、ｎＭＯＳトランジスタＴＳａ２、ＴＣａ２、ＴＤａ２、及びＤタイプのｎＭＯＳトランジスタＴＯａ２、抵抗Ｒａ２、及び可変抵抗ＶＲ２を含む。
ＤタイプのｎＭＯＳトランジスタＴＯａ２のドレインには、電圧ＶＳＵＰが供給される。ｎＭＯＳトランジスタＴＯａ２のソースは、可変抵抗ＶＲ２を介して接地電圧端ＧＮＤに接続される。ｎＭＯＳトランジスタＴＯａ２のソースと可変抵抗ＶＲ２間のノードは、配線ＬＯＵＴ２に接続される。配線ＬＯＵＴ２は電圧ＶＯＵＴ２を出力する。
また、ｎＭＯＳトランジスタＴＳａ２のドレインには、抵抗Ｒａ２を介して電圧ＶＳＵＰが供給される。ｎＭＯＳトランジスタＴＳａ２のソースは、直列接続されたｎＭＯＳトランジスタＴＣａ２、ＴＤａ２を介して接地電圧端ＧＮＤに接続される。ｎＭＯＳトランジスタＴＳａ２のソースとｎＭＯＳトランジスタＴＣａ２のドレイン間のノードは、ｎＭＯＳトランジスタＴＯａ２のゲートに接続される。
増幅回路ＡＰ２の反転入力(−)端子（第１入力端子）には、リファレンス電圧ＶＲＥＦが入力される。増幅回路ＡＰ２の非反転入力(＋)端子（第２入力端子）には、可変抵抗ＶＲ２の抵抗制御端が接続され、電圧ＶＳ２が入力される。増幅回路ＡＰ２の出力端子は、ｎＭＯＳトランジスタＴＤａ２のゲートに接続される。増幅回路ＡＰ２の出力端子とｎＭＯＳトランジスタＴＤａ２のゲート間のノードは、イコライズ回路１４２のｎＭＯＳトランジスタＴＤｂ１２２のゲートに接続される。
次に、イコライズ回路１４２の回路接続について述べる。
イコライズ回路１４２は、ｎＭＯＳトランジスタＴＤｂ１２１、ＴＤｂ１２２、ＴＣｂ１２、ＤタイプのｎＭＯＳトランジスタＴＥＱ、及び抵抗Ｒｂ１２を含む。ｎＭＯＳトランジスタＴＤｂ１２１とｎＭＯＳトランジスタＴＤｂ１２２は、同一のトランジスタ特性を有する。
ｎＭＯＳトランジスタＴＣｂ１２のドレインには、抵抗Ｒｂ１２を介して電圧ＶＳＵＰが供給される。ｎＭＯＳトランジスタＴＣｂ１２のドレインと抵抗Ｒｂ１２間のノードは、ｎＭＯＳトランジスタＴＥＱのゲートに接続される。ｎＭＯＳトランジスタＴＥＱのソース（またはドレイン）は配線ＬＯＵＴ１に接続され、ｎＭＯＳトランジスタＴＥＱのドレイン（またはソース）は配線ＬＯＵＴ２に接続される。さらに、ｎＭＯＳトランジスタＴＣｂ１２のソースは、並列接続されたｎＭＯＳトランジスタＴＤｂ１２１、ＴＤｂ１２２をそれぞれ介して接地電圧端ＧＮＤに接続される。言い換えると、ｎＭＯＳトランジスタＴＣｂ１２のソースと接地電圧端ＧＮＤとの間に、ｎＭＯＳトランジスタＴＤｂ１２１及びＴＤｂ１２２が並列に接続される。
前述したレギュレータ１４１_１、１４１_２、及びイコライズ回路１４２においては、以下の関係が成り立つ。
［{Ｒｂ１２・(ＴＤｂ１２のチャネル幅)／(ＴＤｂ１２のチャネル長)}／{Ｒａ１・(ＴＤａ１のチャネル幅)／(ＴＤａ１のチャネル長)}］＞１
ここで、Ｒｂ１２及びＲａ１はそれぞれ抵抗値を示す。ＴＤｂ１２は、ＴＤｂ１２１あるいはＴＤｂ１２２を示す。
また、Ｒａ１＝Ｒａ２
(ＴＤａ１のチャネル幅)＝(ＴＤａ２のチャネル幅)
(ＴＤａ１のチャネル長)＝(ＴＤａ２のチャネル長)
ここで、Ｒａ２は抵抗値を示す。
次に、第１実施形態におけるレギュレータ群１４Ａの動作について説明する。図８は、第１実施形態のレギュレータ群１４Ａの動作を示す電圧波形図である。
ｎＭＯＳトランジスタＴＳａ１及びＴＳａ２のゲートに入力されるイネーブル信号ＲＥＧ_ＥＮがアサート（例えば、“Ｈ”（電源電圧））されると、ｎＭＯＳトランジスタＴＳａ１及びＴＳａ２がオン状態となる。これにより、レギュレータ１４１_１及び１４１_２の動作がスタートする。
ｎＭＯＳトランジスタＴＣａ１は、ｎＭＯＳトランジスタＴＤａ１を高電圧から保護するための耐圧保護用のトランジスタである。ｎＭＯＳトランジスタＴＣａ１のゲートにクランプ信号ＣＬＡが入力され、ｎＭＯＳトランジスタＴＣａ１を流れる電流が制限される。同様に、ｎＭＯＳトランジスタＴＣａ２は、ｎＭＯＳトランジスタＴＤａ２を高電圧から保護するための耐圧保護用のトランジスタである。ｎＭＯＳトランジスタＴＣａ２のゲートにクランプ信号ＣＬＡが入力され、ｎＭＯＳトランジスタＴＣａ２を流れる電流が制限される。なお、ｎＭＯＳトランジスタＴＤａ１及びＴＤａ２が高耐圧のトランジスタである場合は、ｎＭＯＳトランジスタＴＣａ１及びＴＣａ２を設けなくてもよい。
増幅回路ＡＰ１の非反転入力(＋)端子には、可変抵抗ＶＲ１の抵抗制御端の電圧ＶＳ１が入力され、反転入力(−)端子にはリファレンス電圧ＶＲＥＦが入力される。リファレンス電圧ＶＲＥＦは、例えば、接地電圧よりも高い値（例えば、１．２Ｖ）とする。増幅回路ＡＰ１は、電圧ＶＳ１とリファレンス電圧ＶＲＥＦとの電圧差を増幅して電圧ＡＯ１を出力する。電圧ＡＯ１は、電圧ＶＳ１（あるいは電圧ＶＯＵＴ１）の変化に従って連続的に変化する。
増幅回路ＡＰ１から出力される電圧（または第１信号）ＡＯ１は、ｎＭＯＳトランジスタＴＤａ１のゲートとｎＭＯＳトランジスタＴＤｂ１２１のゲートに入力される。ｎＭＯＳトランジスタＴＤｂ１２１は、ｎＭＯＳトランジスタＴＥＱのゲート電圧Ｇｂ１２を“Ｌ（例えば、接地電圧）”に低下させるプルダウン回路として機能する。
増幅回路ＡＰ２の非反転入力(＋)端子には、可変抵抗ＶＲ２の抵抗制御端の電圧ＶＳ２が入力され、反転入力(−)端子にはリファレンス電圧ＶＲＥＦが入力される。増幅回路ＡＰ２は、電圧ＶＳ２とリファレンス電圧ＶＲＥＦとの電圧差を増幅して電圧ＡＯ２を出力する。電圧ＡＯ２は、電圧ＶＳ２（あるいは電圧ＶＯＵＴ２）の変化に従って連続的に変化する。
増幅回路ＡＰ２から出力される電圧（または第２信号）ＡＯ２は、ｎＭＯＳトランジスタＴＤａ２のゲートとｎＭＯＳトランジスタＴＤｂ１２２のゲートに入力される。ｎＭＯＳトランジスタＴＤｂ１２２は、ｎＭＯＳトランジスタＴＥＱのゲート電圧Ｇｂ１２を“Ｌ”に低下させるプルダウン回路として機能する。
また、可変抵抗ＶＲ１は電圧ＶＯＵＴ１の最終到達電圧（または、目標電圧）を設定可能であり、可変抵抗ＶＲ２は電圧ＶＯＵＴ２の最終到達電圧を設定可能である。そこで、電圧ＶＯＵＴ１及び電圧ＶＯＵＴ２がそれぞれ目標電圧まで昇圧されるように、可変抵抗ＶＲ１及びＶＲ２をそれぞれ設定する。
前述した構成において、レギュレータ１４１_１及び１４１_２の動作がスタートすると、Ｄ型のｎＭＯＳトランジスタＴＥＱがオン状態であるため、図８に示すように、電圧ＶＯＵＴ１及び電圧ＶＯＵＴ２は、同一電圧で同一の傾きで上昇する。そして、電圧ＶＯＵＴ１及び電圧ＶＯＵＴ２は、電圧ＶＯＵＴ１の目標電圧に達する。電圧ＶＯＵＴ１が目標電圧に達すると、増幅回路ＡＰ１からの電圧ＡＯ１は“Ｈ”となり、ｎＭＯＳトランジスタＴＤａ１及びＴＤｂ１２１はオン状態に遷移する。これにより、ｎＭＯＳトランジスタＴＥＱのゲート電圧Ｇｂ１２は低下し、ｎＭＯＳトランジスタＴＥＱはオフ状態に遷移する。これによって、配線ＬＯＵＴ１と配線ＬＯＵＴ２間は、接続状態から遮断状態に遷移する。
その後、電圧ＶＯＵＴ２は、上昇を続け、目標電圧に達する。電圧ＶＯＵＴ２が目標電圧に達すると、増幅回路ＡＰ２から出力される電圧ＡＯ２は“Ｈ”となり、ｎＭＯＳトランジスタＴＤａ２はオン状態に遷移する。
なお、ｎＭＯＳトランジスタＴＯａ１のゲート電圧Ｇａ１は、電圧ＶＯＵＴ１に達した後、電圧ＶＯＵＴ１より低い電圧で一定となる。ｎＭＯＳトランジスタＴＯａ２のゲート電圧Ｇａ２は、電圧ＶＯＵＴ２に達した後、電圧ＶＯＵＴ２より低い電圧で一定となる。ｎＭＯＳトランジスタＴＥＱのゲート電圧Ｇｂ１２は、電圧ＶＯＵＴ１に達した後、徐々に低下して“Ｌ”となる。
１．２ 第１実施形態の効果
第１実施形態によれば、動作速度を向上できる半導体記憶装置を提供することが可能である。
以下に、第１実施形態の効果について詳述する。一般に、メモリセルが三次元に配列された半導体記憶装置では、メモリセルトランジスタのゲートに接続されるワード線ＷＬの負荷容量が大きい。また、世代が進み、メモリセルの積層数や搭載メモリ容量が増えるにつれて、ワード線ＷＬの負荷容量が増大する傾向にある。このため、ワード線の電圧を目標電圧まで上昇させるには、より大きな駆動電流を必要とする。
例えば、電圧生成回路内のレギュレータからワード線に、電圧ＶＯＵＴ１と、電圧ＶＯＵＴ１より高い電圧ＶＯＵＴ２を供給する場合、電圧ＶＯＵＴ１及びＶＯＵＴ２を安定的に上昇させるために、電圧ＶＯＵＴ１を目標電圧まで上昇させる期間は、電圧ＶＯＵＴ１を転送する第１配線と、電圧ＶＯＵＴ２を転送する第２配線とを導通状態とし、電圧ＶＯＵＴ１と電圧ＶＯＵＴ２を同一電圧で同一の傾きで上昇させる。電圧ＶＯＵＴ１が目標電圧まで到達したら、第１配線と第２配線との間を遮断状態とし、その後、電圧ＶＯＵＴ２を目標電圧まで上昇させる。以降、第１配線と第２配線とを導通状態とする動作をイコライズ動作と称する。
レギュレータ１４１_１による供給目標電圧である電圧ＶＯＵＴ１がレギュレータ１４１_２による供給目標電圧である電圧ＶＯＵＴ２よりも低い場合、イコライズ動作は、電圧ＶＯＵＴ１及び電圧ＶＯＵＴ２を昇圧させる期間において、第１配線及び第２配線の電圧が電圧ＶＯＵＴ１に到達するまでは継続し、電圧ＶＯＵＴ１に到達してからはすぐに終了することが好ましい。
例えば、第１配線及び第２配線の電圧を検出するためのコンパレータをレギュレータ１４１_１及び１４１_２とは別に実装し、その出力に基づいて、電圧ＶＯＵＴ１及び電圧ＶＯＵＴ２が昇圧している期間におけるイコライズ動作の終了タイミングを管理することが考えられる。
一般に、コンパレータの出力を用いたイコライズ動作では、誤検知を避けるために、コンパレータに入力される信号に対して不検知領域を設ける必要がある。この不検知領域を大きく設定すると、電圧ＶＯＵＴ１及び電圧ＶＯＵＴ２が昇圧している期間においてイコライズ動作が速すぎるタイミングで終了する可能性がある。一方で、不検知領域を小さく設定すると、イコライズ動作が適切なタイミングで終了しない可能性がある。
また、コンパレータの出力を用いたイコライズ動作では、イコライズ動作を行うスイッチ回路のゲートはコンパレータの出力でデジタル的にオフされる。このとき、ワード線の負荷容量が大きいため、イコライズ動作を終了した直後からワード線の充電負荷により電圧ＶＯＵＴ１の電圧波形に上昇の遅れや電圧波形の凹み等が発生し得る。
そこで、第１実施形態では、配線ＬＯＵＴ１に電圧ＶＯＵＴ１を出力するレギュレータ１４１_１と、配線ＬＯＵＴ２に電圧ＶＯＵＴ２を出力するレギュレータ１４１_２と、配線ＬＯＵＴ１と配線ＬＯＵＴ２とを接続状態あるいは遮断状態に保持するイコライズ回路（または、スイッチ回路）１４２とを備える。レギュレータ１４１_１は電圧ＶＯＵＴ１に応じて電圧ＡＯ１（第１信号）を出力し、レギュレータ１４１_２は電圧ＶＯＵＴ２に応じて電圧ＡＯ２（第２信号）を出力する。イコライズ回路１４２は、レギュレータ１４１_１または１４１_２から出力される電圧ＡＯ１またはＡＯ２の少なくともいずれかの信号に基づいて、接続状態または遮断状態のいずれかの状態を保持する。
レギュレータ１４１_１または１４１_２から出力される電圧ＡＯ１またはＡＯ２は、コンパレータから出力されるデジタル信号と異なり、連続的に変化するアナログ信号である。第１実施形態では、アナログ信号である電圧ＡＯ１またはＡＯ２に基づいて、イコライズ回路１４２における接続状態と遮断状態とを切り換えることにより、電圧ＶＯＵＴ１が目標電圧にほぼ到達するまでイコライズ動作を継続することができるとともに、電圧ＶＯＵＴ２の目標電圧への昇圧が妨げられることを抑制できる。
すなわち、第１実施形態では、レギュレータから出力されるアナログ信号がイコライズ動作を終了させる検知信号としてイコライズ回路に直接入力されているため、イコライズ動作が必要となる期間はイコライズ動作を継続させることができるとともに、イコライズ動作が不用となるタイミングでイコライズ動作を終了させることができる。
また、前述したように、コンパレータの出力を用いたイコライズ動作では、イコライズ動作を行うスイッチ回路のゲートはコンパレータの出力でデジタル的にオフされるため、イコライズ動作を終了した直後からワード線の充電負荷により電圧ＶＯＵＴ１の電圧波形に上昇の遅れや電圧波形の凹み等が発生し得る。
これに対し、第１実施形態では、連続的に変化するアナログ信号によりイコライズ動作を適切なタイミングで終了させることができるため、レギュレータ１４１_１から出力される電圧ＶＯＵＴ１の電圧波形に上昇の遅れや凹みが発生するのを低減することができる。
以上により、第１実施形態の半導体記憶装置によれば、データの書き込み及び読み出し等の動作に際して必要となる電圧を早期かつ安定的に供給することが可能となるため、動作速度を向上させることができる。
２．第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態は、図７に示した第１実施形態におけるイコライズ回路にイコライズ終了判定回路を追加したものである。第２実施形態では、第１実施形態と異なる点について主に説明する。
２．１ 電圧生成回路
第２実施形態の電圧生成回路１４はレギュレータ群１４Ａａを備える。図９は、第２実施形態におけるレギュレータ群１４Ａａの構成を示す回路図である。レギュレータ群１４Ａａは、２つのレギュレータ１４１_１、１４１_２、イコライズ回路１４２Ａ、及びイコライズ終了判定回路１４３を含む。
以下に、イコライズ回路１４２Ａの回路接続を述べる。
ｎＭＯＳトランジスタＴＣｂ１２のドレインと抵抗Ｒｂ１２の一端との間に、ｎＭＯＳトランジスタＴＳｂ１２が接続される。抵抗Ｒｂ１２の他端には電圧ＶＳＵＰが供給される。
次に、イコライズ終了判定回路１４３の回路接続を述べる。
イコライズ終了判定回路１４３は、コンパレータ（または、レベルシフタ）ＣＰ１、ラッチ回路ＬＡ１、論理積回路（ＡＮＤ回路）ＡＤ１、及びレベルシフタＲＳ１を有する。ｎＭＯＳトランジスタＴＤｂ１２１、ＴＤｂ１２２のドレインとｎＭＯＳトランジスタＴＣｂ１２のソース間のノードは、コンパレータＣＰ１の入力端に接続される。コンパレータＣＰ１の出力端は、ラッチ回路ＬＡ１の第１入力端に接続され、ラッチ回路ＬＡ１の第２入力端にはラッチイネーブル信号ＬＡＴ_ＥＮが入力される。ラッチ回路ＬＡ１の出力端は、論理積回路ＡＤ１の第１入力端に接続される。論理積回路ＡＤ１の第２入力端には、イネーブル信号ＲＥＧ_ＥＮが入力される。論理積回路ＡＤ１の出力端は、レベルシフタＲＳ１の入力端に接続される。さらに、レベルシフタＲＳ１の出力端は、ｎＭＯＳトランジスタＴＳｂ１２のゲートに接続される。
ここで、信号Ｇｂ１２_ＣＬは、ｎＭＯＳトランジスタＴＤｂ１２１、ＴＤｂ１２２のドレインとｎＭＯＳトランジスタＴＣｂ１２のソース間のノードから、コンパレータＣＰ１の入力端に入力される電圧である。信号ＦＬＧは、コンパレータＣＰ１の出力端からラッチ回路ＬＡ１の第１入力端に入力される電圧である。ラッチイネーブル信号ＬＡＴ_ＥＮは、ラッチ回路ＬＡ１の第２入力端に入力される電圧である。イネーブル信号ＲＥＧ_ＥＮは、論理積回路ＡＤ１の第２入力端に入力される信号である。イコライズ終了信号（または第３信号）ＥＱ_ＥＮは、論理積回路ＡＤ１の出力端からレベルシフタＲＳ１の入力端に入力される電圧である。レギュレータ群１４Ａａのその他の回路接続は、図７に示した回路と同様である。
次に、第２実施形態におけるレギュレータ群１４Ａａの動作について説明する。図１０は、第２実施形態におけるレギュレータ群１４Ａａの動作を示す電圧波形図である。
まず、時刻ｔ１にて、ｎＭＯＳトランジスタＴＳａ１及びＴＳａ２のゲートに入力されるイネーブル信号ＲＥＧ_ＥＮをアサート状態（例えば“Ｈ”）として、ｎＭＯＳトランジスタＴＳａ１及びＴＳａ２をオン状態とする。これにより、レギュレータ１４１_１及び１４１_２の動作をスタートさせる。さらに、論理積回路ＡＤ１の第２入力端に入力されるイネーブル信号ＲＥＧ_ＥＮをアサート状態（例えば“Ｈ”）として、イコライズ終了判定回路１４３の動作をスタートさせる。
次に、電圧ＶＯＵＴ１、電圧ＶＯＵＴ２、及びゲート電圧Ｇｂ１２が上昇し、時刻ｔ２において、フラグ信号ＦＬＧが“Ｌ”から“Ｈ”に遷移する。さらに、時刻ｔ３において、ラッチ回路ＬＡ１の第２入力端に入力されるラッチイネーブル信号ＬＡＴ_ＥＮが“Ｌ”から“Ｈ”に遷移する。
その後、電圧ＶＯＵＴ１が目標電圧に達すると、ｎＭＯＳトランジスタＴＤａ１及びＴＤｂ１２１はオン状態に遷移する。これにより、ｎＭＯＳトランジスタＴＥＱのゲート電圧Ｇｂ１２は低下し、ｎＭＯＳトランジスタＴＥＱはオフ状態となって、配線ＬＯＵＴ１と配線ＬＯＵＴ２間が接続状態から遮断状態に遷移する。このとき、時刻ｔ４において、フラグ信号ＦＬＧが“Ｈ”から“Ｌ”に遷移する。フラグ信号ＦＬＧが“Ｌ”に遷移すると、イコライズ終了信号ＥＱ_ＥＮが“Ｈ”から“Ｌ”に遷移する。
その後、イコライズ終了信号ＥＱ_ＥＮ（“Ｌ”）は、レベルシフタＲＳ１を介してｎＭＯＳトランジスタＴＳｂ１２のゲートに入力される。これにより、ｎＭＯＳトランジスタＴＳｂ１２はオフ状態となり、抵抗Ｒｂ１２に流れる電流を遮断する。その他の動作は、前述した第１実施形態と同様である。
２．２ 第２実施形態の効果
第２実施形態によれば、前述した第１実施形態と同様に、動作速度を向上できる半導体記憶装置を提供することが可能である。
さらに、第２実施形態は、イコライズ終了判定回路１４３と、イコライズ回路１４２Ａ内に設けられたｎＭＯＳトランジスタＴＳｂ１２を備える。イコライズ終了判定回路１４３は、イコライズ回路１４２Ａにおけるイコライズ動作の終了を検知して、イコライズ終了信号ＥＱ_ＥＮを出力する。イコライズ動作とは、配線ＬＯＵＴ１と配線ＬＯＵＴ２とを接続状態（あるいは導通状態）にする動作をさす。
イコライズ終了判定回路１４３がイコライズ動作の終了を検知したとき、すなわちｎＭＯＳトランジスタＴＥＱがオフ状態になったとき、ｎＭＯＳトランジスタＴＳｂ１２のゲートに入力されるイコライズ終了信号ＥＱ_ＥＮは、“Ｈ”から“Ｌ”に遷移する。これにより、ｎＭＯＳトランジスタＴＳｂ１２はオフ状態となり、抵抗Ｒｂ１２に流れる電流を遮断する。すなわち、第２実施形態では、電圧ＶＯＵＴ１が目標電圧まで上昇した直後に、イコライズ回路１４２Ａにおけるイコライズ動作を停止させ、抵抗Ｒｂ１２に流れる電流を削減することができる。その他の効果は、前述した第１実施形態と同様である。
３．第３実施形態
次に、第３実施形態の半導体記憶装置について説明する。第１及び第２実施形態では、電圧ＶＵＳＥＬとして、２つの電圧ＶＯＵＴ１及びＶＯＵＴ２が生成される場合を示したが、第３実施形態では、３つの電圧ＶＯＵＴ１、ＶＯＵＴ２、及びＶＯＵＴ３が生成される場合を示す。以降、電圧ＶＯＵＴと記した場合、電圧ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３の各々を示すものとする。さらに、第３実施形態におけるレギュレータ群はイコライズ終了判定回路を備える。第３実施形態では、第２実施形態と異なる点について主に説明する。
３．１ 電圧生成回路
第３実施形態の電圧生成回路１４はレギュレータ群１４Ａｂを備える。図１１は、第３実施形態におけるレギュレータ群１４Ａｂの構成を示す回路図である。レギュレータ群１４Ａｂは、３つのレギュレータ１４１_１、１４１_２、１４１_３、イコライズ回路１４２Ａ_１、１４２Ａ_２、１４２Ａ_３、及びイコライズ終了判定回路Ｃ１３、Ｃ１２、Ｃ２３を含む。
図１１に示すように、増幅回路ＡＰ１から出力される電圧ＡＯ１は、イコライズ回路１４２Ａ_１のｎＭＯＳトランジスタＴＤｂ１３２のゲートに接続されると共に、イコライズ回路１４２Ａ_２のｎＭＯＳトランジスタＴＤｂ１２１のゲートに接続される。増幅回路ＡＰ２から出力される電圧ＡＯ２は、イコライズ回路１４２Ａ_２のｎＭＯＳトランジスタＴＤｂ１２２のゲートに接続されると共に、イコライズ回路１４２Ａ_３のｎＭＯＳトランジスタＴＤｂ２３１のゲートに接続される。さらに、増幅回路ＡＰ３の出力電圧ＡＯ３は、イコライズ回路１４２Ａ_１のｎＭＯＳトランジスタＴＤｂ１３１のゲートに接続されると共に、イコライズ回路１４２Ａ_３のｎＭＯＳトランジスタＴＤｂ２３２のゲートに接続される。
ｎＭＯＳトランジスタＴＤｂ１３１及びＴＤｂ１３２のドレインとｎＭＯＳトランジスタＴＳｂ１３のゲートとの間には、イコライズ終了判定回路Ｃ１３が接続される。ｎＭＯＳトランジスタＴＤｂ１２１及びＴＤｂ１２２のドレインとｎＭＯＳトランジスタＴＳｂ１２のゲートとの間には、イコライズ終了判定回路Ｃ１２が接続される。ｎＭＯＳトランジスタＴＤｂ２３１及びＴＤｂ２３２のドレインとｎＭＯＳトランジスタＴＳｂ２３のゲートとの間には、イコライズ終了判定回路Ｃ２３が接続される。
さらに、レギュレータ１４１_１、１４１_２、１４１_３のｎＭＯＳトランジスタＴＯａ１、ＴＯａ２、ＴＯａ３は、配線ＬＯＵＴ１、ＬＯＵＴ２、ＬＯＵＴ３をそれぞれ介して、電圧ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３をそれぞれ出力する。
図１０に示したレギュレータ群１４Ａｂにおいては、以下の関係が成り立つ。
［{Ｒｂ１２・(ＴＤｂ１２のチャネル幅)／(ＴＤｂ１２のチャネル長)}／{Ｒａ１・(ＴＤａ１のチャネル幅)／(ＴＤａ１のチャネル長)}］＞１
ここで、Ｒｂ１２及びＲａ１はそれぞれ抵抗値を示す。ＴＤｂ１２は、ＴＤｂ１２１あるいはＴＤｂ１２２を示す。
また、Ｒａ１＝Ｒａ２＝Ｒａ３
(ＴＤａ１のチャネル幅)＝(ＴＤａ２のチャネル幅)＝(ＴＤａ３のチャネル幅)
(ＴＤａ１のチャネル長)＝(ＴＤａ２のチャネル長)＝(ＴＤａ３のチャネル長)
Ｒｂ１３＝Ｒｂ１２＝Ｒｂ２３
(ＴＤｂ１３のチャネル幅)＝(ＴＤｂ１２のチャネル幅)＝(ＴＤｂ２３のチャネル幅)
(ＴＤｂ１３のチャネル長)＝(ＴＤｂ１２のチャネル長)＝(ＴＤｂ２３のチャネル長)
ここで、Ｒａ２、Ｒａ３、Ｒｂ１３、Ｒｂ１２及びＲｂ２３はそれぞれ抵抗値を示す。ＴＤｂ１３はＴＤｂ１３１あるいはＴＤｂ１３２を示し、ＴＤｂ１２はＴＤｂ１２１あるいはＴＤｂ１２２を示し、ＴＤｂ２３はＴＤｂ２３１あるいはＴＤｂ２３２を示す。
この第３実施形態のレギュレータ群１４Ａｂは、図９に示した２つの電圧ＶＯＵＴ１及びＶＯＵＴ２が生成されるレギュレータ群１４Ａａを、３つの電圧ＶＯＵＴ１、ＶＯＵＴ２、及びＶＯＵＴ３が生成される回路に適用したものであり、レギュレータ群１４Ａｂの動作については記載を省略する。
３．２ 電圧生成回路の他の構成例
次に、第３実施形態の電圧生成回路１４が備えるレギュレータ群１４Ａｂの他の構成例について説明する。第３実施形態の電圧生成回路１４は、レギュレータ群１４Ａｃまたは１４Ａｄを備える。
３．２．１ レギュレータ群１４Ａｃ
図１２は、レギュレータ群１４Ａｃの構成を示す回路図である。レギュレータ群１４Ａｃは、前述したレギュレータ群１４Ａｂに対して、電圧ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３を駆動するドライブ回路１４４_１、１４４_２、１４４_３をそれぞれ追加したものである。
図１２に示すように、レギュレータ１４１_１、１４１_２、１４１_３に対して、ドライブ回路１４４_１、１４４_２、１４４_３がそれぞれ追加される。ドライブ回路１４４_１は、ｎＭＯＳトランジスタＴＳｃ１、ＴＣｃ１、ＴＤｃ１、ＤタイプのｎＭＯＳトランジスタＴＯｃ１、ランプアップ終了判定回路Ｃ１、及び抵抗Ｒｃ１を含む。ドライブ回路１４４_２は、ｎＭＯＳトランジスタＴＳｃ２、ＴＣｃ２、ＴＤｃ２、ＤタイプのｎＭＯＳトランジスタＴＯｃ２、ランプアップ終了判定回路Ｃ２、及び抵抗Ｒｃ２を含む。さらに、ドライブ回路１４４_３は、ｎＭＯＳトランジスタＴＳｃ３、ＴＣｃ３、ＴＤｃ３、ＤタイプのｎＭＯＳトランジスタＴＯｃ３、ランプアップ終了判定回路Ｃ３、及び抵抗Ｒｃ３を含む。以降、ドライブ回路１４４と記した場合、ドライブ回路１４４_１、１４４_２、１４４_３の各々を示すものとする。
以下に、ドライブ回路１４４_１の回路接続を述べる。
ＤタイプのｎＭＯＳトランジスタＴＯｃ１のドレインには、電圧ＶＳＵＰが供給される。ｎＭＯＳトランジスタＴＯｃ１のソースは、配線ＬＯＵＴ１に接続される。
ｎＭＯＳトランジスタＴＳｃ１のドレインには、抵抗Ｒｃ１を介して電圧ＶＳＵＰが供給される。ｎＭＯＳトランジスタＴＳｃ１のソースは、直列接続されたｎＭＯＳトランジスタＴＣｃ１、ＴＤｃ１を介して接地電圧端ＧＮＤに接続される。ｎＭＯＳトランジスタＴＳｃ１のソースとｎＭＯＳトランジスタＴＣｃ１のドレイン間のノードは、ｎＭＯＳトランジスタＴＯｃ１のゲートに接続される。さらに、ｎＭＯＳトランジスタＴＤｃ１のゲートは、増幅回路ＡＰ１の出力端子に接続される。
ランプアップ終了判定回路Ｃ１は、前述したイコライズ終了判定回路１４３と同じ回路構成を有する。ｎＭＯＳトランジスタＴＣｃ１のソースとｎＭＯＳトランジスタＴＤｃ１のドレイン間のノードは、ランプアップ終了判定回路Ｃ１のコンパレータＣＰ１の入力端に接続される。ランプアップ終了判定回路Ｃ１のレベルシフタＲＳ１の出力端は、ｎＭＯＳトランジスタＴＳｃ１のゲートに接続される。
次に、ドライブ回路１４４_２の回路接続を述べる。
ＤタイプのｎＭＯＳトランジスタＴＯｃ２のドレインには、電圧ＶＳＵＰが供給される。ｎＭＯＳトランジスタＴＯｃ２のソースは、配線ＬＯＵＴ２に接続される。
ｎＭＯＳトランジスタＴＳｃ２のドレインには、抵抗Ｒｃ２を介して電圧ＶＳＵＰが供給される。ｎＭＯＳトランジスタＴＳｃ２のソースは、直列接続されたｎＭＯＳトランジスタＴＣｃ２、ＴＤｃ２を介して接地電圧端ＧＮＤに接続される。ｎＭＯＳトランジスタＴＳｃ２のソースとｎＭＯＳトランジスタＴＣｃ２のドレイン間のノードは、ｎＭＯＳトランジスタＴＯｃ２のゲートに接続される。さらに、ｎＭＯＳトランジスタＴＤｃ２のゲートは、増幅回路ＡＰ２の出力端子に接続される。
ランプアップ終了判定回路Ｃ２は、イコライズ終了判定回路１４３と同じ回路構成を有する。ｎＭＯＳトランジスタＴＣｃ２のソースとｎＭＯＳトランジスタＴＤｃ２のドレイン間のノードは、ランプアップ終了判定回路Ｃ２のコンパレータＣＰ１の入力端に接続される。ランプアップ終了判定回路Ｃ２のレベルシフタＲＳ１の出力端は、ｎＭＯＳトランジスタＴＳｃ２のゲートに接続される。
次に、ドライブ回路１４４_３の回路接続を述べる。
ＤタイプのｎＭＯＳトランジスタＴＯｃ３のドレインには、電圧ＶＳＵＰが供給される。ｎＭＯＳトランジスタＴＯｃ３のソースは、配線ＬＯＵＴ３に接続される。
ｎＭＯＳトランジスタＴＳｃ３のドレインには、抵抗Ｒｃ３を介して電圧ＶＳＵＰが供給される。ｎＭＯＳトランジスタＴＳｃ３のソースは、直列接続されたｎＭＯＳトランジスタＴＣｃ３、ＴＤｃ３を介して接地電圧端ＧＮＤに接続される。ｎＭＯＳトランジスタＴＳｃ３のソースとｎＭＯＳトランジスタＴＣｃ３のドレイン間のノードは、ｎＭＯＳトランジスタＴＯｃ３のゲートに接続される。さらに、ｎＭＯＳトランジスタＴＤｃ３のゲートは、増幅回路ＡＰ３の出力端子に接続される。
ランプアップ終了判定回路Ｃ３は、イコライズ終了判定回路１４３と同じ回路構成を有する。ｎＭＯＳトランジスタＴＣｃ３のソースとｎＭＯＳトランジスタＴＤｃ３のドレイン間のノードは、ランプアップ終了判定回路Ｃ３のコンパレータＣＰ１の入力端に接続される。ランプアップ終了判定回路Ｃ３のレベルシフタＲＳ１の出力端は、ｎＭＯＳトランジスタＴＳｃ３のゲートに接続される。
レギュレータ群１４Ａｃのその他の回路構成は、図１１に示したレギュレータ群１４Ａｂの回路構成と同様である。
次に、レギュレータ群１４Ａｃの動作について説明する。
ドライブ回路１４４_１は、電圧ＶＯＵＴ１を目標電圧まで上昇させる期間で動作し、配線ＬＯＵＴ１を駆動する。これにより、電圧ＶＯＵＴ１は、第１実施形態及び第２実施形態と比べて、短い時間で目標電圧に到達する。同様に、ドライブ回路１４４_２、１４４_３は、電圧ＶＯＵＴ２、電圧ＶＯＵＴ３を目標電圧までそれぞれ上昇させる期間で動作し、配線ＬＯＵＴ２、配線ＬＯＵＴ３をそれぞれ駆動する。これにより、電圧ＶＯＵＴ２、電圧ＶＯＵＴ３は、第１実施形態及び第２実施形態と比べて、短い時間で目標電圧にそれぞれ到達する。
電圧ＶＯＵＴ１が目標電圧に到達すると、増幅回路ＡＰ１からの電圧ＡＯ１は“Ｈ”となり、ｎＭＯＳトランジスタＴＤｃ１がオン状態に遷移する。これにより、ｎＭＯＳトランジスタＴＯｃ１のゲート電圧Ｇｃ１は低下し、ｎＭＯＳトランジスタＴＯｃ１はオフ状態となる。これによって、ドライブ回路１４４_１による電圧ＶＯＵＴ１の昇圧は停止する。
また、ドライブ回路１４４_１内のランプアップ終了判定回路Ｃ１は、電圧ＶＯＵＴ１が目標電圧に到達したか否かを検知し、ランプ終了信号ＲＵＰ_ＥＮ１をアサートあるいはネゲートする。すなわち、電圧ＶＯＵＴ１が目標電圧に到達すると、ランプアップ終了判定回路Ｃ１は、アサートされたランプ終了信号ＲＵＰ_ＥＮ１（例えば、“Ｌ”）をｎＭＯＳトランジスタＴＳｃ１のゲートに出力する。ｎＭＯＳトランジスタＴＳｃ１は、ランプ終了信号ＲＵＰ_ＥＮ１（“Ｌ”）を受け取ると、オフ状態に遷移する。これにより、抵抗Ｒｃ１に流れる電流が遮断される。
同様に、電圧ＶＯＵＴ２が目標電圧に到達すると、増幅回路ＡＰ２から出力される電圧ＡＯ２は“Ｈ”となり、ｎＭＯＳトランジスタＴＤｃ２がオン状態に遷移する。これにより、ｎＭＯＳトランジスタＴＯｃ２のゲート電圧Ｇｃ２は低下し、ｎＭＯＳトランジスタＴＯｃ２はオフ状態となる。これによって、ドライブ回路１４４_２による電圧ＶＯＵＴ２の昇圧は停止する。
また、ドライブ回路１４４_２内のランプアップ終了判定回路Ｃ２は、電圧ＶＯＵＴ２が目標電圧に到達したか否かを検知し、ランプ終了信号ＲＵＰ_ＥＮ２をアサートあるいはネゲートする。すなわち、電圧ＶＯＵＴ２が目標電圧に到達すると、ランプアップ終了判定回路Ｃ２は、アサートされたランプ終了信号ＲＵＰ_ＥＮ２（例えば、“Ｌ”）をｎＭＯＳトランジスタＴＳｃ２のゲートに出力する。ｎＭＯＳトランジスタＴＳｃ２は、ランプ終了信号ＲＵＰ_ＥＮ２（“Ｌ”）を受け取ると、オフ状態に遷移する。これにより、抵抗Ｒｃ２に流れる電流が遮断される。
同様に、電圧ＶＯＵＴ３が目標電圧に到達すると、増幅回路ＡＰ３からの出力電圧ＡＯ３は“Ｈ”となり、ｎＭＯＳトランジスタＴＤｃ３がオン状態に遷移する。これにより、ｎＭＯＳトランジスタＴＯｃ３のゲート電圧Ｇｃ３は低下し、ｎＭＯＳトランジスタＴＯｃ３はオフ状態となる。これによって、ドライブ回路１４４_３による電圧ＶＯＵＴ３の昇圧は停止する。
また、ドライブ回路１４４_３内のランプアップ終了判定回路Ｃ３は、電圧ＶＯＵＴ３が目標電圧に到達したか否かを検知し、ランプ終了信号ＲＵＰ_ＥＮ３をアサートあるいはネゲートする。すなわち、電圧ＶＯＵＴ３が目標電圧に到達すると、ランプアップ終了判定回路Ｃ３は、アサートされたランプ終了信号ＲＵＰ_ＥＮ３（例えば、“Ｌ”）をｎＭＯＳトランジスタＴＳｃ３のゲートに出力する。ｎＭＯＳトランジスタＴＳｃ３は、ランプ終了信号ＲＵＰ_ＥＮ３（“Ｌ”）を受け取ると、オフ状態に遷移する。これにより、抵抗Ｒｃ３に流れる電流が遮断される。
レギュレータ群１４Ａｃのその他の動作は、図１１に示したレギュレータ群１４Ａｂの動作と同様である。
３．２．２ レギュレータ群１４Ａｄ
図１３は、レギュレータ群１４Ａｄの構成を示す回路図である。レギュレータ群１４Ａｄは、前述したレギュレータ群１４Ａｂに対して、電圧ＶＯＵＴ１、ＶＯＵＴ２を駆動するドライブ回路１４４_１、１４４_２をそれぞれ追加したものである。言い換えると、レギュレータ群１４Ａｃにおいて、電圧ＶＯＵＴ３を駆動するドライブ回路１４４_３を削除したものである。このようなレギュレータ群１４Ａｄは、電圧ＶＯＵＴ３が供給される配線（例えば、ワード線ＷＬ）の容量負荷が小さい場合に用いられる。
レギュレータ群１４Ａｄのその他の回路構成は、図１１に示したレギュレータ群１４Ａｂの回路構成と同様である。また、レギュレータ群１４Ａｄの動作は、ドライブ回路１４４_３の動作を除いて、図１２に示したレギュレータ群１４Ａｃと同様である。
３．３ 第３実施形態の効果
第３実施形態によれば、前述した第１実施形態と同様に、動作速度を向上できる半導体記憶装置を提供することが可能である。
さらに、第３実施形態の電圧生成回路は、個々のレギュレータが生成する電圧ＶＯＵＴを昇圧するためのドライブ回路１４４を有する。ドライブ回路１４４は、電圧ＶＯＵＴを目標電圧までそれぞれ上昇させる期間で動作し、電圧ＶＯＵＴが目標電圧までそれぞれ到達すると動作を停止する。
これにより、第１及び第２実施形態に比べて、昇圧すべき電圧ＶＯＵＴを目標電圧まで高速に昇圧することができる。さらに、電圧ＶＯＵＴが目標電圧まで到達したことを検知して、レギュレータの動作を停止できる。このため、電圧ＶＯＵＴを目標電圧まで昇圧した後、電圧ＶＯＵＴを昇圧しない期間は、電圧ＶＯＵＴに対応するドライブ回路１４４に流れる電流を削減することができる。その他の効果は、前述した第２実施形態と同様である。
４．第４実施形態
次に、第４実施形態の半導体記憶装置について説明する。第１〜第３実施形態では、電圧ＶＯＵＴを出力するトランジスタとイコライズを行うトランジスタにｎＭＯＳトランジスタを用いたが、第４実施形態は、これらのトランジスタに、ｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタ）を用いたものである。第４実施形態では、第１実施形態と異なる点について主に説明する。
４．１ 電圧生成回路
第４実施形態の電圧生成回路１４はレギュレータ群１４Ａｅを備える。図１４は、第４実施形態におけるレギュレータ群１４Ａｅの構成を示す回路図である。レギュレータ群１４Ａｅは、２つのレギュレータ１４５_１、１４５_２、及びイコライズ回路１４６を含む。
以下に、レギュレータ１４５_１の回路接続を述べる。
レギュレータ１４５_１は、低電圧増幅回路ＡＰ１Ａ、ｎＭＯＳトランジスタＴＣａ１、ＴＤａ１、及びｐＭＯＳトランジスタＴＯａ１Ａ、抵抗Ｒａ１、及び可変抵抗ＶＲ１を含む。
ｐＭＯＳトランジスタＴＯａ１Ａのソースには、電圧ＶＳＵＰが供給される。ｐＭＯＳトランジスタＴＯａ１Ａのドレインは、可変抵抗ＶＲ１を介して接地電圧端ＧＮＤに接続される。ｐＭＯＳトランジスタＴＯａ１Ａのドレインと可変抵抗ＶＲ１間のノードは、配線ＬＯＵＴ１に接続される。配線ＬＯＵＴ１は電圧ＶＯＵＴ１を出力する。
また、ｎＭＯＳトランジスタＴＣａ１のドレインには、抵抗Ｒａ１を介して電圧ＶＳＵＰが供給される。ｎＭＯＳトランジスタＴＣａ１のソースは、ｎＭＯＳトランジスタＴＤａ１を介して接地電圧端ＧＮＤに接続される。ｎＭＯＳトランジスタＴＣａ１のドレインと抵抗Ｒａ１間のノードは、ｐＭＯＳトランジスタＴＯａ１Ａのゲートに接続される。
増幅回路ＡＰ１Ａの反転入力(−)端子（第１入力端子）には、可変抵抗ＶＲ１の抵抗制御端が接続され、電圧ＶＳ１が入力される。増幅回路ＡＰ１Ａの非反転入力(＋)端子（第２入力端子）には、リファレンス電圧ＶＲＥＦが入力される。増幅回路ＡＰ１Ａの出力端子は、ｎＭＯＳトランジスタＴＤａ１のゲートに接続される。増幅回路ＡＰ１Ａの出力端子とｎＭＯＳトランジスタＴＤａ１のゲート間のノードは、イコライズ回路１４６のｎＭＯＳトランジスタＴＤｂ１２１のゲートに接続される。
次に、レギュレータ１４５_２の回路接続を述べる。
レギュレータ１４５_２は、低電圧増幅回路ＡＰ２Ａ、ｎＭＯＳトランジスタＴＣａ２、ＴＤａ２、及びｐＭＯＳトランジスタＴＯａ２Ａ、抵抗Ｒａ２、及び可変抵抗ＶＲ２を含む。
ｐＭＯＳトランジスタＴＯａ２Ａのソースには、電圧ＶＳＵＰが供給される。ｐＭＯＳトランジスタＴＯａ２Ａのドレインは、可変抵抗ＶＲ２を介して接地電圧端ＧＮＤに接続される。ｐＭＯＳトランジスタＴＯａ２Ａのドレインと可変抵抗ＶＲ２間のノードは、配線ＬＯＵＴ２に接続される。配線ＬＯＵＴ２は電圧ＶＯＵＴ２を出力する。
また、ｎＭＯＳトランジスタＴＣａ２のドレインには、抵抗Ｒａ２を介して電圧ＶＳＵＰが供給される。ｎＭＯＳトランジスタＴＣａ２のソースは、ｎＭＯＳトランジスタＴＤａ２を介して接地電圧端ＧＮＤに接続される。ｎＭＯＳトランジスタＴＣａ２のドレインと抵抗Ｒａ２間のノードは、ｐＭＯＳトランジスタＴＯａ２Ａのゲートに接続される。
増幅回路ＡＰ２Ａの反転入力(−)端子（第１入力端子）には、可変抵抗ＶＲ２の抵抗制御端が接続され、電圧ＶＳ２が入力される。増幅回路ＡＰ２Ａの非反転入力(＋)端子（第２入力端子）には、リファレンス電圧ＶＲＥＦが入力される。増幅回路ＡＰ２Ａの出力端子は、ｎＭＯＳトランジスタＴＤａ２のゲートに接続される。増幅回路ＡＰ２Ａの出力端子とｎＭＯＳトランジスタＴＤａ２のゲート間のノードは、イコライズ回路１４６のｎＭＯＳトランジスタＴＤｂ１２２のゲートに接続される。
次に、イコライズ回路１４６の回路接続について述べる。
イコライズ回路１４６は、ｎＭＯＳトランジスタＴＤｂ１２１、ＴＤｂ１２２、ＴＣｂ１２、ｐＭＯＳトランジスタＴＥＱＡ、及び抵抗Ｒｂ１２を含む。ｎＭＯＳトランジスタＴＤｂ１２１とｎＭＯＳトランジスタＴＤｂ１２２は、同一のトランジスタ特性を有する。
ｎＭＯＳトランジスタＴＣｂ１２のドレインには、抵抗Ｒｂ１２を介して電圧ＶＳＵＰが供給される。ｎＭＯＳトランジスタＴＣｂ１２のドレインと抵抗Ｒｂ１２間のノードは、ｐＭＯＳトランジスタＴＥＱＡのゲートに接続される。ｐＭＯＳトランジスタＴＥＱＡのソース（またはドレイン）は配線ＬＯＵＴ１に接続され、ｐＭＯＳトランジスタＴＥＱＡのドレイン（またはソース）は配線ＬＯＵＴ２に接続される。
ｎＭＯＳトランジスタＴＣｂ１２のソースは、直列接続されたｎＭＯＳトランジスタＴＤｂ１２１、ＴＤｂ１２２を介して接地電圧端ＧＮＤに接続される。言い換えると、ｎＭＯＳトランジスタＴＣｂ１２のソースと接地電圧端ＧＮＤとの間に、ｎＭＯＳトランジスタＴＤｂ１２１及びＴＤｂ１２２が直列に接続される。
前述したレギュレータ１４５_１、１４５_２、及びイコライズ回路１４６においては、第１実施形態と同様に以下の関係が成り立つ。
［{Ｒｂ１２・(ＴＤｂ１２のチャネル幅)／(ＴＤｂ１２のチャネル長)}／{Ｒａ１・(ＴＤａ１のチャネル幅)／(ＴＤａ１のチャネル長)}］＞１
ここで、Ｒｂ１２及びＲａ１はそれぞれ抵抗値を示す。ＴＤｂ１２は、ＴＤｂ１２１あるいはＴＤｂ１２２を示す。
また、Ｒａ１＝Ｒａ２
(ＴＤａ１のチャネル幅)＝(ＴＤａ２のチャネル幅)
(ＴＤａ１のチャネル長)＝(ＴＤａ２のチャネル長)
ここで、Ｒａ２は抵抗値を示す。
その他の構成は、図７を用いて説明した第１実施形態の構成と同様である。
次に、第４実施形態におけるレギュレータ群１４Ａｅの動作について説明する。図１５は、第４実施形態のレギュレータ群１４Ａｅの動作を示す電圧波形図である。
増幅回路ＡＰ１Ａの非反転入力(＋)端子には、リファレンス電圧ＶＲＥＦが入力され、反転入力(−)端子には、可変抵抗ＶＲ１から電圧ＶＳ１が入力される。増幅回路ＡＰ１Ａは、リファレンス電圧ＶＲＥＦと電圧ＶＳ１との電圧差を増幅して電圧ＡＯ１を出力する。電圧ＡＯ１は、電圧ＶＳ１（あるいは電圧ＶＯＵＴ１）の変化に従って連続的に変化する。増幅回路ＡＰ１Ａから出力される電圧ＡＯ１は、ｎＭＯＳトランジスタＴＤａ１のゲートとｎＭＯＳトランジスタＴＤｂ１２１のゲートに入力される。
増幅回路ＡＰ２Ａの非反転入力(＋)端子には、リファレンス電圧ＶＲＥＦが入力され、反転入力(−)端子には、可変抵抗ＶＲ２から電圧ＶＳ２が入力される。増幅回路ＡＰ２Ａは、リファレンス電圧ＶＲＥＦと電圧ＶＳ２との電圧差を増幅して電圧ＡＯ２を出力する。増幅回路ＡＰ２Ａから出力される電圧ＡＯ２は、ｎＭＯＳトランジスタＴＤａ２のゲートとｎＭＯＳトランジスタＴＤｂ１２２のゲートに入力される。ｎＭＯＳトランジスタＴＤｂ１２１及びＴＤｂ１２２は、ｐＭＯＳトランジスタＴＥＱＡのゲート電圧Ｇｂ１２を“Ｈ”に上昇させるプルアップ回路として機能する。
前述した構成において、レギュレータ１４５_１及び１４５_２の動作がスタートすると、ｐＭＯＳトランジスタＴＥＱＡがオン状態にあるため、図１５に示すように、電圧ＶＯＵＴ１及び電圧ＶＯＵＴ２は、同一電圧で同一の傾きで上昇する。そして、電圧ＶＯＵＴ１及び電圧ＶＯＵＴ２は、電圧ＶＯＵＴ１の目標電圧に到達する。電圧ＶＯＵＴ１が目標電圧に到達すると、増幅回路ＡＰ１Ａから出力される電圧ＡＯ１は“Ｌ”となり、ｎＭＯＳトランジスタＴＤａ１及びＴＤｂ１２１はオフ状態に遷移する。これにより、ｐＭＯＳトランジスタＴＥＱＡのゲート電圧Ｇｂ１２は上昇し、ｐＭＯＳトランジスタＴＥＱＡはオフ状態に遷移する。これによって、配線ＬＯＵＴ１と配線ＬＯＵＴ２間は、接続状態から遮断状態に遷移する。
その後、電圧ＶＯＵＴ２は、上昇を続け、目標電圧に達する。電圧ＶＯＵＴ２が目標電圧に達すると、増幅回路ＡＰ２Ａから出力される電圧ＡＯ２は“Ｌ”となり、ｎＭＯＳトランジスタＴＤａ２はオフ状態に遷移する。
なお、ｎＭＯＳトランジスタＴＯａ１Ａ、ＴＯａ２Ａのゲート電圧Ｇａ１、Ｇａ２は、電圧ＶＯＵＴ２より高く、電圧ＶＳＵＰより低い電圧で一定となる。ｐＭＯＳトランジスタＴＥＱＡのゲート電圧Ｇｂ１２は、電圧ＶＳＵＰより低い電圧で一定となる。
４．２ 電圧生成回路の他の構成例
次に、第４実施形態の電圧生成回路１４が備えるレギュレータ群１４Ａｅの他の構成例について説明する。第４実施形態の電圧生成回路１４はレギュレータ群１４Ａｆを備える。
図１６は、レギュレータ群１４Ａｆの構成を示す回路図である。レギュレータ群１４Ａｆは、前述したレギュレータ群１４Ａｅに対して、イコライズ回路１４６の構成を変更したものである。レギュレータ群１４Ａｆは、２つのレギュレータ１４５_１、１４５_２、及びイコライズ回路１４６Ａを含む。
以下に、イコライズ回路１４６Ａの回路接続について述べる。
イコライズ回路１４６Ａは、ｎＭＯＳトランジスタＴＤｂ１２１、ＴＤｂ１２２、ＴＤｂ１２１Ａ、ＴＤｂ１２２Ａ、ＴＣｂ１２、ｐＭＯＳトランジスタＴＥＱＡ、及び抵抗Ｒｂ１２を含む。ｎＭＯＳトランジスタＴＤｂ１２１、ＴＤｂ１２２、ＴＤｂ１２１Ａ及びＴＤｂ１２２Ａは、同一のトランジスタ特性を有する。
ｎＭＯＳトランジスタＴＣｂ１２のソースは、直列接続されたｎＭＯＳトランジスタＴＤｂ１２２１、ＴＤｂ１２１１を介して接地電圧端ＧＮＤに接続されると共に、直列接続されたｎＭＯＳトランジスタＴＤｂ１２１２、ＴＤｂ１２２２を介して接地電圧端ＧＮＤに接続される。言い換えると、ｎＭＯＳトランジスタＴＣｂ１２のソースと接地電圧端ＧＮＤとの間に、直列接続されたｎＭＯＳトランジスタＴＤｂ１２２１、ＴＤｂ１２１１と、直列接続されたｎＭＯＳトランジスタＴＤｂ１２１２、ＴＤｂ１２２２とが並列に接続される。
増幅回路ＡＰ１Ａの出力端子とｎＭＯＳトランジスタＴＤａ１のゲート間のノードは、イコライズ回路１４６ＡのｎＭＯＳトランジスタＴＤｂ１２１及びＴＤｂ１２１Ａのゲートに接続される。増幅回路ＡＰ２Ａの出力端子とｎＭＯＳトランジスタＴＤａ２のゲート間のノードは、イコライズ回路１４６ＡのｎＭＯＳトランジスタＴＤｂ１２２及びＴＤｂ１２２Ａのゲートに接続される。レギュレータ群１４Ａｆのその他の構成は、図１４に示したレギュレータ群１４Ａｅと同様である。
前述したレギュレータ１４５_１、１４５_２、及びイコライズ回路１４６Ａにおいては、以下の関係が成り立つ。
［{Ｒｂ１２・(ＴＤｂ１２のチャネル幅)／(ＴＤｂ１２のチャネル長)}／{Ｒａ１・(ＴＤａ１のチャネル幅)／(ＴＤａ１のチャネル長)}］＞０．５
ここで、Ｒｂ１２及びＲａ１はそれぞれ抵抗値を示す。ＴＤｂ１２は、ＴＤｂ１２１あるいはＴＤｂ１２２、ＴＤｂ１２１Ａ、ＴＤｂ１２２Ａを示す。
また、Ｒａ１＝Ｒａ２
(ＴＤａ１のチャネル幅)＝(ＴＤａ２のチャネル幅)
(ＴＤａ１のチャネル長)＝(ＴＤａ２のチャネル長)
ここで、Ｒａ２は抵抗値を示す。
次に、第４実施形態におけるレギュレータ群１４Ａｆの動作について説明する。
レギュレータ群１４Ａｆの動作は、ｎＭＯＳトランジスタＴＣｂ１２のソースと接地電圧端ＧＮＤ間に、直列接続のｎＭＯＳトランジスタＴＤｂ１２１Ａ、ＴＤｂ１２２Ａが追加されたことにより、配線ＬＯＵＴ１とＬＯＵＴ２間における接続状態から遮断状態への切り換えが高速化できる。その他の動作は、図１４に示したレギュレータ群１４Ａｅと同様である。
４．３ 第４実施形態の効果
第４実施形態によれば、前述した第１実施形態と同様に、動作速度を向上できる半導体記憶装置を提供することが可能である。
さらに、第４実施形態では、第１実施形態で用いたｎＭＯＳトランジスタＴＯａ１、ＴＯａ２、ＴＥＱに換えて、ｐＭＯＳトランジスタＴＯａ１Ａ、ＴＯａ２Ａ、ＴＥＱＡを用いることができ、第１実施形態と同様な効果を得ることができる。
５．その他変形例等
前記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダ、１３…ドライバ、１４…電圧生成回路、１４Ａ，１４Ａａ，１４Ａｂ，１４Ａｃ，１４Ａｄ，１４Ａｅ，１４Ａｆ，１４Ｂ，１４Ｃ…レギュレータ群、１５…センスアンプ、１６…アドレスレジスタ、１７…コマンドレジスタ、１８…シーケンサ、２０…コントローラ、１４１_１，１４１_２，１４１_３…レギュレータ、１４２，１４２Ａ，１４２Ａ_１，１４２Ａ_２，１４２Ａ_３，…イコライズ回路、１４３…イコライズ終了判定回路、１４４_１，１４４_２，１４４_３…ドライブ回路、１４５_１，１４５_２…レギュレータ、１４６，１４６Ａ…イコライズ回路、Ｃ１，Ｃ２，Ｃ３…ランプアップ終了判定回路、Ｃ１３，Ｃ１２，Ｃ２３…イコライズ終了判定回路。

Claims (14)

  1. 第１メモリセルに接続された第１ワード線と、
    第２メモリセルに接続された第２ワード線と、
    前記第１ワード線に電気的に接続された第１配線に第１電圧を供給し、前記第２ワード線に電気的に接続された第２配線に第２電圧を供給する電圧生成回路と、
    を具備し、
    前記電圧生成回路は、
    前記第１配線に前記第１電圧を出力すると共に、前記第１電圧に応じて第１信号を出力する第１レギュレータと、
    前記第２配線に前記第２電圧を出力すると共に、前記第２電圧に応じて第２信号を出力する第２レギュレータと、
    前記第１信号または前記第２信号の少なくともいずれかの信号に基づいて、前記第１配線と前記第２配線との間を接続状態または遮断状態のいずれかの状態に保持するスイッチ回路とを備える半導体記憶装置。
  2. 前記第１レギュレータは、前記第１電圧と第３電圧との電圧差を増幅して、前記第１信号を出力する増幅回路を備える請求項１に記載の半導体記憶装置。
  3. 前記第１レギュレータから出力される前記第１信号は、前記第１電圧の変化に従って連続的に変化する請求項１に記載の半導体記憶装置。
  4. 前記スイッチ回路は、
    前記第１配線と前記第２配線との間に電気的に接続された第１トランジスタと、
    前記第１トランジスタのゲートに電気的に接続され、前記第１信号により動作するプルダウン回路と、
    を備える請求項１に記載の半導体記憶装置。
  5. プルダウン回路は第２トランジスタを有し、
    前記第２トランジスタのゲートに前記第１信号が供給され、第１端に前記第１トランジスタのゲートが電気的に接続され、第２端に接地電圧が供給される請求項４に記載の半導体記憶装置。
  6. 前記スイッチ回路は、
    前記第１配線と前記第２配線との間に電気的に接続された第１トランジスタと、
    前記第１トランジスタのゲートと接地電圧端との間に、並列に接続された第２トランジスタ及び第３トランジスタとを備え、
    前記第２トランジスタのゲートに前記第１信号が供給され、前記第３トランジスタのゲートに前記第２信号が供給される請求項１に記載の半導体記憶装置。
  7. 前記スイッチ回路は、
    前記第１配線と前記第２配線との間に電気的に接続された第１トランジスタと、
    前記第１トランジスタのゲートに電気的に接続され、前記第１信号及び前記第２信号により動作するプルアップ回路と、
    を備える請求項１に記載の半導体記憶装置。
  8. プルダウン回路は第２トランジスタ及び第３トランジスタを有し、
    前記第２トランジスタのゲートに前記第１信号が供給され、前記第３トランジスタのゲートに前記第２信号が供給され、
    前記第３トランジスタの第１端に前記第１トランジスタのゲートが電気的に接続され、前記第３トランジスタの第２端に前記第２トランジスタの第１端が電気的に接続され、前記第２トランジスタの第２端に接地電圧が供給される請求項７に記載の半導体記憶装置。
  9. 前記スイッチ回路は、
    前記第１配線と前記第２配線との間に電気的に接続された第１トランジスタと、
    前記第１トランジスタのゲートと接地電圧端との間に、直列に接続された第２トランジスタ及び第３トランジスタとを備え、
    前記第２トランジスタのゲートに前記第１信号が供給され、前記第３トランジスタのゲートに前記第２信号が供給される請求項１に記載の半導体記憶装置。
  10. 前記第１トランジスタはｎチャネルＭＯＳ電界効果トランジスタを含む請求項４に記載の半導体記憶装置。
  11. 前記第１トランジスタはｐチャネルＭＯＳ電界効果トランジスタを含む請求項７に記載の半導体記憶装置。
  12. 前記スイッチ回路が前記接続状態から前記遮断状態に遷移したとき、前記スイッチ回路に流れる電流を遮断する第１回路をさらに具備する請求項１に記載の半導体記憶装置。
  13. 前記第１トランジスタのゲート電圧を受信し、前記ゲート電圧に応じて第３信号を出力する第１回路と、
    前記第２トランジスタの前記第１端と第４電圧端との間に電気的に接続され、前記第３信号に基づいて接続状態または遮断状態のいずれかの状態を持つ第３トランジスタと、
    をさらに備える請求項５に記載の半導体記憶装置。
  14. 前記第１配線と前記第１ワード線との間、及び前記第２配線と前記第２ワード線との間に電気的に接続され、前記第１配線から前記第１ワード線に前記第１電圧を転送し、前記第２配線から前記第２ワード線に前記第２電圧を転送するデコーダをさらに備える請求項１に記載の半導体記憶装置。
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