JP2014167838A - 半導体記憶装置 - Google Patents

Abstract

【課題】書き込み時の消費電力を低減する。
【解決手段】半導体記憶装置は、選択トランジスタＳＴ１、第１のメモリセル群、バックゲートトランジスタＢＴ、第２のメモリセル群、及び選択トランジスタＳＴ２が順に直列接続されたメモリストリングＮＳと、メモリストリングＮＳの書き込み動作を制御する制御部とを含む。制御部は、第１のメモリセル群にデータを書き込む場合に、第２のメモリセル群にワード線を介して接続された転送ゲートをオフさせる。
【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。

メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

特開２００５−２８５１８５号公報

実施形態は、書き込み時の消費電力を低減することが可能な半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、第１の選択トランジスタ、第１のメモリセル群、バックゲートトランジスタ、第２のメモリセル群、及び第２の選択トランジスタが順に直列接続され、前記第１及び第２のメモリセル群の各々は、半導体基板上に積層されかつ直列接続された複数のメモリセルトランジスタを有する、第１のメモリストリングと、前記第１の選択トランジスタに接続されたビット線と、前記第２の選択トランジスタに接続されたソース線と、前記第１及び第２の選択トランジスタのゲートにそれぞれ接続された第１及び第２の選択ゲート線と、前記複数のメモリセルトランジスタのゲートにそれぞれ接続された複数のワード線と、前記バックゲートトランジスタのゲートに接続されたバックゲート線と、前記第２のメモリセル群の複数のワード線にそれぞれ接続された複数の転送ゲートと、前記第１のメモリストリングの書き込み動作を制御する制御部とを具備する。前記制御部は、前記第１のメモリセル群にデータを書き込む場合に、前記複数の転送ゲートのゲートに、前記複数の転送ゲートをオフさせる第１の電圧を印加する。

第１の実施形態に係る半導体記憶装置のブロック図。 メモリセルアレイの回路図。 メモリセルアレイの斜視図。 メモリセルアレイの断面図。 ソース線側の転送ゲート及びブロックデコーダの回路図。 ビット線側の転送ゲート及びブロックデコーダの回路図。 メモリセルアレイの負荷容量を説明する回路図。 メモリセルアレイの負荷容量を説明する断面図。 第１の実施形態に係る書き込み動作における電圧関係を説明する図。 第１の実施形態に係る書き込み動作のタイミングチャート。 第２の実施形態に係る書き込み動作における電圧関係を説明する図。 第２の実施形態に係る書き込み動作のタイミングチャート。 第３の実施形態に係る書き込み動作における電圧関係を説明する図。 第３の実施形態に係る書き込み動作のタイミングチャート。

以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［第１の実施形態］
［１．半導体記憶装置１の全体構成］
図１は、第１の実施形態に係る半導体記憶装置１のブロック図である。図１及び他のいずれの図においても、各機能ブロックが、図示のように区別されていることは必須ではない。例えば、一部の機能が以下の説明において例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

半導体記憶装置１は、複数のメモリセルが三次元に配列された積層型のＮＡＮＤ型フラッシュメモリから構成される。半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１（１１−１、１１−２）、センス回路１２、カラムデコーダ１３、及び制御回路１４を備える。

メモリセルアレイ１０は、複数のブロック（メモリブロック）を備える。各ブロックは、不揮発性メモリセルが直列接続されたＮＡＮＤストリングを複数備える。ＮＡＮＤストリング内のメモリセルのゲートには、ワード線が接続される。ＮＡＮＤストリングの一端にはビット線が接続され、他端にはソース線が接続される。メモリセルアレイ１０の詳細については後述する。

ロウデコーダ１１−１、１１−２は、メモリセルアレイ１０のロウ方向を選択する。ロウデコーダ１１−１、１１−２は、データの書き込み時及び読み出し時において、いずれかのワード線を選択し、選択ワード線及び非選択ワード線に、必要な電圧を転送する。ロウデコーダ１１−１、１１−２はそれぞれ、メモリセルアレイ１０のロウ方向両側に配置される。例えば、ロウデコーダ１１−１は、ＮＡＮＤストリングに接続されたワード線の半分を制御し、ロウデコーダ１１−２は残り半分を制御する。

ロウデコーダ１１−１、１１−２はそれぞれ、転送ゲート１５−１、１５−２を備える。また、ロウデコーダ１１−１、１１−２のいずれか一方は、セルソース線制御回路１６を備える。転送ゲート１５−１、１５−２は、ワード線に直接に接続され、ワード線に高電圧を含む各種電圧を印加する。セルソース線制御回路１６は、ソース線の電圧を制御する。

センス回路１２は、メモリセルアレイ１０からデータを読み出し、読み出されたデータを一時的に保持する。また、センス回路１２は、半導体記憶装置１の外部から書き込みデータを受け取り、受け取った書き込みデータを選択メモリセルに書き込む。センス回路１２は、ビット線に対応して設けられた複数のセンスモジュール１７を備える。センスモジュール１７の各々は、データの読み出し時には、ビット線に読み出されたデータをセンス及び増幅する。また、データの書き込み時には、書き込みデータをビット線に転送する。

カラムデコーダ１３は、メモリセルアレイ１０のカラム方向を選択する。具体的には、カラムデコーダ１３は、書き込みデータ及び読み出しデータの転送時において、いずれかのセンスモジュール１７を選択する。

制御回路１４は、半導体記憶装置１の動作を統括的に制御する。制御回路１４は、図示せぬコマンドレジスタから、データの読み出し、書き込み、及び消去等を指示するコマンドを受け取る。そして、制御回路１４は、コマンドに基づいて、所定のシーケンスに従って読み出し動作、書き込み動作、及び消去動作等を制御する。制御回路１４は、電圧発生回路１８、ドライバ回路１９、アドレスデコーダ２０、及び入出力回路２１を備える。

電圧発生回路１８は、例えば図示せぬステートマシンの命令に応答して、データの書き込み、読み出し、及び消去に必要な電圧を発生する。ドライバ回路１９は、電圧発生回路１８から供給された複数種類の電圧のうち、必要な電圧をロウデコーダ１１−１、１１−２に供給する。そして、ドライバ回路１９から供給された電圧が、ロウデコーダ１１−１、１１−２によってワード線に印加される。

アドレスデコーダ２０は、図示せぬアドレスバッファからアドレスを受け取る。そしてロウアドレスをロウデコーダ１１−１、１１−２に送り、カラムアドレスをカラムデコーダ１３に送る。

［１−１．メモリセルアレイ１０の構成］
次に、メモリセルアレイ１０の構成について説明する。図２は、メモリセルアレイ１０の回路図である。メモリセルアレイ１０は、複数のブロックＢＬＫを備える。各ブロックＢＬＫは、複数のストリンググループＧＰを備える。各ストリンググループＧＰは、ｍ個（ｍは自然数）のＮＡＮＤストリングＮＳを備える。

各ＮＡＮＤストリングＮＳは、例えばｎ個（ｎは２以上の自然数）のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを備える。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。１個のＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、例えば、１６個、３２個、６４個、１２８個等であり、その数は特に限定されない。バックゲートトランジスタＢＴは、メモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。バックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み、読み出し、及び消去時には例えば電流経路として機能する。

メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置される。バックゲートトランジスタＢＴは、ｎ個のメモリセルトランジスタＭＴの中央に配置される。この直列接続の一端側のメモリセルトランジスタＭＴｎ−１の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続される。換言すると、選択トランジスタＳＴ２とバックゲートトランジスタＢＴとの間には、メモリセルトランジスタＭＴ０〜ＭＴｎ／２−１が直列接続され、バックゲートトランジスタＢＴと選択トランジスタＳＴ１との間には、メモリセルトランジスタＭＴｎ／２〜ＭＴｎ−１が直列接続される。

ストリンググループＧＰに含まれる選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤに共通接続され、ストリンググループＧＰに含まれる選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。これに対して同一のブロックＢＬＫに含まれるメモリセルトランジスタＭＴ０〜ＭＴｎ−１の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬｎ−１に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧに共通接続される。

すなわち、ワード線ＷＬ０〜ＷＬｎ−１及びバックゲート線ＢＧは同一ブロックＢＬＫ内の複数のストリンググループＧＰ間で共通に接続されるのに対し、選択ゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ内であってもストリンググループＧＰ毎に独立している。

選択ゲート線ＳＧＳ、及びワード線ＷＬ０〜ＷＬｎ／２−１は、転送ゲート１５−１に接続される。選択ゲート線ＳＧＤ、ワード線ＷＬｎ／２〜ＷＬｎ−１、及びバックゲート線ＢＧは、転送ゲート１５−２に接続される。

メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬｍ−１）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリングＮＳを共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、セルソース線（ソース線）ＣＥＬＳＲＣに共通に接続される。ソース線ＣＥＬＳＲＣは、例えば複数のブロックＢＬＫ間で、ＮＡＮＤストリングＮＳを共通に接続する。

例えば、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリンググループＧＰにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。

次に、メモリセルアレイ１０の三次元積層構造について説明する。図３は、メモリセルアレイ１０の斜視図である。図４は、メモリセルアレイ１０の断面図である。

メモリセルアレイ１０は、半導体基板３０上に設けられる。半導体基板３０上には、バックゲート導電層３１、複数のワード線導電層３２、及び選択ゲート導電層３３（３３ａ、３３ｂ）がそれぞれ絶縁膜を介して積層される。

バックゲート導電層３１は、半導体基板３０と平行な第１方向Ｄ１及び第２方向Ｄ２に二次元的に広がるように形成される。第１方向Ｄ１及び第２方向Ｄ２は、メモリセルが積層される第３方向Ｄ３に直交する。バックゲート導電層３１は、ブロックＢＬＫ毎に分断される。バックゲート導電層３１は、例えば多結晶シリコンから構成される。バックゲート導電層３１は、バックゲート線ＢＧとして機能する。

複数のワード線導電層３２は、層間絶縁膜（図示せず）を挟んで積層される。複数のワード線導電層３２は、第１方向Ｄ１に所定ピッチをもって第２方向Ｄ２に延びるストライプ状に形成される。ワード線導電層３２は、例えば多結晶シリコンから構成される。複数のワード線導電層３２は、メモリセルトランジスタＭＴ０〜ＭＴｎ−１の制御ゲート（ワード線ＷＬ０〜ＷＬｎ−１）として機能する。

選択ゲート導電層３３ａ、３３ｂは、第１方向Ｄ１に所定のピッチを有するように、第２方向Ｄ２に延びるストライプ状に形成される。一対の選択ゲート導電層３３ａと、一対の選択ゲート導電層３３ｂとは、第１方向Ｄ１に交互に配置される。選択ゲート導電層３３ａ、３３ｂは、例えば多結晶シリコンから構成される。選択ゲート導電層３３ａは、選択トランジスタＳＴ２のゲート（選択ゲート線ＳＧＳ）として機能し、選択ゲート導電層３３ｂは、選択トランジスタＳＴ１のゲート（選択ゲート線ＳＧＤ）として機能する。

なお、図３及び図４に示すように、本実施形態では、例えば、選択ゲート線ＳＧＳ同士が隣り合う２つのＮＡＮＤストリングＮＳでは、ワード線ＷＬ０〜ＷＬｎ／２−１がそれぞれ共通の導電層により構成される。

半導体層３４は、第２方向Ｄ２からみてＵ字状に形成される。すなわち、半導体層３４は、半導体基板３０の表面に対して垂直方向に延びる一対の半導体ピラー３４ａ、３４ｂと、一対の半導体ピラー３４ａ、３４ｂの下端を連結する半導体層３４ｃとを有する。半導体ピラー３４ａは、選択ゲート導電層３３ａ、及び複数のワード線導電層３２を貫通するように形成される。半導体ピラー３４ｂは、選択ゲート導電層３３ｂ、及び複数のワード線導電層３２を貫通するように形成される。半導体ピラー３４ａ、３４ｂは、バックゲート導電層３１内を第１方向Ｄ１に延びる半導体層３４ｃによって接続される。半導体層３４は、ＮＡＮＤストリングＮＳのボディ（各トランジスタのバックゲート）として機能する。半導体層３４は、例えば多結晶シリコンから構成される。

メモリセルトランジスタＭＴ、バックゲートトランジスタＢＴ、及び選択トランジスタＳＴ１、ＳＴ２はそれぞれ、絶縁膜３５を有する。絶縁膜３５は、トンネル絶縁層３５ａ、電荷蓄積層３５ｂ、及びブロック絶縁層３５ｃを有する。トンネル絶縁層３５ａは、半導体層３４を取り囲むように形成される。電荷蓄積層３５ｂは、トンネル絶縁層３５ａを取り囲むように形成される。ブロック絶縁層３５ｃは、電荷蓄積層３５ｂを取り囲むように形成される。なお、選択トランジスタＳＴ１、ＳＴ２は、電荷蓄積層３５ｂ及びブロック絶縁層３５ｃを必ずしも有している必要はなく、トンネル絶縁層（ゲート絶縁膜）３５ａのみ備えるように形成してもよい。

トンネル絶縁層３５ａ及びブロック絶縁層３５ｃは、例えばシリコン酸化物（ＳｉＯ_２）から構成される。電荷蓄積層３５ｂは、例えばシリコン窒化物（ＳｉＮ）から構成される。半導体層３４、トンネル絶縁層３５ａ、電荷蓄積層３５ｂ、及びブロック絶縁層３５ｃは、ＭＯＮＯＳ型トランジスタを形成する。バックゲート導電層３１、複数のワード線導電層３２、及び選択ゲート導電層３３ａ、３３ｂはそれぞれ、半導体層３４及び絶縁膜３５を取り囲むように形成される。

ソース線層３６は、第２方向Ｄ２に延びるプレーン状に形成される。ソース線層３６は、第１方向Ｄ１に隣接する一対の半導体ピラー３４ａの上面に接するように形成される。ビット線層３７は、第２方向Ｄ２に所定ピッチをもって、第１方向Ｄ１に延びるストライプ状に形成される。ビット線層３７は、半導体ピラー３４ｂの上面に接するように形成される。ソース線層３６及びビット線層３７は、例えばタングステン（Ｗ）等の金属から構成される。ソース線層３６は、図２で説明したソース線ＣＥＬＳＲＣとして機能し、ビット線層３７は、ビット線ＢＬとして機能する。

［１−２．ロウデコーダ１１の構成］
次に、ロウデコーダ１１（１１−１、１１−２）の構成について説明する。ロウデコーダ１１−１、１１−２はそれぞれ、転送ゲート１５−１、１５−２、及びブロックデコーダ４３−１、４３−２を備える。すなわち、ブロックデコーダは、１個のブロックに対して、ロウデコーダ１１−１、１１−２にそれぞれ１個ずつ（合計で２個）設けられる。ロウデコーダ１１−１側のブロックデコーダ４３−１は、例えば、選択ゲート線ＳＧＳ、及びワード線ＷＬ０〜ＷＬｎ／２−１の選択動作を実行する。一方、ロウデコーダ１１−２側のブロックデコーダ４３−２は、例えば、選択ゲート線ＳＧＤ、ワード線ＷＬｎ／２〜ＷＬｎ−１、及びバックゲート線ＢＧの選択動作を実行する。

図５は、転送ゲート１５−１及びブロックデコーダ４３−１の回路図である。ブロックデコーダ４３−１は、ＮＡＮＤゲート４３Ａ、インバータ回路４３Ｂ、高耐圧用のｎチャネルＭＯＳトランジスタ４３Ｃ、４３Ｅ、及び高耐圧用のｐチャネルＭＯＳトランジスタ４３Ｄを備える。また、ＭＯＳトランジスタ４３Ｃは、ディプレッション型ＭＯＳＦＥＴから構成される。

ＮＡＮＤゲート４３Ａの入力端子には、ブロックアドレス及び信号ＤＰＲＯＧ１が制御回路１４から供給される。ブロックアドレスは、選択ブロックでは全てのビットがハイレベル、非選択ブロックでは少なくとも１つのビットがローレベルとなる。信号ＤＰＲＯＧ１は、選択ブロック内の一部のワード線をフローティング状態にするための信号である。信号ＤＰＲＯＧ１は、ワード線ＷＬ０〜ＷＬｎ／２−１をフローティング状態にする際にローレベル、ワード線ＷＬ０〜ＷＬｎ／２−１に高電圧を印加する際にハイレベルとされる。ＮＡＮＤゲート４３Ａの出力端子は、ノードＮ１を介して、インバータ回路４３Ｂの入力、及びＭＯＳトランジスタ４３Ｄのゲートに接続される。また、ＮＡＮＤゲート４３Ａの出力は、信号ｂＴＧとして転送ゲート１５−１に供給される。

インバータ回路４３Ｂの出力端子は、ＭＯＳトランジスタ４３Ｃの電流経路の一端に接続される。ＭＯＳトランジスタ４３Ｃの電流経路の他端は、ノードＮ２に接続され、ゲートには信号ＴＲＡＮが制御回路１４から供給される。ＭＯＳトランジスタ４３Ｄの電流経路の一端は、ＭＯＳトランジスタ４３Ｅの電流経路の一端に接続され、他端は、ノードＮ２に接続される。ＭＯＳトランジスタ４３Ｅの電流経路の他端には、高電圧ＶＰＰＨが印加され、ゲートは、ノードＮ２に接続される。

基本的に、ブロックデコーダ４３−１は、選択ブロックでは、高電圧を転送可能な電圧レベルの信号ＴＧを転送ゲート１５−１に供給し、非選択ブロックでは、転送ゲート１５−１をオフする電圧レベルの信号ＴＧを転送ゲートに供給する。具体的には、信号ＴＲＡＮは０Ｖに固定される。非選択ブロックでは、ノードＮ１がハイレベル（電源電圧Ｖｄｄ）となり、ディプレッション型ｎチャネルＭＯＳトランジスタ４３Ｃを介して０ＶがノードＮ２に転送される。また、選択ブロックでは、ノードＮ１がローレベル（０Ｖ）となり、インバータ回路４３Ｂの出力がＶｄｄ、ノードＮ２≧Ｖｄｄであるため、ＭＯＳトランジスタ４３Ｃはオフ状態となり、ノードＮ２が高電圧ＶＰＰＨ付近に設定される。さらに、信号ＤＰＲＯＧ１を制御することで、書き込み時に、転送ゲート１５−１に、ワード線ＷＬ０〜ＷＬｎ／２−１をフローティング状態に設定する信号ＴＧを供給することも可能である。

次に、転送ゲート１５−１の構成について説明する。なお、図５では、選択ゲート線ＳＧＳとしてＳＧＳ０、ＳＧＳ１用の回路部分を抽出して示している。転送ゲート１５−１は、高耐圧用のｎチャネルＭＯＳトランジスタ４０（４０−０、４０−１）、４１（４１−０、４１−１）、４２（４２−０〜４２−ｎ／２−１）を備える。

ＭＯＳトランジスタ４０、４１は、選択ゲート線ＳＧＳに電圧を転送するためのものである。ＭＯＳトランジスタ４０−０、４０−１はそれぞれ、電流経路の一端が、対応するブロックＢＬＫの選択ゲート線ＳＧＳ０、ＳＧＳ１に接続され、他端が信号線ＳＧＳＤ０、ＳＧＳＤ１に接続され、ゲートには信号ＴＧが供給される。信号線ＳＧＳＤ０、ＳＧＳＤ１は、ドライバ回路１９に接続される。

ＭＯＳトランジスタ４１−０、４１−１はそれぞれ、電流経路の一端が、対応するブロックＢＬＫの選択ゲート線ＳＧＳ０、ＳＧＳ１に接続され、他端には接地電圧Ｖｓｓ（０Ｖ）が印加され、ゲートには信号ｂＴＧが供給される。

ＭＯＳトランジスタ４２は、ワード線ＷＬに電圧を転送するためのものである。ＭＯＳトランジスタ４２−０〜４２−ｎ／２−１はそれぞれ、電流経路の一端が、対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬｎ／２−１にそれぞれ接続され、他端が信号線ＣＧ０〜ＣＧｎ／２−１にそれぞれ接続され、ゲートには信号ＴＧが供給される。

基本動作としては、選択ブロックに対応する転送ゲート１５−１では、ＭＯＳトランジスタ４０−０、４０−１はオン状態とされ、ＭＯＳトランジスタ４１−０、４１−１はオフ状態とされる。よって、選択ブロックの選択ゲート線ＳＧＳ０、ＳＧＳ１は、信号線ＳＧＳＤ０、ＳＧＳＤ１にそれぞれ接続される。また、ＭＯＳトランジスタ４２−０〜４２−ｎ／２−１はオン状態とされ、ワード線ＷＬ０〜ＷＬｎ／２−１は信号線ＣＧ０〜ＣＧｎ／２−１に接続される。

一方、非選択ブロックに対応する転送ゲート１５−１では、ＭＯＳトランジスタ４０−０、４０−１はオフ状態とされ、ＭＯＳトランジスタ４１−０、４１−１はオン状態とされる。よって、非選択ブロックの選択ゲート線ＳＧＳ０、ＳＧＳ１には、接地電圧Ｖｓｓが印加される。また、ＭＯＳトランジスタ４２−０〜４２−ｎ／２−１はオフ状態とされ、ワード線ＷＬ０〜ＷＬｎ／２−１は信号線ＣＧ０〜ＣＧｎ／２−１から電気的に分離される。

図６は、転送ゲート１５−２及びブロックデコーダ４３−２の回路図である。ブロックデコーダ４３−２の回路構成は、図５のブロックデコーダ４３−１と同じである。ブロックデコーダ４３−２には、ブロックアドレス及び信号ＤＰＲＯＧ２が制御回路１４から供給される。転送ゲート１５−２は、バックゲート線ＢＧ用のＭＯＳトランジスタが追加されること、及び選択ゲート線ＳＧＳがＳＧＤに変更されること以外は、図５の転送ゲート１５−１と同じ構成である。信号ＤＰＲＯＧ２は、ワード線ＷＬ０〜ＷＬｎ／２−１をフローティング状態にする際にローレベル、ワード線ＷＬ０〜ＷＬｎ／２−１に高電圧を印加する際にハイレベルとされる。なお、本実施形態では、信号ＤＰＲＯＧ２は、ハイレベルに固定される。

ＭＯＳトランジスタ４２−Ｂは、電流経路の一端が、対応するブロックＢＬＫのバックゲート線ＢＧに接続され、他端が信号線ＢＧＤに接続され、ゲートには信号ＴＧが供給される。選択ゲート線ＳＧＤに関しては、上記説明した選択ゲート線ＳＧＳを選択ゲート線ＳＧＤに入れ替え、信号線ＳＧＳＤを信号線ＳＧＤＤに入れ替えた動作及び回路と同じである。ワード線ＷＬｎ／２−１〜ＷＬｎ−１に関しては、ワード線ＷＬ０〜ＷＬｎ／２−１をワード線ＷＬｎ／２−１〜ＷＬｎ−１に入れ替え、信号線ＣＧ０〜ＣＧｎ／２−１を信号線ＣＧｎ／２〜ＣＧｎ−１に入れ替えた動作及び回路と同じである。

［１−３．メモリセルアレイ１０の負荷容量］
次に、メモリセルアレイ１０及びその周辺回路の負荷容量について説明する。図７は、メモリセルアレイ１０の負荷容量を説明する回路図である。図８は、メモリセルアレイ１０の負荷容量を説明する断面図である。なお、図７では、ドライバ回路１９と転送ゲート１５−１との間の信号線の負荷容量を抽出して示している。

負荷容量Ｃｈは、同じレイヤーに含まれるワード線間容量である。負荷容量Ｃｖは、縦方向に隣接するワード線間容量である。負荷容量Ｃｃは、ワード線ＷＬ−チャネル間の容量である。

さらに、ドライバ回路１９と転送ゲート１５−１、１５−２とを接続する配線（信号線ＳＧＤＤ、ＳＧＳＤ、ＣＧを含む）の負荷容量Ｃｗも存在する。負荷容量Ｃｗは、信号ごとに異なるが、ここでは同じ記号を使う。また、いろいろな信号に対して容量を持つが、簡単のため、すべて対接地容量として表記している。

図７及び図８に示すように、三次元積層型のＮＡＮＤ型フラッシュメモリでは、例えば平面型のＮＡＮＤ型フラッシュメモリに比べて、負荷容量が増大している。よって、縦方向及び横方向に隣接するワード線同士は、互いの電圧の影響を大きく受け、また、信号線ＳＧＤＤ、ＳＧＳＤ、ＣＧ同士も、互いの電圧の影響を大きく受ける。

［２．動作］
次に、上記のように構成された半導体記憶装置１の動作について説明する。本実施形態では、バックゲートトランジスタＢＴよりビット線側のメモリセルトランジスタにデータを書き込む場合、バックゲートトランジスタＢＴよりソース線側のワード線をフローティング状態にする。三次元積層型のＮＡＮＤ型フラッシュメモリでは、ワード線間のカップリング容量が大きいため、バックゲートトランジスタＢＴよりビット線側のワード線を高電圧にすることで、ソース線側のワード線もカップリングにより上昇し、ソース線側のチャネルをブーストする。これにより、書き込み動作後半において、ソース線側の半分のワード線に高電圧を印加する必要がなくなり、消費電力を抑えることができる。

図９は、書き込み動作における電圧関係を説明する図である。図１０は、書き込み動作のタイミングチャートである。

書き込み動作では、例えば、ワード線を昇順に、すなわち最もソース線側のワード線ＷＬ０から順番にプログラムする。バックゲート線ＢＧよりソース線側のワード線ＷＬ０〜ＷＬｎ／２−１への書き込みは、一般的な書き込み動作と同様である。

以下では、ビット線側のワード線ＷＬｎ／２〜ＷＬｎ−１への書き込み動作について説明する。まず時刻ｔ１において、ビット線ＢＬには、書き込みか書き込み禁止かに応じて、接地電圧Ｖｓｓ及び電源電圧Ｖｄｄのいずれかが印加される。具体的には、あるビット線ＢＬに接続されるＮＡＮＤストリングの選択メモリセルにデータを書き込む、すなわち選択メモリセルの電荷蓄積層に電荷を注入して閾値電圧を上昇させる場合、該ビット線ＢＬには接地電圧Ｖｓｓが印加される。これに対して、あるビット線ＢＬに接続されるＮＡＮＤストリングの選択メモリセルが書き込み禁止される、すなわち選択メモリセルの電荷蓄積層に電荷を注入せずに閾値電圧を維持させる場合、該ビット線ＢＬには電源電圧Ｖｄｄが印加される。

また、選択ブロック内の全ての選択ゲート線ＳＧＳに接地電圧Ｖｓｓが印加され、ソース線ＣＥＬＳＲＣに電源電圧Ｖｄｄが印加される。これにより、選択トランジスタＳＴ２がカットオフする。さらに、選択ストリンググループＧＰの選択ゲート線ＳＧＤ（図９のＳＧＤ１、図１０の選択ＳＧＤ）に電源電圧Ｖｄｄが印加される。これにより、データが書き込まれるＮＡＮＤストリングでは、選択トランジスタＳＴ１がオンし、ビット線電圧（接地電圧Ｖｓｓ）がチャネルに転送される。一方、書き込み禁止のＮＡＮＤストリングでは、選択トランジスタＳＴ１のゲートとソースとが同電圧となり、選択トランジスタＳＴ１がカットオフする。なお、非選択ストリンググループＧＰの選択ゲート線ＳＧＤ（図９のＳＧＤ０、図１０の非選択ＳＧＤ）には、接地電圧Ｖｓｓが印加される。

続いて時刻ｔ２において、バックゲート線ＢＧよりソース線側のワード線ＷＬ０〜ＷＬｎ／２−１がフローティング状態にされる。具体的には、制御回路１４は、ロウデコーダ１１−１に含まれるブロックデコーダ４３−１に、ローレベルの信号ＤＰＲＯＧ１を供給する。これにより、ローレベル（０Ｖ）の信号ＴＧが転送ゲート１５−１に供給される。また、ドライバ回路１９は、信号線ＣＧ０〜ＣＧｎ／２−１に電源電圧Ｖｄｄを印加する。この結果、ワード線ＷＬ０〜ＷＬｎ／２−１に接続されたＭＯＳトランジスタ４２がカットオフし、ワード線ＷＬ０〜ＷＬｎ／２−１がフローティング状態になる。

バックゲート線ＢＧよりビット線側のワード線ＷＬｎ／２〜ＷＬｎ−１、及びバックゲート線ＢＧには、パス電圧Ｖｐａｓｓ（例えば１０Ｖ）が印加される。具体的には、制御回路１４は、ロウデコーダ１１−２に含まれるブロックデコーダ４３−２に、ハイレベルの信号ＤＰＲＯＧ２を供給する。これにより、高電圧を転送可能なレベルの信号ＴＧが転送ゲート１５−２に供給される。また、ドライバ回路１９は、信号線ＣＧｎ／２〜ＣＧｎ−１にパス電圧Ｖｐａｓｓを印加し、信号線ＣＧｎ／２〜ＣＧｎ−１のパス電圧Ｖｐａｓｓがそれぞれワード線ＷＬｎ／２〜ＷＬｎ−１に転送される。パス電圧Ｖｐａｓｓは、保持データに関わらずメモリセルトランジスタをオン状態にする高電圧である。

続いて時刻ｔ３において、選択ワード線（図９の例では、ワード線ＷＬｎ／２＋２）には、これに対応する信号線ＣＧを介して、書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）が印加される。書き込み電圧Ｖｐｇｍは、電荷を電荷蓄積層に注入するための高電圧である。

ここで、ソース線側のワード線ＷＬ０〜ＷＬｎ／２−１は、ビット線側のワード線ＷＬｎ／２〜ＷＬｎ−１、及びバックゲート線ＢＧによってほぼ囲まれているため、カップリングによりワード線ＷＬ０〜ＷＬｎ／２−１の電圧が上昇する。選択ページに含まれるメモリセルトランジスタの大多数が書き込み禁止の場合、チャネルもフローティング状態になるため、ワード線及びチャネル間の容量はほとんど見えず、ソース線側のワード線ＷＬ０〜ＷＬｎ／２−１の電圧はパス電圧Ｖｐａｓｓ付近まで上昇する。この結果、チャネルも適切なレベルまでブーストされて、書き込み禁止状態が実現される。

なお、選択ページに含まれるメモリセルトランジスタの大多数にデータが書き込まれる（閾値電圧を上昇させる）場合、チャネルがビット線と同じ電圧になるため、ワード線及びチャネル間の容量が見え、ソース線側のワード線の電圧はほとんど上がらないが、チャネル電圧はビット線と同じ電圧（接地電圧Ｖｓｓ）であればよいため問題ない。例えば、ソース線側のあるメモリセルトランジスタの閾値電圧が高く、そのワード線電圧が適切なレベルまで上昇しなかった場合、該メモリセルトランジスタの位置でチャネルがカットオフし、それよりソース線側のチャネル部分はブーストされることになるが、このチャネル部分がブーストされても選択メモリセルトランジスタの書き込みには問題ない。

以上の結果、選択ストリンググループＧＰにおいて、ビット線ＢＬに０Ｖが印加されたＮＡＮＤストリングでは、選択トランジスタＳＴ１がオン状態とされる。従って、選択メモリセルトランジスタのチャネルに０Ｖが転送されて、電荷が電荷蓄積層に注入される。他方、ビット線ＢＬにＶｄｄが印加されたＮＡＮＤストリングでは、選択トランジスタＳＴ１はカットオフする。その結果、このＮＡＮＤストリングのチャネルがフローティング状態となり、ワード線とのカップリングによりチャネル電圧が上昇する。その結果、メモリセルトランジスタの電荷蓄積層には電荷が注入されず、データは書き込まれない。非選択ストリンググループでは、選択トランジスタＳＴ１、ＳＴ２がオフ状態である。よって、非選択ストリンググループにもデータは書き込まれない。

［３．効果］
ＮＡＮＤ型フラッシュメモリでは、隣接する複数のメモリストリングでワード線を共有していること、及び積層構造により各ワード線が周囲を別のワード線などで囲まれていることにより、ワード線の寄生容量が大きくなる傾向にある。その結果、ワード線のＲＣ遅延が増加し、書き込みパフォーマンスが低下したり、昇圧回路で作る高電圧で大きな容量を充電する必要があるために、消費電力が増加する。

これに対して、第１の実施形態では、書き込み後半、すなわち、バックゲートトランジスタＢＴよりビット線側のメモリセルトランジスタにデータを書き込む場合に、ソース線側のワード線をフローティング状態にしている。このフローティング状態のワード線は、隣接ワード線とのカップリングによりパス電圧Ｖｐａｓｓ付近まで上昇し、さらに、チャネルもワード線とのカップリングにより書き込み禁止動作に適切なレベルまでブーストされる。よって、書き込み後半において、半分のワード線にパス電圧Ｖｐａｓｓを印加する必要がなくなるため、それに対応する配線容量を充電する分の消費電力を低減できる。特に、ソース線側のワード線ＷＬに電圧を転送するための信号線ＣＧの負荷容量Ｃｗを充電する分の消費電力が低減できる。

［第２の実施形態］
第２の実施形態は、バックゲートトランジスタよりソース線側のワード線をフローティング状態にするとともに、ビット線側のチャネルを途中でカットオフする。そして、書き込み時にブーストするチャネル領域を制限することで、ブースト効率を向上するようにしている。

図１１は、第２の実施形態に係る書き込み動作における電圧関係を説明する図である。図１２は、書き込み動作のタイミングチャートである。

第２の実施形態の書き込み動作は、ワードＷＬｎ／２＋２以降に適用される。書き込み対象のワード線を選択ワード線ＷＬｉとする。“ｉ≧ｎ／２＋２”である。図１１の例では、選択ワード線ＷＬｉ＝ＷＬｎ／２＋２である。

まず時刻ｔ１において、非選択ワード線ＷＬｉ−２には、カットオフ電圧Ｖｉｓｏ（例えば接地電圧Ｖｓｓ）が印加される。図１１の例では、非選択ワード線ＷＬｉ−２＝ＷＬｎ／２である。これにより、非選択ワード線ＷＬｉ−２に接続されたメモリセルトランジスタは、ＮＡＮＤストリングのチャネルをカットオフする。

続いて時刻ｔ２において、ビット線側のワード線ＷＬｎ／２〜ＷＬｎ−１のうち、ワード線ＷＬｉ、ＷＬｉ−２以外の非選択ワード線には、パス電圧Ｖｐａｓｓが印加される。ワード線ＷＬｎ／２〜ＷＬｎ−１の電圧は、ドライバ回路１９により信号線ＣＧｎ／２〜ＣＧｎ−１を介して転送される。また、バックゲート線ＢＧには、パス電圧Ｖｐａｓｓが印加される。さらに、ソース線側のワード線ＷＬ０〜ＷＬｎ／２−１は、フローティング状態にされる。これにより、書き込み禁止のＮＡＮＤストリングでは、非選択ワード線ＷＬｉ−２よりビット線側のチャネル電圧がブーストされる。なお、バックゲート線ＢＧには、接地電圧Ｖｓｓを印加してもよい。

続いて時刻ｔ３において、選択ワード線ＷＬｉには、これに対応する信号線ＣＧｉを介して、書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）が印加される。この時、書き込み禁止のメモリセルトランジスタでは、書き込み禁止状態が実現される。

なお、前述したように、ワード線ＷＬｎ／２＋１の書き込みまではソース線側のワード線ＷＬ０〜ＷＬｎ／２−１をフローティング状態にできないので、第２の実施形態の書き込み動作は、ワードＷＬｎ／２＋２以降に適用する。

第１の実施形態では、ＮＡＮＤストリングのチャネルがつながったままなので、フローティング状態にしたワード線のブースト効率が悪いと、チャネル電圧があまり上がらず、選択セルの書き込み禁止動作に影響してくる可能性がある。これに対し、第２の実施形態では、ＮＡＮＤストリングのチャネルを途中でカットオフすることができる。これにより、選択セルのチャネル電圧は書き込み禁止動作を行うのに十分にブーストされる。また、ソース線側のワード線ＷＬ０〜ＷＬｎ／２−１は、カップリングによりパス電圧Ｖｐａｓｓ付近まで上昇し、チャネルも適切なレベルまでブーストされる。この結果、ワード線ＷＬｉ−２によるチャネルのカットオフ特性も向上される。

また、ビット線側のワード線ＷＬｎ／２〜ＷＬｎ−１の書き込み時に、ソース線側のワード線ＷＬ０〜ＷＬｎ／２−１をフローティング状態にしているので、消費電力を低減できる。

［第３の実施形態］
第３の実施形態は、バックゲートトランジスタよりソース線側のワード線をフローティング状態にするとともに、ＮＡＮＤストリングのチャネルをバックゲートトランジスタでカットオフする。そして、書き込み時にブーストするチャネル領域を制限することで、ブースト効率を向上するようにしている。

図１３は、第３の実施形態に係る書き込み動作における電圧関係を説明する図である。図１４は、書き込み動作のタイミングチャートである。

書き込み対象のワード線を選択ワード線ＷＬｉとする。“ｉ≧ｎ／２”である。図１３の例では、選択ワード線ＷＬｉ＝ＷＬｎ／２である。

まず時刻ｔ１において、バックゲート線ＢＧには、接地電圧Ｖｓｓが印加される。これにより、バックゲートトランジスタＢＴは、ＮＡＮＤストリングのチャネルをカットオフする。その後の書き込み動作は、第１の実施形態と同じである。

第３の実施形態によれば、ビット線側のワード線ＷＬｎ／２〜ＷＬｎ−１の書き込み時に、ＮＡＮＤストリングのチャネルをバックゲートトランジスタＢＴの位置でカットオフすることができる。これにより、選択セルのチャネル電圧は書き込み禁止動作を行うのに十分にブーストされる。

第２の実施形態のセルフブースト方式は、バックゲートトランジスタからビット線側に少しは離れたメモリセルトランジスタ（例えばバックゲートから３個目のメモリセルトランジスタ）からの書き込み動作にしか適用できないが、第３の実施形態のセルフブースト方式は、バックゲートトランジスタからビット線側に隣接したメモリセルトランジスタから適用できる。

また、ビット線側のワード線ＷＬｎ／２〜ＷＬｎ−１の書き込み時に、ソース線側のワード線ＷＬ０〜ＷＬｎ／２−１をフローティング状態にしているので、消費電力を低減できる。

上記各実施形態では、１つのＮＡＮＤストリングに接続される複数のワード線をバックゲート線を境界としてソース線側の第１のグループとビット線側の第２のグループとに分けて管理し、ソース線側の第１のグループをフローティング状態にしている。しかし、これに限定されず、１つのＮＡＮＤストリングに接続される複数のワード線を３つ以上のグループに分けて管理するようにしてもよい。例えば、バックゲートトランジスタよりソース線側のワード線をさらに２つのグループに分割し、ビット線側のワード線をさらに２つのグループに分割するようにして、１つのＮＡＮＤストリングに接続される複数のワード線を合計４つのグループに分割する。そして、ソース線側の半分のワード線（ワード線ＷＬｎ／４）から、上記各実施形態の書き込み動作を適用するようにしてもよい。なお、このような実施例の場合は、転送ゲートもグループ数に対応して分割することが必要である。

ＮＡＮＤストリングの構成はＵ字状に限らず、Ｉ字状であってもよい。すなわち、基板上にソース線が設けられ、その上にソース側選択ゲートが設けられ、その上に複数層のワード線が設けられ、最上層のワード線とビット線との間にドレイン側選択ゲートが設けられる。このＮＡＮＤストリングを備えたメモリに対しても、前述した各実施形態の書き込み方法を適用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センス回路、１３…カラムデコーダ、１４…制御回路、１５…転送ゲート、１６…セルソース線制御回路、１７…センスモジュール、１８…電圧発生回路、１９…ドライバ回路、２０…アドレスデコーダ、２１…入出力回路、３０…半導体基板、３１…バックゲート導電層、３２…ワード線導電層、３３…選択ゲート導電層、３４…半導体層、３５…絶縁膜、３６…ソース線層、３７…ビット線層、４３…ブロックデコーダ。

Claims (5)

1. 第１の選択トランジスタ、第１のメモリセル群、バックゲートトランジスタ、第２のメモリセル群、及び第２の選択トランジスタが順に直列接続され、前記第１及び第２のメモリセル群の各々は、半導体基板上に積層されかつ直列接続された複数のメモリセルトランジスタを有する、第１のメモリストリングと、
   前記第１の選択トランジスタに接続されたビット線と、
   前記第２の選択トランジスタに接続されたソース線と、
   前記第１及び第２の選択トランジスタのゲートにそれぞれ接続された第１及び第２の選択ゲート線と、
   前記複数のメモリセルトランジスタのゲートにそれぞれ接続された複数のワード線と、
   前記バックゲートトランジスタのゲートに接続されたバックゲート線と、
   前記第２のメモリセル群の複数のワード線にそれぞれ接続された複数の転送ゲートと、
   前記第１のメモリストリングの書き込み動作を制御する制御部と、
   を具備し、
   前記制御部は、前記第１のメモリセル群にデータを書き込む場合に、前記複数の転送ゲートのゲートに、前記複数の転送ゲートをオフさせる第１の電圧を印加することを特徴とする半導体記憶装置。
2. 前記制御部は、書き込み対象の選択セルに接続された選択ワード線に第２の電圧を印加し、非選択セルに接続された非選択ワード線に前記第２の電圧より低い第３の電圧を印加することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記制御部は、書き込み対象の選択セルに接続された選択ワード線に第２の電圧を印加し、前記選択ワード線と前記バックゲート線との間にある第１の非選択セルに接続された第１の非選択ワード線にチャネルをカットオフするための第３の電圧を印加し、前記第１の非選択ワード線以外の第２の非選択ワード線に前記第２の電圧より低い第４の電圧を印加することを特徴とする請求項１に記載の半導体記憶装置。
4. 前記制御部は、前記第１のメモリセル群にデータを書き込む場合に、前記バックゲートトランジスタをオフさせることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
5. 前記第１のメモリストリングに隣接する第２のメモリストリングをさらに具備し、
   前記第１及び第２のメモリストリングは、対応するワード線同士が接続されることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。

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