JP2018160301A - 半導体記憶装置 - Google Patents

Abstract

【課題】リードディスターブを改善することができる半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、第１及び第２メモリセルＭＴと、第１メモリセルに電気的に接続された第１ワード線ＷＬと、第２メモリセルに電気的に接続された第２ワード線ＷＬとを備える。読み出し時に、第１ワード線ＷＬ及び第２ワード線ＷＬに電圧ＶＣＧＲＶより高い電圧ＶＲＥＡＤを印加した後、第１ワード線に電圧ＶＣＧＲＶより低い電圧を印加することなく、電圧ＶＣＧＲＶを印加する。
【選択図】図５

Description

実施形態は、半導体記憶装置に関するものである。

半導体記憶装置として、メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

特許第５２５４４１３号

リードディスターブを改善することができる半導体記憶装置を提供する。

実施形態の半導体記憶装置は、第１及び第２メモリセルと、前記第１メモリセルに電気的に接続された第１ワード線と、前記第２メモリセルに電気的に接続された第２ワード線とを具備し、読み出し時に、前記第１ワード線及び前記第２ワード線に第１電圧より高い第２電圧を印加した後、前記第１ワード線に前記第１電圧より低い電圧を印加することなく、前記第１電圧を印加する。

図１は、第１実施形態の半導体記憶装置の構成を示すブロック図である。 図２は、第１実施形態におけるメモリセルアレイ内のブロックの回路図である。 図３は、第１実施形態におけるメモリセルアレイの一部領域の断面図である。 図４は、第１実施形態におけるドライバ及びロウデコーダの構成を示す図である。 図５は、第１実施形態の半導体記憶装置の読み出し動作を示すタイミングチャートである。 図６は、第２実施形態の半導体記憶装置の読み出し動作を示すタイミングチャートである。 図７は、変形例におけるメモリセルアレイ内のブロックの回路図である。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。

各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．第１実施形態
第１実施形態の半導体記憶装置について説明する。

１．１ 半導体記憶装置の構成
図１は、第１実施形態の半導体記憶装置の構成を示すブロック図である。図示するように、ＮＡＮＤ型フラッシュメモリ１００は、メモリ部１１０及び周辺回路１２０を備えている。

メモリ部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、及びドライバ１１４を備えている。

メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ０，ＢＬＫ１，…を備えている。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０，ＢＬＫ１，…の各々を示すものとする。ブロックＢＬＫは、例えばデータの消去単位であり、同一ブロックＢＬＫ内のデータは一括して消去される。なお、メモリセルアレイ１１１内のブロック数は任意である。

ブロックＢＬＫは、複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３，…を含む。ストリングユニットの各々は、複数のＮＡＮＤストリング（セルストリング）ＮＳを含む。ブロックＢＬＫ内の構成については後述する。

ロウデコーダ１１２は、例えばデータの書き込み、及び読み出しの際、ブロックＢＬＫのアドレスやページのアドレスをデコードして、書き込み及び読み出しの対象となるページに対応するワード線を選択する。ロウデコーダ１１２は、また選択ワード線ＷＬ、非選択ワード線ＷＬ、選択ゲート線ＳＧＤ、及びＳＧＳに適切な電圧を転送する。

センスアンプ１１３は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンス及び増幅する。また、データの書き込み時には、書き込みデータをメモリセルトランジスタＭＴに転送する。メモリセルアレイ１１１へのデータの読み出し及び書き込みはページ単位で行われる。

ドライバ１１４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１２、センスアンプ１１３、及びソース線ＳＬ０，ＳＬ１に出力する。ロウデコーダ１１２及びセンスアンプ１１３は、ドライバ１１４から供給された電圧をメモリセルトランジスタＭＴに転送する。

周辺回路１２０は、シーケンサ１２１、ロジック回路１２２、レジスタ１２３、及び電圧発生回路１２４を備える。

シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。

ロジック回路１２２は、ＮＡＮＤ型フラッシュメモリ１００の動作を制御するのに必要な種々の情報を記憶する。

レジスタ１２３は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによって外部のデバイスに動作が正常に完了したか否かを通知する。あるいは、レジスタ１２３は、外部デバイスから受信したコマンドやアドレス等を保持し、またロジック回路１２２に記憶された書き込み、及び読み出しに必要な情報や種々のテーブルを保持することも可能である。

電圧発生回路１２４は、データの書き込み、読み出し、及び消去に必要な電圧を発生して、ロウデコーダ１１２、センスアンプ１１３、及びドライバ１１４等に必要な電圧を供給する。

１．１．１ メモリセルアレイの構成
次に、ＮＡＮＤ型フラッシュメモリ１００が備えるメモリセルアレイ１１１の構成について詳述する。

１．１．１．１ メモリセルアレイの回路
メモリセルアレイ１１１内のブロックＢＬＫ（ブロックＢＬＫ０，ＢＬＫ１，…の各々）の回路図を図２に示す。

図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を含む。さらに、ストリングユニットの各々は、複数のＮＡＮＤストリングＮＳを含む。なお、１ブロックＢＬＫ内のストリングユニットＳＵの数や、１ストリングユニットＳＵ内のＮＡＮＤストリングＮＳの数は任意である。以降、ストリングユニットＳＵと記した場合、複数のストリングユニットＳＵ０〜ＳＵ３の各々を示すものとする。

ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ０，ＭＴ１，…，ＭＴ７と、選択トランジスタＳＴ１，ＳＴ２とを含んでいる。なお、メモリセルトランジスタＭＴ０と選択トランジスタＳＴ２との間、及びメモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間にダミートランジスタを設けてもよい。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示し、選択トランジスタＳＴと記した場合、選択トランジスタＳＴ１，ＳＴ２の各々を示すものとする。

メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ（Floating Gate）型であってもよい。本実施形態では、メモリセルトランジスタＭＴがＭＯＮＯＳ型である例を示す。さらに、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。さらに、選択トランジスタＳＴ１及びＳＴ２の個数は任意である。

メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１，ＳＴ２間に、そのソースまたはドレインが直列に接続されている。この直列接続の一端側のメモリセルトランジスタＭＴ７のドレインは、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。

ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０，ＳＧＤ１，ＳＧＤ２，ＳＧＤ３にそれぞれ接続される。以降、選択ゲート線ＳＧＤと記した場合、選択ゲート線ＳＧＤ０〜ＳＧＤ３の各々を示すものとする。同一のストリングユニットＳＵ内にある選択トランジスタＳＴ１のゲートは、同一の選択ゲート線ＳＧＤに共通に接続される。

ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０，ＳＧＳ１，ＳＧＳ２，ＳＧＳ３にそれぞれ接続される。以降、選択ゲート線ＳＧＳと記した場合、選択ゲート線ＳＧＳ０〜ＳＧＳ３の各々を示すものとする。同一のストリングユニットＳＵ内にある選択トランジスタＳＴ２のゲートは、同一の選択ゲート線ＳＧＳに共通に接続される。

同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通に接続される。

すなわち、ワード線ＷＬ０〜ＷＬ７は同一ブロックＢＬＫ内の複数のストリングユニットＳＵ間で共通に接続されているのに対し、選択ゲート線ＳＧＤ，ＳＧＳは、同一ブロックであってもストリングユニットＳＵ毎に独立している。

また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０，ＢＬ１，…，ＢＬ（ｎ−１）のいずれかに共通に接続される。なお、ｎは１以上の自然数である。以降、ビット線ＢＬと記した場合、ビット線ＢＬ０〜ＢＬ（ｎ−１）の各々を示すものとする。すなわち、ビット線ＢＬは、複数のストリングユニットＳＵ間でＮＡＮＤストリングＮＳに共通に接続されている。

また、ストリングユニットＳＵ０，ＳＵ１内のＮＡＮＤストリングＮＳの選択トランジスタＳＴ２のソースは、ソース線ＳＬ０に共通に接続されている。ストリングユニットＳＵ２，ＳＵ３内のＮＡＮＤストリングＮＳの選択トランジスタＳＴ２のソースは、ソース線ＳＬ１に共通に接続されている。すなわち、ソース線ＳＬ０は、例えばストリングユニットＳＵ０，ＳＵ１間でＮＡＮＤストリングＮＳに共通に接続され、ソース線ＳＬ１は、例えばストリングユニットＳＵ２，ＳＵ３間でＮＡＮＤストリングＮＳに共通に接続されている。

データの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。この単位を「ページ」と呼ぶ。

また、データの消去範囲は、１つのブロックＢＬＫに限定されず、複数のブロックが一括して消去されてもよく、１つのブロックＢＬＫ内の一部の領域が一括して消去されてもよい。データの消去については、例えば、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。また、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．１．１．２ メモリセルアレイの構造
図３を用いて、本実施形態におけるメモリセルアレイ１１１の一部領域の断面構造を説明する。

図示するように、ｐ型ウェル領域１０上に複数のＮＡＮＤストリングＮＳが設けられている。すなわち、ウェル領域１０上には、選択ゲート線ＳＧＳとして機能する複数の配線層１１、ワード線ＷＬとして機能する複数の配線層１２、及び選択ゲート線ＳＧＤとして機能する複数の配線層１３がＤ３方向に設けられている。

これらの配線層１１、１２、及び１３を貫通してウェル領域１０に達するメモリホール１４が形成されている。メモリホール１４の側面には、ゲート絶縁膜１５、電荷蓄積層（例えば、絶縁膜）１６、及びブロック絶縁膜１７が順次設けられている。さらに、メモリホール１４内には半導体層（あるいは導電層）１４Ａが埋め込まれている。半導体層１４Ａは、ＮＡＮＤストリングＮＳの電流経路として機能し、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴの動作時にチャネルが形成される領域である。

各ＮＡＮＤストリングＮＳにおいて、複数（本例では４層）設けられた配線層１１は、電気的に共通に接続されて、同一の選択ゲート線ＳＧＳに接続される。すなわち、この４層の配線層１１は、実質的に１つの選択トランジスタＳＴ２のゲート電極として機能する。これは、選択トランジスタＳＴ１（４層の選択ゲート線ＳＧＤ）についても同様である。

以上の構成により、各ＮＡＮＤストリングＮＳにおいて、ウェル領域１０上に選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順次積層されている。

半導体層１４Ａの上端には、ビット線ＢＬとして機能する配線層１８が設けられている。ビット線ＢＬは、Ｄ１方向に延伸しており、センスアンプ１１３に接続される。

さらに、ウェル領域１０の表面内には、ｎ＋型不純物拡散層１９及びｐ＋型不純物拡散層２２が設けられている。拡散層１９上にはコンタクトプラグ２０が設けられ、コンタクトプラグ２０上には、ソース線ＳＬとして機能する配線層２１が設けられる。ソース線ＳＬはＤ２方向に延伸している。また、拡散層２２上にはコンタクトプラグ２３が設けられ、コンタクトプラグ２３上には、ウェル配線ＣＰＷＥＬＬとして機能する配線層２４が設けられる。配線層２１及び２４は、配線層１３（選択ゲート線ＳＧＤ）よりも上層であり、かつ配線層１８よりも下層のレイヤに形成される。

上述した構成が、図３を記載した紙面の奥行き方向（Ｄ２方向）に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが形成される。また、同一ブロック内に含まれる複数の選択ゲート線ＳＧＳとして機能する配線層１１は、互いに共通に接続されている。つまり、隣接するＮＡＮＤストリングＮＳ間のウェル領域１０上にもゲート絶縁膜１５が形成され、拡散層１９に隣接する配線層１１及びゲート絶縁膜１５は、拡散層１９の近傍まで形成される。

従って、選択トランジスタＳＴ２がオン状態とされる際、選択トランジスタＳＴ２に形成されるチャネルは、メモリセルトランジスタＭＴ０と拡散層１９とを電気的に接続する。また、配線層（ＣＰＷＥＬＬ）２４に電圧を印加することで、半導体層１４Ａに電位を与えることができる。なお、図３ではｐ型ウェル領域１０と配線層１８間に設けられる層間絶縁膜が省略されている。

なお、メモリセルアレイ１１１の構成については、その他の構成であってもよい。三次元積層型の不揮発性半導体メモリのメモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置”という２０１１年９月２２日に出願された米国特許出願１３／８１６，７９９号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．１．２ ドライバ及びロウデコーダの構成
次に、半導体記憶装置のメモリセルアレイ１１１へ電圧を転送するドライバ１１４及びロウデコーダ１１２の構成について説明する。図４は、第１実施形態の半導体記憶装置におけるドライバ及びロウデコーダの構成を示す図である。

図４に示すように、電圧発生回路１２４は、種々の電圧（例えば、電圧ＶＲＥＡＤ、ＶＣＧＲＶ、ＶＳＧ、ＶＩＮＴ）をドライバ１１４に供給する。電圧ＶＲＥＡＤは、読み出し動作時にワード線ＷＬに供給される電圧である。電圧ＶＣＧＲＶ及びＶＩＮＴは、読み出し動作時に選択ワード線ＷＬに供給される電圧である。電圧ＶＳＧは、選択ゲート線ＳＤＧ及びＳＧＳに供給される電圧である。

ドライバ１１４は、ワード線ＷＬ０〜ＷＬ７に電圧を供給するドライバＣＧＤＲ０〜ＣＧＤＲ７、選択ゲート線ＳＧＤ０〜ＳＧＤ３に電圧を供給するドライバＳＧＤＤＲ０〜ＳＧＤＤＲ３、及び選択ゲート線ＳＧＳ０，ＳＧＳ１に電圧を供給するＳＧＳＤＲ０，ＳＧＳＤＲ１を有する。

ドライバＣＧＤＲ０〜ＣＧＤＲ７、ＳＧＤＤＲ０〜ＳＧＤＤＲ３、及びＳＧＳＤＲ０，ＳＧＳＤＲ１の各々は、電圧発生回路１２４から供給された電圧を、独立に出力することができる。ドライバＣＧＤＲ０〜ＣＧＤＲ７は、配線ＣＧ０〜ＣＧ７をそれぞれ駆動する。ドライバＳＧＤＤＲ０〜ＳＧＤＤＲ３は、配線ＳＧＤＬ０〜ＳＧＤＬ３をそれぞれ駆動する。ドライバＳＧＳＤＲ０，ＳＧＳＤＲ１は、配線ＳＧＳＬ０，ＳＧＳＬ１をそれぞれ駆動する。

ロウデコーダ１１２は、複数のブロックデコーダ１１２１ａ，１１２１ｂ，…、及び複数の転送トランジスタ群１１２２ａ，１１２２ｂ，…を含む。以降、ブロックデコーダ１１２１と記した場合、ブロックデコーダ１１２１ａ，１１２１ｂ，…、の各々を示し、転送トランジスタ群１１２２と記した場合、転送トランジスタ群１１２２ａ，１１２２ｂ，…、の各々を示すものとする。

１つのブロックデコーダ１１２１及び１つの転送トランジスタ群１１２２の組は、１つのブロックＢＬＫに対応する。例えば、図４の例では、ブロックデコーダ１１２１ａ及び転送トランジスタ群１１２２ａの組はブロックＢＬＫ０に対応し、ブロックデコーダ１１２１ｂ及び転送トランジスタ群１１２２ｂの組はブロックＢＬＫ１に対応している。

ロウデコーダ１１２は、レジスタ１２３からロウアドレス信号を受け取る。ロウアドレス信号により選択されたブロックデコーダ１１２１は、ブロック選択信号ＢＬＫＳＥＬを出力する。ブロック選択信号ＢＬＫＳＥＬは、対応する転送トランジスタ群１１２２内の複数の転送トランジスタの各々のゲートに転送される。

転送トランジスタ群１１２２は、複数の転送トランジスタＴＣ０〜ＴＣ７、ＴＤ０〜ＴＤ３、及びＴＳ０，ＴＳ１を有する。転送トランジスタＴＣ０〜ＴＣ７、ＴＤ０〜ＴＤ３、及びＴＳ０，ＴＳ１の各々は、ブロック選択信号ＢＬＫＳＥＬがアサートされたときにオン状態となり、ブロック選択信号ＢＬＫＳＥＬがネゲートされたときにオフ状態となる。

ブロックＢＬＫのワード線ＷＬ０〜ＷＬ７はそれぞれ、ブロックＢＬＫに対応する転送トランジスタ群１１２２内の転送トランジスタＴＣ０〜ＴＣ７を介して、配線ＣＧ０〜ＣＧ７に接続される。ブロックＢＬＫの選択ゲート線ＳＧＤ０〜ＳＧＤ３はそれぞれ、ブロックＢＬＫに対応する転送トランジスタ群１１２２内の転送トランジスタＴＤ０〜ＴＤ３を介して、配線ＳＧＤＬ０〜ＳＧＤＬ３に接続される。ブロックＢＬＫの選択ゲート線ＳＧＳ０，ＳＧＳ１はそれぞれ、ブロックＢＬＫに対応する転送トランジスタ群１１２２内の転送トランジスタＴＳ０，ＴＳ１を介して、配線ＳＧＳＬ０，ＳＧＳＬ１に接続される。

前述した構成により、電圧ＶＲＥＡＤ、電圧ＶＣＧＲＶ及び電圧ＶＩＮＴは、ブロック選択信号ＢＬＫＳＥＬにより、選択ブロックＢＬＫの選択ワード線ＷＬまたは非選択ワード線ＷＬに特定の期間で供給される。電圧ＶＳＧは、ブロック選択信号ＢＬＫＳＥＬにより、選択ブロックＢＬＫの選択ゲート線ＳＧＤ及びＳＧＳに特定の期間で供給される。

なお、上述及び以降に記述において、選択ブロックＢＬＫ及び選択ワード線ＷＬとは、そのブロックＢＬＫ及びワード線ＷＬが書き込みまたは読み出しの対象であることを意味する。非選択ブロックＢＬＫ及び非選択ワード線ＷＬとは、そのブロックＢＬＫ及びワード線ＷＬが書き込みまたは読み出しの対象でないこと（非対象）を意味する。

同様に、選択ＮＡＮＤストリングユニットＳＵとは、そのＮＡＮＤストリングユニットＳＵが書き込みまたは読み出しの対象であることを意味する。非選択ＮＡＮＤストリングユニットＳＵとは、そのＮＡＮＤストリングユニットＳＵが書き込みまたは読み出しの対象でないことを意味する。ＮＡＮＤストリングやメモリセルトランジスタＭＴについても同様である。

１．２ 半導体記憶装置の読み出し動作
次に、第１実施形態の半導体記憶装置の読み出し動作について説明する。

図５は、半導体記憶装置の読み出し動作を示すタイミングチャートである。まず、期間ｔ０−ｔ１において、ドライバ１１４（またはロウデコーダ１１２）は、各配線に以下の電圧を印加する。ドライバ１１４は、選択ストリングユニットＳＵの選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＤＤを印加する。また、ドライバ１１４は、非選択ストリングユニットＳＵの選択ゲート線ＳＧＤ及びＳＧＳに基準電圧ＶＳＳ（例えば、０Ｖ）を印加する。さらに、ドライバ１１４は、選択ワード線ＷＬ及び非選択ワード線ＷＬに電圧ＶＤＤを印加する。

次に、期間ｔ１−ｔ５において、ドライバ１１４は、選択ストリングユニットＳＵの選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。電圧ＳＧは、選択トランジスタＳＴ１及びＳＴ２をオン状態にする電圧である。また、期間ｔ１−ｔ５において、ドライバ１１４は、非選択ストリングユニットＳＵ内の選択ゲート線ＳＧＤ及びＳＧＳに基準電圧ＶＳＳを印加する。

また、期間ｔ１−ｔ２において、ドライバ１１４は、選択ワード線ＷＬ及び非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。電圧ＶＲＥＡＤは、メモリセルトランジスタＭＴの保持データに係わらず、メモリセルトランジスタＭＴをオンさせる電圧である。

続いて、期間ｔ１−ｔ２にて選択ワード線ＷＬに電圧ＶＲＥＡＤを印加した後、ドライバ１１４は、期間ｔ２−ｔ５において、選択ワード線ＷＬに電圧ＶＣＧＲＶを印加する。これにより、選択ワード線ＷＬの電位は、電圧ＶＲＥＡＤから徐々に低下し、電圧ＶＣＧＲＶに遷移する。このとき、選択ワード線ＷＬは、電圧ＶＣＧＲＶより低い電圧、例えば電圧ＶＳＳに低下することなく、電圧ＶＲＥＡＤから電圧ＶＣＧＲＶに直接遷移する。電圧ＶＣＧＲＶは、メモリセルトランジスタＭＴの保持データを読み出すための電圧であり、メモリセルトランジスタＭＴの閾値に応じた電圧である。

一方、期間ｔ２−ｔ５において、ドライバ１１４は、非選択ワード線ＷＬに電圧ＶＲＥＡＤの印加を維持する。

また、ビット線ＢＬの電位は、期間ｔ１−ｔ３において電圧ＶCELSRCとなり、期間ｔ３−ｔ５において電圧ＶCELSRCに電圧ＶBLCを加算した電圧となる。

そして、センスアンプ１１３は、選択ワード線ＷＬの電位が電圧ＶＣＧＲＶに安定した期間ｔ４−ｔ５において、ビット線ＢＬに流れるセル電流をセンス及び増幅してデータを読み出す。

１．３ 第１実施形態の効果
第１実施形態では、読み出し時に、選択ワード線及び非選択ワード線を電圧ＶＲＥＡＤに遷移させ、その後、選択ワード線を電圧ＶＲＥＡＤから読み出し電圧ＶＣＧＲＶまで直接遷移させる。これにより、非選択ＮＡＮＤストリングのチャネルへのホットキャリア注入によるリードディスターブの悪化を防ぐことができ、リードディスターブを改善することができる。

以下に、第１実施形態の効果について詳述する。

読み出し時において、非選択のＮＡＮＤストリングをディスチャージするときに、すなわち非選択のＮＡＮＤストリングの選択トランジスタＳＴ１，ＳＴ２をオン状態にして）、選択ワード線ＷＬを電圧ＶＲＥＡＤに立ち上げ、一旦０Ｖに低下させた後、読み出しレベルの電圧ＶＣＧＲＶに上昇させた場合、非選択のＮＡＮＤストリングのチャネルはブーストせず、Ｆ−Ｎトンネリングによるリードディスターブが悪化する。

一方、非選択のＮＡＮＤストリングをディスチャージせずに、選択ワード線ＷＬを電圧ＶＲＥＡＤに立ち上げ、一旦０Ｖに低下させた後、読み出しレベルの電圧ＶＣＧＲＶに上昇させた場合、非選択のＮＡＮＤストリングのチャネル電位は電圧ＶＲＥＡＤの印加によってブーストし、Ｆ−Ｎトンネリングによるリードディスターブが改善される。しかし、選択ワード線ＷＬを０Ｖまで低下させることにより、選択ワード線直下のチャネル電位がアンダーシュートし、ホットキャリア注入によるリードディスターブの悪化が生じる。

そこで、第１実施形態では、非選択ワード線と共に選択ワード線を電圧ＶＲＥＡＤに立ち上げ、選択ワード線を電圧ＶＲＥＡＤから読み出し電圧ＶＣＧＲＶまで直接遷移させる。これにより、非選択のＮＡＮＤストリングのディスチャージを無くすことができ、ホットキャリア注入によりリードディスターブを悪化させることなく、リードディスターブを改善することができる。

２．第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。第１実施形態では、選択ワード線ＷＬを電圧ＶＲＥＡＤから電圧ＶＣＧＲＶに直接遷移させたが、第２実施形態では選択ワード線ＷＬの電位を電圧ＶＲＥＡＤから電圧ＶＣＧＲＶにステップ状に（階段状に）中間電圧を設定しながら遷移させる例を示す。

第２実施形態の構成は、図１〜図４に示した第１実施形態の構成と同様であるため、記載を省略する。以下に、第１実施形態と異なる点について主に説明する。

２．１ 半導体記憶装置の読み出し動作
以下に、第２実施形態の半導体記憶装置の読み出し動作について説明する。

図６は、半導体記憶装置の読み出し動作を示すタイミングチャートである。まず、期間ｔ０−ｔ１において、ドライバ１１４（またはロウデコーダ１１２）は、選択ストリングユニットＳＵの選択ゲート線ＳＧＤ及びＳＧＳ、選択ワード線ＷＬ、及び非選択ワード線ＷＬに電圧ＶＤＤを印加する。また、ドライバ１１４は、非選択ストリングユニットＳＵの選択ゲート線ＳＧＤ及びＳＧＳに基準電圧ＶＳＳを印加する。

次に、期間ｔ１−ｔ５において、ドライバ１１４は、選択ストリングユニットＳＵの選択ゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。また、期間ｔ１−ｔ５において、ドライバ１１４は、非選択ストリングユニットＳＵ内の選択ゲート線ＳＧＤ及びＳＧＳに基準電圧ＶＳＳを印加する。

また、期間ｔ１−ｔ２において、ドライバ１１４は、選択ワード線ＷＬ及び非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。続いて、選択ワード線ＷＬに電圧ＶＲＥＡＤを印加した後、ドライバ１１４は、期間ｔ２−ｔ３において、選択ワード線ＷＬに中間電圧ＶＩＮＴを印加する。これにより、選択ワード線ＷＬの電位は、電圧ＶＲＥＡＤから徐々に低下し、中間電圧ＶＩＮＴに遷移する。

さらに、ドライバ１１４は、期間ｔ３−ｔ５において、選択ワード線ＷＬに電圧ＶＣＧＲＶを印加する。これにより、選択ワード線ＷＬの電位は、電圧ＶＩＮＴから徐々に低下し、電圧ＶＣＧＲＶに遷移する。

このとき、選択ワード線ＷＬは、電圧ＶＣＧＲＶより低い電圧、例えば電圧ＶＳＳに低下することなく、電圧ＶＲＥＡＤから中間電圧ＶＩＮＴを経て電圧ＶＣＧＲＶに遷移する。

一方、期間ｔ２−ｔ５において、ドライバ１１４は、非選択ワード線ＷＬに電圧ＶＲＥＡＤの印加を維持する。

また、ビット線ＢＬの電位は、期間ｔ１−ｔ３において電圧ＶCELSRCとなり、期間ｔ３−ｔ５において電圧ＶCELSRCに電圧ＶBLCを加算した電圧となる。

そして、センスアンプ１１３は、選択ワード線ＷＬの電位が電圧ＶＣＧＲＶに安定した期間ｔ４−ｔ５において、ビット線ＢＬに流れるセル電流をセンス及び増幅してデータを読み出す。

２．２ 第２実施形態の効果
第２実施形態では、読み出し時に、選択ワード線及び非選択ワード線を電圧ＶＲＥＡＤに遷移させ、その後、選択ワード線を電圧ＶＲＥＡＤから中間電圧ＶＩＮＴを経て読み出し電圧ＶＣＧＲＶまで遷移させる。これにより、非選択ＮＡＮＤストリングのチャネルへのホットキャリア注入によるリードディスターブの悪化を防ぐことができ、リードディスターブを改善することができる。

さらに、第２実施形態では、選択ワード線ＷＬの電位を電圧ＶＲＥＡＤから読み出し電圧ＶＣＧＲＶまで一度に低下させず、途中で中間電圧ＶＩＮＴに一定時間留めた後、読み出し電圧ＶＣＧＲＶに低下させている。これにより、ホットキャリア注入によるリードディスターブへの影響が第１実施形態よりもさらに低減できる。

なおここでは、選択ワード線ＷＬの電位を電圧ＶＲＥＡＤから読み出し電圧ＶＣＧＲＶまで遷移させるとき、選択ワード線電位を一時的に中間電圧ＶＩＮＴに設定したが、電圧ＶＲＥＡＤと読み出し電圧ＶＣＧＲＶ間で選択ワード線電位を複数の電圧に設定し、それらの電圧を経由させるようにしてもよい。すなわち、選択ワード線ＷＬの電位を電圧ＶＲＥＡＤから読み出し電圧ＶＣＧＲＶまで遷移させるとき、選択ワード線ＷＬの電位をステップ状に遷移させてもよい。

３．その他変形例等
前述した実施形態では、図２示したような回路構成を有する半導体記憶装置に適用する場合を説明したが、これに限るわけではなく、図７に示すような回路構成の半導体記憶装置にも適用することができる。図７に示す回路で図２と異なる点は、ストリングユニットＳＵ０の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０に接続される。ストリングユニットＳＵ１の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ１に共通に接続される。ストリングユニットＳＵ２の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ２に共通に接続される。ストリングユニットＳＵ３の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ３に共通に接続される。ストリングユニットＳＵ０及びＳＵ１の選択トランジスタＳＴ２のソースは、ソース線ＳＬ０に共通に接続されている。さらに、ストリングユニットＳＵ２及びＳＵ３の選択トランジスタＳＴ２のソースは、ソース線ＳＬ１に共通に接続されている。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…ｐ型ウェル領域、１１，１２，１３…配線層、１４…メモリホール、１４Ａ…半導体層、１５…ゲート絶縁膜、１６…電荷蓄積層、１７…ブロック絶縁膜、１８…配線層、１９…ｎ＋型不純物拡散層、２０…コンタクトプラグ、２１…配線層、２２…ｐ＋型不純物拡散層、２３…コンタクトプラグ、２４…配線層、１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリ部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ドライバ、１２０…周辺回路、１２１…シーケンサ、１２２…ロジック回路、１２３…レジスタ、１２４…電圧発生回路。

Claims (7)

1. 第１及び第２メモリセルと、
   前記第１メモリセルに電気的に接続された第１ワード線と、
   前記第２メモリセルに電気的に接続された第２ワード線と、
   を具備し、
   読み出し時に、前記第１ワード線及び前記第２ワード線に第１電圧より高い第２電圧を印加した後、前記第１ワード線に前記第１電圧より低い電圧を印加することなく、前記第１電圧を印加する半導体記憶装置。
2. 前記読み出し時に、前記第１ワード線に前記第１電圧を印加する前に、前記第２電圧と前記第１電圧との間の第３電圧を印加する請求項１に記載の半導体記憶装置。
3. 前記読み出し時に、前記第１ワード線及び前記第２ワード線の電位は、前記第２電圧に上昇し、その後、
   前記第１ワード線の電位は前記第２電圧から前記第１電圧に低下し、前記第２ワード線の電位は前記第２電圧を維持する請求項１に記載の半導体記憶装置。
4. 前記第１メモリセルは、複数のメモリセルが接続された第１セルストリングを含み、
   前記第２メモリセルは、複数のメモリセルが接続された第２セルストリングを含み、
   ビット線及びソース線と、
   前記第１セルストリングの一端と前記ビット線との間に接続された第１選択トランジスタと、
   前記第１セルストリングの他端と前記ソース線との間に接続された第２選択トランジスタと、
   前記第２セルストリングの一端と前記ビット線との間に接続された第３選択トランジスタと、
   前記第２セルストリングの他端と前記ソース線との間に接続された第４選択トランジスタと、
   をさらに備え、
   前記読み出し時に、前記第１及び第２選択トランジスタがオン状態にされ、前記第３及び第４選択トランジスタがオフ状態にされる請求項１乃至３のいずれかに記載の半導体記憶装置。
5. 前記第１メモリセルは読み出し対象のメモリセルであり、前記第２メモリセルは読み出し対象でないメモリセルである請求項１乃至４のいずれかに記載の半導体記憶装置。
6. 前記第１電圧は前記第１メモリセルの読み出し電圧であり、前記第２電圧は前記第１及び第２メモリセルをオン状態にする電圧である請求項１乃至５のいずれかに記載の半導体記憶装置。
7. 前記第１及び第２セルストリングがそれぞれ含む前記複数のメモリセルは、三次元に積層されている請求項４に記載の半導体記憶装置。