KR101330710B1 - 플래시 메모리 장치 - Google Patents

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KR101330710B1
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Abstract

여기에 개시된 플래시 메모리 장치는 각각이 워드라인들 및 비트라인들로 배열된 메모리 셀들을 각각 갖는 복수의 메모리 셀 어레이들, 상기 메모리 셀 어레이를 선택하는 레이어 디코더, 접지 전압보다 큰 레벨을 갖는 소거 전압과, 복수의 내부 전압을 발생하는 전압 발생 회로, 그리고, 상기 선택된 메모리 셀 어레이에서 소거될 워드라인들을 선택하고, 상기 선택된 메모리 셀 어레이에서 선택된 워드라인들과 비 선택된 워드라인들로 상기 소거 전압을 인가하고, 비 선택된 메모리 셀 어레이의 워드라인들로 상기 소거 전압과 상기 복수의 내부 전압 중 적어도 하나를 인가하는 행 선택 회로를 포함하며, 상기 선택된 메모리 셀 어레이에서 상기 비 선택된 워드라인들과 상기 비 선택된 메모리 셀 어레이들의 워드라인들은 플로팅 상태에 있다.

Description

플래시 메모리 장치{FLASH MEMORY DEVICE}
본 발명은 플래시 메모리 장치에 관한 것으로, 좀더 구체적으로는 소거 장애를 방지할 수 있는 플래시 메모리 장치에 관한 것이다.
불휘발성 메모리 장치는 전원이 공급되지 않아도 셀에 기록된 데이터가 소멸되지 않고 남아있다. 불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 갖기 때문에, 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.
플래시 메모리는 셀과 비트라인의 연결 상태에 따라 노어형과 낸드형으로 구분된다. 일반적으로, 노어형 플래시 메모리는 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있다. 낸드형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다.
낸드 플래시 메모리는, 정보를 저장하기 위한 저장 영역으로서 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수 개의 블록들로 구성되고, 각각의 블록은 복수 개의 셀 스트링들(또는 낸드 스트링(NAND string)이라 불림)로 구성된다. 플래시 메모리 셀은 P형 반도체 기판, N형의 소오스 및 드레인 영역들, 소오스 및 드레인 영역들 사이의 채널 영역, 전하를 저장하기 위한 부유 게이트, 그리고 상기 부유 게이트 상에 위치한 제어 게이트로 구성된다.
메모리 셀 어레이에 데이터를 저장하거나, 그것으로부터 데이터를 읽기 위해서 플래시 메모리에는 페이지 버퍼 회로가 제공된다. 잘 알려진 바와 같이, 낸드형 플래시 메모리의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다. 낸드형 플래시 메모리의 소거 및 프로그램 방법들은 미국특허공보 5,473,563호에 "Nonvolatile Semiconductor Memory"라는 제목으로, 미국특허공보 5,696,717호에 "Nonvolatile Integrated Circuit Memory Devices Having Adjustable Erase/Program Threshold Voltage Verification Capability"라는 제목으로 각각 게재되어 있다.
일반적으로, 플래시 메모리 셀에 데이터를 저장하기 위해서는, 플래시 메모리 셀을 소거한 후 셀에 대한 프로그램 동작이 수행된다. 소거 동작은 제어 게이트에 소거 전압(예를 들면, 0V)을 인가하고 반도체 기판에 고전압(예를 들면, 20V)을 인가함으로써 이루어진다. 이러한 전압 조건에 의하면, F-N 터널링(Fowler-Nordheim tunneling) 현상에 의해서 부유 게이트에 축적된 음의 전하가 터널링 산화막을 통해 반도체 기판으로 방출된다.
일반적인 스택(stack)구조 플래시 메모리 장치(이하, 스택 플래시 메모리 장치라 칭함)는 복수의 메모리 셀 어레이를 포함한다. 스택 플래시 메모리 장치는 레이어(layer) 디코더 및 행 디코더를 포함한다. 레이어 디코더는 입력받은 레이어 어드레스에 응답하여 임의의 메모리 셀 어레이를 선택하고, 행 디코더는 입력받은 행 어드레스에 응답하여 선택된 메모리 셀 어레이의 임의의 메모리 블록을 선택한다.
행 디코더는 워드라인들에 각각 대응되는 선택 트랜지스터들을 포함한다. 선택된 메모리 블록의 워드라인들에 각각 대응되는 선택 드랜지스터들의 게이트는 동작 전원(VDD)을 인가받으므로 턴 온된다.
소거 동작시, 선택된 메모리 블록의 워드 라인들에는 턴 온된 선택 트랜지스터들을 통해 소거 전압이 인가된다. 선택된 메모리 셀 어레이의 비 선택된 메모리 블록 및 비 선택된 메모리 셀 어레이의 워드라인들에 각각 대응되는 선택 트랜지스터들의 게이트는 접지전압(VSS)을 인가받으므로 턴 오프된다. 따라서, 선택된 메모리 셀 어레이의 비 선택된 메모리 블록 및 비 선택된 메모리 셀 어레이의 워드라인들은 플로팅 상태가 된다.
소거 동작시, 메모리 셀 어레이의 기판에는 기판전압이 인가되므로, 플로팅 상태인 비 선택된 메모리 셀 어레이의 워드라인들은 각각 기판전압으로 부스팅 된다. 역시, 선택된 메모리 셀 어레이의 비 선택된 메모리 블록들의 워드라인들은 각각, 같은 이유로, 기판 전압으로 부스팅 될 것이다. 이러한 경우, 기판 전압 및 워드라인의 전압차가 적으므로, F-N 터널링(Fowler-Nordheim tunneling) 현상은 일어나지 않는다. 따라서, 비 선택된 메모리 셀 어레이의 셀들 및 선택된 메모리 셀 어레이의 비 선택된 메모리 블록들의 셀들의 소거 동작은 수행하지 않는다.
일반적으로 소거 동작시, 비 선택된 메모리 셀 어레이의 워드라인들에 각각 대응되는 선택 트랜지스터들의 소스는 접지 전압이 인가된다. 일반적인 선택 트랜 지스터는 서브 문턱 누설 전류(sub threshold leakage current)(Isub)(이하, 누설 전류라 칭함)가 흐르는 특성을 갖으며, 선택 트랜지스터를 통해 흐르는 누설 전류(Isub)는 선택 트랜지스터의 게이트-소스 전위차의 지수함수(eVgs)에 비례한다. 비 선택된 메모리 셀 어레이의 워드라인들의 전위는 선택 트랜지스터의 누설 전류로 인해 낮아질 수 있으며, 이러한 경우, 비 선택된 셀들이 소거될 수 있다. 이러한 현상을 소거 장애(erase disturb)라 한다. 선택된 메모리 셀 어레이의 비 선택된 메모리 블록들에도 소거 전압이 인가되나, 선택 트랜지스터들이 턴 오프 상태이므로, 소거 전압은 인가되지 않는다. 그러나, 소거 전압은 선택 트랜지스터들의 소스에 인가되므로, 소거 전압이 접지 전압일 경우, 선택된 메모리 셀 어레이의 비 선택된 메모리 블록들의 메모리 셀들도 전술한 소거 장애가 발생할 수 있다.
일반적인 플래시 메모리 장치는 소거 장애가 발생할 수 있다.
본 발명의 특징에 따른 플래시 메모리 장치는: 각각이 워드라인들 및 비트라인들로 배열된 메모리 셀들을 각각 갖는 복수의 메모리 셀 어레이들; 상기 메모리 셀 어레이를 선택하는 레이어 디코더; 접지 전압보다 큰 레벨을 갖는 소거 전압과, 복수의 내부 전압을 발생하는 전압 발생 회로; 그리고, 상기 선택된 메모리 셀 어레이에서 소거될 워드라인들을 선택하고, 상기 선택된 메모리 셀 어레이에서 선택된 워드라인들과 비 선택된 워드라인들로 상기 소거 전압을 인가하고, 비 선택된 메모리 셀 어레이의 워드라인들로 상기 소거 전압과 상기 복수의 내부 전압 중 적어도 하나를 인가하는 행 선택 회로를 포함하며, 상기 선택된 메모리 셀 어레이에서 상기 비 선택된 워드라인들과 상기 비 선택된 메모리 셀 어레이들의 워드라인들은 플로팅 상태에 있다.
이 실시 예에 있어서, 상기 소거 전압은 정상적인 소거 동작을 수행하기 위한 임계 워드라인 전압의 레벨 이하이고, 상기 복수의 내부 전압은 상기 소거 전압보다 높은 레벨이다.
이 실시 예에 있어서, 상기 행 선택회로는 상기 메모리 셀 어레이들에 각각 대응하는 복수의 구동 회로들; 및 상기 메모리 셀 어레이들에 각각 대응하는 복수의 행 디코더들을 포함하고, 상기 선택된 메모리 셀 어레이에 대응하는 상기 구동 회로는 상기 전압 발생회로로부터 제공받은 상기 소거 전압을 상기 대응하는 행 디코더에 제공하고, 상기 비 선택된 메모리 셀 어레이들에 각각 대응하는 상기 구동 회로들은 상기 전압 발생회로로부터 제공받은 상기 소거 전압 및 상기 내부 전압 중 적어도 하나를 상기 대응하는 행 디코더에 제공한다.
이 실시 예에 있어서, 상기 행 디코더들은 각 워드라인들에 대응되는 선택 트랜지스터들을 포함하고, 상기 선택 트랜지스터들은 디코딩된 블록 어드레스에 의해 턴 온 또는 턴 오프된다.
이 실시 예에 있어서, 상기 선택된 메모리 셀 어레이의 선택된 워드라인들은 디코딩된 블록 어드레스에 의해 턴 온된 대응되는 선택 트랜지스터들에 의해 소거 전압을 인가받는다.
이 실시 예에 있어서, 상기 선택된 메모리 셀 어레이의 비 선택된 워드라인들 및 상기 비 선택된 메모리 셀 어레이의 워드라인들에 각각 대응하는 선택 트랜지스터들은 상기 디코딩된 블록 어드레스에 의해 턴 오프 된다.
이 실시 예에 있어서, 상기 선택된 메모리 셀 어레이의 비 선택된 워드라인들에 각각 대응하는 선택 트랜지스터들의 소스는 상기 소거 전압을 인가받는다.
이 실시 예에 있어서, 상기 비 선택된 메모리 셀 어레이의 워드라인들에 각각 대응하는 선택 트랜지스터들의 소스는 상기 소거 전압 및 상기 내부 전압 중 적어도 하나를 인가받는다.
이 실시 예에 있어서, 상기 행 선택회로는 상기 비 선택된 메모리 셀 어레이의 워드라인들로 상기 소거 전압을 인가한다.
이 실시 예에 있어서, 상기 행 선택회로는 공용 구동 회로; 및 상기 메모리 셀 어레이들에 각각 대응하는 복수의 행 디코더들을 포함하고, 상기 구동 회로는 상기 전압 발생회로로부터 제공받은 상기 소거 전압을 상기 행 디코더들에 각각 제공한다.
이 실시 예에 있어서, 상기 행 디코더들은 각 워드라인들에 대응되는 선택 트랜지스터들을 포함하고, 상기 선택 트랜지스터들은 디코딩된 블록 어드레스에 의해 턴 온 또는 턴 오프된다.
이 실시 예에 있어서, 상기 선택된 메모리 셀 어레이의 비 선택된 워드라인들 및 상기 비 선택된 메모리 셀 어레이의 워드라인들에 각각 대응하는 선택 트랜지스터들은 상기 디코딩된 블록 어드레스에 의해 턴 오프 된다.]
이 실시 예에 있어서, 상기 선택된 메모리 셀 어레이의 비 선택된 워드라인들에 각각 대응하는 선택 트랜지스터들 및 상기 비 선택된 메모리 셀 어레이의 워드라인들에 각각 대응하는 선택 트랜지스터들의 소스는 상기 소거 전압을 인가받는다.
본 발명의 다른 특징에 따른 플래시 메모리 장치는 각각이 워드라인들 및 비트라인들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 접지 전압보다 큰 레벨을 갖는 소거 전압을 발생하는 전압 발생 회로; 그리고, 소거될 워드라인들을 선택하고 상기 선택된 워드라인들과 비 선택된 워드라인들로 상기 소거 전압을 인가하는 행 선택회로를 포함하며, 상기 비 선택된 워드라인들은 플로팅 상태에 있다.
이 실시 예에 있어서, 상기 소거 전압은 정상적인 소거 동작을 수행하기 위 한 임계 워드라인 전압의 레벨 이하이다.
이 실시 예에 있어서, 상기 행 선택회로는 상기 전압 발생회로로부터 상기 소거 전압을 제공받는 구동 회로; 및 상기 구동 회로로부터 상기 소거 전압을 제공받는 행 디코더를 포함한다.
이 실시 예에 있어서, 상기 행 디코더는 상기 워드라인들에 각각 대응되는 선택 트랜지스터들을 포함하고, 상기 선택 트랜지스터들은 디코딩된 블록 어드레스에 의해 턴 온 또는 턴 오프된다.
이 실시 예에 있어서, 상기 비 선택된 워드라인들에 각각 대응하는 선택 트랜지스터들은 디코딩된 블록 어드레스에 의해 각각 턴 오프된다.
이 실시 예에 있어서, 상기 비 선택된 워드라인들에 각각 대응하는 선택 트랜지스터들의 소스는 상기 소거 전압을 인가받는다.
본 발명에 따른 플래시 메모리 장치는 소거 장애를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 장치를 보여주는 블록도이며, 도 2는 도 1에 도시된 메모리 셀 어레이의 스택구조를 보여주기 위한 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 장 치(100)는 스택 구조이며, 레이어 디코더(10), 메모리 셀 어레이(20), 행 선택 회로(30), 전압 발생 회로(40), 페이지 버퍼(50), 및 제어 로직(60)을 포함한다. 플래시 메모리 장치(100)는 스택 구조이므로, 실질적으로, 메모리 셀 어레이(20)는 복수의 메모리 셀 어레이들로 구성된다. 따라서, 도 2에 도시된 바와 같이, 플래시 메모리 장치(100)의 메모리 셀 어레이(20)는 복수의 메모리 셀 어레이들(201~20i)로 구성된다. 플래시 메모리 장치(100)는 스택 플래시 메모리 장치로도 불리 운다. 복수의 메모리 셀 어레이들(201~20i)은 각각 복수의 메모리 블록들(BLK0∼BLKn)을 포함한다. 복수의 메모리 블록들(BLK0∼BLKn)은 각각 행들(또는, 워드라인들) 및 열들(또는, 비트라인들)로 배열된 메모리 셀들을 포함한다.
행 선택 회로(30)는 복수의 메모리 셀 어레이들(201~20i)에 각각 대응되는 행 디코더들(341~34i) 및 구동 회로들(321~32i)을 포함한다. 이하, 복수의 메모리 셀 어레이들(201~20i)은 복수의 레이어들이라 칭한다.
레이어 디코더(10)는 외부에서 제공된 레이어 어드레스 정보(미 도시됨)에 응답하여 임의의 레이어를 선택한다.
전압 발생 회로(40)는 제어 로직(60)에 의해서 제어되며, 플래시 메모리 장치(100)의 동작에 필요한 전압들을 발생한다. 예를 들어, 전압 발생 회로(40)는 제어 로직(60)의 제어에 의해 프로그램 동작시, 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을, 그리고 소거 동작시, 소거 전압(Ve)을 발생한다. 전압 발생 회로(40)는 프로그램 전압(Vpgm), 패스 전압(Vpass), 및 소거 전압(Ve)을 행 선택 회로(30)에 제공한다. 또한, 전압 발생 회로(40)는 복수의 내부 전압을 발생하고, 발생 된 복수의 내부 전압 중 적어도 하나를 행 선택 회로(30)에 제공한다. 내부 전압 중 적어도 하나는 전원 전압(VDD)과 같은 레벨일 수 있으며, 이하, 행 선택 회로(30)에 제공되는 내부 전압은 전원 전압(VDD)을 예로 들어 설명할 것이다. 그러나, 행 선택 회로(30)에 제공되는 전압은 전원 전압(VDD)에 한정되지 않는다. 복수의 내부 전압들은 레벨들은 소거 전압(Ve)보다 높을 것이다.
행 선택 회로(30)는 외부에서 제공된 행 어드레스(미 도시됨)에 응답하여 선택된 레이어의 임의의 메모리 블록을 선택하고, 선택된 메모리 블록의 임의의 워드라인을 선택한다. 또한, 행 선택 회로(30)는 제어 로직(40)의 제어에 따라 워드 라인들로 대응하는 워드 라인 전압들을 각각 공급한다. 예를 들어, 행 선택 회로(30)는 프로그램 동작시, 선택된 워드 라인에 프로그램 전압(Vpgm) 및 비 선택된 워드라 인에 패스 전압(Vpass)을 공급한다. 또한, 행 선택 회로(30)는 소거 동작시, 선택된 메모리 블록의 워드 라인들에 소거 전압(Ve)을 공급한다.
행 어드레스 정보는 블록 어드레스 정보(미 도시됨)를 포함하고, 선택된 레이어에 대응하는 행 디코더는 블록 어드레스 정보에 응답하여 임의의 메모리 블록을 선택한다. 구동 회로들(321~32i)은 소거 동작시, 전압 발생회로(40)로부터 제공받은 소거 전압(Ve) 또는 내부 전압(VDD)을 각각 대응되는 행 디코더들(341~34i)에 제공한다. 소거동작시, 선택된 레이어에 대응하는 행 디코더는 선택된 메모리 블록의 워드 라인들로 소거 전압(Ve)을 인가한다. 선택된 레이어의 비 선택된 메모리 블록 및 비 선택된 레이어의 각 워드라인들은 플로팅 상태가 된다(이하, 도 3에서 설명함).
페이지 버퍼 회로(50)는 제어로직(60)에 의해 제어되며, 비트 라인들(모든 메모리 블록들에 의해서 공유됨)에 각각 연결된 복수 개의 페이지 버퍼들(미 도시됨)을 각각 포함한다. 또한, 페이지 버퍼 회로(50)는 동작 모드에 따라 감지 증폭기로서 그리고 기입 드라이버로서 동작한다. 예를 들면, 페이지 버퍼 회로(50)는, 읽기 동작시, 비트 라인들을 통해 선택된 메모리 블록으로부터 페이지 데이터를 감지한다. 페이지 버퍼 회로(50)는, 프로그램 동작시, 프로그램될 데이터를 래치하고 래치된 데이터에 따라 비트 라인들을 접지 전압 또는 전원 전압으로 각각 구동한다.
제어 로직(60)은 플래시 메모리 장치(100)의 전반적인 동작을 제어한다.
소거 동작시, 전압 발생회로(40)는 소거 전압(Ve) 및 내부 전압(VDD)을 행 선택 회로(30)에 제공한다. 비 선택된 레이어에 대응하는 구동 회로는 전압 발생 회로(40)로부터 제공받은 소거 전압(Ve)과 내부 전압(VDD) 중 적어도 하나를 대응하는 행 디코더에 제공한다. 선택된 레이어에 대응하는 구동 회로는 전압 발생 회로(40)로부터 소거 전압(Ve)을 제공받고, 제공받은 소거 전압(Ve)을 대응하는 행 디코더에 제공한다.
행 디코더들(341~34i)에 제공되는 소거 전압(Ve)의 레벨은 0V보다 큰 소정의 전압 레벨이다. 소거 전압(Ve)은 정상적인 F-N 터널링 현상이 일어날 수 있는 레벨로 설정될 수 있다. 예를 들어, 전압 발생 회로(40)에서 발생 된 소거 전압(Ve)의 레벨은 OV보다 크고 0.3V이하일 수 있다. 0.3V의 소거 전압(Ve)은 매우 작은 레벨이므로, 소거 동작을 수행하는데 문제는 없다. 이러한, 소거 전압(Ve)의 레벨은 정 상적인 소거 동작을 수행하기 위한 임계 워드 라인 전압이라 할 수 있으며, 테스트에 의해 소거 전압의 임계치가 결정될 수 있을 것이다. 이하, 소거 전압의 레벨은 0.3V, 그리고 내부 전압은 2.2V를 예로 들어 설명할 것이다.
선택된 레이어에 대응하는 행 디코더는 선택된 레이어의 선택된 메모리 블록의 워드라인들 각각에 소거 전압을 인가한다. 따라서, 선택된 레이어의 선택된 메모리 블록의 메모리 셀들은 소거된다. 그러나, 선택된 레이어의 비 선택된 메모리 블록 및 비 선택된 레이어의 각 워드 라인들은 플로팅 상태이다. 따라서, 행 디코더들(341~34i)에 제공된 소거 전압(Ve) 또는 내부 전압(VDD)은 선택된 레이어의 비 선택된 메모리 블록 및 비 선택된 레이어의 각 워드 라인들에 인가되지 않는다.
행 디코더들(341~34i)은 워드 라인들에 대응하는 선택 트랜지스터들(도 3에 도시됨)을 포함한다. 선택된 레이어의 비 선택된 메모리 블록 및 비 선택된 레이어의 각 워드라인들에 대응되는 선택 트랜지스터들의 소스는 소거 전압(Ve) 또는 내부 전압(VDD)을 인가받는다. 따라서, 플로팅 상태인 워드 라인들에 대응하는 선택 트랜지스터들의 게이트-소스 전위차(Vgs)는 소스에 접지 전압이 인가될 때보다 낮아진다. 종래 기술에서 설명한 바와 같이, 선택 트랜지스터를 통해 흐르는 누설 전류(Isub)는 선택 트랜지스터의 게이트-소스 전위차의 지수함수(eVgs)에 비례한다. 따라서, 선택 트랜지스터들의 누설 전류(Isub)는 감소된다.
결과적으로, 소거 동작시, 선택 트랜지스터들의 누설 전류(Isub)가 감소하므로, 본 발명의 플래시 메모리 장치(100)는 소거 장애(erase disturb)를 방지할 수 있을 것이다.
도 3은 도 2에 도시된 메모리 블록에 관련된 행 선택 회로를 개략적으로 보여주는 블록도이다.
레이어들(201~20i)에 각각 대응되는 행 디코더들(341~34i) 및 구동 회로들(321~32i)의 구성은 각각 동일하므로, 도 3은 임의의 레이어(201) 및 그것에 대응하는 행 디코더(341) 및 구동 회로(321)만을 도시하였다.
도 3을 참조하면, 메모리 블록(BLK0)은 복수 개의 스트링들(111)을 포함하며, 각 스트링(111)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 복수 개의 메모리 셀들(또는, 메모리 셀 트랜지스터들)(MC0∼MCm)을 포함한다. 스트링들(111)은 대응하는 비트 라인들(BL0∼BLk)에 각각 전기적으로 연결되어 있다. 비트 라인들(BL0∼BLk)은 레이어(201)의 메모리 블록들(BLK0∼BLKn)에 공유되도록 배열된다. 각 스트링(111)에 있어서, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 연결되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결되며, 메모리 셀 트랜지스터들(MCm∼MC0)은 대응하는 워드 라인들(WLm∼WL0)에 각각 연결되어 있다.
행 디코더(341)는 복수의 블럭 선택 제어 회로들(3410~341i)을 포함하며, 블럭 선택 제어 회로들(3410~341i)은 각각 블록 디코더(3420) 및 선택 트랜지스터들(ST0∼STi)을 포함한다. 블럭 선택 제어 회로들(3410~341i)은 메모리 블록들(BLK0)-(BLKn) 각각에 대응하도록 배열된다. 스트링 선택 라인(SSL), 워드 라인들(WLm∼WL0), 및 접지 선택 라인(GSL)은 선택 트랜지스터들(ST0∼STi)을 통해 대 응하는 선택 라인들(S0∼Si)에 각각 연결되어 있다.
구동 회로(321)는 행 어드레스 정보에 응답하여 선택 라인들(S0∼Si)로 대응하는 전압들을 전달한다. 즉, 구동 회로(321)는 워드 라인 구동 회로로서, 그리고 워드 라인 디코더로서 동작한다.
선택 트랜지스터들(ST0∼STi)의 게이트들은 블록 선택 라인(BSC)에 공통으로 연결되며, 블록 선택 라인(BSC)은 블록 디코더(3420)에 의해서 제어된다. 블록 디코더(3420)는 제어 로직(60)에 의해서 제어되며, 블록 어드레스 정보에 응답하여 블록 선택 라인(BSC)을 활성화 또는 비활성화시킨다. 선택 트랜지스터들(ST0∼STi)은 블록 선택 라인(BSC)의 활성화 또는 비활성화에 응답해서 동시에 턴 온/오프된다.
이하, 레이어(201)의 메모리 블록(BLK0)이 선택되고, 선택된 메모리 블록(BLK0)의 메모리 셀들이 소거된다고 가정한다. 레이어 디코더(10)에 의해 레이어(201)가 선택될 것이다. 소거될 메모리 셀들을 갖는 메모리 블록(BLK0)을 선택하기 위해서는, 선택된 메모리 블록(BLK0)에 대응하는 블록 선택 라인(BSC)이 하이 레벨로 활성화될 것이다. 활성화된 블록 선택 라인(BSC)에 응답하여 블록 선택 제어회로(3410)의 선택 트랜지스터들(ST0∼STi)은 동시에 턴 온 된다. 그 결과, 선택된 메모리 블록(BLK0)의 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 연결되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 또한, 메모리 셀 트랜지스터들(MCm∼MC0)은 대응하는 워드 라인들(WLm∼WL0)에 각각 연결된다.
비 선택된 메모리 블록들(BLK1)-(BLKn)에 대응하는 블록 선택 라인들(BSC)은 비활성화된다. 따라서, 블록 선택 제어 회로들(3411)-(341n)의 선택 트랜지스터들(ST0∼STi)은 턴 오프 된다. 그 결과, 비 선택된 메모리 블록들(BLK1~BLKn) 각각의 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 및 워드 라인들(WLm∼WL0)은 플로팅 상태가 된다.
비 선택된 레이어들(202~20i)에 대응하는 행 디코더들(342~34i)의 블록 선택 라인(BSC)들은 비 활성화될 것이다. 따라서, 비 선택된 레이어들(202~20i)에 대응하는 행 디코더들(342~34i)의 각 선택 트랜지스터들(ST0∼STi)은 턴 오프 된다. 그 결과, 비 선택된 레이어들(202~20i) 각각의 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 및 워드 라인들(WLm∼WL0)은 플로팅 상태가 될 것이다.
소거 동작시 레이어들(201~20i)의 벌크(bulk)(또는, 기판)에는 벌크 전압(Vbulk)이 인가된다. 따라서, 플로팅 상태인 선택된 레이어(201)의 비 선택된 메모리 블록들(BLK1~BLKn)의 워드 라인들 및 비 선택된 레이어들(202~20i)의 워드 라인들은 각각 벌크 전압(Vbulk)으로 부스팅 된다.
소거 동작시, 선택된 레이어(201)에 대응하는 구동 회로(321)는 전압 발생 회로(40)로부터 소거 전압(Ve)을 제공받고, 제공받은 소거 전압(Ve)을 메모리 블록(BLK0)의 워드라인들(WLm∼WL0)에 각각 인가한다. 따라서, 선택된 레이어(201)의 선택된 메모리 블록(BLK0)의 메모리 셀들은 소거된다.
플로팅 상태인 비 선택된 메모리 블록들(BLK1~BLKn)의 워드라인들(WLm∼WL0)에 대응하는 선택 트랜지스터들(ST1~STi-1)의 소스는 소거 전압(Ve)을 인가받는다.
종래 기술에서 설명한 바와 같이, 선택 트랜지스터를 통해 흐르는 누설 전류(Isub)는 선택 트랜지스터의 게이트-소스 전위차의 지수함수(eVgs)에 비례한다. 소거 전압(Ve)의 레벨이 0.3V로 설정될 경우, 선택된 레이어(201)의 비 선택된 메모리 블록들(BLK1~BLKn)의 워드라인들(WLm∼WL0)에 대응하는 선택 트랜지스터들(ST1~STi-1)의 게이트-소스 전위차는 -0.3V가 될 것이다. 누설 전류(Isub)는 선택 트랜지스터의 게이트-소스 전위차의 지수함수(eVgs)에 비례하므로, 게이트-소스의 전위차가 0V일 때보다 -0.3V일 경우, 누설 전류는 더욱더 감소할 것이다.
결과적으로, 접지전압보다 높은 소정 레벨의 소거 전압(Ve)이 행 디코더(341)에 제공되므로, 비 선택된 메모리 블록들(BLK1~BLKn)의 워드라인들(WLm∼WL0)에 대응하는 선택 트랜지스터들(ST1~STi-1)의 누설 전류(Isub)는 감소할 것이다.
비 선택된 레이어들(202~20i)에 대응하는 구동 회로들(302~30i)은 전압 발생 회로(40)로부터 제공받은 소거 전압(Ve) 및 내부 전압(VDD) 중 적어도 하나를 행 디코더들(342~34i)에 각각 제공한다. 비 선택된 레이어들(202~20i)의 워드라인들(WLm∼WL0)은 플로팅 상태이므로, 소거 전압(Ve)이 워드라인들(WLm∼WL0)에 각각 대응하는 선택 트랜지스터들(ST1~STi-1)의 소스에 제공될 경우, 누설 전류(Isub)에 대한 설명은 전술한 바와 같다.
비 선택된 레이어들(202~20i)에 대응하는 구동 회로들(302~30i)이 내부 전압(VDD)을 행 디코더들(342~34i)에 제공할 경우, 내부 전압(VDD)은 워드라인들(WLm ∼WL0)에 대응하는 선택 트랜지스터들(ST1~STi-1)의 소스에 제공된다. 전압 발생 회로(40)로부터 구동 회로들(302~30i)에 각각 제공된 내부 전압(VDD)을 2.2V라 할 경우, 비 선택된 레이어들(202~20i)의 각 워드라인들(WLm∼WL0)에 대응하는 선택 트랜지스터들(ST1~STi-1)의 게이트-소스 전위차는 -2.2V이다. 누설 전류(Isub)는 선택 트랜지스터의 게이트-소스 전위차의 지수함수(eVgs)에 비례하므로, 게이트-소스의 전위차가 0V일 때보다 -2.2V일 경우, 누설 전류는 더욱더 감소할 것이다.
결과적으로, 접지 전압보다 높은 소거 전압(Ve) 또는 내부 전압(VDD)이 비선택된 레이어들(202~20i)에 대응하는 행 디코더들(342~34i)에 제공되므로, 선택 트랜지스터들(ST1~STi-1)의 누설전류(Isub)는 감소할 것이다. 선택 트랜지스터들(ST1~STi-1)의 누설 전류(Isub)가 감소하므로, 플래시 메모리 장치(100)는 소거 장애 현상을 방지할 수 있을 것이다.
도 4는 도 2에 도시된 행 선택 회로 및 메모리 셀 어레이들을 개략적으로 보여주는 블록도이다.
도 4는 임의의 두 개의 레이어들(201,202), 그리고 레이어들(201,202)에 각각 대응되는 구동 회로들(321,322) 및 행 디코더들(341,342)을 도시하였다.
레이어(201)는 소거동작시 선택된 레이어이다. 소거 동작시, 선택된 레이어(201)에 대응하는 구동 회로(321)는 행 디코더(341)에 전압 발생 회로(40)로부터 제공받은 소거 전압(Ve)을 제공한다. 비 선택된 레이어(202)에 대응하는 구동회로(322)는 행 디코더(342)에 전압 발생 회로(40)로부터 제공받은 소거 전압(Ve) 및 내부 전압(VDD)중 적어도 하나를 제공한다. 전술한 본 발명의 플래시 메모리 장치(100)의 동작을 참조하면, 선택된 레이어(201)의 비 선택된 블록들의 플로팅 상태의 워드 라인들에 대응하는 선택 트랜지스터들의 누설 전류는 감소할 것이다. 또한, 비 선택된 레이어(202)의 플로팅 상태인 워드 라인들에 대응하는 선택 트랜지스터들의 누설 전류는 감소할 것이다. 이하, 플래시 메모리 장치(100)의 동작은 앞서 상세히 설명하였으므로 생략한다.
도 5는 본 발명의 다른 실시 예에 따른 플래시 메모리 장치를 보여주는 블록도이며, 도 6은 도 5에 도시된 행 선택 회로 및 메모리 셀 어레이들을 개략적으로 보여주는 블록도이다.
도 5에 도시된 플래시 메모리 장치(100)는 단일의 구동 회로(32)(이하, 공용 구동 회로라 칭함)를 갖는 것을 제외하면, 도 1 및 도 2에 도시된 플래시 메모리 장치(100)의 구성과 동일하다. 따라서, 도 5를 참조하면, 플래시 메모리 장치(100)는 공용 구동 회로(32)를 포함하고, 공용 구동 회로(32)는 전압 발생 회로(40)로부터 제공받은 소거 전압(Ve)을 행 디코더들(341~34i)에 각각 제공한다.
도 6은 임의의 두 개의 레이어들(201,202), 그리고 레이어들(201,202)에 각각 대응되는 구동 회로들(321,322) 및 행 디코더들(341,342)을 도시하였으며, 레이어(201)는 소거동작시 선택된 레이어이다.
도 6을 참조하면, 공용 구동 회로(32)는 전압 발생 회로(40)로부터 제공받은 소거 전압(Ve)을 선택된 레이어(201) 및 비 선택된 레이어(202)에 대응하는 행 디코더들(341~34i)에 각각 제공한다.
전술한 플래시 메모리 장치(100)의 소거 동작을 참조하면, 소거 전압(Ve)이 0.3V로 설정될 경우, 선택된 레이어(201) 및 비 선택된 레이어(202)의 플로팅 상태인 워드라인들에 대응하는 선택 트랜지스터들의 게이트-소스 전위차는 -0.3V일 것이다. 그 결과, 선택 트랜지스터들(ST1~STi-1)의 누설 전류(Isub)가 감소하므로, 플래시 메모리 장치(100)는 소거 장애 현상을 방지할 수 있을 것이다.
도 5 및 도 6에 도시된 플래시 메모리 장치(100)의 소거 동작은 비 선택된 레이어들에 각각 대응하는 행 디코더들에 내부 전압(VDD)을 제공하지 않는 것을 제외하면, 도 1 및 도 2에 도시된 플래시 메모리 장치(100)의 소거 동작과 동일하다. 따라서, 이하, 도 5 및 6에 도시된 플래시 메모리 장치(100)의 소거 동작의 상세한 설명은 생략될 것이다.
본 발명에 따른 플래시 메모리 장치는 적층구조이나, 단층 구조로 구성될 수 있을 것이다. 단층 구조의 플래시 메모리 장치는, 전술한, 선택된 레이이의 소거 동작과 동일할 것이다. 즉, 구동 회로는 전압 발생 회로로부터 제공받은 소거 전압을 행 선택회로에 제공하고, 행 선택회로는 선택된 블록의 워드 라인들에 소거 전압을 인가할 것이다. 또한, 비 선택된 블록의 워드 라인들에 대응하는 선택 트랜지스터들의 소스는 소거 전압을 인가받는다. 따라서, 비 선택된 블록의 워드 라인들에 대응하는 선택 트랜지스터들의 누설 전류는 감소할 것이다. 소거 전압의 레벨은 전술한 바와 같이, 접지 전압의 레벨보다 크다. 또한, 소거 동작시, 정상적인 F-N 터널링 현상이 일어날 수 있도록 하기 위해, 소거 전압의 레벨은 소거 동작을 수행하기 위한 임계 워드라인 전압의 레벨 이하일 것이다.
결과적으로, 본 발명의 플래시 메모리 장치(100)는 플로팅 상태의 워드라인들에 대응하는 선택트랜지스터들의 누설 전류를 감소킬 수 있으므로, 소거 장애 현상을 방지할 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 장치를 보여주는 블록도;
도 2는 도 1에 도시된 메모리 셀 어레이의 스택구조를 보여주기 위한 블록도;
도 3은 도 2에 도시된 메모리 블록에 관련된 행 선택 회로를 개략적으로 보여주는 블록도;
도 4는 도 2에 도시된 행 선택 회로 및 메모리 셀 어레이들을 개략적으로 보여주는 블록도;
도 5는 본 발명의 다른 실시 예에 따른 플래시 메모리 장치를 보여주는 블록도; 그리고
도 6은 도 5에 도시된 행 선택 회로 및 메모리 셀 어레이들을 개략적으로 보여주는 블록도;
<도면의 주요 부분에 대한 부호 설명>
100: 플래시 메모리 장치 10: 레이어 디코더
20: 메모리 셀 어레이 30: 행 선택 회로
40: 전압 발생 회로 50: 페이지 버퍼
60: 제어로직 201~20i: 메모리 셀 어레이
321~32i, 32: 구동 회로 341~34i: 행 디코더

Claims (20)

  1. 각각이 워드라인들 및 비트라인들로 배열된 메모리 셀들을 각각 갖는 복수의 메모리 셀 어레이들;
    상기 메모리 셀 어레이를 선택하는 레이어 디코더;
    접지 전압보다 큰 레벨을 갖는 소거 전압과, 복수의 내부 전압을 발생하는 전압 발생 회로; 그리고,
    상기 선택된 메모리 셀 어레이에서 소거될 워드라인들을 선택하고, 상기 선택된 메모리 셀 어레이에서 선택된 워드라인들과 비 선택된 워드라인들로 상기 소거 전압을 인가하고, 비 선택된 메모리 셀 어레이의 워드라인들로 상기 소거 전압과 상기 복수의 내부 전압 중 적어도 하나를 인가하는 행 선택 회로를 포함하며,
    상기 선택된 메모리 셀 어레이에서 상기 비 선택된 워드라인들과 상기 비 선택된 메모리 셀 어레이들의 워드라인들은 플로팅 상태에 있는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 소거 전압은 정상적인 소거 동작을 수행하기 위한 임계 워드라인 전압의 레벨 이하인 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 복수의 내부 전압은 상기 소거 전압보다 높은 레벨인 플래시 메모리 장 치.
  4. 제 1 항에 있어서,
    상기 행 선택회로는
    상기 메모리 셀 어레이들에 각각 대응하는 복수의 구동 회로들; 및
    상기 메모리 셀 어레이들에 각각 대응하는 복수의 행 디코더들을 포함하고,
    상기 선택된 메모리 셀 어레이에 대응하는 상기 구동 회로는 상기 전압 발생회로로부터 제공받은 상기 소거 전압을 상기 대응하는 행 디코더에 제공하고, 상기 비 선택된 메모리 셀 어레이들에 각각 대응하는 상기 구동 회로들은 상기 전압 발생회로로부터 제공받은 상기 소거 전압 및 상기 내부 전압 중 적어도 하나를 상기 대응하는 행 디코더에 제공하는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 행 디코더들은 각 워드라인들에 대응되는 선택 트랜지스터들을 포함하고, 상기 선택 트랜지스터들은 디코딩된 블록 어드레스에 의해 턴 온 또는 턴 오프되는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 선택된 메모리 셀 어레이의 선택된 워드라인들은 디코딩된 블록 어드레스에 의해 턴 온된 대응되는 선택 트랜지스터들에 의해 소거 전압을 인가받는 플래 시 메모리 장치.
  7. 제 5 항에 있어서,
    상기 선택된 메모리 셀 어레이의 비 선택된 워드라인들 및 상기 비 선택된 메모리 셀 어레이의 워드라인들에 각각 대응하는 선택 트랜지스터들은 상기 디코딩된 블록 어드레스에 의해 턴 오프 되고,
    상기 선택된 메모리 셀 어레이의 비 선택된 워드라인들에 각각 대응하는 선택 트랜지스터들의 소스는 상기 소거 전압을 인가받고, 상기 비 선택된 메모리 셀 어레이의 워드라인들에 각각 대응하는 선택 트랜지스터들의 소스는 상기 소거 전압 및 상기 내부 전압 중 적어도 하나를 인가받는 플래시 메모리 장치.
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 행 선택회로는 상기 비 선택된 메모리 셀 어레이의 워드라인들로 상기 소거 전압을 인가하고,
    상기 행 선택회로는
    공용 구동 회로; 및
    상기 메모리 셀 어레이들에 각각 대응하는 복수의 행 디코더들을 포함하고,
    상기 구동 회로는 상기 전압 발생회로로부터 제공받은 상기 소거 전압을 상기 행 디코더들에 각각 제공하는 플래시 메모리 장치.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 행 디코더들은 각 워드라인들에 대응되는 선택 트랜지스터들을 포함하고, 상기 선택 트랜지스터들은 디코딩된 블록 어드레스에 의해 턴 온 또는 턴 오프되는 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 선택된 메모리 셀 어레이의 비 선택된 워드라인들 및 상기 비 선택된 메모리 셀 어레이의 워드라인들에 각각 대응하는 선택 트랜지스터들은 상기 디코딩된 블록 어드레스에 의해 턴 오프 되고,
    상기 선택된 메모리 셀 어레이의 비 선택된 워드라인들에 각각 대응하는 선택 트랜지스터들 및 상기 비 선택된 메모리 셀 어레이의 워드라인들에 각각 대응하는 선택 트랜지스터들의 소스는 상기 소거 전압을 인가받는 플래시 메모리 장치.
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