JP3754279B2 - 不揮発性半導体メモリ装置 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、フラッシュメモリ装置に係り、具体的には、フラッシュメモリ装置のメモリセルストリング構造に関する。
【0002】
【従来の技術】
一般的に、データを保持するための半導体メモリ装置は、揮発性半導体メモリ装置と不揮発性半導体メモリ装置に分けられる。揮発性半導体メモリ装置は、パワーオフによってデータを喪失し、不揮発性半導体メモリ装置は、パワーオフされてもデータを維持する。したがって、不揮発性半導体メモリ装置は、電源が遮断されることがある分野で広く使用されて来た。
【0003】
フラッシュメモリ装置のような不揮発性半導体メモリ装置は電気的に消去及びプログラム可能であるROMセルを含み、セルは“フラッシュEEPROMセル”と言われる。一般的に、フラッシュEEPROMセルはセルトランジスターを含み、そのセルトランジスターは、第1導電形(例えば、P形)の半導体基板又はバルク、所定の間隙を置いて形成された第2導電形(例えば、N形)のソース及びドレーン領域、ソース及びドレーン領域の間のチャネル領域上に配置され電荷を保持するフローティングゲート(floating gate)、そしてフローティングゲート上に配置された制御ゲート(control gate)を含む。
【0004】
当業者に周知のように、フラッシュメモリ装置は、“Semiconductor memories”と言うタイトルのハンドブックの第603〜604頁、FIGS.11.58及び11.59に図示されたような一般的な構造を有するNAND EEPROMセルを含む。一般的な構造及び等価回路が図3に示されている。
【0005】
図1は、前述のセル構造を有する従来のフラッシュメモリ装置を示している。従来のメモリ装置(1)は、複数個のメモリブロック(BLKm、m=0〜i)に分けられたアレー(10)を含む。メモリブロック(BLK0〜BLKi)の各々は、複数個のストリング或いはメモリセルストリングを含み、各ストリングが図2に示されている。各ストリングは、対応するビットライン(BLn、n=0〜j)に連結され、ストリング選択トランジスター(SST)、グランド選択トランジスター(GST)、そしてストリング選択トランジスター(SST)のソース及びグランド選択トランジスター(GST)のドレーンの間に直列連結された複数個のフラッシュEEPROMセルトランジスター(M0〜M15)を有する。
【0006】
各ストリング内のストリング選択トランジスター(SST)のドレーンは、対応するビットライン(BLn)に連結され、グランド選択トランジスター(GST)のソースは、共通ソースライン(或いは共通信号ライン)(CLS)に連結されている。各ストリングのストリング選択トランジスターのゲートは、ストリング選択ライン(SSL)に共通に連結され、各ストリングのグランド選択トランジスター(GST)のゲートは、グランド選択ライン(GSL)に共通に連結されている。各ストリングのフラッシュEEPROMセルトランジスター(M0〜M15)の制御ゲートは、対応するワードラインに共通に連結される。ビットライン(BL0〜BLj)は、図1の感知増幅器回路(16)に電気的に連結されている。当業者に周知のように、NAND形フラッシュメモリ装置の感知増幅器回路(16)は複数個のページバッファ(不図示)で構成される。
【0007】
もう一度図1を参照すると、従来のNAND形フラッシュメモリ装置(1)は、更に、行アドレスバッファ及びデコーダ回路(12)、列アドレスバッファ及びデコーダ回路(14)、Yパスゲート回路(18)、入出力バッファ回路(20)、グローバルバッファ回路(22)、コマンドレジスター(24)、そして制御ロジック及び高電圧発生器(26)を含む。なお、NAND形フラッシュメモリ装置(1)は、三星電子が発行した“Flash Memory”と言うデータブック(3,1998,pp.53−76)に掲載されている。
【0008】
メモリブロック(BLK0〜BLKi)の各々は、行アドレスバッファ及びデコーダ回路(12)からの出力信号に従って対応するブロックデコーダ(図2参照)によって選択される。選択されたメモリブロックの信号ライン(SSL、WLO〜WLi、GSL)には、プログラム及び読み出し動作モードの各々に対応する駆動電圧が供給される。
【0009】
選択されたメモリブロックから読出されたデータは、列アドレスバッファ及びデコーダ回路(14)によって制御されるYパスゲート回路(18)を通じて入出力バッファ回路(20)に伝達される。アレー(10)に書き込まれるデータは、Y−パスゲート回路(18)及び入出力バッファ回路(20)を通じて感知増幅器回路に伝達される。書き込み動作(プログラム及び消去動作を含む)及び読み出し動作は、コマンドレジスター(24)と制御ロジック及び高電圧発生器(26)とによって制御される。
【0010】
図4は、各動作モードにおけるメモリセルのバイアス条件を示す図面であり、図5は、フラッシュメモリ装置におけるプログラム動作を説明するためのタイミング図である。以下、これらの図面を参照しながら従来のフラッシュメモリ装置のプログラム動作を説明する。
【0011】
当業者に周知のように、任意の選択された行或いはワードラインに連結された全てのメモリセルは、同時にプログラムされる。ここでは、二つのビットラインBL0及びBL1に着目してプログラム動作を説明する。
【0012】
選択されたメモリブロック(例えば、BLK0)のワードライン(WL1)が選択され、ビットライン(BL0、BL1)に対して、プログラムすべきデータに従って電圧が供給される。例えば、データ‘1’をプログラムするためには、電源電位(例えば、Vcc)がビットラインに供給される。データ‘0’をプログラムするためには、グラウンド電位(例えば、GND)がビットラインに供給される。
【0013】
図4及び図5に示されたように、選択されたワードライン(WL1)には第1の高電圧(Vpgm)が供給され、非選択されたワードライン(WL0、WL2〜WL15)には第1の高電圧(Vpgm)より低い第2の高電圧(Vpass)が供給される。選択されたメモリブロック内のストリング選択ライン(SSL)には電源電圧(Vcc)が供給され、グランド選択ライン(GSL)にはグランド電圧(GND)が供給される。
【0014】
選択されたワードライン(WL1)の電圧がGNDからVpgmに遷移し、非選択されたワードライン(WL0、WL2〜WL15)の電圧がGNDからVpssに遷移する時、ビットラインに各々対応する各ストリングのチャネルの電位は、キャパシタカップリング(capacitor coupling)によって所定電圧(Vpi)まで昇圧される。
【0015】
この時、ビットライン(BL1)に連結されたストリング選択トランジスター(SST)は、Vccがゲートに印加され、GNDがドレーンに印加され、Vpiがソースに印加される状態にバイアスされる。従って、ストリング選択トランジスター(SST)はターンオンされ、チャネル昇圧電圧(Vpi)はGNDに放電される。
【0016】
任意の選択されたメモリセル((例えば、WL1とBL1の交差領域に配列されたメモリセルM1)は、制御ゲートとドレーンとの間、並びに制御ゲートとソースとの間の電位差による周知のF−Nトンネルリング(tunneling)によってプログラムされる。即ち、多量の電子が選択されたメモリセル(M1)のフローティングゲートに注入され、メモリセル(M1)のスレショルド電圧(threshold voltage)はマイナスのスレショルド電圧からプラスのスレショルド電圧に変化する。
【0017】
一方、ビットライン(BL0)に連結されたストリング選択トランジスター(SST)は、Vccがゲート及びドレーンに印加され、Vpiがソースに印加される状態にバイアスされる。従って、ストリング選択トランジスター(SST)はターンオフされ、チャネルの昇圧電圧(Vpi)はそのまま維持される(或いは、放電されない)。F−Nトンネルリングを生成するために十分な電位差が制御ゲートとソースとの間、並びに制御ゲートとドレーンとの間に形成されないので、選択されたメモリセル(例えば、BL0及びWL1の交差領域に配列されたM1)はプログラムが禁止される。したがって、ビットライン(BL0)に対応するメモリセル(M1)は、消去された状態に対応するマイナスのスレショルド電圧を有する空乏形トランジスターの状態に維持される。
【0018】
当業者に周知のように、非選択されたワードライン(WL0、WL2〜WL15)に連結されたメモリセルの制御ゲートには高電圧(Vpass)が印加されるので、メモリセルはソフトプログラムされ得る。これは“パス電圧(Vpss)ストレス”と言われ、プログラム特性に影響を及ぼす。ソフトプログラムの程度は、全般的なプログラム特性に影響を及ぼさないように制御される。
【0019】
複数個、例えば、16個のメモリセルが一つのストリングを構成するので、ストリング内の各メモリセルは15倍のパス電圧ストレスを受ける。ストリングのメモリセルの数が増加することによって、各メモリセルはより多いパス電圧ストレスを受ける。パス電圧ストレスは、非選択されたワードラインに供給されるパス電圧(Vpass)のレベルを低くすることで軽減される。
【0020】
しかしながら、パス電圧(Vpass)が低くなることによって、プログラムが禁止されるメモリセルを含むストリングのチャネルで昇圧される電圧(Vpi)が低くなる。これは、プログラムが禁止されるメモリセルに対するソフトプログラムの可能性が高まることを意味する。これは“プログラム電圧ストレス”と言われる。したがって、パス電圧ストレスの軽減は、プログラム電圧ストレスの軽減と相反する。
【0021】
一般的に、メモリブロックに対するブロックデコーダは、ストリングのメモリセルが配列されるストリングピッチ内に収まるように配置される。メモリセルの連続的なスケールダウン(scale down)に従ってストリングピッチが小さくなると、ストリングピッチ内にブロックデコーダを配置することが困難になる。ストリングピッチ内にブロックデコーダを配置するためには、ストリング内のメモリセルの数を増やすべきである。
【0022】
しかしながら、ストリング内のメモリセルの数を増やす場合において一つ問題点が生ずる。即ち、各メモリセルは、ストリング内のその数を増やしたメモリセルの当該数に比例して、より強いパス電圧ストレスを受ける。その上、パス電圧(Vpass)の供給を受けるワードラインの数が増加するので、大容量のパス電圧発生器が要求される。
【0023】
【発明が解決しようとする課題】
本発明の目的は、パス電圧ストレスに影響を及ぼすことなく、セルストリング当りのメモリセルの数を増加させることができるNAND形フラッシュメモリ装置のメモリセルストリング構造を提供することにある。
【0024】
【課題を解決するための手段】
上述したような目的を達成するため、本発明の不揮発性半導体メモリ装置は、ビットラインとビットラインに各々対応する複数個のメモリセルストリングを含む。各メモリセルストリングは複数個のEEPROMセルを有する第1ストリングセグメントと、複数個のEEPROMセルを有する第2ストリングセグメントと、第1選択信号に応答して第1ストリングセグメントを対応するビットラインに連結する第1選択トランジスターと、第2選択信号に応答して第1ストリングセグメントを第2ストリングセグメントに連結する第2選択トランジスターと、第3選択信号に応答して第2ストリングセグメントを共通ソースラインに連結する第3選択トランジスターに構成される。
【0025】
このような構造によると、パス電圧ストレスに影響を及ぼすことなく、一つのストリング当りのメモリセルの数を増加させることができる。
【0026】
【発明の実施の形態】
以下、図面を参照しながら本発明の好適な実施の形態を説明する。
【0027】
図6は、本発明の好適な実施の形態に係るメモリセルアレー構造を示すずであり、図7は、図6に示すメモリセルアレー構造を点線A−A´に相当する部分で切断した断面図である。なお、図6には、一つのメモリブロックのみが示されているが、他のメモリブロックも同様の構造を有する。また、本発明の好適な実施の形態に係るNAND形フラッシュメモリ装置は、図1に示された構成要素を含む。
【0028】
図6を参照すると、メモリブロック(BLK)は、複数のビットライン(BL0〜BLj)に各々対応する複数のストリング或いはメモリセルストリングを含む。複数のストリングの各々は、選択トランジスターとして機能する3個のNMOSトランジスター(SST、ILT、GST)を含む。
【0029】
ストリング選択トランジスターとして機能するトランジスター(SST)は、ゲート、ソース及びドレーンを有する。トランジスター(SST)のドレーンは対応するビットラインに連結され、ゲートはストリング選択ライン(SSL)に連結されている。グランド選択トランジスターとして機能するトランジスター(GST)は、ゲート、ソース及びドレーンを有する。トランジスター(GST)のソースは共通ソースライン(CSL)に連結され、ゲートはグランド選択ライン(GSL)に連結されている。
【0030】
ストリング選択トランジスター(SST)のソースとNMOSトランジスター(ILT、以後媒介トランジスター(intermediate transistor)のドレーンとの間には、複数個、この実施の形態では16個のフラッシュEEPROMセル(MT0〜MT15)が直列連結されている。ストリング選択トランジスター(SST)、メモリセル(MT0〜MT15)及び媒介トランジスター(ILT)は、第1ストリングセグメントを構成する。メモリセル(MT0〜MT15)の制御ゲートは、対応するワードライン(WL0T〜WL15T)に各々連結されている。媒介トランジスター(ILT)のゲートは、信号ライン(IL)に連結されている。
【0031】
同様に、複数個、この実施の形態では16個のフラッシュEEPROMセル(MB15〜MB0)が媒介トランジスター(ILT)のソースとグランド選択トランジスター(GST)のドレーンとの間に直列連結されている。メモリセル(MB0〜MB15)の制御ゲートは、対応するワードライン(WL0B〜WL15B)に各々連結されている。媒介トランジスター(ILT)、メモリセル(MB0〜MB15)及びグランド選択トランジスター(GST)は、第2ストリングセグメントを構成する。
【0032】
即ち、本発明の好適な実施の形態に係る各ストリングは、第1ストリングセグメントと第2ストリングセグメントを含む。
【0033】
上記のストリング構造によると、ストリングピッチがメモリセルの連続的なスケールダウンに従って減少したとしても、メモリブロックに対応するデコーダを、パス電圧ストレスとプログラム電圧ストレスに影響を及ぼすことなく、ストリングピッチ内にレイアウトすることができる。これを以下で詳細に説明する。
【0034】
図8は、本発明の好適な実施の形態に係るフラッシュメモリ装置の各動作モードにおけるメモリセルのバイアス条件を示す図面、図9は、任意のストリングの第1ストリングセグメントと関連するプログラム動作を説明するためのタイミング図、図10は、任意のストリングの第2ストリングセグメントと関連するプログラム動作を説明するためのタイミング図である。以下、これらの図面を参照しながら本発明の好適な実施の形態に係るフラッシュメモリ装置における消去動作、プログラム動作及び読み出し動作を説明する。
【0035】
(消去動作)
任意に選択されたメモリブロックでは、基板には高電圧(Vera)が印加され、全てのワードライン(WL0T〜WL15T、WL0B〜WL15B)にはグランド電圧(GND)が印加される。この時、選択トランジスター(SST、ILT、GST)のゲートに各々連結された信号ライン(SSL、IL、GSL)はフローティング状態(floating state)に維持される。
【0036】
一方、非選択されたメモリブロックの各々では、全てのワードライン(WL0T〜WL15T、WL0B〜WL15B)、ストリング選択ライン(SSL)、媒介ライン(IL)及びグランド選択ライン(GSL)は、消去動作の間、フローティング状態に維持される。
【0037】
選択されたメモリブロックでは、高電圧(Vera)に対応する電位差が制御又はフローティングゲートと基板との間に生ずるので、前述のF−Nトンネルリングが生ずる。これは各セルのフローティングゲートの電子を基板に放電させる。即ち、選択されたメモリブロックの各メモリセルがマイナスのスレショルド電圧を有するように消去動作が実行される。
【0038】
消去動作の実行時は、上記のように、選択されたメモリブロックの信号ライン(SSL,GSL,IL)、非選択されたメモリブロックの信号ライン(SSL,GSL,IL)及びワードラインがフローティング状態にされるので、これらの信号ラインは、基板の電圧がGNDからVeraに遷移する時にキャパシタカップリングによって所定電圧レベルまで昇圧される。この時、非選択された各メモリブロックの各メモリセルゲートと基板との間の電位差はF−Nトンネルリングを形成する電位差より小さく、その結果、非選択された各メモリブロックの全てのメモリセルは消去されない。
【0039】
上述のように、この実施の形態では、各メモリブロックの選択トランジスター(SST、ILT、GST)のゲートと基板との間の電位差が従来の消去動作に比べて低い。即ち、基板に印加される高電圧(Vera)によるストレスが減少し、その結果、各トランジスター(SST、ILT、GST)の特性劣化が軽減される。
【0040】
(読み出し動作)
非選択された各メモリブロックのストリングライン(SSL)は、非選択された各メモリブロックのストリング選択トランジスターがターンオフされるようにGND電圧にバイアスされる。これは、ビットライン上の電位が非選択された各メモリブロックのストリングに放電されないようにする。
【0041】
任意に選択されたメモリブロックでは、信号ライン(SSL,IL、GSL)、非選択されたワードライントランジスター(SST、ILT、GST)、及び、非選択されたセルトランジスターがパストランジスターとして機能するように、所定の電圧(Vread)の供給を受ける。そして、選択されたワードラインにグランド電圧(GND)が印加される。選択されたワードラインに連結されたメモリセルがデータ‘1’を保持している場合又は消去されたセルトランジスターのスレショルド電圧を有する場合は、メモリセルはターンオンされ、感知増幅器回路(16)(図1参照)によってオンセルとして判別される。逆に、選択されたワードラインに連結されたメモリセルがデータ‘0’を保持している場合又はプログラムされたセルトランジスターのスレショルド電圧を有する場合は、メモリセルはターンオフされ、感知増幅器回路(16)によってオフセルとして判別される。
【0042】
(プログラム動作)
本発明の好適な実施の形態に係るプログラム動作によると、各ストリングの第1ストリングセグメントに対応するメモリセル(MT0〜MT15)は、各ストリングの第2ストリングセグメントに対応するメモリセル(MB0〜MB15)と独立してプログラムされる。即ち、第1ストリングセグメントのメモリセル(MT0〜MT15)がプログラムされる時、第2ストリングセグメントのメモリセル(MB0〜MB15)はプログラムが禁止される。逆に、第2ストリングセグメントのメモリセル(MB0〜MB15)がプログラムされる時、第1ストリングセグメントのメモリセル(MT0〜MT15)はプログラムが禁止される。以下では、前者のメモリセルに対するプログラム動作を説明した後、後者のメモリセルに対するプログラム動作を説明する。
【0043】
ここでは、二つのビットラインBL0及びBL1に着目してプログラム動作を説明する。選択されたメモリブロックのワードライン(WL1)が選択され、ビットライン(BL0、BL1)にプログラムされるデータに対応する電圧が供給される。例えば、データ‘1’をプログラムするためには、電源電位(例えば、Vcc)がビットラインに供給され、データ‘0’をプログラムするためには、グランド電位(例えば、GND)がビットラインに供給される。
【0044】
図8及び図9に図示されたように、信号ライン(GSL、IL、CSL)と基板にはグランド電圧(GND)が各々印加され、信号ライン(SSL)に電源電圧(Vcc)が印加される。ビットライン(BL0)にはデータ‘1’に対応するVccが供給され、ビットライン(BL1)にはデータ‘0’に対応するGNDが供給される。信号ライン(IL)と信号ライン(GSL)との間又はトランジスター(ILT)トランジスタ(GST)との間に配列されたワードライン(WL0B〜WL15B)にはグランド電圧(GND)が印加される。即ち、第2ストリングセグメントに対応するワードライン(WL0B〜WL15B)は接地される。
【0045】
同時に、第1ストリングセグメントに対応するワードライン(WL0T〜WL15T)のうち選択されたワードライン(例えば、WL0T)には高電圧(Vpgm)が印加される。非選択されたワードライン(例えば、WL1T〜WL15T)には電圧(Vpgm)より低い高電圧(Vpass)が印加される。
【0046】
選択されたワードライン(WL0T)の電圧がGNDからVpgmに遷移し、非選択されたワードライン(WL1T〜WL15T)の電圧がGNDからVpassに遷移する時、ビットライン(BL0、BL1)に対応する第1ストリングセグメント各々のチャネルはキャパシタカップリングによって所定電圧(Vpi)まで昇圧される。
【0047】
この時、ビットライン(BL1)に連結されたストリング選択トランジスター(SST)にはVccがゲートに印加され、GND電圧がドレーンに印加され、Vpiがソースに印加される状態にバイアスされる。これによりストリング選択トランジスター(SST)がターンオンし、その結果、チャネル電圧(Vpi)はGNDに放電される。
【0048】
選択されたメモリセル(BL1とWL0Tとの交差領域に配列されたMT0)は、制御ゲートとドレーンとの間、及び、制御ゲートとソースとの間に生じるVpgmに相当する電位差によるF−Nトンネルリングによってプログラムされる。即ち、多量の電子が選択されたメモリセル(MT0)のフローティングゲートに注入され、このメモリセル(MT0)のスレショルド電圧はマイナスのスレショルド電圧からプラスのスレショルド電圧に変化する。
【0049】
一方、ビットライン(BL0)に連結されたストリング選択トランジスター(SST)にはVccがゲート及びドレーンに印加され、Vpiがソースに印加される状態にバイアスされる。これにより、ストリング選択トランジスター(SST)がターンオフし、チャネルの昇圧電圧(Vpi)はそのまま維持される。したがって、F−Nトンネルリングを生成するために十分な電位差が制御ゲートとドレーンとの間、及び、制御ゲートとソースとの間に形成されず、選択されたメモリセル(BL0とWL0Tの交差領域に配列されたMT0)はプログラムが禁止される。結果的に、ビットライン(BL0)に対応するメモリセル(MT0)は、消去状態に対応するマイナスのスレショルド電圧を有する空乏形トランジスターの状態に維持される。
【0050】
この時、選択トランジスター(ILT、GST)の間に配列されたワードライン(WL0B〜WL15B)にはグランド電圧(GND)が印加されるので、第2ストリングセグメントに対応するメモリセル(MB0〜MB15)は、各セル(MB0〜MB15)のスレショルド電圧の変化齎すようなストレスを受けない。
【0051】
第2ストリングセグメントに対するプログラム動作は次の通りである。ここで、データ‘1’に対応する電位がビットライン(BL0)に印加され、データ‘0’に対応する電位がビットライン(BL1)に印加されると仮定する。
【0052】
図8及び図10に示されたように、グランド選択ライン(GSL)と基板にはグランド電圧(GND)が供給される。第1ストリングセグメントに対応するワードライン(WL0T〜WL15T)、ストリング選択ライン(SSL)及び媒介ライン(IL)には電源電圧が印加される。同時に、第2ストリングセグメントに対応するワードライン(WL0B〜WL15B)のうち選択されたワードライン(WL0B)には高電圧(Vpgm)が印加される。非選択されたワードライン(WL1B〜WL15B)には電圧(Vpgm)より低い高電圧(Vpss)が印加される。
【0053】
選択されたワードライン(WL0B)の電圧がGNDからVpgmに遷移し、非選択されたワードライン(WL1B〜WL15B)の電圧がGNDからVpassに遷移する時、ビットライン(BL0、BL1)に各々対応する第2ストリングセグメントの各々のチャネルはキャパシタカップリングによって所定電圧(Vpi)まで昇圧される。この時、ワードライン(WL0T〜WL15T)がVccにバイアスされるので、第1ストリングセグメントのメモリセル(MT0〜MT15)がターンオンされ、第1ストリングセグメントに対応するチャネル電圧はGNDに放電される。
【0054】
媒介トランジスター(ILT)はVccがゲートに印加され、GNDがドレーンに印加され、Vpiがソースに印加される状態にバイアスされる。これにより、トランジスター(ILT)がターンオンし、第2ストリングセグメントに対応するチャネルの昇圧電圧(Vpi)はGNDに放電される。
【0055】
選択されたメモリセル(BL1とWL0Bの交差領域に配列されたMB0)は、制御ゲートとドレーンとの間、及び、制御ゲートとソースとの間に生じる電位差(Vpgmに相応する)によるF−Nトンネルリングによってプログラムされる。即ち、多量の電子が選択されたメモリセル(MB0)のフローティングゲートに注入され、メモリセル(MB0)のスレショルド電圧はマイナスのスレショルド電圧からプラスのスレショルド電圧に変化する。
【0056】
一方、ワードライン(WL0T〜WL15T)がVccにバイアスされるので、ビットライン(BL0)に対応する第1ストリングセグメントのメモリセル(MT0〜MT15)がターンオンし、ビットライン(BL0)に連結された第1ストリングセグメントのチャネルは(Vcc−Vth)まで充電される。そして、媒介トランジスター(ILT)は、Vccがゲートに印加され、(Vcc−Vth)がドレーンに印加され、Vpiがソースに印加される状態にバイアスされる。これにより、トランジスター(ILT)がターンオフし、第2ストリングセグメントに対応するチャネルの昇圧電圧(Vpi)はそのまま維持される(放電されない)。
【0057】
F−Nトンネルリングを生成するために十分な電位差が制御ゲートとドレーンとの間、及び、制御ゲートとソースとの間に形成されないので、選択されたメモリセル((BL0とWL0Bの交差領域に配列されたMB0)はプログラムが禁止される。結果的に、ビットライン(BL0)に対応する選択されたメモリセル(MB0)は消去状態に対応するマイナスのスレショルド電圧を有する空乏形トランジスターの状態に維持される。
【0058】
この時、選択トランジスター(SST)と選択トランジスタ(ILT)との間に配列されたワードライン(WL0T〜WL15T)に電源電圧(Vcc)が供給されるので、第1ストリングセグメントに対応するメモリセル(MT0〜MT15)は各セル(MT0〜MT15)のスレショルド電圧の変化を齎すようなストレスを受けない。
【0059】
【発明の効果】
上述したように、本発明によれば、パス電圧ストレスに影響を及ぼすことなく、一つのストリング当りのメモリセルの数を増加させることができ、デコーダレイアウトの制限を克服することができる。
【図面の簡単な説明】
【図1】フラッシュメモリ装置を示すブロック図である。
【図2】従来のメモリセルアレーを示す図面である。
【図3】図2に示されたメモリセルストリングの断面図である。
【図4】各動作モードによるメモリセルのバイアス条件を示す図である。
【図5】従来のフラッシュメモリ装置によるプログラム動作を説明するためのタイミング図である。
【図6】本発明の好適な実施の形態に係るメモリセルアレー構造を示す図である。
【図7】図6に示すメモリセルアレー構造を点線A−A´に相当する部分で切断した断面図である。
【図8】本発明の好適な実施の形態に係るフラッシュメモリ装置の各動作モードにおけるメモリセルのバイアス条件を示す図である。
【図9】任意のストリングの第1ストリングセグメントと関連するプログラム動作を説明するためのタイミング図である。
【図10】任意のストリングの第2ストリングセグメントと関連するプログラム動作を説明するためのタイミング図である。
【符号の説明】
10:グローバルバッファ
20:命令レジスター
30:制御ロジック及び高電圧発生器
40:行アドレスバッファ及びデコーダ
50:列アドレスバッファ及びデコーダ
60:メモリセルアレー
70:ページバッファ
80:Y−ゲート回路
90:バッファ
【発明の属する技術分野】
本発明は、フラッシュメモリ装置に係り、具体的には、フラッシュメモリ装置のメモリセルストリング構造に関する。
【0002】
【従来の技術】
一般的に、データを保持するための半導体メモリ装置は、揮発性半導体メモリ装置と不揮発性半導体メモリ装置に分けられる。揮発性半導体メモリ装置は、パワーオフによってデータを喪失し、不揮発性半導体メモリ装置は、パワーオフされてもデータを維持する。したがって、不揮発性半導体メモリ装置は、電源が遮断されることがある分野で広く使用されて来た。
【0003】
フラッシュメモリ装置のような不揮発性半導体メモリ装置は電気的に消去及びプログラム可能であるROMセルを含み、セルは“フラッシュEEPROMセル”と言われる。一般的に、フラッシュEEPROMセルはセルトランジスターを含み、そのセルトランジスターは、第1導電形(例えば、P形)の半導体基板又はバルク、所定の間隙を置いて形成された第2導電形(例えば、N形)のソース及びドレーン領域、ソース及びドレーン領域の間のチャネル領域上に配置され電荷を保持するフローティングゲート(floating gate)、そしてフローティングゲート上に配置された制御ゲート(control gate)を含む。
【0004】
当業者に周知のように、フラッシュメモリ装置は、“Semiconductor memories”と言うタイトルのハンドブックの第603〜604頁、FIGS.11.58及び11.59に図示されたような一般的な構造を有するNAND EEPROMセルを含む。一般的な構造及び等価回路が図3に示されている。
【0005】
図1は、前述のセル構造を有する従来のフラッシュメモリ装置を示している。従来のメモリ装置(1)は、複数個のメモリブロック(BLKm、m=0〜i)に分けられたアレー(10)を含む。メモリブロック(BLK0〜BLKi)の各々は、複数個のストリング或いはメモリセルストリングを含み、各ストリングが図2に示されている。各ストリングは、対応するビットライン(BLn、n=0〜j)に連結され、ストリング選択トランジスター(SST)、グランド選択トランジスター(GST)、そしてストリング選択トランジスター(SST)のソース及びグランド選択トランジスター(GST)のドレーンの間に直列連結された複数個のフラッシュEEPROMセルトランジスター(M0〜M15)を有する。
【0006】
各ストリング内のストリング選択トランジスター(SST)のドレーンは、対応するビットライン(BLn)に連結され、グランド選択トランジスター(GST)のソースは、共通ソースライン(或いは共通信号ライン)(CLS)に連結されている。各ストリングのストリング選択トランジスターのゲートは、ストリング選択ライン(SSL)に共通に連結され、各ストリングのグランド選択トランジスター(GST)のゲートは、グランド選択ライン(GSL)に共通に連結されている。各ストリングのフラッシュEEPROMセルトランジスター(M0〜M15)の制御ゲートは、対応するワードラインに共通に連結される。ビットライン(BL0〜BLj)は、図1の感知増幅器回路(16)に電気的に連結されている。当業者に周知のように、NAND形フラッシュメモリ装置の感知増幅器回路(16)は複数個のページバッファ(不図示)で構成される。
【0007】
もう一度図1を参照すると、従来のNAND形フラッシュメモリ装置(1)は、更に、行アドレスバッファ及びデコーダ回路(12)、列アドレスバッファ及びデコーダ回路(14)、Yパスゲート回路(18)、入出力バッファ回路(20)、グローバルバッファ回路(22)、コマンドレジスター(24)、そして制御ロジック及び高電圧発生器(26)を含む。なお、NAND形フラッシュメモリ装置(1)は、三星電子が発行した“Flash Memory”と言うデータブック(3,1998,pp.53−76)に掲載されている。
【0008】
メモリブロック(BLK0〜BLKi)の各々は、行アドレスバッファ及びデコーダ回路(12)からの出力信号に従って対応するブロックデコーダ(図2参照)によって選択される。選択されたメモリブロックの信号ライン(SSL、WLO〜WLi、GSL)には、プログラム及び読み出し動作モードの各々に対応する駆動電圧が供給される。
【0009】
選択されたメモリブロックから読出されたデータは、列アドレスバッファ及びデコーダ回路(14)によって制御されるYパスゲート回路(18)を通じて入出力バッファ回路(20)に伝達される。アレー(10)に書き込まれるデータは、Y−パスゲート回路(18)及び入出力バッファ回路(20)を通じて感知増幅器回路に伝達される。書き込み動作(プログラム及び消去動作を含む)及び読み出し動作は、コマンドレジスター(24)と制御ロジック及び高電圧発生器(26)とによって制御される。
【0010】
図4は、各動作モードにおけるメモリセルのバイアス条件を示す図面であり、図5は、フラッシュメモリ装置におけるプログラム動作を説明するためのタイミング図である。以下、これらの図面を参照しながら従来のフラッシュメモリ装置のプログラム動作を説明する。
【0011】
当業者に周知のように、任意の選択された行或いはワードラインに連結された全てのメモリセルは、同時にプログラムされる。ここでは、二つのビットラインBL0及びBL1に着目してプログラム動作を説明する。
【0012】
選択されたメモリブロック(例えば、BLK0)のワードライン(WL1)が選択され、ビットライン(BL0、BL1)に対して、プログラムすべきデータに従って電圧が供給される。例えば、データ‘1’をプログラムするためには、電源電位(例えば、Vcc)がビットラインに供給される。データ‘0’をプログラムするためには、グラウンド電位(例えば、GND)がビットラインに供給される。
【0013】
図4及び図5に示されたように、選択されたワードライン(WL1)には第1の高電圧(Vpgm)が供給され、非選択されたワードライン(WL0、WL2〜WL15)には第1の高電圧(Vpgm)より低い第2の高電圧(Vpass)が供給される。選択されたメモリブロック内のストリング選択ライン(SSL)には電源電圧(Vcc)が供給され、グランド選択ライン(GSL)にはグランド電圧(GND)が供給される。
【0014】
選択されたワードライン(WL1)の電圧がGNDからVpgmに遷移し、非選択されたワードライン(WL0、WL2〜WL15)の電圧がGNDからVpssに遷移する時、ビットラインに各々対応する各ストリングのチャネルの電位は、キャパシタカップリング(capacitor coupling)によって所定電圧(Vpi)まで昇圧される。
【0015】
この時、ビットライン(BL1)に連結されたストリング選択トランジスター(SST)は、Vccがゲートに印加され、GNDがドレーンに印加され、Vpiがソースに印加される状態にバイアスされる。従って、ストリング選択トランジスター(SST)はターンオンされ、チャネル昇圧電圧(Vpi)はGNDに放電される。
【0016】
任意の選択されたメモリセル((例えば、WL1とBL1の交差領域に配列されたメモリセルM1)は、制御ゲートとドレーンとの間、並びに制御ゲートとソースとの間の電位差による周知のF−Nトンネルリング(tunneling)によってプログラムされる。即ち、多量の電子が選択されたメモリセル(M1)のフローティングゲートに注入され、メモリセル(M1)のスレショルド電圧(threshold voltage)はマイナスのスレショルド電圧からプラスのスレショルド電圧に変化する。
【0017】
一方、ビットライン(BL0)に連結されたストリング選択トランジスター(SST)は、Vccがゲート及びドレーンに印加され、Vpiがソースに印加される状態にバイアスされる。従って、ストリング選択トランジスター(SST)はターンオフされ、チャネルの昇圧電圧(Vpi)はそのまま維持される(或いは、放電されない)。F−Nトンネルリングを生成するために十分な電位差が制御ゲートとソースとの間、並びに制御ゲートとドレーンとの間に形成されないので、選択されたメモリセル(例えば、BL0及びWL1の交差領域に配列されたM1)はプログラムが禁止される。したがって、ビットライン(BL0)に対応するメモリセル(M1)は、消去された状態に対応するマイナスのスレショルド電圧を有する空乏形トランジスターの状態に維持される。
【0018】
当業者に周知のように、非選択されたワードライン(WL0、WL2〜WL15)に連結されたメモリセルの制御ゲートには高電圧(Vpass)が印加されるので、メモリセルはソフトプログラムされ得る。これは“パス電圧(Vpss)ストレス”と言われ、プログラム特性に影響を及ぼす。ソフトプログラムの程度は、全般的なプログラム特性に影響を及ぼさないように制御される。
【0019】
複数個、例えば、16個のメモリセルが一つのストリングを構成するので、ストリング内の各メモリセルは15倍のパス電圧ストレスを受ける。ストリングのメモリセルの数が増加することによって、各メモリセルはより多いパス電圧ストレスを受ける。パス電圧ストレスは、非選択されたワードラインに供給されるパス電圧(Vpass)のレベルを低くすることで軽減される。
【0020】
しかしながら、パス電圧(Vpass)が低くなることによって、プログラムが禁止されるメモリセルを含むストリングのチャネルで昇圧される電圧(Vpi)が低くなる。これは、プログラムが禁止されるメモリセルに対するソフトプログラムの可能性が高まることを意味する。これは“プログラム電圧ストレス”と言われる。したがって、パス電圧ストレスの軽減は、プログラム電圧ストレスの軽減と相反する。
【0021】
一般的に、メモリブロックに対するブロックデコーダは、ストリングのメモリセルが配列されるストリングピッチ内に収まるように配置される。メモリセルの連続的なスケールダウン(scale down)に従ってストリングピッチが小さくなると、ストリングピッチ内にブロックデコーダを配置することが困難になる。ストリングピッチ内にブロックデコーダを配置するためには、ストリング内のメモリセルの数を増やすべきである。
【0022】
しかしながら、ストリング内のメモリセルの数を増やす場合において一つ問題点が生ずる。即ち、各メモリセルは、ストリング内のその数を増やしたメモリセルの当該数に比例して、より強いパス電圧ストレスを受ける。その上、パス電圧(Vpass)の供給を受けるワードラインの数が増加するので、大容量のパス電圧発生器が要求される。
【0023】
【発明が解決しようとする課題】
本発明の目的は、パス電圧ストレスに影響を及ぼすことなく、セルストリング当りのメモリセルの数を増加させることができるNAND形フラッシュメモリ装置のメモリセルストリング構造を提供することにある。
【0024】
【課題を解決するための手段】
上述したような目的を達成するため、本発明の不揮発性半導体メモリ装置は、ビットラインとビットラインに各々対応する複数個のメモリセルストリングを含む。各メモリセルストリングは複数個のEEPROMセルを有する第1ストリングセグメントと、複数個のEEPROMセルを有する第2ストリングセグメントと、第1選択信号に応答して第1ストリングセグメントを対応するビットラインに連結する第1選択トランジスターと、第2選択信号に応答して第1ストリングセグメントを第2ストリングセグメントに連結する第2選択トランジスターと、第3選択信号に応答して第2ストリングセグメントを共通ソースラインに連結する第3選択トランジスターに構成される。
【0025】
このような構造によると、パス電圧ストレスに影響を及ぼすことなく、一つのストリング当りのメモリセルの数を増加させることができる。
【0026】
【発明の実施の形態】
以下、図面を参照しながら本発明の好適な実施の形態を説明する。
【0027】
図6は、本発明の好適な実施の形態に係るメモリセルアレー構造を示すずであり、図7は、図6に示すメモリセルアレー構造を点線A−A´に相当する部分で切断した断面図である。なお、図6には、一つのメモリブロックのみが示されているが、他のメモリブロックも同様の構造を有する。また、本発明の好適な実施の形態に係るNAND形フラッシュメモリ装置は、図1に示された構成要素を含む。
【0028】
図6を参照すると、メモリブロック(BLK)は、複数のビットライン(BL0〜BLj)に各々対応する複数のストリング或いはメモリセルストリングを含む。複数のストリングの各々は、選択トランジスターとして機能する3個のNMOSトランジスター(SST、ILT、GST)を含む。
【0029】
ストリング選択トランジスターとして機能するトランジスター(SST)は、ゲート、ソース及びドレーンを有する。トランジスター(SST)のドレーンは対応するビットラインに連結され、ゲートはストリング選択ライン(SSL)に連結されている。グランド選択トランジスターとして機能するトランジスター(GST)は、ゲート、ソース及びドレーンを有する。トランジスター(GST)のソースは共通ソースライン(CSL)に連結され、ゲートはグランド選択ライン(GSL)に連結されている。
【0030】
ストリング選択トランジスター(SST)のソースとNMOSトランジスター(ILT、以後媒介トランジスター(intermediate transistor)のドレーンとの間には、複数個、この実施の形態では16個のフラッシュEEPROMセル(MT0〜MT15)が直列連結されている。ストリング選択トランジスター(SST)、メモリセル(MT0〜MT15)及び媒介トランジスター(ILT)は、第1ストリングセグメントを構成する。メモリセル(MT0〜MT15)の制御ゲートは、対応するワードライン(WL0T〜WL15T)に各々連結されている。媒介トランジスター(ILT)のゲートは、信号ライン(IL)に連結されている。
【0031】
同様に、複数個、この実施の形態では16個のフラッシュEEPROMセル(MB15〜MB0)が媒介トランジスター(ILT)のソースとグランド選択トランジスター(GST)のドレーンとの間に直列連結されている。メモリセル(MB0〜MB15)の制御ゲートは、対応するワードライン(WL0B〜WL15B)に各々連結されている。媒介トランジスター(ILT)、メモリセル(MB0〜MB15)及びグランド選択トランジスター(GST)は、第2ストリングセグメントを構成する。
【0032】
即ち、本発明の好適な実施の形態に係る各ストリングは、第1ストリングセグメントと第2ストリングセグメントを含む。
【0033】
上記のストリング構造によると、ストリングピッチがメモリセルの連続的なスケールダウンに従って減少したとしても、メモリブロックに対応するデコーダを、パス電圧ストレスとプログラム電圧ストレスに影響を及ぼすことなく、ストリングピッチ内にレイアウトすることができる。これを以下で詳細に説明する。
【0034】
図8は、本発明の好適な実施の形態に係るフラッシュメモリ装置の各動作モードにおけるメモリセルのバイアス条件を示す図面、図9は、任意のストリングの第1ストリングセグメントと関連するプログラム動作を説明するためのタイミング図、図10は、任意のストリングの第2ストリングセグメントと関連するプログラム動作を説明するためのタイミング図である。以下、これらの図面を参照しながら本発明の好適な実施の形態に係るフラッシュメモリ装置における消去動作、プログラム動作及び読み出し動作を説明する。
【0035】
(消去動作)
任意に選択されたメモリブロックでは、基板には高電圧(Vera)が印加され、全てのワードライン(WL0T〜WL15T、WL0B〜WL15B)にはグランド電圧(GND)が印加される。この時、選択トランジスター(SST、ILT、GST)のゲートに各々連結された信号ライン(SSL、IL、GSL)はフローティング状態(floating state)に維持される。
【0036】
一方、非選択されたメモリブロックの各々では、全てのワードライン(WL0T〜WL15T、WL0B〜WL15B)、ストリング選択ライン(SSL)、媒介ライン(IL)及びグランド選択ライン(GSL)は、消去動作の間、フローティング状態に維持される。
【0037】
選択されたメモリブロックでは、高電圧(Vera)に対応する電位差が制御又はフローティングゲートと基板との間に生ずるので、前述のF−Nトンネルリングが生ずる。これは各セルのフローティングゲートの電子を基板に放電させる。即ち、選択されたメモリブロックの各メモリセルがマイナスのスレショルド電圧を有するように消去動作が実行される。
【0038】
消去動作の実行時は、上記のように、選択されたメモリブロックの信号ライン(SSL,GSL,IL)、非選択されたメモリブロックの信号ライン(SSL,GSL,IL)及びワードラインがフローティング状態にされるので、これらの信号ラインは、基板の電圧がGNDからVeraに遷移する時にキャパシタカップリングによって所定電圧レベルまで昇圧される。この時、非選択された各メモリブロックの各メモリセルゲートと基板との間の電位差はF−Nトンネルリングを形成する電位差より小さく、その結果、非選択された各メモリブロックの全てのメモリセルは消去されない。
【0039】
上述のように、この実施の形態では、各メモリブロックの選択トランジスター(SST、ILT、GST)のゲートと基板との間の電位差が従来の消去動作に比べて低い。即ち、基板に印加される高電圧(Vera)によるストレスが減少し、その結果、各トランジスター(SST、ILT、GST)の特性劣化が軽減される。
【0040】
(読み出し動作)
非選択された各メモリブロックのストリングライン(SSL)は、非選択された各メモリブロックのストリング選択トランジスターがターンオフされるようにGND電圧にバイアスされる。これは、ビットライン上の電位が非選択された各メモリブロックのストリングに放電されないようにする。
【0041】
任意に選択されたメモリブロックでは、信号ライン(SSL,IL、GSL)、非選択されたワードライントランジスター(SST、ILT、GST)、及び、非選択されたセルトランジスターがパストランジスターとして機能するように、所定の電圧(Vread)の供給を受ける。そして、選択されたワードラインにグランド電圧(GND)が印加される。選択されたワードラインに連結されたメモリセルがデータ‘1’を保持している場合又は消去されたセルトランジスターのスレショルド電圧を有する場合は、メモリセルはターンオンされ、感知増幅器回路(16)(図1参照)によってオンセルとして判別される。逆に、選択されたワードラインに連結されたメモリセルがデータ‘0’を保持している場合又はプログラムされたセルトランジスターのスレショルド電圧を有する場合は、メモリセルはターンオフされ、感知増幅器回路(16)によってオフセルとして判別される。
【0042】
(プログラム動作)
本発明の好適な実施の形態に係るプログラム動作によると、各ストリングの第1ストリングセグメントに対応するメモリセル(MT0〜MT15)は、各ストリングの第2ストリングセグメントに対応するメモリセル(MB0〜MB15)と独立してプログラムされる。即ち、第1ストリングセグメントのメモリセル(MT0〜MT15)がプログラムされる時、第2ストリングセグメントのメモリセル(MB0〜MB15)はプログラムが禁止される。逆に、第2ストリングセグメントのメモリセル(MB0〜MB15)がプログラムされる時、第1ストリングセグメントのメモリセル(MT0〜MT15)はプログラムが禁止される。以下では、前者のメモリセルに対するプログラム動作を説明した後、後者のメモリセルに対するプログラム動作を説明する。
【0043】
ここでは、二つのビットラインBL0及びBL1に着目してプログラム動作を説明する。選択されたメモリブロックのワードライン(WL1)が選択され、ビットライン(BL0、BL1)にプログラムされるデータに対応する電圧が供給される。例えば、データ‘1’をプログラムするためには、電源電位(例えば、Vcc)がビットラインに供給され、データ‘0’をプログラムするためには、グランド電位(例えば、GND)がビットラインに供給される。
【0044】
図8及び図9に図示されたように、信号ライン(GSL、IL、CSL)と基板にはグランド電圧(GND)が各々印加され、信号ライン(SSL)に電源電圧(Vcc)が印加される。ビットライン(BL0)にはデータ‘1’に対応するVccが供給され、ビットライン(BL1)にはデータ‘0’に対応するGNDが供給される。信号ライン(IL)と信号ライン(GSL)との間又はトランジスター(ILT)トランジスタ(GST)との間に配列されたワードライン(WL0B〜WL15B)にはグランド電圧(GND)が印加される。即ち、第2ストリングセグメントに対応するワードライン(WL0B〜WL15B)は接地される。
【0045】
同時に、第1ストリングセグメントに対応するワードライン(WL0T〜WL15T)のうち選択されたワードライン(例えば、WL0T)には高電圧(Vpgm)が印加される。非選択されたワードライン(例えば、WL1T〜WL15T)には電圧(Vpgm)より低い高電圧(Vpass)が印加される。
【0046】
選択されたワードライン(WL0T)の電圧がGNDからVpgmに遷移し、非選択されたワードライン(WL1T〜WL15T)の電圧がGNDからVpassに遷移する時、ビットライン(BL0、BL1)に対応する第1ストリングセグメント各々のチャネルはキャパシタカップリングによって所定電圧(Vpi)まで昇圧される。
【0047】
この時、ビットライン(BL1)に連結されたストリング選択トランジスター(SST)にはVccがゲートに印加され、GND電圧がドレーンに印加され、Vpiがソースに印加される状態にバイアスされる。これによりストリング選択トランジスター(SST)がターンオンし、その結果、チャネル電圧(Vpi)はGNDに放電される。
【0048】
選択されたメモリセル(BL1とWL0Tとの交差領域に配列されたMT0)は、制御ゲートとドレーンとの間、及び、制御ゲートとソースとの間に生じるVpgmに相当する電位差によるF−Nトンネルリングによってプログラムされる。即ち、多量の電子が選択されたメモリセル(MT0)のフローティングゲートに注入され、このメモリセル(MT0)のスレショルド電圧はマイナスのスレショルド電圧からプラスのスレショルド電圧に変化する。
【0049】
一方、ビットライン(BL0)に連結されたストリング選択トランジスター(SST)にはVccがゲート及びドレーンに印加され、Vpiがソースに印加される状態にバイアスされる。これにより、ストリング選択トランジスター(SST)がターンオフし、チャネルの昇圧電圧(Vpi)はそのまま維持される。したがって、F−Nトンネルリングを生成するために十分な電位差が制御ゲートとドレーンとの間、及び、制御ゲートとソースとの間に形成されず、選択されたメモリセル(BL0とWL0Tの交差領域に配列されたMT0)はプログラムが禁止される。結果的に、ビットライン(BL0)に対応するメモリセル(MT0)は、消去状態に対応するマイナスのスレショルド電圧を有する空乏形トランジスターの状態に維持される。
【0050】
この時、選択トランジスター(ILT、GST)の間に配列されたワードライン(WL0B〜WL15B)にはグランド電圧(GND)が印加されるので、第2ストリングセグメントに対応するメモリセル(MB0〜MB15)は、各セル(MB0〜MB15)のスレショルド電圧の変化齎すようなストレスを受けない。
【0051】
第2ストリングセグメントに対するプログラム動作は次の通りである。ここで、データ‘1’に対応する電位がビットライン(BL0)に印加され、データ‘0’に対応する電位がビットライン(BL1)に印加されると仮定する。
【0052】
図8及び図10に示されたように、グランド選択ライン(GSL)と基板にはグランド電圧(GND)が供給される。第1ストリングセグメントに対応するワードライン(WL0T〜WL15T)、ストリング選択ライン(SSL)及び媒介ライン(IL)には電源電圧が印加される。同時に、第2ストリングセグメントに対応するワードライン(WL0B〜WL15B)のうち選択されたワードライン(WL0B)には高電圧(Vpgm)が印加される。非選択されたワードライン(WL1B〜WL15B)には電圧(Vpgm)より低い高電圧(Vpss)が印加される。
【0053】
選択されたワードライン(WL0B)の電圧がGNDからVpgmに遷移し、非選択されたワードライン(WL1B〜WL15B)の電圧がGNDからVpassに遷移する時、ビットライン(BL0、BL1)に各々対応する第2ストリングセグメントの各々のチャネルはキャパシタカップリングによって所定電圧(Vpi)まで昇圧される。この時、ワードライン(WL0T〜WL15T)がVccにバイアスされるので、第1ストリングセグメントのメモリセル(MT0〜MT15)がターンオンされ、第1ストリングセグメントに対応するチャネル電圧はGNDに放電される。
【0054】
媒介トランジスター(ILT)はVccがゲートに印加され、GNDがドレーンに印加され、Vpiがソースに印加される状態にバイアスされる。これにより、トランジスター(ILT)がターンオンし、第2ストリングセグメントに対応するチャネルの昇圧電圧(Vpi)はGNDに放電される。
【0055】
選択されたメモリセル(BL1とWL0Bの交差領域に配列されたMB0)は、制御ゲートとドレーンとの間、及び、制御ゲートとソースとの間に生じる電位差(Vpgmに相応する)によるF−Nトンネルリングによってプログラムされる。即ち、多量の電子が選択されたメモリセル(MB0)のフローティングゲートに注入され、メモリセル(MB0)のスレショルド電圧はマイナスのスレショルド電圧からプラスのスレショルド電圧に変化する。
【0056】
一方、ワードライン(WL0T〜WL15T)がVccにバイアスされるので、ビットライン(BL0)に対応する第1ストリングセグメントのメモリセル(MT0〜MT15)がターンオンし、ビットライン(BL0)に連結された第1ストリングセグメントのチャネルは(Vcc−Vth)まで充電される。そして、媒介トランジスター(ILT)は、Vccがゲートに印加され、(Vcc−Vth)がドレーンに印加され、Vpiがソースに印加される状態にバイアスされる。これにより、トランジスター(ILT)がターンオフし、第2ストリングセグメントに対応するチャネルの昇圧電圧(Vpi)はそのまま維持される(放電されない)。
【0057】
F−Nトンネルリングを生成するために十分な電位差が制御ゲートとドレーンとの間、及び、制御ゲートとソースとの間に形成されないので、選択されたメモリセル((BL0とWL0Bの交差領域に配列されたMB0)はプログラムが禁止される。結果的に、ビットライン(BL0)に対応する選択されたメモリセル(MB0)は消去状態に対応するマイナスのスレショルド電圧を有する空乏形トランジスターの状態に維持される。
【0058】
この時、選択トランジスター(SST)と選択トランジスタ(ILT)との間に配列されたワードライン(WL0T〜WL15T)に電源電圧(Vcc)が供給されるので、第1ストリングセグメントに対応するメモリセル(MT0〜MT15)は各セル(MT0〜MT15)のスレショルド電圧の変化を齎すようなストレスを受けない。
【0059】
【発明の効果】
上述したように、本発明によれば、パス電圧ストレスに影響を及ぼすことなく、一つのストリング当りのメモリセルの数を増加させることができ、デコーダレイアウトの制限を克服することができる。
【図面の簡単な説明】
【図1】フラッシュメモリ装置を示すブロック図である。
【図2】従来のメモリセルアレーを示す図面である。
【図3】図2に示されたメモリセルストリングの断面図である。
【図4】各動作モードによるメモリセルのバイアス条件を示す図である。
【図5】従来のフラッシュメモリ装置によるプログラム動作を説明するためのタイミング図である。
【図6】本発明の好適な実施の形態に係るメモリセルアレー構造を示す図である。
【図7】図6に示すメモリセルアレー構造を点線A−A´に相当する部分で切断した断面図である。
【図8】本発明の好適な実施の形態に係るフラッシュメモリ装置の各動作モードにおけるメモリセルのバイアス条件を示す図である。
【図9】任意のストリングの第1ストリングセグメントと関連するプログラム動作を説明するためのタイミング図である。
【図10】任意のストリングの第2ストリングセグメントと関連するプログラム動作を説明するためのタイミング図である。
【符号の説明】
10:グローバルバッファ
20:命令レジスター
30:制御ロジック及び高電圧発生器
40:行アドレスバッファ及びデコーダ
50:列アドレスバッファ及びデコーダ
60:メモリセルアレー
70:ページバッファ
80:Y−ゲート回路
90:バッファ
Claims (14)
- 複数個のメモリブロックに分けられたアレーと、前記複数個のメモリブロックを通るように配列された複数個のビットラインと、前記ビットラインと交差するように各メモリブロックに配列された複数個のワードラインとを備え、前記各メモリブロックが前記ビットラインに各々対応する複数個のメモリセルストリングを含む不揮発性半導体メモリ装置であって、
前記各メモリセルストリングが、
複数個のEEPROMセルを有する第1ストリングセグメントと、
複数個のEEPROMセルを有する第2ストリングセグメントと、
第1選択信号に応答して前記第1ストリングセグメントを対応するビットラインに連結する第1選択トランジスターと、
第2選択信号に応答して前記第1ストリングセグメントを前記第2ストリングセグメントに連結する第2選択トランジスターと、
第3選択信号に応答して前記第2ストリングセグメントを共通ソースラインに連結する第3選択トランジスターとを含むことを特徴とする不揮発性半導体メモリ装置。 - 前記各メモリセルストリングの第1選択トランジスターは、対応するビットラインに連結されたドレーン、前記第1ストリングセグメントに連結されたソース及び前記第1選択信号が入力されるゲートを有する第1NMOSトランジスターを含むことを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記各メモリセルストリングの第2選択トランジスターは、前記第1ストリングセグメントに連結されたドレーン、前記第2ストリングセグメントに連結されたソース及び前記第2選択信号が入力されるゲートを有する第2NMOSトランジスターを含むことを特徴とする請求項2に記載の不揮発性半導体メモリ装置。
- 前記各メモリセルストリングの第3選択トランジスターは、前記第2ストリングセグメントに連結されたドレーン、前記共通ソースラインに連結されたソース及び前記第3選択信号が入力されるゲートを有する第3NMOSトランジスターを含むことを特徴とする請求項3に記載の不揮発性半導体メモリ装置。
- 前記第1ストリングセグメントのEEPROMセルをプログラムする時、前記第2選択信号には、第2NMOSトランジスターのスレショルド電圧より低い電圧が印加されることを特徴をする請求項4に記載の不揮発性半導体メモリ装置。
- 前記第1ストリングセグメントのEEPROMセルをプログラムする時、前記第2ストリングセグメントのEEPROMセルに連結されたワードラインには、前記第1ストリングセグメントのEEPROMセルのうちプログラムが禁止されたEEPROMセルに連結されたワードラインに印加されるワードライン電圧より低い電圧が印加されることを特徴とする請求項5に記載の不揮発性半導体メモリ装置。
- 前記第1ストリングセグメントのEEPROMセルをプログラムする時、前記第3選択信号は、第3NMOSトランジスターのスレショルド電圧より低い電圧を有することを特徴とする請求項6に記載の不揮発性半導体メモリ装置。
- 前記第1ストリングセグメントのEEPROMセルをプログラムする時、前記共通ソースラインにはグランド電圧より高い電圧が供給されることを特徴とする請求項7に記載の不揮発性半導体メモリ装置。
- 前記第2ストリングセグメントのEEPROMセルをプログラムする時、前記第2選択信号は、前記第2選択トランジスターのスレショルド電圧より高い電圧を有することを特徴とする請求項4に記載の不揮発性半導体メモリ装置。
- 前記第2ストリングセグメントのEEPROMセルをプログラムする時、前記第1ストリングセグメントのEEPROMセルに連結されたワードラインには、前記第2ストリングセグメントのEEPROMセルのうちプログラムが禁止されたEEPROMセルに連結されたワードラインに印加されるワードライン電圧より低い電圧が印加されることを特徴とする請求項9に記載の不揮発性半導体メモリ装置。
- 前記第2ストリングセグメントのEEPROMセルをプログラムする時、前記第1選択信号は、前記第1NMOSトランジスターのスレショルド電圧より高い電圧を有することを特徴とする請求項10に記載の不揮発性半導体メモリ装置。
- 前記第2ストリングセグメントのEEPROMセルをプログラムする時、前記共通ソースラインには、グラウンド電圧より高い電圧が供給されることを特徴とする請求項11に記載の不揮発性半導体メモリ装置。
- 任意に選択されたメモリブロックを消去する時、各ストリング内の選択ランジスターは、ゲート電圧が所定電圧以上でフローティング状態になるようにバイアスされることを特徴にする請求項1に記載の不揮発性半導体メモリ装置。
- 前記選択されたメモリブロックを消去する時、非選択されたメモリブロックの各ストリング内に配列された選択ランジスターは、ゲート電圧が所定電圧以上でフローティング状態になるようにバイアスされることを特徴にする請求項13に記載の不揮発性半導体メモリ装置。
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