KR20100097964A - 불휘발성 메모리 장치의 소거 방법 및 그 독출 방법 - Google Patents

불휘발성 메모리 장치의 소거 방법 및 그 독출 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치의 소거 방법에 관한 것이다. 본 발명의 실시예에 따른 불휘발성 메모리 장치의 소거 방법은 (a) 소거 전압으로 상기 불휘발성 메모리 장치를 소거하고, 초기 소거 검증 전압을 기준으로 검증하는 단계; (b) 상기 소거 동작의 검증 결과, 상기 소거 검증 동작이 페일되면, 최대 소거 검증 전압을 기준으로 검증하는 단계; (c) 상기 최대 소거 검증 전압을 기준으로 검증한 결과에 따라 상기 최대 소거 검증 전압의 1/N곱한 소거 검증 전압차를 상기 최대 소거 검증 전압에 가감하는 단계; 및 (d) 상기 가감된 최대 소거 검증 전압을 기준으로 검증하고 검증 결과에 따라 상기 (c) 단계를 수행하는 단계를 포함한다.
따라서, 본 발명에 따른 불휘발성 메모리 장치는 소거 동작 전압을 낮추고, 소거 동작 시간을 단축할 수 있는 불휘발성 메모리 장치를 제공할 수 있다.

Description

불휘발성 메모리 장치의 소거 방법 및 그 독출 방법{ERASING METHOD OF NONVOLATILE MEMORY DEVICE AND READING METHOD THEREOF}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 소거 전압을 낮추고 소거 동작 시간을 단축하는 불휘발성 메모리 장치의 소거 방법에 관한 것이다.
불휘발성 메모리 장치는 플래시 메모리 장치, 가변 저항 메모리 장치 등을 포함한다. 플래시 메모리 장치는 일반적으로 NAND 플래시 메모리와 NOR 플래시 메모리로 구분된다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가진다. 따라서, NOR 플래시 메모리는 우수한 랜덤 억세스 시간 특성을 갖는다.
NAND 플래시 메모리는 복수의 메모리 셀들이 직렬로 연결되어 셀 스트링당 한 개의 콘택트만을 필요로 한다. 따라서, NAND 플래시 메모리는 집적도면에서 우수한 특성을 갖는다.
최근에, 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수의 데이타를 저장할 수 있는 다중 비트 셀에 대한 연구가 진행된다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi-Level Cell;MLC)이라고 하고, 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single-Level Cell;SLC)이라 한다. 일반적으로, 멀티 레벨 셀(MLC)은 일반적으로 2개 이상의 드레솔드(Threshold) 전압분포를 가진다.
본 발명의 목적은 소거 동작 전압을 낮추고, 소거 동작 시간을 단축하는 불휘발성 메모리 장치를 제공하는 데 있다.
본 발명의 실시예에 따른 불휘발성 메모리 장치의 소거 방법은 (a) 소거 전압으로 상기 불휘발성 메모리 장치를 소거하고, 초기 소거 검증 전압을 기준으로 검증하는 단계; (b) 상기 소거 동작의 검증 결과, 상기 소거 검증 동작이 페일되면, 최대 소거 검증 전압을 기준으로 검증하는 단계; (c) 상기 최대 소거 검증 전압을 기준으로 검증한 결과에 따라 상기 최대 소거 검증 전압의 1/N곱한 소거 검증 전압차를 상기 최대 소거 검증 전압에 가감하는 단계; 및 (d) 상기 가감된 최대 소거 검증 전압을 기준으로 검증하고 검증 결과에 따라 상기 (c) 단계를 수행하는 단계를 포함한다.
실시 예로서, 상기 소거 검증 전압차가 소정치보다 작은 경우 상기 소거 전압에 상기 최대 소거 검증 전압을 더하여 변경된 소거 전압을 생성하는 단계를 더 포함한다.
실시 예로서, 상기 변경된 소거 전압으로 상기 (a) 단계를 수행하는 단계를 더 포함한다.
실시 예로서, 상기 N은 1보다 큰 것을 특징으로 한다.
실시 예로서, 상기 초기 소거 검증 전압은 0V를 포함한다.
본 발명의 실시예에 따른 불휘발성 메모리 장치의 독출 방법은 (a) 독출 전압으로 상기 불휘발성 메모리 장치를 독출하는 단계; (b) 상기 독출 동작 결과, 페일이 발생하는 경우 최대 독출 검증 전압을 기준으로 검증하는 단계; (c) 상기 최대 독출 검증 전압을 기준으로 검증한 결과에 따라 상기 최대 독출 검증 전압의 1/N곱한 독출 검증 전압차를 상기 최대 독출 검증 전압에 가감하는 단계; 및 (d) 상기 가감된 최대 독출 검증 전압을 기준으로 검증하고 검증 결과에 따라 상기 (c) 단계를 수행하는 단계를 포함한다.
실시 예로서, 상기 독출 검증 전압차가 소정치보다 작은 경우 상기 독출 전압에 상기 최대 독출 검증 전압을 더하여 변경된 독출 전압을 생성하는 단계를 더 포함한다.
실시 예로서, 상기 변경된 독출 전압으로 상기 (a) 단계를 수행하는 단계를 더 포함한다.
본 발명에 의하면, 소거 동작 전압을 낮추고, 소거 동작 시간을 단축할 수 있다. 또한, 본 발명은 페일 발생이 변경된 독출 전압을 빠르게 제공할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시예에 따른 메모리 장치(100)을 도시한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 플래시 메모리 장치를 예시한다. 또한, 본 발명의 실시예에 따른 메모리 장치(100)는 메모리 셀의 집적에 의하여 셀들 간의 간섭을 발생할 수 있는 모든 메모리 장치에 적용될 수 있다.
메모리 장치(100)는 M-비트 데이터 정보(M은 1 또는 그보다 큰 정수)를 저장하기 위한 메모리 셀 어레이(110)를 포함한다. 메모리 셀 어레이(110)는 복수의 영역들로 구분될 수 있다. 그러한 영역들은 일반 데이터를 저장하는 데이터 영역과 스페어 영역을 포함할 것이다. 메모리 셀 어레이(110)의 영역들 각각은 복수의 메모리 블록들로 구성될 것이다. 메모리 블록의 구성은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있으며, 그것에 대한 설명은 그러므로 생략될 것이다.
본 발명에 따른 메모리 장치(100)는 페이지 버퍼 회로(120), 디코더 회로(130), 전압 발생 회로(140), 제어 회로(150), 패스 페일 체커(160) 및 입출력 데이터 버퍼 회로(170)를 더 포함한다.
페이지 버퍼 회로(120)는 제어 회로(150)의 제어에 따라 메모리 셀 어레이(110)로부터/에 데이터를 읽도록/프로그램하도록 구성될 것이다. 디코더 회로(130)는 제어 회로(150)에 의해서 제어되며, 메모리 셀 어레이(110)의 메모리 블 록을 선택하도록 그리고 선택된 메모리 블록의 워드 라인을 선택하도록 구성될 것이다. 선택된 워드 라인은 전압 발생 회로(140)로부터의 워드 라인 전압으로 구동될 것이다. 전압 발생 회로(140)는 제어 회로(150)에 의해서 제어되며, 메모리 셀 어레이(110)에 공급될 워드 라인 전압(예를 들면, 읽기 전압, 프로그램 전압, 패스 전압, 로컬 전압, 검증 전압, 등)을 발생하도록 구성될 것이다.
패스 페일 체커(160)는 프로그램 동작시 페이지 버퍼 회로(120)로부터 독출된 결과를 제어 회로(150)에 전송한다. 입출력 데이터 버퍼 회로(170)는 페이지 버퍼 회로(120)로부터 독출된 결과를 입력받아 외부로 전송하고, 외부로부터 전송된 데이터를 페이지 버퍼 회로(120)에 전달한다. 제어 회로(150)는 메모리 장치(100)의 전반적인 동작을 제어하도록 구성될 것이다.
계속해서 도 1을 참조하면, 본 발명에 따른 메모리 장치(100)는 메모리 컨트롤러로부터의 요청에 응답하여 제어되도록 구성될 것이다. 비록 도면에는 도시되지 않았지만, 메모리 컨트롤러는 중앙처리장치 또는 마이크로프로세서와 같은 프로세싱 유니트, ECC, 버퍼 메모리 등을 포함하며, 이는 이 분야에 잘 알려져 있다.
반복되는 소거 동작은 불휘발성 메모리 셀에 큰 스트레스를 준다. 스트레스를 많이 받은 메모리 셀들은 핫 홀 인젝션(HHI:Hot Hole Injection) 현상이 발생될 것이다. 핫 홀 인젝션(HHI)으로 인해 셀의 문턱 전압(Vth)가 높아지게 되고 이로 인해 소거된 메모리 셀(Cell)을 독출했을 시에 소거되지 않은 결과로 읽히게 된다. (이하 스캔 페일이라 한다.)
따라서, 불휘발성 메모리 셀에 스트레스를 감소시키기 위하여 낮은 소거 전 압을 인가한다. 불휘발성 메모리 셀에 낮은 소거 전압이 인가하면, 불휘발성 메모리 셀은 완전한 소거가 이루어 지지 않을 것이다. 즉, 불휘발성 메모리 셀의 소거 동작을 완료하기 위하여 적절한 소거 전압을 찾기 위한 검색이 필요하다. 본 발명의 제1 실시예에 따른 소거 전압 검색 방법은 도 2에 도시된다. 또한, 본 발명의 제2 실시예에 따른 소거 전압 검색 방법은 도 7 내지 도 8에 도시된다. 따라서, 본 발명의 실시예에 따른 불휘발성 메모리 장치는 소거 동작후 소거 검증 시간을 단축한다. 또한, 본 발명의 실시예에 따른 불휘발성 메모리 장치는 소거 동작 전압의 레벨을 저감할 수 있다.
도 2는 본 발명의 실시예에 따른 메모리 장치의 소거 동작을 도시한 순서도이다.
도 1 및 도 2을 참조하면, 본 발명의 실시예에 따른 소거 동작은 S11-S14 단계를 포함한다.
S11 단계에서 메모리 장치(100)는 초기 소거 전압(Ve)을 기준으로 소거 동작을 실행한다. 초기 소거 전압(Ve)은 18V로 가정한다. S12 단계에서 메모리 장치(100)는 0V 검증 전압으로 검증한다. S13 단계에서 검증 동작이 패스되었는가를 판단한다. 검증 동작이 패스되었으면 소거 동작을 종료하고, 검증 동작이 패스되지 않으면 S14 단계를 실행한다. S14 단계에서 소거 전압(Ve)을 ΔV만큼 증가시키고 S11 단계를 반복한다. 본 발명의 실시예에 따른 소거 동작은 도 3 내지 도 6을 통하여 상세히 설명된다.
도 3 내지 도 6은 본 발명의 실시예에 따른 메모리 장치의 소거 동작을 예시 한 그래프이다.
도 3은 S11 단계에서 초기 소거 전압(Ve)을 기준으로 소거 동작을 실행한 결과 메모리 셀 어레이(110)의 문턱 전압 분포(ST)를 도시한 그래프이다.
도 3을 참조하면, S11 단계의 소거 동작에 의하여 메모리 장치(100)는 소거 동작이 완료되지 않았다. 즉, 문턱 전압 분포(ST)는 최대 1.1V까지 분포한다. S12 단계에서 0V를 기준으로 검증한 결과 S13 단계에서 소거 동작이 페일(fail)되어 S14 단계를 진행한다. 본 발명의 실시예에 따른 ΔV는 0.5V를 예시한다. 따라서, S14 단계는 소거 전압(Ve)를 0.5V씩 증가시킨다. 다시 S11 단계를 진행한다.
도 4는 소거 전압(Ve)를 0.5V 증가시킨 후 소거 동작을 실행한 결과 메모리 셀 어레이(110)의 문턱 전압 분포(ST)를 도시한 그래프이다.
도 4을 참조하면, 문턱 전압 분포(ST)는 최대 0.6V까지 분포한다. S12 단계에서 0V를 기준으로 검증한 결과 S13 단계에서 소거 동작이 페일되어 S14 단계를 진행한다. S14 단계에서 소거 전압(Ve)를 0.5V 증가시킨다. 다시 S11 단계를 진행한다.
도 5는 소거 전압(Ve)를 1.0V 증가시킨 후 소거 동작을 실행한 결과 메모리 셀 어레이(110)의 문턱 전압 분포(ST)를 도시한 그래프이다.
도 5을 참조하면, 문턱 전압 분포(ST)는 최대 0.1V까지 분포한다. S12 단계에서 0V를 기준으로 검증한 결과 S13 단계에서 소거 동작이 페일되어 S14 단계를 진행한다. S14 단계에서 소거 전압(Ve)를 0.5V 증가시킨다. 다시 S11 단계를 진행한다.
도 6는 소거 전압(Ve)를 1.5V 증가시킨 후 소거 동작을 실행한 결과 메모리 셀 어레이(110)의 문턱 전압 분포(ST)를 도시한 그래프이다.
도 6을 참조하면, 문턱 전압 분포(ST)는 최대 0V 이하에 분포한다. S12 단계에서 0V를 기준으로 검증한 결과 S13 단계에서 소거 동작이 패스(Pass)되어 소거 동작을 종료한다.
본 발명의 제1 실시예에 따른 소거 동작은 모두 4회이다. 소거 동작 시간은 수 ms 정도이다. 본 발명의 제1 실시예에 따른 초기 소거 전압의 증가는 소거 동작의 횟수를 감소시킬 수 있으나 메모리 셀의 스트레스를 증가시키게 된다.
도 7는 본 발명의 제2 실시예에 따른 메모리 장치의 소거 동작을 도시한 순서도이다. 도 8은 도 7에 도시된 소거 전압의 바이너리 서치(Binary Search) 방법을 상세히 도시한 순서도이다.
도 7 및 도 8을 참조하면, 본 발명의 실시예에 따른 소거 동작은 S21-S24 단계를 포함한다.
S21 단계에서 메모리 장치(100)는 소거 전압(Ve)을 기준으로 소거 동작을 실행한다. S22 단계에서 메모리 장치(100)는 0V의 검증 전압으로 검증한다. S23 단계에서 검증 동작이 패스되었는가를 판단한다. 검증 동작이 패스되었으면 소거 동작을 종료하고, 검증 동작이 페일이면 S24 단계를 실행한다. S24 단계에서 소거 동작을 완료시키기 위한 적절한 소거 전압(Ve)을 바이너리 서치(Binary Search) 방법으로 찾는다. 바이너리 서치 방법으로 검색된 소거 전압(Ve)을 기준으로 S21 단계를 진행한다.
소거 전압(Ve)을 검색하기 위한 본 발명의 실시예에 따른 바이너리 서치 방법은 S241-S247 단계를 포함한다. S241 단계에서 메모리 장치(100)는 소거 검증 전압(Vem)을 기준으로 검증한다. 초기에 최대 소거 검증 전압(Vem)은 1.6V로 예시된다.
S242 단계에서 바이너리 서치 방법에 따른 소거 검증 전압차(ΔV)는 소거 검증 전압(Vem)을 2로 나눈 몫을 소거 검증 전압차(ΔV)로 설정하고, S243 단계에서 소거 동작이 패스되었는가를 판별한다.
만약 소거 동작이 패스되었다면, 문턱 전압 분포(ST)의 최대값은 최초의 소거 검증 전압(Vem)보다 오른쪽에 분포한다. 따라서, S244 단계에서 소거 검증 전압(Vem)은 소거 검증 전압(Vem)에서 소거 검증 전압차(ΔV)를 차감하여 설정한다.
만약 소거 동작이 페일되었다면, 문턱 전압 분포(ST)의 최대값은 최초의 소거 검증 전압(Vem)보다 왼쪽에 분포한다. 따라서, S245 단계에서 소거 검증 전압(Vem)은 소거 검증 전압(Vem)에서 소거 검증 전압차(ΔV)를 더하여 설정한다.
S246 단계에서는 S244 또는 S245 단계에서 계산된 소거 검증 전압(Vem)을 기준으로 검증 동작을 실행한다. S247 단계에서 소거 검증 전압차(ΔV)가 최소 기준 전압보다 작은가를 판단한다. 본 발명의 실시예에 따른 최소 기준 전압은 0.1V를 가정한다. 만약 소거 검증 전압차(ΔV)가 최소 기준 전압 0.1V보다 크다면 S242 단계를 반복하고, 그렇지 않다면 S21 단계를 실행한다.
본 발명의 제2 실시예에 따른 소거 동작 과정은 도 9 내지 도 12을 통하여 상세히 설명된다.
도 9 내지 도 12은 본 발명의 실시예에 따른 메모리 장치의 소거 동작을 예시한 그래프이다.
도 9에 도시된 메모리 셀 어레이(110)의 문턱 전압 분포(ST)는 핫 홀 인젝션(HHI) 현상에 의하여 오른쪽으로 쉬프트된 것을 도시한 그래프이다.
도 1 및 도 7 내지 도 9을 참조하면, S21 단계의 소거 동작에 의하여 메모리 장치(100)는 소거 동작이 완료되지 않았다. 즉, 메모리 셀 어레이(110)의 문턱 전압 분포(ST)는 최대 0.3V까지 분포한다. S22 단계에서 0V를 기준으로 검증한 결과 S23 단계에서 소거 동작이 페일되어 S24 단계를 진행한다. S24 단계에서 소거 동작을 완료시키기 위한 적절한 소거 전압(Ve)을 바이너리 서치(Binary Search) 방법으로 검색한다.
도 7 내지 도 10을 참조하면, S241 단계에서 메모리 장치(100)는 소거 검증 전압(Vem)을 1.6V로 기준으로 검증한다. S242 단계에서 바이너리 서치 방법에 따른 소거 검증 전압차(ΔV)는 소거 검증 전압(Vem)을 2로 나눈 몫(즉, 0.8V)을 소거 검증 전압차(ΔV)로 설정하고, S243 단계에서 검증 동작이 패스되었는가를 판별한다. 검증 동작의 결과는 패스되고, S244 단계에서 소거 검증 전압(Vem)은 소거 검증 전압(Vem)에서 소거 검증 전압차(ΔV)를 차감하여 설정한다. 즉, 현재의 소거 검증 전압(Vem)은 0.8V이다.
S246 단계에서는 S244 단계에서 계산된 소거 검증 전압(Vem)(즉, 0.8V)을 기준으로 검증 동작을 실행한다. S247 단계에서 소거 검증 전압차(ΔV)가 최소 기준 전압(0.1V)보다 작은가를 판단한다. 소거 검증 전압차(ΔV)는 0.8V이므로 0.1V보다 크다. 따라서, S242 단계를 반복한다.
S242 단계에서 바이너리 서치 방법에 따른 소거 검증 전압차(ΔV)는 소거 검증 전압(Vem)을 2로 나눈 몫(즉, 0.4V)을 소거 검증 전압차(ΔV)로 설정하고, S243 단계에서 검증 동작이 패스되었는가를 판별한다. 검증 동작의 결과는 패스되고, S244 단계에서 소거 검증 전압(Vem)은 소거 검증 전압(Vem)에서 소거 검증 전압차(ΔV)를 차감하여 설정한다. 즉, 현재의 소거 검증 전압(Vem)은 0.4V이다.
S246 단계에서는 S244 단계에서 계산된 소거 검증 전압(Vem)(즉, 0.4V)을 기준으로 검증 동작을 실행한다. S247 단계에서 소거 검증 전압차(ΔV)가 최소 기준 전압(0.1V)보다 작은가를 판단한다. 소거 검증 전압차(ΔV)는 0.4V이므로, 0.1V보다 크다. 따라서, S242 단계를 반복한다.
S242 단계에서 바이너리 서치 방법에 따른 소거 검증 전압차(ΔV)는 소거 검증 전압(Vem)을 2로 나눈 몫(즉, 0.2V)을 소거 검증 전압차(ΔV)로 설정하고, S243 단계에서 검증 동작이 패스되었는가를 판별한다. 검증 동작의 결과는 패스되고, S244 단계에서 소거 검증 전압(Vem)은 소거 검증 전압(Vem)에서 소거 검증 전압차(ΔV)를 차감하여 설정한다. 즉, 소거 검증 전압(Vem)은 0.2V이다.
S246 단계에서는 S244 단계에서 계산된 소거 검증 전압(Vem)(즉, 0.2V)을 기준으로 검증 동작을 실행한다. S247 단계에서 소거 검증 전압차(ΔV)가 최소 기준 전압(0.1V)보다 작은가를 판단한다. 소거 검증 전압차(ΔV)는 0.2V이므로, 0.1V보다 크다. 따라서, S242 단계를 반복한다.
S242 단계에서 바이너리 서치 방법에 따른 소거 검증 전압차(ΔV)는 소거 검 증 전압(Vem)을 2로 나눈 몫(즉, 0.1V)을 소거 검증 전압차(ΔV)로 설정하고, S243 단계에서 검증 동작이 패스되었는가를 판별한다. 검증 동작의 결과는 페일되고, S244 단계에서 소거 검증 전압(Vem)은 소거 검증 전압(Vem)에서 소거 검증 전압차(ΔV)를 더하여 설정한다. 즉, 소거 검증 전압(Vem)은 0.3V이다.
S246 단계에서는 S244 단계에서 계산된 소거 검증 전압(Vem)(즉, 0.3V)을 기준으로 검증 동작을 실행한다. S247 단계에서 소거 검증 전압차(ΔV)가 최소 기준 전압(0.1V)보다 작은가를 판단한다. 소거 검증 전압차(ΔV)는 최소 기준 전압인 0.1V이므로, S21 단계를 실행한다.
이 때, 마지막 소거 검증 전압에 의해 검증된 상태가 페일 이므로, 소거 검증 전압(Vem)은 마지막 소거 검증 전압에 최소 기준 전압 (0.1V)를 더하여 0.4V로 결정 한다. 만약 마지막 소거 검증 전압에 의해 검증된 상태가 패스이면, 소거 검증 전압 (Vem)은 기준 전압 (0.1V)를 더하지 않는다.
S21 단계에서 소거 전압(Ve)에 소거 검증 전압(Vem) 0.4V을 더하여 소거 동작을 실행한다. S22 단계에서 0V를 기준으로 검증한다. S23 단계에서 검증 동작이 패스되었는가를 판단하고, 패스되었다면 종료한다.
본 발명의 실시예에 따른 소거 동작은 메모리 셀의 스트레스를 최소화하고, 소거 동작을 패스시키기 위하여 소거 전압(Ve)에 소거 검증 전압(Vem)을 기준으로 적절한 마진을 설정할 수 있다.
도 11에 도시된 메모리 셀 어레이(110)의 문턱 전압 분포(ST)는 핫 홀 인젝션(HHI) 현상에 의하여 오른쪽으로 쉬프트된 것을 도시한 그래프이다.
도 1, 도 7, 도 8 및 도 11을 참조하면, S21 단계의 소거 동작에 의하여 메모리 셀 어레이(110)는 소거 동작이 완료되지 않았다. 즉, 메모리 셀 어레이(110)의 문턱 전압 분포(ST)는 최대 0.8V까지 분포한다. S22 단계에서 0V를 기준으로 검증한 결과 S23 단계에서 검증 동작이 페일되어 S24 단계를 진행한다. S24 단계에서 소거 동작을 완료시키기 위한 적절한 소거 전압(Ve)을 바이너리 서치(Binary Search) 방법으로 찾는다.
도 7, 도 8, 도 11 및 도 12을 참조하면, S241 단계에서 메모리 장치(100)는 초기에 최대 소거 검증 전압(Vem)을 1.6V로 기준으로 설정한다.
S242 단계에서 바이너리 서치 방법에 따른 소거 검증 전압차(ΔV)는 소거 검증 전압(Vem)을 2로 나눈 몫(즉, 0.8V)을 소거 검증 전압차(ΔV)로 설정하고, S243 단계에서 검증 동작이 패스되었는가를 판별한다. 검증 동작의 결과는 패스되고, S244 단계에서 소거 검증 전압(Vem)은 소거 검증 전압(Vem)에서 소거 검증 전압차(ΔV)를 차감하여 설정한다. 즉, 현재의 소거 검증 전압(Vem)은 0.8V이다.
S246 단계에서는 S244 단계에서 계산된 소거 검증 전압(Vem)(즉, 0.8V)을 기준으로 검증 동작을 실행한다. S247 단계에서 소거 검증 전압차(ΔV)가 최소 기준 전압(0.1V)보다 작은가를 판단한다. 소거 검증 전압차(ΔV)는 0.8V이므로, 0.1V보다 크다. 따라서, S242 단계를 반복한다.
S242 단계에서 바이너리 서치 방법에 따른 소거 검증 전압차(ΔV)는 소거 검증 전압(Vem)을 2로 나눈 몫(즉, 0.4V)을 소거 검증 전압차(ΔV)로 설정하고, S243 단계에서 검증 동작이 패스되었는가를 판별한다. 검증 동작의 결과는 페일되고, S244 단계에서 소거 검증 전압(Vem)은 소거 검증 전압(Vem)에서 소거 검증 전압차(ΔV)를 더하여 설정한다. 즉, 현재의 소거 검증 전압(Vem)은 1.2V이다.
S246 단계에서는 S244 단계에서 계산된 소거 검증 전압(Vem)(즉, 1.2V)을 기준으로 검증 동작을 실행한다. S247 단계에서 소거 검증 전압차(ΔV)가 최소 기준 전압(0.1V)보다 작은가를 판단한다. 소거 검증 전압차(ΔV)는 0.4V이므로, 0.1V보다 크다. 따라서, S242 단계를 반복한다.
S242 단계에서 바이너리 서치 방법에 따른 소거 검증 전압차(ΔV)는 소거 검증 전압(Vem)을 2로 나눈 몫(즉, 0.2V)을 소거 검증 전압차(ΔV)로 설정하고, S243 단계에서 검증 동작이 패스되었는가를 판별한다. 검증 동작의 결과는 패스되고, S244 단계에서 소거 검증 전압(Vem)은 소거 검증 전압(Vem)에서 소거 검증 전압차(ΔV)를 차감하여 설정한다. 즉, 현재의 소거 검증 전압(Vem)은 1.0V이다.
S246 단계에서는 S244 단계에서 계산된 소거 검증 전압(Vem)(즉, 1.0V)을 기준으로 검증 동작을 실행한다. S247 단계에서 소거 검증 전압차(ΔV)가 최소 기준 전압(0.1V)보다 작은가를 판단한다. 소거 검증 전압차(ΔV)는 0.2V이므로, 0.1V보다 크다. 따라서, S242 단계를 반복한다.
S242 단계에서 바이너리 서치 방법에 따른 소거 검증 전압차(ΔV)는 소거 검증 전압(Vem)을 2로 나눈 몫(즉, 0.1V)을 소거 검증 전압차(ΔV)로 설정하고, S243 단계에서 검증 동작이 패스되었는가를 판별한다. 검증 동작의 결과는 패스되고, S244 단계에서 소거 검증 전압(Vem)은 소거 검증 전압(Vem)에서 소거 검증 전압차(ΔV)를 차감하여 설정한다. 즉, 현재의 소거 검증 전압(Vem)은 0.9V이다.
S246 단계에서는 S244 단계에서 계산된 소거 검증 전압(Vem)(즉, 0.9V)을 기준으로 검증 동작을 실행한다. S247 단계에서 소거 검증 전압차(ΔV)가 최소 기준 전압(0.1V)보다 작은가를 판단한다. 소거 검증 전압차(ΔV)는 0.1V이므로, 0.1V과 같다. 따라서, S21 단계를 실행한다.
S21 단계에서 소거 전압(Ve)에 소거 검증 전압(Vem)인 0.9V을 더하여 소거 동작을 실행한다. S22 단계에서 0V를 기준으로 검증한다. S23 단계에서 소거 동작이 패스되었는가를 판단하고, 패스되었다면 종료한다.
또한, 본 발명은 ECC에 의하여 에러(Error)가 복구되지 않는 경우 새로운 독출 기준 전압을 검색하는 경우 적용될 수 있다. 즉, 본 발명의 실시예는 소거 동작 후 소거 검증에 적용되므로, 독출 동작에 적용 가능하다.
본 발명의 실시예에 따른 불휘발성 메모리 장치의 독출 방법은 (a) 독출 전압으로 상기 불휘발성 메모리 장치를 독출하는 단계; (b) 상기 독출 동작 결과, ECC 페일이 발생하는 경우 최대 독출 검증 전압을 기준으로 검증하는 단계; (c) 상기 최대 독출 검증 전압을 기준으로 검증한 결과에 따라 상기 최대 독출 검증 전압의 1/2곱한 독출 검증 전압차를 상기 최대 독출 검증 전압에 가감하는 단계; 및 (d) 상기 가감된 최대 독출 검증 전압을 기준으로 검증하고 검증 결과에 따라 상기 (c) 단계를 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 불휘발성 메모리 장치의 독출 방법은 상기 독출 검증 전압차가 소정치보다 작은 경우 상기 독출 전압에 상기 최대 독출 검증 전압을 더하여 변경된 독출 전압을 생성하는 단계를 더 포함한다. 본 발명의 실시예에 따 른 불휘발성 메모리 장치의 독출 방법은 상기 변경된 독출 전압으로 상기 (a) 단계를 수행하는 단계를 더 포함한다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 메모리 시스템을 포함한 컴퓨팅 시스템이 도 13에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(10)은 버스(17)에 전기적으로 연결된 중앙처리장치(13), 사용자 인터페이스(14), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(16), 메모리 제어기(12), 그리고 플래시 메모리 장치(11)를 포함한다. 메모리 제어기(12)는 플래시 메모리 장치(11)를 제어한다. 플래시 메모리 장치(11)에는 중앙처리장치(13)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(12)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(15)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램(Mobile DRAM), 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기(12)와 플래시 메모리 장치(11)는, 예를 들면, 데이터를 저장하는 데 불휘발 성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 예시적인 SSD가 미국특허공개번호 제2006-0152981호에 게재되어 있으며, 이 분야의 레퍼런스로 포함된다. 또는, 메모리 제어기(12)와 플래시 메모리 장치(11)는 데이터를 저장하는 데 불휘발성 메모리를 메모리 카드를 구성할 수 있다.
도 14는 본 발명의 다른 예시적인 실시예들에 따른 메모리 기반 저장 장치를 보여주는 블록도이다. 도 15에 도시된 메모리 기반 저장 장치(20)는 메모리(22)와 메모리 제어기(23)가 카드(21)를 구성하도록 구현된다. 예를 들면, 카드(21)는 플래시 메모리 카드와 같은 메모리 카드일 수 있다. 즉, 카드(21)는 디지털, 카메라, 개인 컴퓨터 등과 같은 전자 장치를 사용하기 위한 어떤 산업 표준을 만족하는 카드일 수 있다. 메모리 제어기(23)가 카드(21)에 의해 또는 호스트(24)으로부터 수신된 제어 신호들에 기초하여 메모리(22)를 제어할 수 있다는 것이 이해될 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 실시예에 따른 메모리 장치을 도시한 블록도이다.
도 2는 본 발명의 실시예에 따른 메모리 장치의 소거 동작을 도시한 순서도이다.
도 3 내지 도 6은 본 발명의 실시예에 따른 메모리 장치의 소거 동작을 예시한 그래프이다.
도 7는 본 발명의 제2 실시예에 따른 메모리 장치의 소거 동작을 도시한 순서도이다.
도 8은 도 7에 도시된 소거 전압의 바이너리 서치 방법을 상세히 도시한 순서도이다.
도 9 내지 도 12은 본 발명의 실시예에 따른 메모리 장치의 소거 동작을 예시한 그래프이다.
도 13는 본 발명에 따른 메모리 장치를 포함한 컴퓨팅 시스템의 블록도.
도 14는 본 발명의 다른 예시적인 실시예들에 따른 메모리 기반 저장 장치를 보여주는 블록도.
* 도면의 주요 부분에 대한 부호 설명 *
100; 메모리 장치 110; 메모리 셀 어레이
120; 페이지 버퍼 회로 130; 디코더
140; 전압 발생기 150; 제어 회로
160; 패스 페일 체커 170; 입출력 데이터 버퍼 회로

Claims (9)

  1. 불휘발성 메모리 장치의 소거 방법에 있어서:
    (a) 소거 전압으로 상기 불휘발성 메모리 장치를 소거하고, 제1 소거 검증 전압을 기준으로 검증하는 단계;
    (b) 상기 소거 동작의 검증 결과, 상기 소거 검증 동작이 페일되면, 제2 소거 검증 전압을 기준으로 검증하는 단계;
    (b) 상기 제2 소거 검증 전압을 기준으로 검증한 결과에 따라 상기 제2 소거 검증 전압의 1/N(N은 정수)곱한 소거 검증 전압차를 상기 제2 소거 검증 전압에 가감하는 단계; 및
    (d) 상기 가감된 제2 소거 검증 전압을 기준으로 검증하고 검증 결과에 따라 상기 (c) 단계를 수행하는 단계를 포함하는 소거 방법.
  2. 제 1 항에 있어서,
    상기 소거 검증 전압차가 소정치보다 작은 경우 상기 소거 전압에 상기 제2 소거 검증 전압을 더하여 변경된 소거 전압을 생성하는 단계를 더 포함하는 소거 방법.
  3. 제 2 항에 있어서,
    상기 변경된 소거 전압으로 상기 (a) 단계를 수행하는 단계를 더 포함하는 소거 방법.
  4. 제 1 항에 있어서,
    상기 N은 1보다 큰 것을 특징으로 하는 소거 방법.
  5. 제 1 항에 있어서,
    상기 제1 소거 검증 전압은 0V를 포함하는 소거 방법.
  6. 불휘발성 메모리 장치의 독출 방법에 있어서:
    (a) 독출 전압으로 상기 불휘발성 메모리 장치를 독출하는 단계;
    (b) 상기 독출 동작 결과, ECC 페일이 발생하는 경우 독출 검증 전압을 기준으로 검증하는 단계;
    (c) 상기 제1 독출 검증 전압을 기준으로 검증한 결과에 따라 상기 독출 검증 전압의 1/N(N은 정수)곱한 독출 검증 전압차를 상기 독출 검증 전압에 가감하는 단계; 및
    (d) 상기 가감된 독출 검증 전압을 기준으로 검증하고 검증 결과에 따라 상기 (c) 단계를 수행하는 단계를 포함하는 독출 방법.
  7. 제 6 항에 있어서,
    상기 독출 검증 전압차가 소정치보다 작은 경우 상기 독출 전압에 상기 독출 검증 전압을 더하여 변경된 독출 전압을 생성하는 단계를 더 포함하는 독출 방법.
  8. 제 7 항에 있어서,
    상기 변경된 독출 전압으로 상기 (a) 단계를 수행하는 단계를 더 포함하는 독출 방법.
  9. 제 6 항에 있어서,
    상기 N은 1보다 큰 것을 특징으로 하는 독출 방법.
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