KR100305030B1

KR100305030B1 - 플래시 메모리 장치

Info

Publication number: KR100305030B1
Application number: KR1019990024021A
Authority: KR
Inventors: 권석천
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-06-24
Filing date: 1999-06-24
Publication date: 2001-11-14
Also published as: JP3754279B2; US6285587B1; KR20010003655A; JP2001023386A

Abstract

본 발명에 따른 플래시 메모리 장치의 메모리 셀 어레이는 복수 개의 메모리 셀 어레이 블록들을 포함한다. 상기 각 메모리 셀 어레이 블록은 블록 디코더 및 복수 개의 메모리 셀 스트링들을 포함한다. 상기 각 메모리 셀 스트링은 제 1 및 제 2 그룹들의 메모리 셀들과 제 1 및 제 2 스트링 선택 트랜지스터들 그리고 접지 라인 선택 트랜지스터를 포함한다. 상기 각 메모리 셀 스트링의 제 1 및 제 2 그룹들의 메모리 셀들은 프로그램 동작 동안에 상기 제 1 및 제 2 스트링 선택 트랜지스터들의 턴-온 여부에 따라 그 영역 별로 각각 프로그램된다. 상기 각 메모리 셀 스트링이 상기 제 2 스트링 선택 트랜지스터에 의해 영역들이 구분되는 구조를 가짐으로써, 메모리 셀들이 소프트 프로그램되는 횟수가 줄어들고, 메모리 셀들의 소프트 프로그램 횟수가 줄어듦에 따라 플래시 메모리 장치의 오동작이 방지된다.

Description

플래시 메모리 장치{A FLASH MEMORY DEVICE}

본 발명은 플래시 메모리 장치에 관한 것으로서, 더 구체적으로는 플래시 메모리 장치의 메모리 셀 어레이 구조에 관한 것이다.

최근, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(power)이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 수의 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서, 메모리 셀(memory cell)의 고집적화 기술이 개발되고 있다. 이를 위해, 복수 개의 메모리 셀들이 직렬로 연결되어 한 개의 스트링(string)으로 구성되고, 복수 개의 스트링들이 하나의 메모리 셀 어레이(memory cell array)를 이루는 낸드(NAND) 타입의 플래시 메모리 장치가 제안되었다.

도시되지는 않았지만, 낸드 플래시 메모리 장치의 플래시 메모리 셀들은 반도체 기판(semiconductor substrate) 위에 소오스-드레인(source-drain) 사이에 형성되는 전류 통로(current pass) 및 상기 반도체 기판 위에 절연막(insulator) 사이에 형성되는 플로팅 게이트(floating gate)와 제어 게이트(control gate)로 구성된다. 그리고, 플래시 메모리 셀의 프로그램(program)은 일반적으로, 메모리 셀의 소오스/드레인 영역과 반도체 기판 즉, 벌크 영역을 접지시키고, 제어 게이트에 양의 고전압(program voltage; Vpgm, 예를 들어, 15V ∼ 20V)을 인가하여 플로팅 게이트와 기판 사이의 파울러 노드하임 터널링(Fowler-Nordheim tunneling; 이하, F-N 터널링)을 발생시킴으로써 수행된다. 상기 F-N 터널링은 제어 게이트에 인가되는 고전압(Vpgm)의 전계(electric field)에 의해 벌크 영역의 전자들이 플로팅 게이트에 축적되어 메모리 셀의 드레솔드 전압이 증가하게 되는 것이다.

플래시 메모리 셀의 소거(erase)는 제어 게이트에 음의 고전압(erase voltage; Vera, 예를 들어, -10V)을 인가하고, 벌크 영역에 소정의 전압(예를 들어, 5V)을 인가하거나, 제어 게이트에 접지 전압(GND)을 인가하고, 벌크에 음의 고전압(예를 들어, 약 -10V)을 인가하여 F-N 터널링을 발생시킴으로써, 벌크 영역을 공유하는 섹터(sector)단위로 동시에 수행된다. 상기 F-N 터널링은 플로팅 게이트에 축적된 전자들을 소오스 영역으로 방출시킴으로써, 플래시 메모리 셀들이 약 '-2V ∼ -3V'까지의 소거 드레솔드 전압(erase threshold voltage) 분포를 가지게 한다. 프로그램 동작에 의해 드레솔드 전압이 높아진 셀은 독출 동작시 드레인 영역으로부터 소오스 영역으로 전류가 주입되는 것이 방지되어 오프(off)된 것처럼 보인다. 그리고, 소거 동작에 의해 드레솔드 전압이 낮아진 셀은 드레인 영역으로부터 소오스 영역으로 전류가 주입되어 온(on)된 것처럼 보인다.

도 1을 참조하면, 일반적인 낸드 플래시 메모리 장치는 글로벌 버퍼(global buffer; 10), 명령 레지스터(command register; 20), 제어 로직 및 고전압 발생기(control logic and high voltage generator; 30), 행 어드레스 버퍼 및 디코더(row address buffer and decoder; 40), 열 어드레스 버퍼 및 디코더(column address buffer and decoder; 50), 메모리 셀 어레이(memory cell array; 60), 페이지 버퍼(page buffer; 70), Y-게이트 회로(Y-gating circuit; 80) 그리고 I/O 버퍼(input/output buffer; 90)를 구비한다. 상기 글로벌 버퍼(10)는 외부로부터의 어드레스들(A0, A1, ..., A17, A18)과 신호들(CEB, REB, WEB, CLE, ALE, WPB 등)과 명령 신호(COM)와 입력 데이터(input data; IDATA) 그리고 메모리 셀 어레이(60)로부터의 출력 데이터(output data; ODATA)를 버퍼링한다. 상기 명령 레지스터(20)는 상기 글로벌 버퍼(10)를 통해서 입력되는 신호들(CEB, REB, WEB) 및 명령 신호(COM)를 저장한다. 상기 제어 로직 및 고전압 발생기(30)는 상기 글로벌버퍼(10)로부터의 신호들(CEB, REB, WEB, CLE, ALE, WPB 등)을 받아들여서 상기 회로들(10, 20, 40, 50, 60, 70, 80, 90)을 제어하는 제어 신호 및 고전압들(Vpgm, Vera, Vread, Vpass 등)을 출력한다.

상기 행 어드레스 버퍼 및 디코더(40)는 상기 글로벌 버퍼(10)로부터의 어드레스들(A8, A9, ..., A17, A18)을 받아들여서 디코딩한 디코딩 행 어드레스들(DRA)을 출력한다. 상기 열 어드레스 버퍼 및 디코더(50)는 상기 글로벌 버퍼(10)로부터의 어드레스들(A0, A1, ..., A6, A7)을 받아들여서 디코딩한 디코딩 열 어드레스들(DCA)을 출력한다. 상기 메모리 셀 어레이(60)는 메모리 셀 어레이 블록들(BLOCK0, BLOCK1, ..., BLOCKj-1, BLOCKj)을 구비하며, 각 블럭(BLOCK)은 블록 디코더(DEC) 및 열의 방향으로 신장하는 복수 개의 비트 라인들(bit lines; BL0, BL1, ..., BLm-1, BLm)에 연결된 복수 개의 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)을 구비한다.

상기 각 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)은 직렬로 연결된 플로팅 게이트 타입의 복수 개의 메모리 셀들을 가지며, 상기 각 메모리 셀의 제어 게이트는 행의 방향으로 신장하는 복수 개의 워드 라인들(word lines; WL0, WL1, ..., WLn-1, WLn) 중 대응되는 워드 라인(WL)에 연결된다. 상기 페이지 버퍼(70)는 비트 라인들(bit lines; BL0, BL1, ..., BLm-1, BLm)과 Y-게이트 회로(80) 사이에 연결된 복수 개의 페이지 버퍼들(도시되지 않음)로 구성된다. 상기 Y-게이트(80)는 상기 페이지 버퍼(70)와 I/O 버퍼(90) 사이에 연결되며, 상기 열 어드레스 버퍼 및 디코더(50)로부터의 디코딩 열 어드레스들(DCA)의 제어에 의해페이지 버퍼(70)로부터의 출력 데이터(ODATA) 및 I/O 버퍼(90)로부터의 입력 데이터(IDATA)를 스위칭한다. 상기 I/O 버퍼(90)는 글로벌 버퍼(10)로부터의 입력 데이터(IDATA) 및 Y-게이트 회로(80)를 통해 전달되는 출력 데이터(ODATA)를 저장한다.

도 2를 참조하면, 상기 메모리 셀 어레이(60)는 복수 개의 메모리 셀 어레이 블록들(BLOCK0, BLOCK1, ..., BLOCKj-1, BLOCKj)을 구비한다. 상기 각 메모리 셀 어레이 블록(BLOCK0, BLOCK1, ..., BLOCKj-1, BLOCKj)은 블록 디코더(DEC)와 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)을 구비한다. 상기 각 메모리 셀 스트링(S0, S1, ..., Sm-1, Sm)은 스트링 선택 트랜지스터(STR), 직렬 연결된 복수 개의 메모리 셀들(MC0, MC1, ..., MCn-1, MCn) 및 접지 라인 선택 트랜지스터(CTR)를 구비한다.

도 3을 참조하면, 상기 메모리 셀 스트링(S)은 P형 반도체 기판 상에 플로팅 게이트들, 스트링 선택 라인(SSL), 접지 선택 라인(GSL)이 형성되고, 그 위에 제어 게이트들이 형성되고 그리고 그 위에 워드 라인들(WL0, WL1, ..., WLn-1, WLn)이 형성된 형태를 갖는다. 그리고, 워드 라인들(WL0, WL1, ..., WLn-1, WLn)의 위에는 비트 라인(BL)이 형성된다. 그런데, 도 2 및 도 3과 같은 구조의 메모리 셀 구조를 가지는 플래시 메모리 장치는 프로그램 동작 동안에 유발되는 소프트 프로그램(soft program)에 의해 오동작이 발생되는 문제점이 있다. 상기 소프트 프로그램은 프로그램 되지 않아야 될 메모리 셀들이 조금씩 프로그램되는 현상을 말한다. 상기 프로그램 동작뿐만 아니라, 소거 및 독출 동작 동안에 메모리 셀 어레이내의각 라인들(SSL, GSL, CSL, BL0, BL1, WL)과 기판으로 인가되는 전압은 아래의 [표1]과 같다.

구 분	소 거 동 작	프 로 그 램 동 작	독 출 동 작
블 록	선 택	비 선 택	선 택	비 선 택	선 택	비 선 택
SSL	floating	floating	Vcc	GND	Vread	GND
GSL	floating	floating	GND	floating	Vread	floating
CSL	floating	floating	GND	GND	GND	GND
기 판	Vera	Vera	GND	GND	GND	GND
BL0	floating	floating	Vcc	Vcc	≒GND	≒GND
BL1	floating	floating	GND	GND	≒ 1V	≒ 1V
비선택 WL	GND	floating	Vpass	floating	Vread	floating
선택 WL	GND	floating	Vpgm	floating	GND	floating

예를 들어, 프로그램 동작 동안에, 상기 메모리 셀 어레이 블록들(BLOCK0, BLOCK1, ..., BLOCKj-1, BLOCKj) 중 메모리 셀 어레이 블록(BLOCK0)이 선택되고, 메모리 셀 어레이 블록(BLOCK0)의 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm) 중 메모리 셀 스트링(S0)의 메모리 셀(MC08)이 데이터 '1'로 프로그램되고, 메모리 셀 스트링(S1)의 메모리 셀(MC18)이 데이터 '0'으로 프로그램된다고 가정하면, [표1]과 같이 선택된 워드 라인(WL8)에는 프로그램 전압(Vpgm)이 인가되고 그리고 비선택된 워드 라인들(WL0, WL1, ..., WL7, WL9, ..., WLn-1, WLn)에는 프로그램 전압(Vpgm) 보다 낮은 소정의 전압 레벨(약 10V)을 가지는 패스 전압(Vpass)이 인가된다.

이때에는 도 4와 같이, 상기 스트링 선택 라인(SSL)에는 전원 전압(Vcc)이 인가되고, 접지 선택 라인(GSL)에는 접지 전압(GND)이 인가된다. 상기 전압들(Vpgm, Vpass)이 상기 메모리 셀 어레이 블록(BLOCK0)으로 인가되면, 선택된 워드 라인(WL8)이 접지 전압(GND) 레벨에서 프로그램 전압(Vpgm) 레벨로 그리고 비선택된 워드 라인들(WL0, ..., WL7, WL8, ..., WLn)이 접지 전압(GND) 레벨에서 패스 전압(Vpass) 레벨로 챠지되고, 이에 따라 메모리 셀 스트링들(S0, S1) 내의 메모리 셀들(MC00, MC01, ..., MC1m-1, MC1m)의 채널들은 게이트-채널간의 커패시터 커플링(capacitor coupling)에 의해 소정의 전압 레벨(Vpi)로 천이된다. 이때, 상기 스트링 선택 트랜지스터(STR0)의 게이트는 전원 전압(Vcc) 레벨로 챠지되고, 드레인은 상기 전압(Vpi) 레벨로 챠지되고 그리고 소오스는 전원 전압(Vcc) 레벨로 챠지된다.

이로인해, 스트링 선택 트랜지스터(STR0)는 턴-오프되어, 상기 메모리 셀들(MC00, MC01, ..., CM0n-1, MC0n)의 채널은 상기 전압(Vpi) 레벨로 유지된다. 그리고, 상기 스트링 선택 트랜지스터(STR1)의 게이트는 전원 전압(Vcc) 레벨로 챠지되고, 드레인은 상기 전압(Vpi) 레벨로 챠지되고 그리고 소오스는 접지 전압(GND) 레벨로 챠지된다. 이로인해, 스트링 선택 트랜지스터(STR1)는 턴-온되어, 상기 메모리 셀들(MC10, MC11, ..., CM1n-1, MC1n)의 채널의 전하들이 상기 접지 전압(GND) 레벨로 디스챠지된다. 이로써, 메모리 셀 스트링(S0)의 메모리 셀들(MC00, MC01, ..., MC0n-1, MC0n)은 프로그램 금지 상태가 되고, 그리고 메모리 셀 스트링(S1)의 메모리 셀(MC18)은 F-N 터널링에 의해 프로그램된다. 이때, 메모리 셀 스트링(S1)의 나머지 메모리 셀들(MC10, MC11, ..., MC17, MC19, ..., MC1n-1, MC1n)은 제어 게이트들에 패스 전압(Vpass)이 인가되어 챠지 커플링으로 인해 소프트하게 프로그램된다. 그런데, 상기 각 메모리 셀들에는 프로그램 동작 동안에 많은 횟수의 소프트 프로그램이 수행된다. 예를 들어, 하나의 메모리 셀스트링(S1)에 16개의 메모리 셀들이 존재한다면, 상기 메모리 셀들(MC10, MC11, ..., MC17, MC19, ..., MC1n-1, MC1n)에는 15번의 소프트 프로그램이 진행된다.

이러한, 소프트 프로그램은 플래시 메모리 장치의 고집적화에 있어서 커다란 문제점으로 작용된다. 즉, 하나의 메모리 셀 블록(BLOCK0)은 메모리 셀들(MC00, MC01, ..., MC0n-1, MC0n)의 영역과 디코더(DEC0)의 영역으로 구분된다. 그런데, 최근 메모리 셀의 디자인 룰(design rule)이 점차 축소됨에 따라서 메모리 셀들(MC00, MC01, ..., MC0n-1, MC0n)의 영역은 점차 줄어들지만, 디코더(DEC0)의 영역은 그에 비해 감소되기가 힘든 추세이다. 이와 같은 현상으로 인해, 하나의 디코더(DEC0)에 연결되는 메모리 셀들(MC00, MC01, ..., MC0n-1, MC0n)의 수가 점차 증가되고, 그 결과 상기한 바와 같은 소프트 프로그램의 문제가 플래시 메모리 장치의 커단란 문제점으로 발전되어, 결국 플래시 메모리 장치의 오동작의 주원인이 된다.

따라서, 본 발명의 목적은 소프트 프로그램에 의한 오동작을 방지하는 플래시 메모리 장치를 제공하는 것이다.

도 1은 일반적인 낸드 플래시 메모리 장치의 구성을 보여주는 블록도;

도 2는 도 1의 낸드 플래시 메모리 장치의 메모리 셀 어레이 구조를 보여주는 회로도;

도 3은 도 2의 메모리 셀 어레이의 구조를 보여주는 단면도;

도 4는 도 1의 플래시 메모리 장치의 동작을 보여주는 동작 타이밍도;

도 5는 본 발명에 따른 플래시 메모리 장치의 메모리 셀 어레이 구조를 보여주는 회로도;

도 6은 도 5의 메모리 셀 어레이의 구조를 보여주는 단면도 및;

도 7은 도 5의 플래시 메모리 장치의 동작을 보여주는 동작 타이밍도이다.

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 본 발명에 따른 플래시 메모리 장치는 복수의 스트링들을 갖는 메모리 블록들 및; 상기 스트링들 각각에 대응하며, 상기 메모리 블록들을 통해 배열된 복수의 비트 라인들을 포함한다. 상기 각 스트링은 스트링 선택 트랜지스터, 스위치 트랜지스터, 제 1 메모리 셀 트랜지스터들, 접지 선택 트랜지스터 및 제 2 메모리 셀 트랜지스터들을 포함한다. 상기 스트링 선택 트랜지스터는 대응하는 비트 라인에 연결된 제 1 전류 전극과, 제 1 선택 신호에 연결된 게이트 전극을 갖는다. 상기 스위치 트랜지스터는 제 1 및 제 2 전류 전극들과 제 2 선택 신호에 연결된 게이트 전극을 갖는다. 상기 제 1 메모리 셀 트랜지스터들은 상기 스트링 선택 트랜지스터의 제 2 전류 전극과 상기 스위치 트랜지스터의 제 1 전류 전극 사이에 직렬 연결된다. 상기 접지 선택 트랜지스터는 제 3 선택 신호에 연결된 게이트 전극과 공통 접지 라인에 연결된 제 1 전류 전극을 갖는다. 상기 제 2 메모리 셀 트랜지스터들은 상기 스위치 트랜지스터의 제 2 전류 전극과 상기 접지 선택 트랜지스터의 제 2 전류 전극 사이에 직렬 연결된다. 여기서, 상기 제 1 메모리 셀 트랜지스터들은 프로그램 동작 동안에 상기 제 2 선택 신호의 제어에 의해 상기 스위치 트랜지스터가 턴-오프될 때, 프로그램되며, 상기 제 2 메모리 셀 트랜지스터들은 프로그램 동작 동안에 상기 제 2 선택 신호의 제어에 의해 상기 스위치 트랜지스터가 턴-온될 때, 프로그램된다. 그리고, 상기 스위치 트랜지스터는 독출 동작 동안에 상기 제 2 선택 신호의 제어에 의해 턴-온된다.

본 발명의 또 다른 특징에 의하면, 본 발명에 따른 플래시 메모리 장치는 복수의 스트링들을 갖는 메모리 블록들 및; 상기 스트링들 각각에 대응하며, 상기 메모리 블록들을 통해 배열된 복수의 비트 라인들을 포함한다. 상기 각 스트링은 스트링 선택 트랜지스터, 접지 선택 트랜지스터, 복수 그룹의 메모리 셀 트랜지스터들 및 복수의 스위치 트랜지스터들을 포함한다. 상기 스트링 선택 트랜지스터는 대응하는 비트 라인에 연결된 제 1 전류 전극과, 제 1 선택 신호에 연결된 게이트 전극을 갖는다. 상기 접지 선택 트랜지스터는 제 2 선택 신호에 연결된 게이트 전극과 공통 접지 라인에 연결된 제 1 전류 전극을 갖는다. 상기 메모리 셀 트랜지스터들은 상기 스트링 선택 트랜지스터의 제 2 전류 전극과 상기 접지 선택 트랜지스터의 제 1 전류 전극 사이에 직렬 연결된다. 상기 스위치 트랜지스터들은 인접한 각 그룹의 상기 메모리 셀들 사이에 연결되는 제 1 및 제 2 전류 전극들 및 복수의 제 3 선택 신호들에 각각 연결된 게이트 전극을 갖는다.

(작용)

이와 같은 장치에 의해서, 메모리 셀들의 과도한 소프트 프로그램이 방지됨으로써, 플래시 메모리 장치의 오동작이 방지된다.

(실시예)

이하, 본 발명의 바람직한 실시예에 따른 참조도면 도 5 내지 도 7에 의거하여 상세히 설명한다.

도 5를 참조하면, 본 발명에 따른 플래시 메모리 장치의 메모리 셀 어레이는 복수 개의 메모리 셀 어레이 블록들(BLOCK0, BLOCK1, ..., BLOCKj-1, BLOCKj)을 포함한다. 상기 각 메모리 셀 어레이 블록(BLOCK)은 블록 디코더(DEC) 및 복수 개의 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)을 포함한다. 상기 각 메모리 셀 스트링(S)은 제 1 및 제 2 그룹들의 메모리 셀들(MC0, MC1, ..., MCi, MCi+1, ..., MCn-1, MCn)과 제 1 및 제 2 스트링 선택 트랜지스터들(STR, ILTR) 그리고 접지 라인 선택 트랜지스터(CTR)를 포함한다. 상기 각 메모리 셀 스트링(S)의 제 1 및 제 2 그룹들의 메모리 셀들(MC0, MC1, ..., MCi, MCi+1, ..., MCn-1, MCn)은 프로그램 동작 동안에 상기 제 1 및 제 2 스트링 선택 트랜지스터들(STR, ILTR)의 턴-온 여부에 따라 구분되는 영역별로 각각 프로그램된다. 상기 각 메모리 셀 스트링(S)이 상기 제 2 스트링 선태 트랜지스터(ILTR)에 의해 구분되는 구조를 가짐으로써, 메모리 셀들이 소프트 프로그램되는 횟수가 줄어들고, 메모리 셀들의 소프트 프로그램 횟수가 줄어듦에 따라 플래시 메모리 장치의 오동작이 방지된다.

도 5를 참조하면, 본 발명에 따른 플래시 메모리 장치의 메모리 셀 어레이(600)는 복수 개의 메모리 셀 어레이 블록들(BLOCK0, BLOCK1, ..., BLOCKj-1, BLOCKj)을 포함한다. 상기 각 메모리 셀 어레이 블록(BL)은 블록 디코더(DEC)와 복수 개의 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)을 포함한다. 상기 각 메모리 셀 스트링(S)은 스트링 선택 트랜지스터들(STR, ILTR)과 접지 라인 선택 트랜지스터(CTR) 및 복수 개의 메모리 셀들(MC0, MC1, ..., MCi, MCi+1, ..., MCn-1, MCn)을 포함한다. 상기 스트링 선택 트랜지스터(ILTR)는 메모리 셀들(MC0, MC1, ..., MCi, MCi+1, ..., MCn-1, MCn)의 수에 따라 메모리 셀들(MC0, MC1, ..., MCi, MCi+1, ..., MCn-1, MCn) 사이에 복수 개가 형성될 수 있다.

도 6을 참조하면, 본 발명에 따른 플래시 메모리 장치의 메모리 셀 어레이(600) 내의 각 메모리 셀 스트링(S)은 반도체 기판 상에 플로팅 게이트, 스트링 선택 라인(SSL), 접지 선택 라인(GSL)이 형성되고, 그 위에 제어 게이트들이 형성되고 그리고 그 위에 워드 라인들(WL0, WL1, ..., WLn-1, WLn)이 형성된 구조를 갖는다. 그리고, 워드 라인들(WL0, WL1, ..., WLn-1, WLn)의 위에는 비트 라인(BL)이 형성된다. 그리고, 본 발명에 따른 메모리 셀 스트링(S)은 도 3의 일반적인 메모리 셀 스트링과는 달리 상기 워드 라인들(WLi, WLi+1) 사이에 스트링 선택 트랜지스터(ILTR)가 형성된다.

이하. 도 5 내지 도 7을 참조하여, 본 발명에 따른 플래시 메모리 장치의 소거, 프로그램 및 독출 동작이 설명된다.

도 5 내지 도 7을 참조하면, 본 발명에 따른 플래시 메모리 장치 내의 메모리 셀들(MC00, MC01, ..., MCmn-1, MCmn)은 일반적인 플래시 메모리 셀들과 같이 F-N 터널링에 의해 소거되고 그리고 프로그램된다. 이때, 소거, 프로그램 및 독출 동작 동안에 각 라인들(SSL, GSL, CSL, BL0, BL1, WL)과 기판으로 인가되는 전압은 아래의 [표2]와 같다.

구 분	소 거 동 작	프 로 그 램 동 작	독 출 동 작
블 록	선 택	비 선 택	선 택	비 선 택	선 택	비 선 택
SSL	floating	floating	Vcc	GND	Vread	GND
GSL	floating	floating	GND	floating	Vread	floating
CSL	floating	floating	GND	GND	GND	GND
IL	floating	floating	Vcc/GND	floating	Vread	floating
기 판	Vera	Vera	GND	GND	GND	GND
BL0	floating	floating	Vcc	Vcc	≒GND	≒GND
BL1	floating	floating	GND	GND	≒ 1V	≒ 1V
비선택WL(다른 스트링)	GND	floating	Vcc/GND	floating	Vread	floating
비선택 WL	GND	floating	Vpass	floating	Vread	floating
선택 WL	GND	floating	Vpgm	floating	GND	floating

<소거 동작>

본 발명에 따른 플래시 메모리 장치의 소거 동작은 하나의 벌크를 공유하는 섹터 단위나 메모리 셀 어레이 블록 단위로 수행된다. 이하, 어드레스 인가 과정즉, 외부로부터의 어드레스에 대응되는 메모리 셀이 선택되는 과정은 이 분야의 통상적인 지식을 가진 자들에게 자명하므로 자세한 설명은 생략된다. 상기 소거 동작이 시작되면, 상기 메모리 셀들(MC0, MC1, ..., MCi, MCi+1, ..., MCn-1, MCn)의 벌크에는 소거 전압(Vera; 약 -10V)이 인가되고, 워드 라인들(WL0, WL1, ..., WLn-1, WLn)에는 접지 전압(GND)이 인가된다. 이와 같이, 상기 메모리 셀들(MC0, MC1, ..., MCi, MCi+1, ..., MCn-1, MCn)의 게이트-벌크 간의 전압차가 발생되면, 플로팅 게이트 내의 전자들이 게이트-벌크 간에 발생되는 F-N 터널링에 의해 벌크 영역으로 이동되고, 이에 따라, 메모리 셀들(MC0, MC1, ..., MCi, MCi+1, ..., MCn-1, MCn)의 드레솔드 전압들은 소거 드레솔드 전압 산포내로 분포된다.

<프로그램 동작>

상기 플래시 메모리 장치의 프로그램 동작은 비트 라인들(BL0, BL1, ..., BLm-1, BLm)로 입력 데이터(IDATA)가 인가되면서 시작된다. 예를 들어, 메모리 셀(MC07)이 데이터 '0'으로 프로그램되고 그리고 메모리 셀(MC17)이 데이터 '1'로 프로그램된다고 가정하면, 비트 라인(BL0)으로 '1'의 데이터가 공급되고 그리고 비트 라인(BL1)으로 '0'의 데이터가 공급된다. 비트 라인들(BL0, BL1)로 데이터가 공급된 후, 도 7과 같이, 선택된 워드 라인(WL8)으로는 프로그램 전압(Vpgm)이 공급되고, 나머지 워드 라인들(WL0, WL1, ..., WL6, WL8, ..., WLi)로는 패스 전압(Vpass)이 인가된다.

이때, 상기 스트링 선택 트랜지스터들(ILTR0, ILTR1)은 상기 블록 디코더(DEC0)로부터의 디코딩 어드레스의 제어에 의해 턴-오프되고, 나머지 워드라인들(WLi+1, ..., WLn)로는 접지 전압(GND)이 인가된다. 상기 워드 라인(WL7)으로 프로그램 전압(Vpgm)이 인가되고 그리고 나머지 워드 라인들(WL0, ..., WL6, WL8, ..., WLn)로 패스 전압(Vpass)이 인가되면, 선택된 워드 라인(WL7)이 접지 전압(GND) 레벨에서 프로그램 전압(Vpgm) 레벨로 그리고 비선택된 워드 라인들(WL0, ..., WL6, WL8, ..., WLn)이 접지 전압(GND) 레벨에서 패스 전압(Vpass) 레벨로 챠지되고, 이에 따라 메모리 셀 스트링들(S0, S1) 내의 메모리 셀들(MC07, MC17)의 채널들은 커패시터 커플링에 의해 소정의 전압 레벨(Vpi)로 천이된다. 이때, 상기 스트링 선택 트랜지스터(STR0)의 게이트는 전원 전압(Vcc) 레벨로 챠지되고, 드레인은 상기 전압(Vpi) 레벨로 챠지되고 그리고 소오스는 전원 전압(Vcc) 레벨로 챠지된다.

이로인해, 스트링 선택 트랜지스터(STR0)는 턴-오프되어, 상기 메모리 셀들(MC00, MC01, ..., CM0n-1, MC0n)의 채널내의 전압은 상기 전압(Vpi) 레벨로 유지된다. 그리고, 상기 스트링 선택 트랜지스터(STR1)의 게이트는 전원 전압(Vcc) 레벨로 챠지되고, 드레인은 상기 전압(Vpi) 레벨로 챠지되고 그리고 소오스는 접지 전압(GND) 레벨로 챠지된다. 이로인해, 스트링 선택 트랜지스터(STR1)는 턴-온되어, 상기 메모리 셀들(MC10, MC11, ..., CM1n-1, MC1n)의 채널은 상기 접지 전압(GND) 레벨로 디스챠지된다. 이로써, 메모리 셀 스트링(S0)의 메모리 셀들(MC00, MC01, ..., MC0n-1, MC0n)은 프로그램 금지 상태가 되고, 그리고 메모리 셀 스트링(S1)의 메모리 셀(MC18)은 F-N 터널링에 의해 프로그램된다. 이때, 메모리 셀 스트링(S1)의 나머지 메모리 셀들(MCi+1, ...,MC1n)은 제어 게이트들로 접지 전압(GND)이 인가됨으로 인해서 프로그램 동작이 수행되지 않는다.

그리고, 스트링 선택 트랜지스터(ILTR)와 접지 선택 트랜지스터(CTR) 사이에 연결된 메모리 셀(MC016)이 데이터 '0'으로 프로그램되고 그리고 메모리 셀(MC116)이 데이터 '1'로 프로그램된다고 가정하면, 비트 라인(BL0)으로 '1'의 데이터가 공급되고 그리고 비트 라인(BL1)으로 '0'의 데이터가 공급된다. 비트 라인들(BL0, BL1)로 데이터가 공급된 후, 선택된 워드 라인(WL16)으로는 프로그램 전압(Vpgm)이 공급되고, 나머지 워드 라인들(WLi+1, ..., WL15, WL17, ..., WLi)로는 패스 전압(Vpass)이 인가된다.

이때, 상기 스트링 선택 트랜지스터들(ILTR0, ILTR1)은 상기 블록 디코더(DEC0)로부터의 디코딩 어드레스의 제어에 의해 턴-온되고, 나머지 워드 라인들(WL0, WL1, ..., WLi)로는 전원 전압(Vcc)이 인가된다. 상기 워드 라인(WL16)으로 프로그램 전압(Vpgm)이 인가되면, 선택된 워드 라인(WL16)이 접지 전압(GND) 레벨에서 프로그램 전압(Vpgm) 레벨로 그리고 비선택된 워드 라인들(WLi+1, ..., WL15, WL17, ..., WLn)이 접지 전압(GND) 레벨에서 패스 전압(Vpass) 레벨로 챠지되고, 이에 따라 메모리 셀 스트링들(S0, S1) 내의 메모리 셀들(MC016, MC116)의 채널들은 커패시터 커플링에 의해 소정의 전압 레벨(Vpi)로 천이된다. 이때, 상기 스트링 선택 트랜지스터(STR0)가 턴-온되어 비트 라인(BL0)을 통해 전달되는 '1'의 데이터가 메모리 셀들(MC00, MC01, ..., MCi)을 통해 스트링 선택 트랜지스터(ILTR0)의 소오스로 전달된다. 이로써, 스트링 선택 트랜지스터(ILTR0)의 게이트는 전원 전압(Vcc) 레벨로 챠지되고, 드레인은 상기 전압(Vpi) 레벨로 챠지되고 그리고 소오스는 전원 전압(Vcc) 레벨로 챠지된다.

그리고, 상기 스트링 선택 트랜지스터(ILTR1)의 게이트는 전원 전압(Vcc) 레벨로 챠지되고, 드레인은 상기 전압(Vpi) 레벨로 챠지되고 그리고 소오스는 비트 라인(BL1)을 통해 전달되는 '0'의 데이터에 의해 접지 전압(GND) 레벨로 챠지됨으로써, 스트링 선택 트랜지스터(ILTR1)는 턴-온되어, 상기 메모리 셀들(MC1i+1, ..., CM1n-1, MC1n)의 채널은 접지 전압(GND) 레벨로 디스챠지된다. 이로써, 메모리 셀 스트링(S0)의 메모리 셀들(MC0i+1, MC015, MC016, ..., MC0n)은 프로그램 금지 상태가 되고, 그리고 메모리 셀 스트링(S1)의 메모리 셀(MC116)은 F-N 터널링에 의해 프로그램된다. 이때, 메모리 셀 스트링(S1)의 나머지 메모리 셀들(MC10, ..., MCi)은 제어 게이트들로 전원 전압(Vcc)이 인가되어, F-N 터널링이 발생되지 않음으로 인해서 프로그램 동작은 이루어지지 않는다.

<독출 동작>

상기 플래시 메모리 장치의 독출 동작은 비선택된 워드 라인으로 독출 전압(Vread)이 인가되고 그리고 선택된 워드 라인(WL)으로 접지 전압(GND)이 인가됨으로써 시작된다. 예를 들어, 메모리 셀 스트링들(S0, S1)의 메모리 셀들(MC07, MC17)에 프로그램된 데이터가 독출된다고 가정하면, 워드 라인(WL7)으로는 접지 전압(GND)이 인가되고 그리고 나머지 워드 라인들(WL0, WL1, ..., WL6, WL8, ..., WLn-1, WLn)로는 독출 전압(Vread)이 인가된다. 물론, 이때에는 스트링 선택 트랜지스터들(STR0, STR1, ILTR0, ILTR1) 및 접지 선택 트랜지스터(CTR0, CTR1)의 게이트들로는 전원 전압(Vcc)이 인가된다. 이후, 상기 메모리 셀 스트링(S0, S1)에 연결된 비트 라인들(BL0, BL1)을 통해 센싱 전류(도시되지 않음)가 인가된다.

메모리 셀(MC07)에 '1'의 데이터가 프로그램되고 그리고 메모리 셀(MC17)에 '0'의 데이터가 프로그램되었다고 가정하면, 비트 라인(BL0)을 통해 메모리 셀 스트링(S0)으로 인가되는 센싱 전류는 메모리 셀(MC07)의 드레솔드 전압이 소거 드레솔드 전압 산포내에 위치됨으로 인해서 메모리 셀들(MC00, MC01, ..., MCn-1, MCn)을 통해 공통 접지 라인(CSL)으로 디스챠지된다. 그리고, 비트 라인(BL1)을 통해 메모리 셀 스트링(S1)으로 인가되는 센싱 전류는 메모리 셀(MC17)의 드레솔드 전압이 프로그램 드레솔드 전압 산포내에 위치됨으로 인해서 메모리 셀(MC17)로 전달되는 센싱 전류가 누적되어 비트 라인(BL1)의 전위가 높아진다. 이러한, 비트 라인들(BL0, BL1)의 전위가 페이지 버퍼에 의해서 센싱된다.

그리고, 메모리 셀 스트링들(S0, S1)의 메모리 셀들(MC016, MC116)에 저장된 데이터가 독출된다고 가정하면, 워드 라인(WL16)으로는 접지 전압(GND)이 인가되고 그리고 나머지 워드 라인들(WL0, WL1, ..., WL15, WL17, ..., WLn-1, WLn)로는 독출 전압(Vread)이 인가된다. 물론, 이때에는 스트링 선택 트랜지스터들(STR0, STR1, ILTR0, ILTR1) 및 접지 선택 트랜지스터(CTR0, CTR1)의 게이트들로는 전원 전압(Vcc)이 인가된다. 이후, 상기 메모리 셀 스트링(S0, S1)에 연결된 비트 라인들(BL0, BL1)을 통해 센싱 전류가 인가된다.

그리고, 상기 비트 라인(BL0)을 통해 메모리 셀 스트링(S0)으로 인가되는 센싱 전류는 메모리 셀들(MC00, MC01, ...,MC0i, MC0i+1, MC015)의 채널들을 통해 메모리 셀(MC016)로 전달된다. 이때, 상기 메모리 셀(MC016)의 드레솔드 전압은 소거 드레솔드 전압 산포내에 위치되어 있고, 이로 인해서 메모리 셀들(MC017, ..., MCn-1, MCn)을 통해 공통 접지 라인(CSL)으로 디스챠지된다. 그리고, 비트 라인(BL1)을 통해 메모리 셀 스트링(S1)으로 인가되는 센싱 전류는 메모리 셀들(MC10, MC11, ..., MC1i, MC1i+1, ..., MC115)의 채널들을 통해 메모리 셀(MC116)로 전달된다. 이때, 메모리 셀(MC116)의 드레솔드 전압은 프로그램 드레솔드 전압 산포내에 위치되어 있고, 이로 인해서 메모리 셀(MC116)로 전달되는 센싱 전류가 누적되어 비트 라인(BL1)의 전위가 높아진다. 이러한, 비트 라인들(BL0, BL1)의 전위를 페이지 버퍼에서 센싱함으로써, 메모리 셀들(MC016, MC116)에 저장된 데이터는 페이지 버퍼, Y-게이트 회로, I/O 버퍼, 글로벌 버퍼를 통해 외부로 출력된다.

상기한 바와 같이, 본 발명에 따른 플래시 메모리 장치의 메모리 셀 어레이 블록들은 적어도 두 개 이상의 스트링 선택 트랜지스터들(STR, ILTR)을 포함한다. 이와같은, 메모리 셀 어레이의 구조적 특징에 의해, 프로그램 동작 동안에, 하나의 메모리 셀 스트링(S) 내의 메모리 셀들(MC0, MC1, ..., MCi, MCi+1, ..., MCn-1, MCn)은 스트링 선택 트랜지스터들(STR, ILTR)에 의해 구분되어지는 구역별로 프로그램된다. 이로써, 프로그램 동작 동안에, 각 메모리 셀들이 패스 전압(Vpass)에 의해 소프트 프로그램되는 횟수가 줄어들고, 이에 따라 메모리 셀들이 고집적화될 때 발생되는 소프트 프로그램에 의한 오동작이 방지됨으로써, 플래시 메모리 장치의 오동작이 방지된다. 또한, 한번의 프로그램 동작 동안에, 많은 수의 워드 라인들을 챠지시킴으로 인해 발생되는 패스 전압(Vpass) 발생기의 사이즈 증가를 방지하는 역할을 하는 것은 물론이다.

이상에서, 본 발명에 따른 플래시 메모리 장치를 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 다양한 변화 및 변경이 가능함은 물론이다.

상기한 바와 같이, 스트링 선택 트랜지스터에 의해 구분되는 영역 내의 메모리 셀들이 각각 프로그램되어 메모리 셀들의 과도한 소프트 프로그램이 방지됨으로써, 플래시 메모리 장치의 오동작이 방지된다.

Claims

복수의 스트링들을 갖는 메모리 블록들 및;

상기 스트링들 각각에 대응하며, 상기 메모리 블록들을 통해 배열된 복수의 비트 라인들을 포함하며,

상기 각 스트링은,

대응하는 비트 라인에 연결된 제 1 전류 전극과, 제 1 선택 신호에 연결된 게이트 전극을 갖는 스트링 선택 트랜지스터와,

제 1 및 제 2 전류 전극들과 제 2 선택 신호에 연결된 게이트 전극을 갖는 스위치 트랜지스터와,

상기 스트링 선택 트랜지스터의 제 2 전류 전극과 상기 스위치 트랜지스터의 제 1 전류 전극 사이에 직렬 연결된 복수의 제 1 메모리 셀 트랜지스터들과,

제 3 선택 신호에 연결된 게이트 전극과 공통 접지 라인에 연결된 제 1 전류 전극을 갖는 접지 선택 트랜지스터 및,

상기 스위치 트랜지스터의 제 2 전류 전극과 상기 접지 선택 트랜지스터의 제 2 전류 전극 사이에 직렬 연결된 복수의 제 2 메모리 셀 트랜지스터들을 포함하는 플래시 메모리 장치.
제 1항에 있어서,

상기 제 1 메모리 셀 트랜지스터들은 프로그램 동작 동안에 상기 제 2 선택신호의 제어에 의해 상기 스위치 트랜지스터가 턴-오프될 때, 프로그램되는 플래시 메모리 장치.
제 1항에 있어서,

상기 제 2 메모리 셀 트랜지스터들은 프로그램 동작 동안에 상기 제 2 선택 신호의 제어에 의해 상기 스위치 트랜지스터가 턴-온될 때, 프로그램되는 플래시 메모리 장치.
제 1항에 있어서,

상기 스위치 트랜지스터는 독출 동작 동안에 상기 제 2 선택 신호의 제어에 의해 턴-온되는 플래시 메모리 장치.
복수의 스트링들을 갖는 메모리 셀 어레이 및;

상기 스트링들 각각에 대응하며, 상기 메모리 블록들을 통해 배열된 복수의 비트 라인들을 포함하며,

상기 각 스트링은,

대응하는 비트 라인에 연결된 제 1 전류 전극과, 제 1 선택 신호에 연결된 게이트 전극을 갖는 스트링 선택 트랜지스터와,

제 2 선택 신호에 연결된 게이트 전극과 공통 접지 라인에 연결된 제 1 전류 전극을 갖는 접지 선택 트랜지스터와,

상기 스트링 선택 트랜지스터의 제 2 전류 전극과 상기 접지 선택 트랜지스터의 제 1 전류 전극 사이에 직렬 연결된 복수의 메모리 셀 그룹들 및,

상기 메모리 셀 트랜지스터들을 갖는 인접한 그룹들에 각각 연결되는 복수의 스위치 회로들을 포함하는 플래시 메모리 장치.
제 5항에 있어서,

상기 스위치 회로들 각각은 인접한 메모리 셀 그룹들에 연결되는 제 1 및 제 2 전류 전극들과, 복수의 제 3 선택 신호들에 연결된 게이트 전극을 갖는 MOS 트랜지스터를 포함하는 플래시 메모리 장치.
제 6항에 있어서,

상기 MOS 트랜지스터들 각각은 프로그램 동작 동안에 상기 제 3 신호들에 응답해서 선택적으로 턴-온되는 플래시 메모리 장치.
제 6항에 있어서,

상기 MOS 트랜지스터들은 독출 동작 동안에 상기 제 3 신호들에 응답해서 모두 턴-온되는 플래시 메모리 장치.
복수의 메모리 셀 스트링들 및;

상기 메모리 셀 스트링에 대응하는 복수의 비트 라인들을 포함하며,

상기 각 메모리 셀 스트링은,

대응하는 비트 라인에 연결된 제 1 전류 전극과, 제 1 선택 신호에 연결된 게이트 전극을 갖는 스트링 선택 트랜지스터와,

제 1 및 제 2 전류 전극들과, 제 2 선택 신호에 연결된 게이트 전극을 갖는 스위치 트랜지스터와,

상기 스트링 선택 트랜지스터의 제 2 전류 전극과 상기 스위치 트랜지스터의 제 1 전류 전극 사이에 직렬 연결된 복수의 제 1 메모리 셀 트랜지스터들과,

제 3 선택 신호에 연결된 게이트 전극과, 공통 접지 라인에 연결된 제 1 전류 전극을 갖는 접지 선택 트랜지스터 및,

상기 스위치 트랜지스터의 제 2 전류 전극과 상기 접지 선택 트랜지스터의 제 2 전류 전극 사이에 직렬 연결된 복수의 제 2 메모리 셀 트랜지스터들을 포함하는 플래시 메모리 장치.