KR100672121B1 - 불휘발성 메모리 장치 및 그것의 프로그램/판독 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 프로그램/판독 방법 Download PDF

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Abstract

본 발명은 공통 소스 라인을 제거하고 복수개의 메모리 블록이 2개의 메모리 블록마다 소스 선택 라인을 통해서 전압을 인가받는 소스 선택 트랜지스터들을 공유함으로써 칩 사이즈를 줄이는 불휘발성 메모리 장치 및 그것의 프로그램/판독 방법에 관한 것이다. 본 발명에 따른 불휘발성 메모리 장치는 복수개의 메모리 블록을 포함하고, 2개의 메모리 블록마다 소스 선택 라인을 통해서 전압을 인가받는 소스 선택 트랜지스터를 서로 공유한다.
소스 선택 라인, 공유, 공통 소스 라인

Description

불휘발성 메모리 장치 및 그것의 프로그램/판독 방법{Non-volatile memory device and programming/reading method thereof}
도 1a는 종래의 낸드 플래시 메모리 장치를 도시한 회로도이다.
도 1b는 도 1a의 낸드 플래시 메모리 장치의 프로그램/판독 동작시 전압조건을 나타낸 도표이다.
도 2a는 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 장치를 도시한 회로도이다.
도 2b는 도 2a의 낸드 플래시 메모리 장치의 프로그램/판독 동작시 전압조건을 나타낸 도표이다.
도 3은 도 2a의 낸드 플래시 메모리 장치의 비트라인 배치를 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
2n, 2n+1 : 메모리 블록 MC : 메모리 셀
DSL : 드레인 선택 라인 SSL : 소스 선택 라인
CSL : 공통 소스 라인
본 발명은 불휘발성 메모리 장치에 관한 것으로, 특히 2개의 메모리 블록이 소스 선택 라인을 통해서 전압을 인가받는 소스 선택 트랜지스터를 서로 공유하는 낸드 플래시 메모리 장치에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 불휘발성 메모리 장치 중 하나인 낸드형(NAND) 플래시 메모리 장치의 메모리 셀은 노트북, PDA(Personal Digital Assistants), 셀룰러 폰 등의 휴대 전화기, 컴퓨터 바이오스(BIOS), 프린터, USB(Universal Serial Bus) 드라이브 등에 사용되는 반도체 소자이다. 플래시 메모리 셀은 전기적으로 프로그램/소거가 가능한 소자로서 약 100Å의 얇은 산화막(이하, 터널 산화막)으로 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램/소거 기능을 수행한다.
도 1a는 종래의 낸드 플래시 메모리 장치를 나타내고, 도 1b는 도 1a의 낸드 플래시 메모리 장치의 프로그램/판독 동작시의 전압조건을 나타낸다.
도 1a를 참조하면, 하나의 메모리 블록에는 1개의 드레인 선택 라인(DSL)을 통해서 전압을 인가받는 드레인 선택 트랜지스터(DST)와 1개의 소스 선택 라인(SSL)을 통해서 전압을 인가받는 소스 선택 트랜지스터(SST)가 메모리 셀(MC) 양단에 접속되고, 소스 선택 트랜지스터(SST)가 공통 소스라인(CSL)에 접속된다.
이하, 도 1a 및 도 1b를 참조하면서 프로그램/판독 동작의 전압조건을 설명 하기로 한다.
프로그램하려고 하는 선택된 비트라인(BL1)에는 도 1b에 도시한 바와 같이 0V가 인가되고, 드레인 선택 트랜지스터(DST)의 게이트에는 드레인 선택 라인(DSL)을 통해서 전원전압(VCC)이 인가된다. 이렇게 되면, 프로그램이 수행되는 비트라인(BL1)에 접속된 셀의 채널이 항상 열리게 되어 채널의 전압은 0V를 유지하게 된다. 이런 상태에서 프로그램하려고 하는 셀에 선택된 워드라인(WL)을 통해서 프로그램 전압(Vpgm)이 인가되면, 터널 산화막에 높은 전압이 걸리게 되므로 프로그램 동작이 수행된다.
그러나, 프로그램하지 않는 비선택된 비트라인(BL2)에는 드레인 선택 트랜지스터(DST)의 게이트에 인가되는 전압과 같은 전원전압(VCC)이 인가되므로, 만약 메모리 셀의 채널 전압이 VCC-Vt(DST의 Vt)이상 상승하게 되면, 드레인 선택 트랜지스터(DST)가 턴-오프되므로 채널의 전압이 상승하게 된다. 따라서, 프로그램하려는 메모리 셀과 같은 워드라인에 있는 메모리 셀이라도 채널 전압 상승에 의해 터널 산화막에 인가되는 전압의 양은 작아지므로 프로그램 동작이 발생하지 않게 된다.
다음에, 판독 동작에 대해서 설명하면, 드레인 선택 트랜지스터(DST)의 게이트에는 드레인 선택 라인(DSL)을 통해서 4.5V의 전압이 인가되고, 소스 선택 트랜지스터(SST)의 게이트에는 소스 선택 라인(SSL)을 통해서 4.5V의 전압이 인가되며, 공통 소스 라인(CSL)에는 0V의 전압이 인가된다. 판독 동작이 수행되는 선택된 비트라인에는 1V의 전압이 인가되고, 비선택된 비트라인에는 0V의 전압이 인가된다. 그러면, 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST)는 항상 턴-온 되어, 판독하고자 하는 셀의 상태에 따라 전류가 흐르거나 흐르지 않게 된다.
상술한 바와 같이 하나의 메모리 블록에는 하나의 드레인 선택 라인(DSL)을 통해서 전압을 인가받는 드레인 선택 트랜지스터(DST)들과 하나의 소스 선택 라인(SSL)를 통해서 전압을 인가받은 소스 선택 트랜지스터(SST)들이 각각 설치되고, 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)에 접속되어 있어, 칩 사이즈가 크다.
본 발명은 공통 소스 라인을 제거하고 2개의 메모리 블록이 소스 선택 라인을 통해서 전압을 인가받는 소스 선택 트랜지스터들을 공유하여 칩 사이즈를 줄이는 불휘발성 메모리 장치 및 그것의 프로그램/판독 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치는, 복수개의 메모리 블록을 포함하는데, 상기 복수개의 메모리 블록은 2개의 메모리 블록마다 소스 선택 라인을 통해서 전압을 인가받는 소스 선택 트랜지스터를 공유한다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 다른 실시예에 따른 복수개의 메모리 블록을 포함하는 불휘발성 메모리 장치의 프로그램/판독 방법은 상 기 복수개의 메모리 블록이 2개의 메모리 블록마다 소스 선택 라인을 통해서 전압을 인가받는 소스 선택 트랜지스터를 공유하는 단계; 상기 2개의 메모리 블록 중 제1 메모리 블록을 제1 비트라인에, 제2 메모리 블록을 제2 비트라인에 연결시키는 단계; 및 상기 제2 메모리 블록의 상기 제2 비트라인을 공통 소스 라인으로 사용하여 상기 제1 메모리 블록을 프로그램/판독하거나, 상기 제1 메모리 블록의 상기 제1 비트라인을 공통 소스 라인으로 사용하여 상기 제2 메모리 블록을 프로그램/판독하는 단계를 포함한다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 또 다른 실시예에 따른 불휘발성 메모리 장치는 복수개의 메모리 블록을 포함하는데, 상기 복수개의 메모리 블록은 2개의 메모리 블록마다 소스 선택 라인을 통해서 전압을 인가받는 소스 선택 트랜지스터를 공유하고, 상기 2개의 메모리 블록 중 제1 메모리 블록은 제1 및 제2 비트라인에, 제2 메모리 블록은 제3 및 제4 비트라인에 접속되며, 상기 제1 및 제2 비트라인은 제1 메탈로, 상기 제3 및 제4 비트라인은 제2 메탈로 형성된다.
본 발명은, 제1 메모리 블록과 제2 메모리 블록의 비트라인을 분리하여 제1 메모리 블록의 프로그램/판독 동작시에는 제2 메모리 블록의 비트라인을 공통 소스 라인으로 사용하고, 제2 메모리 블록의 프로그램/판독 동작시에는 제1 메모리 블록의 비트라인을 공통 소스 라인으로 사용하여, 종래의 공통 소스 라인을 제거하고 소스 선택 라인을 통해서 전압을 인가받는 소스 선택 트랜지스터를 2개의 메모리 블록이 서로 공유하는 불휘발성 메모리 장치를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 2a 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 장치를 나타내고, 도 2b는 도 2a의 낸드 플래시 메모리 장치의 프로그램/판독 동작시의 전압 조건을 나타낸다.
도 2a를 참조하면, 낸드 플래시 메모리 장치는 제1 메모리 블록(2n)과 제2 메모리 블록(2n+1)을 포함하는데, 제1 메모리 블록(2n)과 제2 메모리 블록(2n+1)은 소스 선택 라인(SSL)을 통해서 전압을 인가받는 소스 선택 트랜지스터(SST)를 서로 공유한다.
여기서, 제1 메모리 블록(2n)은 드레인 선택 트랜지스터(DST1)와 메모리 셀(MC1)들을 포함하는데, 드레인 선택 트랜지스터들(DST1)은 제1 드레인 선택 라인(DSL1)을 통해서 전압을 인가받고, 드레인 선택 트랜지스터들(DST1)의 한쪽 단자는 비트라인(BLn_0, BLn+1_0)에 각각 접속된다. 제2 메모리 블록(2n+1)은 드레인 선택 트랜지스터(DST2)와 메모리 셀(MC2)들을 포함하는데, 드레인 선택 트랜지스터들(DST2)은 제2 드레인 선택 라인(DSL2)을 통해서 전압을 인가받고, 드레인 선택 트랜지스터들(DST2)의 한쪽 단자는 비트라인(BLn_1, BLn+1_1)에 각각 접속된다.
먼저, 프로그램 동작에 대해 설명하면, 제1 메모리 블록(2n)을 프로그램하고자 하는 경우에는 제2 메모리 블록(2n+1)의 비트라인(BLn_1, BLn+1_1)이 종래의 공 통 소스 라인(CSL)으로 작용하고, 제2 메모리 블록(2n+1)을 프로그램하고자 하는 경우에는 제1 메모리 블록(2n)의 비트라인(BLn_0, BLn+1_0)이 종래의 공통 소스 라인(CSL)으로 작용한다. 예컨대, 제1 메모리 블록(2n)을 프로그램하고자 하는 경우에 프로그램하고자 하는 비트라인이 BLn_0이면, 제2 메모리 블록(2n+1)의 비트라인(BLn_1, BLn+1_1)에는 종래의 공통 소스 라인(CSL)으로서 기능하기 위해서 0V 또는 전원전압(VCC)이 인가된다. 여기서, 종래의 프로그램 조건에서는 공통 소스 라인(CSL)에 0V가 아닌 전원전압(VCC)을 인가하였는데 그 이유는 소스 라인을 통한 누설 전류를 줄이고자 하는 것으로, 일반적으로 소스 선택 트랜지스터(SST)의 경우에는 0.7V 정도의 Vt를 가지므로 0V가 인가되어도 상관없다. 그리고, 메모리 블록(2n+1)의 워드라인(WL)과 제2 드레인 선택 라인(DSL2)에는 0V의 전압을 인가한다. 제1 메모리 블록(2n)의 다른 프로그램 전압조건은 종래의 메모리 블록의 프로그램 전압조건과 동일하다.
다음에, 판독 동작에 대해 설명하면, 제1 메모리 블록(2n)을 판독하고자 하는 경우에, 제2 메모리 블록(2n+1)의 비트라인(BLn_1, BLn+1_1)이 종래의 공통 소스 라인(CSL)으로 작용하고, 제2 메모리 블록(2n+1)을 판독하고자 하는 경우에는 제1 메모리 블록(2n)의 비트라인(BLn_0, BLn+1_0)이 종래의 공통 소스 라인(CSL)으로 작용한다. 예컨대, 제1 메모리 블록(2n)을 판독하고자 하는 경우에, 판독하고자 하는 비트라인이 BLn_0이면, 제2 메모리 블록(2n+1)의 비트라인(BLn_1, BLn+1)에는 0V의 전압이 인가되고, 각 워드라인(WL)에는 4.5V의 전압이 인가되며, 제2 드레인 선택 라인(DSL2)에도 4.5V의 전압이 인가된다. 제1 메모리 블록(2n)의 다른 판독 전압 조건들은 종래와 동일하다.
상술한 바와 같은 전압조건으로 프로그램 동작과 판독 동작을 수행하면, 종래의 공통 소스 라인(CSL)을 제거할 수 있고, 또한 2개의 메모리 블록이 소스 선택 라인(SSL)를 통해서 전압을 인가받는 소스 선택 트랜지스터(SST)를 공유할 수 있게 된다.
도 3은 도 2a의 낸드 플래시 메모리 장치의 셀 구조를 나타낸다.
도 3을 참조하면, 비트라인(BLn_0, BLn+1_0)은 메탈 1로 구현되고, 비트라인(BLn_1, BLn+1_1)은 메탈 2로 구현되는데, 메탈 1로 구현된 비트라인(BLn_0, BLn+1_0) 사이에는 메탈 2로 구현된 비트라인(BLn_1)이 삽입되고, 메탈 2로 구현된 비트라인(BLn_1, BLn+1_1) 사이에는 메탈 1로 구현된 비트라인(BLn+1_0)이 삽입된다.
이렇게 구현한 이유는 모두 같은 메탈로 구현하면 그 피치가 짧아져서 비트라인을 구현하기가 힘들기 때문이다. 하지만, 본 발명과 같이 비트라인(BLn_0, BLn+1_0)을 메탈 1로, 비트라인(BLn_1, BLn+1_1)을 메탈 2로 구현하면, 메탈 1과 콘택의 크기 조정만으로 종래의 공통 소스 라인 콘택과 같이 구현할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 종래의 공통 소스 라인(CSL)이 필요없고, 또한 소스 선택 트랜지스터를 2개의 메모리 블록이 공유함으로써 칩 사이즈를 줄일 수 있게 된다. 그로 인해, 넷 다이(net die) 수가 증가하여 제품 원가를 줄일 수 있는 이점이 있다.
또한, 종래에는 공통 소스 라인을 폴리실리콘으로 구현하였는데, 본 발명에서는 공통 소스 라인을 없애고 대신에 비트라인을 공통 소스 라인으로 동작하도록 구현함으로써 저항에 의한 판독 동작의 노이즈가 줄어들어 종래보다 훨씬 안정적으로 판독 동작을 수행할 수 있는 이점이 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (11)

  1. 복수개의 메모리 블록을 포함하는 불휘발성 메모리 장치에 있어서,
    상기 복수개의 메모리 블록은 2개의 메모리 블록마다 소스 선택 라인을 통해서 전압을 인가받는 소스 선택 트랜지스터를 공유하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 2개의 메모리 블록 중 제1 메모리 블록은 제1 비트라인에, 제2 메모리 블록은 제2 비트라인에 접속되는데, 상기 제1 메모리 블록의 프로그램/판독 동작시에는 상기 제2 메모리 블록의 상기 제2 비트라인을 공통 소스 라인으로 사용하고, 상기 제2 메모리 블록의 프로그램/판독 동작시에는 상기 제1 메모리 블록의 상기 제1 비트라인을 공통 소스 라인으로 사용하는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 메모리 블록을 프로그램/판독하고자 하는 경우에는 상기 제2 메모리 블록의 상기 제2 비트라인에 접지전압을 인가하여 상기 제2 비트라인을 공통 소스 라인으로 사용하고, 상기 제2 메모리 블록을 프로그램/판독하고자 하는 경우에는 상기 제1 메모리 블록의 상기 제1 비트라인에 접지전압을 인가하여 상기 제1 비 트라인을 공통 소스 라인으로 사용하는 불휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제1 또는 제2 메모리 블록을 프로그램하고자 하는 경우에는 상기 소스 선택 라인에 접지전압을 인가하고, 상기 제1 또는 제2 메모리 블록을 판독하고자 하는 경우에는 상기 소스 선택 라인에 4.5V의 전압을 인가하는 불휘발성 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제1 및 제2 메모리 블록은 각각 복수개의 워드라인과 드레인 선택 라인을 포함하는데, 상기 제1 메모리 블록을 프로그램하고자 하는 경우에는 상기 제2 메모리 블록의 각 워드라인과 드레인 선택 라인에 접지전압을 인가하고, 상기 제2 메모리 블록을 프로그램하고자 하는 경우에는 상기 제1 메모리 블록의 각 워드라인과 드레인 선택 라인에 접지전압을 인가하는 불휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제1 메모리 블록을 판독하고자 하는 경우에는 상기 제2 메모리 블록의 상기 각 워드라인과 상기 드레인 선택 라인에 4.5V의 전압을 인가하고, 상기 제2 메모리 블록을 판독하고자 하는 경우에는 상기 제1 메모리 블록의 상기 각 워드라인과 상기 드레인 선택 라인에 4.5V의 전압을 인가하는 불휘발성 메모리 장치.
  7. 복수개의 메모리 블록을 포함하는 불휘발성 메모리 장치에 있어서,
    상기 복수개의 메모리 블록이 2개의 메모리 블록마다 소스 선택 라인을 통해서 전압을 인가받는 소스 선택 트랜지스터를 공유하는 단계;
    상기 2개의 메모리 블록 중 제1 메모리 블록을 제1 비트라인에, 제2 메모리 블록을 제2 비트라인에 연결시키는 단계; 및
    상기 제2 메모리 블록의 상기 제2 비트라인을 공통 소스 라인으로 사용하여 상기 제1 메모리 블록을 프로그램/판독하거나, 상기 제1 메모리 블록의 상기 제1 비트라인을 공통 소스 라인으로 사용하여 상기 제2 메모리 블록을 프로그램/판독하는 단계를 포함하는 불휘발성 메모리 장치의 프로그램/판독 방법.
  8. 제 7 항에 있어서,
    상기 프로그램/판독하는 단계는 상기 제1 또는 제2 비트라인에 접지전압을 인가하여 접지전압이 인가된 비트라인을 상기 공통 소스 라인으로 사용하는 불휘발성 메모리 장치의 프로그램/판독 방법.
  9. 제 7 항에 있어서,
    상기 프로그램/판독 단계는 상기 제1 또는 제2 메모리 블록을 프로그램하고자 하는 경우에는 상기 소스 선택 라인에 접지전압을 인가하고, 상기 제1 또는 제2 메모리 블록을 판독하고자 하는 경우에는 상기 소스 선택 라인에 4.5V의 전압을 인가하는 불휘발성 메모리 장치의 프로그램/판독 방법.
  10. 복수개의 메모리 블록을 포함하는 불휘발성 메모리 장치에 있어서,
    상기 복수개의 메모리 블록은 2개의 메모리 블록마다 소스 선택 라인을 통해서 전압을 인가받는 소스 선택 트랜지스터를 공유하고, 상기 2개의 메모리 블록 중 제1 메모리 블록은 제1 및 제2 비트라인에, 제2 메모리 블록은 제3 및 제4 비트라인에 접속되며, 상기 제1 및 제2 비트라인은 제1 메탈로, 상기 제3 및 제4 비트라인은 제2 메탈로 형성되는 불휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제1 메탈로 형성된 상기 제1 비트라인과 상기 제2 비트라인 사이에는 상기 제2 메탈로 형성된 제3 비트라인이 삽입되고, 상기 제2 메탈로 형성된 상기 제3 비트라인과 상기 제4 비트라인 사이에는 상기 제1 메탈로 형성된 상기 제2 비트라인이 삽입되는 불휘발성 메모리 장치.
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