CN1825483A - 非易失性存储器装置及其编程与读取方法 - Google Patents

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Abstract

一种非易失性存储器装置，其包括：第一存储器块，其包括提供在第一漏极选择晶体管与源极选择晶体管之间的多个存储器单元；以及第二存储器块，其包括提供在第二漏极选择晶体管与源极选择晶体管之间的多个存储器单元。所述第一和第二存储器块共享相同的源极选择晶体管，所述源极选择晶体管通过源极选择线被提供电压。

Description

非易失性存储器装置及其编程与读取方法
技术领域
本发明涉及非易失性存储器装置，特别涉及一种共享源极选择晶体管的NAND(与非)闪速存储器装置，所述源极选择晶体管通过用于双存储器块(dual-memory block)的源极选择线被施加电压。
背景技术
作为电可擦除可编程非易失性存储器装置，NAND闪速存储器装置被广泛地应用于便携式计算机、个人数字助理、移动电话(诸如蜂窝式电话)、计算机BIOS(基本输入输出系统)芯片、打印机、通用串行总线等等。闪速存储器装置的存储器单元利用厚度约为100的氧化薄膜(以下称为“隧道氧化膜”)可以被电可编程可擦除，其中电子藉由强电场移动，并且阈值电压变化以起始编程和擦除功能。
图1A是传统NAND闪速存储器装置的电路图，而图1B示出了在图1A的NAND闪速存储器装置中进行编程和读取操作期间的电压状况。
参看图1A，在存储器块中，存储器单元的两端均连接到漏极选择晶体管DST和源极选择晶体管SST，所述漏极选择晶体管DST通过单一漏极选择线DSL被提供电压，所述源极选择晶体管SST系通过单一源极选择线SSL被提供电压。源极选择晶体管SST还耦合到共同源极线(source line)CSL。
在下文中，参考图1A和1B描述编程和读取操作的电压状况。
如图1B中所示，要编程的选定的位线(bitline)BL1被设定为0V(伏特)，而将漏极选择晶体管DST的栅极(gate)通过漏极选择线DSL被设定为电源电压VCC。然后，耦合到要编程的位线BL1的存储器单元的通道(channel)保持开放(open)并维持在0V。在此状况下，如果通过选定的字线(wordline)WL将程序电压Vpgm施加到存储器单元，利用高电压对该选定存储器单元的隧道氧化膜充电以进行编程操作。
然而，由于不被编程的撤消选定的(deselected)位线BL2通过相同漏极选择晶体管DST耦合到电源电压VCC，因为当存储器单元的通道电压升至超过VCC-Vt(Vt是漏极选择晶体管DST的阈值电压)时漏极选择晶体管DST开启，撤消选定的位线BL2的通道电压增加。因此，由于施加到隧道氧化膜的电压因为通道电压的提高而降低，所以连接到要编程的存储器单元的字线的存储器没有被编程。
在读取操作中，4.5V的电压通过漏极选择线DSL施加到漏极选择晶体管DST的栅极，而4.5V的电压通过源极选择线SSL施加到源极选择晶体管SST的栅极。给共同源极线CSL提供0V。将1V施加到选定用于读取操作的位线，同时将0V施加到撤消选定的位线。然后，漏极选择晶体管DST和源极选择晶体管SST保持开启以便根据选定的存储器单元的读取状况来产生电流。
如上所述，因为单一块具有通过单一漏极选择线DSL提供的电压的漏极选择晶体管DST、提供有单一源极选择线SSL的源极选择晶体管SST，并且源极选择晶体管SST耦合到共同源极线CSL，所以该闪速存储器装置的芯片尺寸会变得非常大。
发明内容
本发明针对非易失性存储器装置及其编程/读取方法，其通过共享源极选择晶体管来减小芯片尺寸，所述源极选择晶体管通过用于双存储器块的源极选择线而不是共同源极线被施加电压。
本发明的一个方面提供一种包括一组存储器块的非易失性存储器装置，其中整组存储器块的每个双存储器块都共享一个通过源极选择线被提供电压的源极选择晶体管。
根据一个实施例，双存储器块的第一存储器块耦合到第一位线，而双存储器块的第二存储器块耦合到第二位线。当编程和读取第一存储器块时，第二存储器块的第二位线被用作共同源极线，而当编程和读取第二存储器块时，第一存储器块的第一位线被用作共同源极线。
根据一个实施例，当编程和读取第一存储器块时，第二存储器块的第二位线被用作共同源极线并被提供接地电压，而当编程和读取第二存储器块时，第一存储器块的第一位线被用作共同源极线并被提供接地电压。
根据一个实施例，当编程第一或第二存储器块时，向源极选择线提供接地电压，而当读取第一或第二存储器块时，向源极选择线提供4.5V(或至少3V)。
根据一个实施例，第一和第二存储器块各包括一组字线和漏极选择线。当要编程第一存储器块时，向第二存储器块的字线和漏极选择线提供接地电压，而当要编程第二存储器块时，向第一存储器块的字线和漏极选择线提供接地电压。
根据一个实施例，当要读取第一存储器块时，向第二存储器块的字线和漏极选择线提供4.5V，而当要读取第二存储器块时，向第一存储器块的字线和漏极选择线提供4.5V。
在本发明的另一个方面中，编程和读取包括一组存储器块的非易失性存储器装置的方法，包含以下步骤：共享通过用于一组双存储器块的源极选择线被提供的电压的源极选择晶体管；连接双存储器块的第一存储器块与第一位线，而连接双存储器块的第二存储器块与第二位线；以及通过将第二存储器块的第二位线用作共同源极线来编程和读取第一存储器块，或通过将第一存储器块的第一位线用作共同源极线来编程和读取第二存储器块。
在这个方法中，编程和读取的步骤包括将接地电压施加到第一或第二位线，其中被提供接地电压的位线被用作共同源极线。
在这个方法中，编程和读取的步骤包括当要编程第一或第二存储器块时，将接地电压施加到源极选择线，而当要读取第一或第二存储器块时，将4.5V施加到源极选择线。
本发明亦提供一种包括一组存储器块的非易失性存储器装置，其中每两个存储器块形成一个双存储器块，每个双存储器块共享通过源极选择线被提供电压的源极选择晶体管。双存储器块的第一存储器块耦合到第一和第二位线，而双存储器块的第二存储器块耦合到第三和第四位线。第一和第二位线包括第一金属(metal)而第三和第四位线包括第二金属。
根据一个实施例，第二金属的第三位线插入在第一金属的第一位线与第二位线之间，而第一金属的第二位线插入在第二金属的第三位线与第四位线之间。
附图说明
所包括的附图提供了对本发明的进一步理解，并结合作为本说明书的一部分。附图示出了本发明的示例实施例，并与说明书一起，用于对本发明的原理进行解释。在所述附图中：
图1A是传统NAND闪速存储器装置的电路图；
图1B是表示在图1A的NAND闪速存储器装置中进行编程和读取操作期间的电压状况的图表；
图2A是说明根据本发明的一个实施例的NAND闪速存储器装置的电路图；
图2B是表示在图2A的NAND闪速存储器装置中进行编程和读取操作期间的电压状况的图表；及
图3是说明图2A的NAND闪速存储器装置中位线排列的图。
具体实施方式
以下将参考附图更详细地描述本发明的实施例。然而，本发明可以用不同形式来实施，而不应被理解为局限于在这里所陈述的实施例。而是，提供这些实施例是为了使得公开内容能够全面和完整，并向本领域技术人员充分传达本发明的范畴。在整个说明书中相同的数字指示相同的元件。
以下将结合附图描述本发明的示范性实施例。
图2A是说明根据本发明的一个实施例的NAND闪速存储器装置的电路图，图2B是表示在图2A的NAND闪速存储器装置中进行编程和读取操作期间的电压状况的图表。
参考图2A，NAND闪速存储器装置包括第一存储器块2n和第二存储器块2n+1。第一存储器块2n和第二存储器块2n+1共享一个源极选择晶体管SST，该源极选择晶体管SST通过源极选择线SSL被施加电压。
这里，第一存储器块2n包括漏极选择晶体管DST1和存储器单元MC1。通过第一漏极选择线DSL1向漏极选择晶体管DST1提供电压，而且所述漏极选择晶体管DST1的至少一个端子被耦合到位线BLn_0和BLn+1_0。第二存储器块2n+1包括漏极选择晶体管DST2和存储器单元MC2。通过第二漏极选择线DSL2向漏极选择晶体管DST2提供电压，而且所述漏极选择晶体管DST2的至少一个端子被耦合到位线BLn_1和BLn+1_1。
首先，在编程第一存储器块2n的操作中，第二存储器块2n+1的位线BLn_1和BLn+1_1充当共同源极线CSL。在编程第二存储器块2n+1的操作中，第一存储器块2n的位线BLn_0和BLn+1_0充当共同源极线CSL。举例而言，在编程第一存储器块2n过程中，若选择了要编程的位线BLn_0，则向位线BLn_1和BLn+1_1提供0V或电源电压VCC以充当共同源极线CSL。而在编程操作中时，向共同源极线CSL提供电源电压VCC，以便减少通过源极线的泄漏电流。应当了解，当0V被施加到所述位线时，源极选择晶体管SST具有约0.7V的阈值电压。在编程第一存储器块2n过程中，0V被施加至存储器块2n+1的字线WL和第二漏极选择线DSL2。用于第一存储器块2n的其它编程电压状况与传统存储器块的情形相同。
接着，在读取该第一存储器块2n的操作中，第二存储器块2n+1的位线BLn_1和BLn+1_1充当共同源极线CSL。在读取第二存储器块2n+1的操作中，第一存储器块2n的位线BLn_0和BLn+1_0充当共同源极线CSL。举例而言，在读取第一存储器块2n过程中，若选择了要读取位线BLn_0，则向位线BLn_1和BLn+1_1提供0V，而4.5V被施加到每个字线和第二漏极选择线DSL2。用于第一存储器块2n的其它读取电压状况与传统存储器块的情形相同。
利用在前述电压状况的编程和读取操作，能够在双存储器块中共享源极选择晶体管SST，其中所述源极选择晶体管SST通过源极选择线SSL被施加电压。
图3是说明图2A的NAND闪速存储器装置中的位线排列的图。
参考图3，位线BLn_0和BLn+1_0包括第一金属M1，而位线BLn_1和BLn+1_1包括第二金属M2。包括第二金属M2的位线BLn_1被插入在包括第一金属M1的位线BLn_0和BLn+1_0之间，而包括第一金属M1的位线BLn+1_0被插入在包括第二金属M2的位线BLn_1和BLn+1_1之间。
因为如果所有的位线都用相同的金属形成，则难以有效地构建具有适当间距的位线，所以位线结构由不同的金属形成。利用诸如第一金属M1的位线BLn_0和BLn+1_0以及第二金属M2的位线BLn_1和BLn+1_1的前述位线结构，能够通过调节触点(contact)和第一金属M1的尺寸(size)来实施共同源极线的触点结构。
尽管已结合在附图中说明的本发明的实施例描述了本发明，但本发明并不仅限于此。在不脱离本发明的范畴和精神的情况下，本领域技术人员应当理解针对本发明的实施例的各种替代、修改和改变。
如前所述，通过在两个存储器块中共享源极选择晶体管，而无需传统的共同源极线CSL，本发明有利于缩小闪速存储器装置的芯片尺寸。因此，有利于增加净晶粒(net dies)的数量并由此降低产品成本。
此外，本发明使用位线作为共同源极线。结果，减少了由于电阻而产生的读取操作的噪声，提供了更可靠的读取操作。

Claims (11)

1.一种非易失性存储器装置，其包含：
第一存储器块，其包括提供在第一漏极选择晶体管和源极选择晶体管之间的多个存储器单元；和
第二存储器块，其包括提供在第二漏极选择晶体管和源极选择晶体管之间的多个存储器单元，
其中所述第一和第二存储器块共享相同的源极选择晶体管，所述源极选择晶体管通过源极选择线被提供电压。
2.如权利要求1所述的非易失性存储器装置，其中第一存储器块被耦合到第一位线，而第二存储器块被耦合到第二位线，
其中当编程和读取第一存储器块时，第二存储器块的第二位线被用作共同源极线，而当编程和读取第二存储器块时，第一存储器块的第一位线被用作共同源极线。
3.如权利要求2所述的非易失性存储器装置，其中当编程和读取第一存储器块时，第二存储器块的第二位线被用作共同源极线，并被提供接地电压，其中当编程和读取该第二存储器块时，第一存储器块的第一位线被用作共同源极线，并被提供接地电压。
4.如权利要求2所述的非易失性存储器装置，其中当要编程第一或第二存储器块时，源极选择线被提供接地电压，而当要读取第一或第二存储器块时，源极选择线被提供预定电压。
5.如权利要求2所述的非易失性存储器装置，其中第一和第二存储器块中的每个存储器块都被耦合到多个字线和漏极选择线，
其中当要编程第一存储器块时，第二存储器块的字线和漏极选择线被提供接地电压，其中当要编程第二存储器块时，第一存储器块的字线和漏极选择线被提供接地电压。
6.如权利要求5所述的非易失性存储器装置，其中当要读取第一存储器块时，第二存储器块的字线和漏极选择线被提供预定电压，其中当要读取第二存储器块时，第一存储器块的字线和漏极选择线被提供预定电压。
7.一种编程和读取包括双存储器块的非易失性存储器装置的方法，该方法包含：
通过源极选择晶体管向双存储器块提供给定电压，所述给定电压由源极选择晶体管从源极选择线接收，所述双块包括共享源极选择晶体管的第一和第二存储器块；
将双存储器块的第一存储器块耦合到第一位线；
将双存储器块的第二存储器块耦合到第二位线，使得第一和第二存储器块被同时分别耦合到第一和第二位线；以及
通过将耦合到第二存储器块的第二位线用作共同源极线来编程第一存储器块。
8.如权利要求7所述的方法，还包含：
通过将耦合到第一存储器块的第一位线用作共同源极线来编程第二存储器块，其中编程第一存储器块的步骤包括将接地电压施加到第二位线。
9.如权利要求7所述的方法，其中编程步骤包括：当要编程第一存储器块时，将接地电压施加到源极选择线；以及当要读取第一存储器块时，将至少3V的预定电压施加到源极选择线。
10.一种非易失性存储器装置，其包括多个双存储器块，每个双存储器块具有共享源极选择晶体管的第一和第二存储器块，所述源极选择晶体管通过源极选择线被提供电压，
其中双存储器块的第一存储器块被耦合到第一和第二位线，而双存储器块的第二存储器块被连接到第三和第四位线，并且
其中所述第一和第二位线包括第一金属，而所述第三和第四位线包括与第一金属不同的第二金属。
11.如权利要求10所述的非易失性存储器装置，其中第二金属的第三位线被插入在第一金属的第一位线和第二位线之间，而第一金属的第二位线被插入在第二金属的第三位线和第四位线之间。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101510440B (zh) * 2008-02-11 2014-07-02 三星电子株式会社 闪速存储器装置
CN106980464A (zh) * 2015-01-19 2017-07-25 爱思开海力士有限公司 利用过采样读取的系统最优化方法
CN109256167A (zh) * 2017-07-14 2019-01-22 爱思开海力士有限公司 半导体存储器装置及其操作方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7583542B2 (en) * 2006-03-28 2009-09-01 Freescale Semiconductor Inc. Memory with charge storage locations
KR100961196B1 (ko) 2007-06-29 2010-06-10 주식회사 하이닉스반도체 리드 디스터브가 억제되도록 하는 플래시 메모리소자의리드 방법
US7952927B2 (en) * 2007-12-05 2011-05-31 Micron Technology, Inc. Adjusting program and erase voltages in a memory device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100197553B1 (ko) * 1995-09-29 1999-06-15 윤종용 감소된 면적을 가지는 불휘발성 반도체 메모리 장치
US5729491A (en) * 1996-11-12 1998-03-17 Samsung Electronics Co., Ltd. Nonvolatile integrated circuit memory devices having ground interconnect lattices with reduced lateral dimensions
JP3615041B2 (ja) * 1997-02-03 2005-01-26 株式会社東芝 不揮発性半導体記憶装置
JP3866460B2 (ja) 1998-11-26 2007-01-10 株式会社東芝 不揮発性半導体記憶装置
EP1047078B1 (en) 1999-04-21 2006-08-09 STMicroelectronics S.r.l. Method for differentiating the programming and erasing voltages in non volatile memory devices and corresponding memory device manufacturing process
KR100305030B1 (ko) * 1999-06-24 2001-11-14 윤종용 플래시 메모리 장치
US6418059B1 (en) 2000-06-26 2002-07-09 Intel Corporation Method and apparatus for non-volatile memory bit sequence program controller
US6570781B1 (en) * 2000-06-28 2003-05-27 Marvell International Ltd. Logic process DRAM
US6714456B1 (en) 2000-09-06 2004-03-30 Halo Lsi, Inc. Process for making and programming and operating a dual-bit multi-level ballistic flash memory
US6795326B2 (en) * 2001-12-12 2004-09-21 Micron Technology, Inc. Flash array implementation with local and global bit lines
US6887758B2 (en) 2002-10-09 2005-05-03 Freescale Semiconductor, Inc. Non-volatile memory device and method for forming
US6944063B2 (en) 2003-01-28 2005-09-13 Sandisk Corporation Non-volatile semiconductor memory with large erase blocks storing cycle counts

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101510440B (zh) * 2008-02-11 2014-07-02 三星电子株式会社 闪速存储器装置
CN106980464A (zh) * 2015-01-19 2017-07-25 爱思开海力士有限公司 利用过采样读取的系统最优化方法
CN106980464B (zh) * 2015-01-19 2020-12-25 爱思开海力士有限公司 利用过采样读取的系统最优化方法
CN109256167A (zh) * 2017-07-14 2019-01-22 爱思开海力士有限公司 半导体存储器装置及其操作方法
CN109256167B (zh) * 2017-07-14 2022-05-24 爱思开海力士有限公司 半导体存储器装置及其操作方法

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Publication number Publication date
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JP5027413B2 (ja) 2012-09-19
JP2006196150A (ja) 2006-07-27
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