CN109256167B - 半导体存储器装置及其操作方法 - Google Patents

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Abstract

提供了一种半导体存储器装置及其操作方法。该半导体存储器装置可包括：存储器单元，其包括多个存储器块；电压供给电路，其被配置为在存储器单元上的编程操作期间生成多个操作电压并将所生成的操作电压输出到至少两个全局线组；通过电路，其被配置为将存储器块的字线联接到所述至少两个全局线组；以及控制逻辑，其被配置为控制电压供给电路和通过电路，使得在编程操作的编程验证操作期间，编程验证电压被施加到存储器块中的选定存储器块，并且设定电压被施加到未选存储器块当中的与所述选定存储器块共享的共享存储器块。

Description

半导体存储器装置及其操作方法
技术领域
本公开的各种实施方式涉及电子装置。具体地讲，本公开的示例性实施方式涉及半导体存储器装置及其操作方法。
背景技术
半导体广泛用在电子装置中。在许多类型的半导体当中，半导体存储器装置通常可分成易失性存储器装置和非易失性存储器装置。
非易失性存储器装置具有相对低的写和读速度，但是即使在电源关闭时也保持存储在其中的数据。因此，当需要存储无论供电如何均必须保持的数据时，使用非易失性存储器装置。
在非易失性存储器装置当中，闪存装置具有数据可编程且可擦除的RAM的优点以及存储在其中的数据即使在电源中断时也可保持的ROM的优点二者。
闪存装置可被分成在半导体基板上水平地形成串的二维半导体存储器装置以及在半导体基板上垂直地形成串的三维半导体存储器装置。
发明内容
本公开的各种实施方式涉及一种半导体存储器装置以及该半导体存储器装置的操作方法，其通过有效地去除留在与半导体存储器装置的选定存储器块共享块解码器的未选存储器块的沟道中的空穴而具有改进的电特性。
本公开的实施方式可提供一种半导体存储器装置，该半导体存储器装置包括：存储器单元，其包括多个存储器块；电压供给电路，其被配置为在存储器单元上的编程操作期间生成多个操作电压并将所生成的操作电压输出到至少两个全局线组；通过电路，其被配置为将存储器块的字线联接到所述至少两个全局线组；以及控制逻辑，其被配置为控制电压供给电路和通过电路，使得在编程操作的编程验证操作期间，编程验证电压被施加到存储器块中的选定存储器块，并且设定电压被施加到未选存储器块当中的与所述选定存储器块共享的共享存储器块。
本公开的实施方式可提供一种半导体存储器装置，该半导体存储器装置包括：存储器单元，其包括多个存储器块；块解码器电路，其被配置为响应于解码器控制信号和地址信号生成多个块选择信号；通过电路，其被配置为响应于块选择信号将第一全局字线组和第二全局字线组联接到存储器块的字线；电压供给电路，其被配置为生成操作电压和设定电压并将所述操作电压和设定电压输出到第一全局字线组和第二全局字线组；以及控制逻辑，其被配置为控制电压供给电路和块解码器电路，使得在编程验证操作期间，操作电压被施加到存储器块中的选定存储器块的字线，并且设定电压被施加到未选存储器块当中的与所述选定存储器块共享的共享存储器块的字线。
本公开的实施方式可提供一种操作半导体存储器装置的方法，该方法包括以下步骤：提供存储器单元，该存储器单元包括彼此共享单个块解码器的至少两个存储器块；将编程电压施加到包括在存储器单元中的选定存储器块；对所述选定存储器块执行编程验证操作；以及在编程验证操作期间将设定电压施加到与所述选定存储器块共享的共享存储器块。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2是示出图1的存储器单元的实施方式的框图。
图3是示出图1的存储器块的电路图。
图4是示出图1的控制逻辑的实施方式的框图。
图5是示出根据本公开的实施方式的半导体存储器装置的操作方法的流程图。
图6A和图6B是示出根据本公开的第一实施方式的半导体存储器装置的编程验证操作的流程图和信号波形图。
图7A和图7B是示出根据本公开的第二实施方式的半导体存储器装置的编程验证操作的流程图和信号波形图。
图8A和图8B是示出根据本公开的第三实施方式的半导体存储器装置的编程验证操作的流程图和信号波形图。
图9A和图9B是示出根据本公开的第四实施方式的半导体存储器装置的编程验证操作的流程图和信号波形图。
图10是示出包括图1的半导体存储器装置的存储器系统的框图。
图11是示出图10的存储器系统的示例性应用的框图。
图12是示出包括参照图11示出的存储器系统的计算系统的示例的框图。
具体实施方式
现在将参照附图在下文中更充分地描述示例实施方式；然而，其可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，这些实施方式被提供以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。
以下，将参照附图描述实施方式。本文中参照作为实施方式(以及中间结构)的示意图的横截面图来描述实施方式。因此，由于例如制造技术和/或公差而相对于例示形状的变化是预期的。因此，实施方式不应被解释为限于本文所示的区域的特定形状，而是可包括例如由制造导致的形状方面的偏差。在附图中，为了清晰起见，层和区域的长度和尺寸可能被夸大。附图中的相同标记表示相同元件。
诸如“第一”和“第二”的术语可用于描述各种组件，但是其不应限制各种组件。这些术语仅用于将组件与其它组件相区分。例如，在不脱离本公开的精神和范围的情况下，第一组件可被称为第二组件，并且第二组件可被称为第一组件等。另外，“和/或”可包括所提及的组件中的任一个或组合。
另外，只要在句子中没有具体地提及，单数形式可包括复数形式。另外，本说明书中所使用的“包括/包含”表示一个或更多个组件、步骤、操作和元素存在或被添加。
另外，除非另外定义，否则本说明书中所使用的所有术语(包括技术和科学术语)具有与相关领域的技术人员通常理解的含义相同的含义。常用字典中定义的术语应被解释为具有与在相关领域的上下文中解释的含义相同的含义，并且除非在本说明书中清楚地另外定义，否则不应被解释为具有理想化或过度正式的含义。
还应注意，在本说明书中，“连接/联接”不仅指一个组件直接联接另一部件，而且还指通过中间组件间接地联接另一组件。另一方面，“直接连接/直接联接”是指一个组件在没有中间组件的情况下直接联接另一组件。
图1是示出根据本公开的实施方式的半导体存储器装置100的框图。
参照图1，半导体存储器装置100可包括存储器单元110、通过电路120、电压供给电路130、块解码器电路140和控制逻辑150。半导体存储器装置100可以是任何合适类型的模拟和/或数字集成电路，其示例包括处理器、微控制单元、电子传感器以及诸如DRAM、闪存和电阻式存储器的存储器装置。
存储器单元110可包括多个存储器块。尽管图1示出了存储器单元110包括第一存储器块BLK1至第四存储器块BLK4的一个示例性实施方式，本公开不限于该特定示例，可根据各种实施方式使用任何合适数量的存储器块。
第一存储器块BLK1至第四存储器块BLK4中的每一个可包括多个存储器信元(memory cell)。在实施方式中，存储器信元可以是被设计为在其中存储数据的硬件元件，其示例包括非易失性存储器信元。多个存储器信元当中的联接到同一字线的存储器信元可被定义为一页。第一存储器块BLK1至第四存储器块BLK4中的每一个可包括多个串。
在本公开的实施方式中，第一存储器块BLK1和第三存储器块BLK3可对应于第一全局字线组GWLs_A，第二存储器块BLK2和第四存储器块BLK4可对应于第二全局字线组GWLs_B。另外，第一存储器块BLK1和第二存储器块BLK2可共享第一块解码器141，第三存储器块BLK3和第四存储器块BLK4可共享第二块解码器142。
下面描述第一存储器块BLK1至第四存储器块BLK4的示例性配置。
通过电路120可包括多个通过电路。在实施方式中，通过电路120可包括与存储器单元110中所包括的各个存储器块对应的通过电路。尽管图1示出了通过电路120包括与第一存储器块BLK1对应的第一通过电路PC1、与第二存储器块BLK2对应的第二通过电路PC2、与第三存储器块BLK3对应的第三通过电路PC3以及与第四存储器块BLK4对应的第四通过电路PC4，本公开的示例性实施方式不限于此，可采用任何合适数量和组合的通过电路/存储器块。
根据一个实施方式，第一通过电路PC1可联接在第一全局字线组GWLs_A与第一存储器块BLK1的字线WLs_A之间，以使得第一通过电路PC1响应于第一块选择信号BLKWL_A将第一全局字线组GWLs_A联接到字线WLs_A或者将第一全局字线组GWLs_A与字线WLs_A隔离。
类似地，第二通过电路PC2可联接在第二全局字线组GWLs_B与第二存储器块BLK2的字线WLs_B之间，以使得第二通过电路PC2响应于第一块选择信号BLKWL_A将第二全局字线组GWLs_B联接到字线WLs_B或者将第二全局字线组GWLs_B与字线WLs_B隔离。
此外，第三通过电路PC3可联接在第一全局字线组GWLs_A与第三存储器块BLK3的字线WLs_C之间，以使得第三通过电路PC3响应于第二块选择信号BLKWL_B将第一全局字线组GWLs_A联接到字线WLs_C或者将第一全局字线组GWLs_A与字线WLs_C隔离。
第四通过电路PC4可联接在第二全局字线组GWLs_B与第四存储器块BLK4的字线WLs_D之间，以使得第四通过电路PC4响应于第二块选择信号BLKWL_B将第二全局字线组GWLs_B联接到字线WLs_D或者将第二全局字线组GWLs_B与字线WLs_D隔离。
在第一通过电路PC1至第四通过电路PC4中的每一个中，在半导体存储器装置100的操作(例如，编程操作或读操作)期间，如果存储器块是选定存储器块，则对应通过电路PC1、PC2、PC3或PC4将通过第一全局字线组GWLs_A或第二全局字线组GWLs_B接收的操作电压施加到选定存储器块的字线。
此外，在第一通过电路PC1至第四通过电路PC4中的每一个中，在编程操作的编程验证操作期间，如果对应存储器块是未选存储器块并且是与选定存储器块共享块解码器的共享存储器块，则对应通过电路PC1、PC2、PC3或PC4通过第一全局字线组GWLs_A或第二全局字线组GWLs_B将正设定电压施加到对应共享存储器块的字线，以使得留在共享存储器块的沟道中的空穴可被有效地去除。
根据一个示例性实施方式，电压供给电路130可包括电压生成电路131和全局字线开关电路132。
电压生成电路131响应于第一电压生成控制信号VG_signals1和第二电压生成控制信号VG_signals2生成要在半导体存储器装置100的总体操作期间使用的多个操作电压。
例如，在半导体存储器装置100的编程验证操作期间，电压生成电路131响应于第一控制信号VG_signals1生成要施加到选定存储器块的字线的验证电压和通过电压，并且响应于第二控制信号VG_signals2生成要施加到未选存储器块的字线的正设定电压。根据一个示例性实施方式，用于共享存储器块的设定电压Vset可以是用于去除留在共享存储器块的沟道中的空穴的任何合适的电压。设定电压Vset可独立于操作电压(例如，编程电压、验证电压和通过电压)来确定并且可以是正电压。
全局字线开关电路132响应于开关控制信号SW_signals来切换从电压生成电路131生成的操作电压和正设定电压，并且将操作电压和正设定电压发送到第一全局字线组GWLs_A和第二全局字线组GWLs_B。
根据一个示例性实施方式，块解码器电路140可包括多个块解码器。在实施方式中，块解码器电路140可被配置为使得包括在存储器单元110中的至少两个存储器块与单个块解码器对应。尽管图1示出了块解码器电路140包括与第一存储器块BLK1和第二存储器块BLK2对应的第一块解码器141以及与第三存储器块BLK3和第四存储器块BLK4对应的第二块解码器142，本公开的示例性实施方式不限于此，可采用任何合适数量和组合的块解码器/存储器块。
块解码器电路140响应于地址信号ADDR和解码器控制信号DC_signals生成第一块选择信号BLKWL_A和第二块选择信号BLKWL_B。
第一块解码器141响应于地址信号ADDR和解码器控制信号DC_signals生成第一块选择信号BLKWL_A。例如，在半导体存储器装置100的总体操作期间第一存储器块BLK1或第二存储器块BLK2是选定存储器块的情况下，第一块解码器141响应于与第一存储器块BLK1或第二存储器块BLK2对应的地址信号ADDR生成启用高逻辑电平的第一块选择信号BLKWL_A，并且将所生成的第一块选择信号BLKWL_A输出到第一通过电路PC1和第二通过电路PC2。在第三存储器块BLK3或第四存储器块BLK4是选定存储器块的情况下，第一块解码器141响应于与第三存储器块BLK3或第四存储器块BLK4对应的地址信号ADDR维持在禁用状态。
第二块解码器142响应于地址信号ADDR和解码器控制信号DC_signals生成第二块选择信号BLKWL_B。例如，在半导体存储器装置100的总体操作期间第三存储器块BLK3或第四存储器块BLK4是选定存储器块的情况下，第二块解码器142响应于与第三存储器块BLK3或第四存储器块BLK4对应的地址信号ADDR生成启用高逻辑电平的第二块选择信号BLKWL_B，并且将所生成的第二块选择信号BLKWL_B输出到第三通过电路PC3和第四通过电路PC4。在第一存储器块BLK1或第二存储器块BLK2是选定存储器块的情况下，第二块解码器142响应于与第一存储器块BLK1或第二存储器块BLK2对应的地址信号ADDR维持在禁用状态。
控制逻辑150可响应于从外部装置输入的命令信号CMD和地址信号ADDR来控制电压供给电路130和块解码器电路140。例如，如果输入关于编程操作的命令信号CMD，则控制逻辑150可生成并输出第一电压生成控制信号VG_signals1和第二电压生成控制信号VG_signals2，使得电压供给电路130的电压生成电路131生成多个操作电压和正设定电压，并且还可生成并输出用于控制全局字线开关电路132的开关控制信号SW_signals，使得全局字线开关电路132将多个操作电压和正设定电压切换到第一全局字线组GWLs_A和第二全局字线组GWLs_B。
另外，控制逻辑150可生成并输出解码器控制信号DC_signals以控制块解码器电路140。
图2是示出图1的存储器单元110的实施方式的框图。
参照图2，存储器单元110可包括第一存储器块BLK1至第四存储器块BLK4。各个存储器块可具有二维(2D)或三维(3D)结构。各个存储器块可包括在基板上层叠的多个存储器信元。当存储器块具有3D结构时，如图2所示，存储器单元110可包括各自具有3D结构(或垂直结构)的第一存储器块BLK1至第四存储器块BLK4。多个存储器信元布置在+X轴方向、+Y轴方向和+Z轴方向上。各个存储器块的结构将参照图3更详细地描述。
图3是图1的存储器单元110中所包括的存储器块当中的第一存储器块BLK1的示例性电路图。
图1的第一存储器块BLK1与第二存储器块BLK2至第四存储器块BLK4可具有相同的结构；因此，为了易于说明，下面将仅描述第一存储器块BLK1。
第一存储器块BLK1包括分别联接在公共源极线CSL与多条位线BL1至BLm之间的多个串ST1至STm。
多个串ST1至STm可具有相同的结构。第一串ST1包括源极选择晶体管SST、多个存储器信元MC0至MCn以及漏极选择晶体管DST，它们全部串联联接在公共源极线CSL与位线BL1之间。多个存储器信元MC0至MCn的栅极联接到各条字线WLs_A。漏极选择晶体管DST的栅极联接到漏极选择线DSL_A。源极选择晶体管SST的栅极联接到源极选择线SSL_A。
图4是示出图1的控制逻辑150的实施方式的框图。
参照图4，控制逻辑150可包括ROM 151、电压生成控制电路152和开关信号生成电路153。
ROM 151可存储用于执行半导体存储器装置的总体操作的算法，并且可响应于从联接到半导体存储器装置的主机输入的命令信号CMD根据存储在其中的算法生成并输出第一内部控制信号int_cs1至第三内部控制信号int_cs3和解码器控制信号DC_signals。ROM151可包括任何合适的硬件电路以执行上述功能。
电压生成控制电路152可包括选定块电压控制电路152A和未选块电压控制电路152B。
选定块电压控制电路152A可响应于第一内部控制信号int_cs1生成并输出用于控制图1的电压生成电路131的第一电压生成控制信号VG_signals1，使得电压生成电路131生成要施加到选定存储器块的字线的操作电压。
未选块电压控制电路152B可响应于第二内部控制信号int_cs2生成并输出用于控制图1的电压生成电路131的第二电压生成控制信号VG_signals2，使得电压生成电路131生成要施加到未选存储器块的字线的正设定电压。
开关信号生成电路153响应于地址信号ADDR和第三内部控制信号int_cs3生成并输出用于控制图1的全局字线开关电路132的开关控制信号SW_signals，使得全局字线开关电路132将从电压生成电路131生成的用于选定存储器块的操作电压和用于未选存储器块的正设定电压切换到第一全局字线组GWLs_A和第二全局字线组GWLs_B。
图5是示出根据本公开的实施方式的半导体存储器装置的操作方法的流程图。
在描述根据本公开的实施方式的半导体存储器装置100的编程操作时，将参照图1至图5。
为了易于描述，根据一个示例性实施方式假设第一存储器块BLK1是选定存储器块，并且第二存储器块BLK2至第四存储器块BLK4是未选存储器块，但是本公开的各种实施方式不限于此。第二存储器块BLK2可被定义为与选定的第一存储器块BLK1共享第一块解码器141的共享存储器块。
当从外部装置输入与编程操作对应的命令信号CMD和地址信号ADDR时，在步骤S510，电压生成电路131响应于从控制逻辑150输出的第一电压生成控制信号VG_signals1生成要施加到选定存储器块的编程电压和通过电压。另外，电压生成电路131响应于从控制逻辑150输出的第二电压生成控制信号VG_signals2生成要施加到未选存储器块的通过电压。
全局字线开关电路132响应于开关控制信号SW_signals将编程电压和通过电压切换并发送到第一全局字线组GWLs_A，并且将通过电压切换并发送到第二全局字线组GWLs_B。
第一块解码器141响应于地址信号ADDR和解码器控制信号DC_signals将第一块选择信号BLKWL_A启用为高逻辑电平并输出它。
在步骤S520，第一通过电路PC1响应于第一块选择信号BLKWL_A将编程电压施加到选定的第一存储器块BLK1的选定字线，并且将通过电压施加到其它未选字线。第二通过电路PC2响应于第一块选择信号BLKWL_A将通过电压施加到第二存储器块BLK2的字线WLs_B。
此后，在步骤S530，执行编程验证操作。
图6A和图6B是示出图5的编程验证操作(步骤S530)的第一实施方式的流程图和信号波形图。
在详细描述根据本公开的第一实施方式的编程验证操作时，将参照图1至图5、图6A和图6B。
电压生成电路131可响应于从控制逻辑150输出的第二电压生成控制信号VG_signals2生成要施加到第二存储器块BLk2(未选存储器块中的共享存储器块)的正设定电压Vset。全局字线开关电路132响应于开关控制信号SW_signals将正设定电压Vset切换并发送到第二全局字线组GWLs_B。在步骤S610，在周期A1期间，第二通过电路PC2响应于第一块选择信号BLKWL_A将正设定电压Vset施加到第二存储器块BLK2的字线WLs_B、漏极选择线DSL_B和源极选择线SSL_B。第二存储器块BLK2的存储器信元MC0至MCn、漏极选择晶体管DST和源极选择晶体管SST通过正设定电压Vset而导通，并且第二存储器块BLK2的沟道中的空穴通过公共源极线CSL被去除。
电压生成电路131响应于从控制逻辑150输出的第一电压生成控制信号VG_signals1生成要施加到选定存储器块的验证电压Vverify和通过电压Vpass。全局字线开关电路132响应于开关控制信号SW_signals将验证电压Vverify和通过电压Vpass切换并发送到第一全局字线组GWLs_A。在步骤S620，在周期B1期间，第一通过电路PC1响应于第一块选择信号BLKWL_A将验证电压Vverify施加到第一存储器块BLK1的字线中的选定字线sel WL_A，并且将通过电压Vpass施加到其它未选字线unsel WLs_A。这里，通过电压Vpass可被施加到第一存储器块BLK1的漏极选择线DSL_A和源极选择线SSL_A。
在施加了验证电压Vverify之后，感测第一存储器块BLK1的位线BL1至BLm的电位或电流以执行编程验证操作。
此后，电压生成电路131响应于从控制逻辑150输出的第一电压生成控制信号VG_signals1生成要施加到选定存储器块的均衡电压Veq。全局字线开关电路132将均衡电压Veq切换并发送到第一全局字线组GWLs_A。在步骤S630，在周期C1期间，第一通过电路PC1将均衡电压Veq施加到第一存储器块BLK1的字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A。字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A全部通过均衡电压Veq而导通。结果，留在第一存储器块BLK1的沟道中的电荷可被完全去除。
此后，在周期D1期间，字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A被放电至低电位电平。字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A全部从相同的电位电平(均衡电压Veq的电位电平)放电。因此，字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A全部可在相同的放电时间期间放电至相同的电平。
根据上述编程验证操作S530的结果，在步骤S540确定编程操作是通过还是失败。
作为编程验证操作的结果，如果编程操作失败，则在步骤S550将编程电压增大阶跃电压，然后在步骤S520从上述编程电压施加操作重新执行编程操作。作为编程验证操作的结果，如果编程操作通过，则编程操作完成。
图5的编程验证操作S530可按照如以下实施方式中所述的各种方式执行。
图7A和图7B是示出根据本公开的第二实施方式的图5的编程验证操作(步骤S530)的流程图和信号波形图。
在详细描述根据本公开的第二实施方式的编程验证操作时，将参照图1至图5、图7A和图7B。
电压生成电路131可响应于从控制逻辑150输出的第一电压生成控制信号VG_signals1生成要施加到选定存储器块的验证电压Vverify和通过电压Vpass。全局字线开关电路132响应于开关控制信号SW_signals将验证电压Vverify和通过电压Vpass切换并发送到第一全局字线组GWLs_A。在步骤S710，在周期A2期间，第一通过电路PC1响应于第一块选择信号BLKWL_A将验证电压Vverify施加到第一存储器块BLK1的字线中的选定字线sel WL_A，并且将通过电压Vpass施加到其它未选字线unsel WLs_A。这里，通过电压Vpass可被施加到第一存储器块BLK1的漏极选择线DSL_A和源极选择线SSL_A。
在施加了验证电压Vverify之后，感测第一存储器块BLK1的位线BL1至BLm的电位或电流以执行编程验证操作。
此后，电压生成电路131可响应于从控制逻辑150输出的第一电压生成控制信号VG_signals1生成要施加到选定存储器块的均衡电压Veq。全局字线开关电路132将均衡电压Veq切换并发送到第一全局字线组GWLs_A。在步骤S720，在周期B2期间，第一通过电路PC1将均衡电压Veq施加到第一存储器块BLK1的字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A。字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A全部通过均衡电压Veq而导通。结果，留在第一存储器块BLK1的沟道中的电荷可被完全去除。
电压生成电路131响应于从控制逻辑150输出的第二电压生成控制信号VG_signals2生成要施加到第二存储器块BLk2(未选存储器块中的共享存储器块)的正设定电压Vset。全局字线开关电路132响应于开关控制信号SW_signals将正设定电压Vset切换并发送到第二全局字线组GWLs_B。
在步骤S730，第二通过电路PC2响应于第一块选择信号BLKWL_A在周期C2期间将正设定电压Vset施加到第二存储器块BLK2的字线WLs_B、漏极选择线DSL_B和源极选择线SSL_B。第二存储器块BLK2的存储器信元MC0至MCn、漏极选择晶体管DST和源极选择晶体管SST通过正设定电压Vset而导通，第二存储器块BLK2的沟道中的空穴通过公共源极线CSL被去除。
在周期C2期间，字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A被放电至低电位电平。字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A全部从相同的电位电平(均衡电压Veq的电位电平)放电。因此，字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A全部可在相同的放电时间期间放电至相同的电平。
图8A和图8B是示出根据本公开的第三实施方式的图5的编程验证操作(步骤S530)的流程图和信号波形图。
在详细描述根据本公开的第三实施方式的编程验证操作时，将参照图1至图5、图8A和图8B。
电压生成电路131可响应于从控制逻辑150输出的第一电压生成控制信号VG_signals1生成要施加到选定存储器块的验证电压Vverify和通过电压Vpass。全局字线开关电路132响应于开关控制信号SW_signals将验证电压Vverify和通过电压Vpass切换并发送到第一全局字线组GWLs_A。在步骤S810，在周期A3期间，第一通过电路PC1响应于第一块选择信号BLKWL_A将验证电压Vverify施加到第一存储器块BLK1的字线中的选定字线sel WL_A，并且将通过电压Vpass施加到其它未选字线unsel WLs_A。这里，通过电压Vpass可被施加到第一存储器块BLK1的漏极选择线DSL_A和源极选择线SSL_A。
在施加了验证电压Vverify之后，感测第一存储器块BLK1的位线BL1至BLm的电位或电流以执行编程验证操作。
此后，电压生成电路131可响应于从控制逻辑150输出的第一电压生成控制信号VG_signals1生成要施加到选定存储器块的均衡电压Veq。全局字线开关电路132将均衡电压Veq切换并发送到第一全局字线组GWLs_A。
电压生成电路131可响应于从控制逻辑150输出的第二电压生成控制信号VG_signals2生成要施加到第二存储器块BLk2(未选存储器块中的共享存储器块)的正设定电压Vset。全局字线开关电路132响应于开关控制信号SW_signals将正设定电压Vset切换并发送到第二全局字线组GWLs_B。
在步骤S820，第一通过电路PC1在周期B3期间将均衡电压Veq施加到第一存储器块BLK1的字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A，并且第二通过电路PC2响应于第一块选择信号BLKWL_A在周期B3期间将正设定电压施加到第二存储器块BLK2的字线WLs_B、漏极选择线DSL_B和源极选择线SSL_B。
字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A全部通过均衡电压Veq而导通。结果，留在第一存储器块BLK1的沟道中的电荷可被完全去除。第二存储器块BLK2的存储器信元MC0至MCn、漏极选择晶体管DST和源极选择晶体管SST通过正设定电压Vset而导通，第二存储器块BLK2的沟道中的空穴通过公共源极线CSL被去除。
此后，在周期C3期间，字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A被放电至低电位电平。字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A全部从相同的电位电平(均衡电压Veq的电位电平)放电。因此，字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A全部可在相同的放电时间期间放电至相同的电平。
在第三实施方式中，由于在施加均衡电压Veq的周期B3期间正设定电压Vset被施加到与选定存储器块(第一存储器块)共享的共享存储器块(第二存储器块)，所以与第一实施方式或第二实施方式相比，执行编程验证操作所花费的时间可减少。
图9A和图9B是示出根据本公开的第四实施方式的图5的编程验证操作(步骤S530)的流程图和信号波形图。
在详细描述根据本公开的第四实施方式的编程验证操作时，将参照图1至图5、图9A和图9B。
电压生成电路131可响应于从控制逻辑150输出的第二电压生成控制信号VG_signals2生成要施加到第二存储器块BLk2(未选存储器块中的共享存储器块)的正设定电压Vset。全局字线开关电路132响应于开关控制信号SW_signals将正设定电压Vset切换并发送到第二全局字线组GWLs_B。
电压生成电路131可响应于从控制逻辑150输出的第一电压生成控制信号VG_signals1生成要施加到选定存储器块的验证电压Vverify和通过电压Vpass。全局字线开关电路132响应于开关控制信号SW_signals将验证电压Vverify和通过电压Vpass切换并发送到第一全局字线组GWLs_A。
在步骤S910，第二通过电路PC2响应于第一块选择信号BLKWL_A在周期A4和B4期间将正设定电压Vset施加到第二存储器块BLK2的字线WLs_B、漏极选择线DSL_B和源极选择线SSL_B。
在步骤S920，在周期A4期间，第一通过电路PC1响应于第一块选择信号BLKWL_A将验证电压Vverify施加到第一存储器块BLK1的字线中的选定字线sel WL_A，并且将通过电压Vpass施加到其它未选字线unsel WLs_A。这里，通过电压Vpass可被施加到第一存储器块BLK1的漏极选择线DSL_A和源极选择线SSL_A。
在施加了验证电压Vverify之后，感测第一存储器块BLK1的位线BL1至BLm的电位或电流以执行编程验证操作。
此后，电压生成电路131可响应于从控制逻辑150输出的第一电压生成控制信号VG_signals1生成要施加到选定存储器块的均衡电压Veq。全局字线开关电路132将均衡电压Veq切换并发送到第一全局字线组GWLs_A。
在步骤S930，在周期B4期间，第一通过电路PC1将均衡电压Veq施加到第一存储器块BLK1的字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A。
字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A全部通过均衡电压Veq而导通。结果，留在第一存储器块BLK1的沟道中的电荷可被完全去除。在周期A4和B4期间，第二存储器块BLK2的存储器信元MC0至MCn、漏极选择晶体管DST和源极选择晶体管SST通过施加到第二存储器块BLK2的正设定电压Vset而导通，第二存储器块BLK2的沟道中的空穴通过公共源极线CSL被去除。
此后，在周期C4期间，字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A被放电至低电位电平。字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A全部从相同的电位电平(均衡电压Veq的电位电平)放电。因此，字线WLs_A、漏极选择线DSL_A和源极选择线SSL_A全部可在相同的放电时间期间放电至相同的电平。
在第四实施方式中，由于在施加验证电压Vverify和均衡电压Veq的周期A4和B4期间正设定电压Vset被施加到与选定存储器块(第一存储器块)共享的共享存储器块(第二存储器块)，所以与第一实施方式或第二实施方式相比，执行编程验证操作所花费的时间可减少。
图10是示出包括图1的半导体存储器装置100的存储器系统1000的框图。
参照图10，存储器系统1000包括半导体存储器装置100和控制器1100。
半导体存储器装置100可具有与参照图1所描述的半导体存储器装置相同的配置和操作。以下，将省略重复的说明。
控制器1100可联接到主机Host和半导体存储器装置100。控制器1100被配置为响应于来自主机Host的请求访问半导体存储器装置100。例如，控制器1100可控制半导体存储器装置100的读、写、擦除和后台操作。控制器1100可提供主机Host与半导体存储器装置100之间的接口。控制器1100被配置为驱动用于控制半导体存储器装置100的固件。
控制器1100包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110用作处理单元1120的操作存储器、半导体存储器装置100与主机Host之间的高速缓存存储器以及半导体存储器装置100与主机Host之间的缓冲存储器中的至少一个。处理单元1120控制控制器1100的总体操作。另外，控制器1100可暂时地存储在写操作期间从主机Host提供的编程数据。
主机接口1130可包括用于在主机Host与控制器1100之间执行数据交换的协议。在实施方式的示例中，控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议以及集成驱动电子器件(IDE)协议、私有协议等的各种接口协议中的至少一种来与主机Host通信。
存储器接口1140与半导体存储器装置100接口。例如，存储器接口包括NAND接口或NOR接口。
纠错块1150使用纠错码(ECC)来检测并纠正从半导体存储器装置100接收的数据中的错误。处理单元1120可根据来自纠错块1150的错误检测结果来调节读电压，并且控制半导体存储器装置100执行重读。在实施方式的示例中，纠错块1150可作为控制器1100的元件来提供。
控制器1100和半导体存储器装置100可被集成到单个半导体存储器装置中。在实施方式的示例中，控制器1100和半导体存储器装置100可被集成到单个半导体存储器装置中以形成存储卡。例如，控制器1100和半导体存储器装置100可被集成到单个半导体存储器装置中并形成诸如个人计算机存储卡国际协会(PCMCIA)、紧凑闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、通用闪存(UFS)等的存储卡。
控制器1100和半导体存储器装置100可被集成到单个半导体存储器装置中以形成固态驱动器(SSD)。SSD包括被形成为在半导体存储器中存储数据的存储装置。当存储器系统1000用作SSD时，联接到存储器系统1000的主机Host的操作速度可显著改进。
在实施方式中，存储器系统1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、形成家庭网络的各种电子装置之一、形成计算机网络的各种电子装置之一、形成车联网的各种电子装置之一、RFID装置、形成计算系统的各种元件之一等的电子装置的各种元件之一来提供。
在实施方式中，半导体存储器装置100或存储器系统1000可被嵌入在各种类型的封装中。例如，半导体存储器装置100或存储器系统1000可按照诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)等的类型来封装。
图11是示出图10的存储器系统的应用的示例的框图。
参照图11，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个存储器芯片。半导体存储器芯片被划分成多个组。
参照图11，示出了多个组中的每一个通过第一通道CH1至第k通道CHk来与控制器2200通信。各个半导体存储器芯片可具有与参照图1所描述的半导体存储器装置100的实施方式相同的配置和操作。
各个组通过一个公共通道来与控制器2200通信。控制器2200具有与参照图10所描述的控制器1100相同的配置，并且被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图12是示出包括参照图11所示出的存储器系统2000的计算系统3000的示例的框图。
参照图12，计算系统3000可包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或者由CPU 3100处理的数据被存储在存储器系统2000中。
参照图12，半导体存储器装置2100被示出为通过控制器2200联接到系统总线3500。然而，半导体存储器装置2100可直接联接到系统总线3500。控制器2200的功能可由CPU 3100和RAM 3200执行。
参照图12，可提供参照图11所描述的存储器系统2000。然而，存储器系统2000可被参照图10所描述的存储器系统1000代替。在实施方式中，计算系统3000可包括参照图10和图11所描述的全部存储器系统1000和2000。
根据本公开，在半导体存储器装置的编程验证操作期间，设定电压被施加到与选定存储器块共享的共享存储器块，以使得留在共享存储器块的沟道中的空穴被有效地去除，由此可改进半导体存储器装置的电特性。
本文已公开了实施方式的示例，尽管采用了特定术语，但是这些术语被使用并且将仅在一般和描述性意义上解释，而不是为了限制的目的。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自本申请提交起，除非另外具体地指示，结合特定实施方式描述的特征、特性和/或元件可单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求书中所阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求2017年7月14日提交的韩国专利申请号10-2017-0089599的优先权，其整体通过引用并入本文。

Claims (25)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元，该存储器单元包括多个存储器块；
电压供给电路，该电压供给电路被配置为在所述存储器单元上的编程操作期间生成多个操作电压并将所生成的操作电压输出到至少两个全局线组；
通过电路，该通过电路被配置为将所述存储器块的字线联接到所述至少两个全局线组；以及
控制逻辑，该控制逻辑被配置为控制所述电压供给电路和所述通过电路，使得在所述编程操作的编程验证操作期间，编程验证电压被施加到所述存储器块中的选定存储器块，并且正设定电压被施加到未选存储器块当中的与所述选定存储器块共享的共享存储器块。
2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
多个块解码器，所述多个块解码器被配置为分别生成多个块选择信号。
3.根据权利要求2所述的半导体存储器装置，其中，所述共享存储器块是与所述选定存储器块共享所述多个块解码器中的一个的存储器块。
4.根据权利要求1所述的半导体存储器装置，其中，在所述编程验证操作期间，所述电压供给电路将所述编程验证电压和通过电压输出到所述至少两个全局线组中的第一全局线组，并将所述正设定电压输出到所述至少两个全局线组中的第二全局线组。
5.根据权利要求4所述的半导体存储器装置，其中，所述通过电路将所述第一全局线组联接到所述选定存储器块的字线，并将所述第二全局线组联接到所述共享存储器块的字线。
6.根据权利要求1所述的半导体存储器装置，其中，所述控制逻辑控制所述电压供给电路和所述通过电路，使得在所述编程验证电压被施加到所述选定存储器块之前所述正设定电压被施加到所述共享存储器块。
7.根据权利要求1所述的半导体存储器装置，其中，所述控制逻辑控制所述电压供给电路和所述通过电路，使得在所述编程验证操作期间所述编程验证电压和均衡电压被依次施加到所述选定存储器块。
8.根据权利要求7所述的半导体存储器装置，其中，所述控制逻辑控制所述电压供给电路和所述通过电路，使得在所述均衡电压被施加到所述选定存储器块的周期结束之后，所述正设定电压被施加到所述共享存储器块。
9.根据权利要求7所述的半导体存储器装置，其中，所述控制逻辑控制所述电压供给电路和所述通过电路，使得在所述均衡电压被施加到所述选定存储器块的周期中所述正设定电压被施加到所述共享存储器块。
10.根据权利要求7所述的半导体存储器装置，其中，所述控制逻辑控制所述电压供给电路和所述通过电路，使得在所述编程验证电压和所述均衡电压被施加到所述选定存储器块的周期中所述正设定电压被施加到所述共享存储器块。
11.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元，该存储器单元包括多个存储器块；
块解码器电路，该块解码器电路被配置为响应于解码器控制信号和地址信号生成多个块选择信号；
通过电路，该通过电路被配置为响应于所述块选择信号将第一全局字线组和第二全局字线组联接到所述存储器块的字线；
电压供给电路，该电压供给电路被配置为生成操作电压和正设定电压并将所述操作电压和所述正设定电压输出到所述第一全局字线组和所述第二全局字线组；以及
控制逻辑，该控制逻辑被配置为控制所述电压供给电路和所述块解码器电路，使得在编程验证操作期间，所述操作电压被施加到所述存储器块中的选定存储器块的字线，并且所述正设定电压被施加到未选存储器块当中的与所述选定存储器块共享的共享存储器块的字线。
12.根据权利要求11所述的半导体存储器装置，其中，所述块解码器电路包括被配置为分别生成所述多个块选择信号的多个块解码器。
13.根据权利要求12所述的半导体存储器装置，其中，所述共享存储器块是与所述选定存储器块共享所述多个块解码器中的一个的存储器块。
14.根据权利要求11所述的半导体存储器装置，其中，所述控制逻辑控制所述电压供给电路和所述通过电路，使得在所述操作电压被施加到所述选定存储器块之前，所述正设定电压被施加到所述共享存储器块。
15.根据权利要求11所述的半导体存储器装置，其中，所述控制逻辑控制所述电压供给电路和所述通过电路，使得在所述编程验证操作期间验证电压和均衡电压被依次施加到所述选定存储器块。
16.根据权利要求15所述的半导体存储器装置，其中，所述控制逻辑控制所述电压供给电路和所述通过电路，使得在所述均衡电压被施加到所述选定存储器块的周期结束之后，所述正设定电压被施加到所述共享存储器块。
17.根据权利要求15所述的半导体存储器装置，其中，所述控制逻辑控制所述电压供给电路和所述通过电路，使得在所述均衡电压被施加到所述选定存储器块的周期中所述正设定电压被施加到所述共享存储器块。
18.根据权利要求15所述的半导体存储器装置，其中，所述控制逻辑控制所述电压供给电路和所述通过电路，使得在所述验证电压和所述均衡电压被施加到所述选定存储器块的周期中所述正设定电压被施加到所述共享存储器块。
19.一种操作半导体存储器装置的方法，该方法包括以下步骤：
提供存储器单元，该存储器单元包括彼此共享单个块解码器的至少两个存储器块；
将编程电压施加到包括在所述存储器单元中的选定存储器块；
对所述选定存储器块执行编程验证操作；以及
在所述编程验证操作期间将正设定电压施加到与所述选定存储器块共享的共享存储器块。
20.根据权利要求19所述的方法，其中，所述共享存储器块与所述选定存储器块共享所述单个块解码器。
21.根据权利要求19所述的方法，其中，执行所述编程验证操作的步骤包括将验证电压和均衡电压依次施加到所述选定存储器块。
22.根据权利要求21所述的方法，其中，将所述正设定电压施加到所述共享存储器块的步骤包括在所述验证电压被施加到所述选定存储器块之前将所述正设定电压施加到所述共享存储器块。
23.根据权利要求21所述的方法，其中，将所述正设定电压施加到所述共享存储器块的步骤包括在所述均衡电压被施加到所述选定存储器块的周期结束之后，将所述正设定电压施加到所述共享存储器块。
24.根据权利要求21所述的方法，其中，将所述正设定电压施加到所述共享存储器块的步骤包括在所述均衡电压被施加到所述选定存储器块的周期中将所述正设定电压施加到所述共享存储器块。
25.根据权利要求21所述的方法，其中，将所述正设定电压施加到所述共享存储器块的步骤包括在所述验证电压和所述均衡电压被施加到所述选定存储器块的周期中将所述正设定电压施加到所述共享存储器块。
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