KR102167609B1 - 비휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

비휘발성 메모리 장치 및 그것의 프로그램 방법 Download PDF

Info

Publication number
KR102167609B1
KR102167609B1 KR1020140057310A KR20140057310A KR102167609B1 KR 102167609 B1 KR102167609 B1 KR 102167609B1 KR 1020140057310 A KR1020140057310 A KR 1020140057310A KR 20140057310 A KR20140057310 A KR 20140057310A KR 102167609 B1 KR102167609 B1 KR 102167609B1
Authority
KR
South Korea
Prior art keywords
common source
source line
csl
level
voltage
Prior art date
Application number
KR1020140057310A
Other languages
English (en)
Other versions
KR20150130637A (ko
Inventor
권태홍
김두곤
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140057310A priority Critical patent/KR102167609B1/ko
Priority to US14/607,857 priority patent/US9401210B2/en
Publication of KR20150130637A publication Critical patent/KR20150130637A/ko
Application granted granted Critical
Publication of KR102167609B1 publication Critical patent/KR102167609B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

비휘발성 메모리 장치는 메모리 셀 어레이, 어드레스 디코더, 입출력 회로, CSL 드라이버, 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 기판에 수직한 방향으로 형성되고 비트 라인들과 공통 소스 라인(common source line; CSL) 사이에 연결된 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함한다. 상기 CSL 드라이버는 상기 공통 소스 라인을 미리 결정된 전압으로 설정하고, 상기 공통 소스 라인의 레벨을 피드백 신호로 사용하여 상기 공통 소스 라인에 전하를 차지하거나 디스차지한다.

Description

비휘발성 메모리 장치 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE AND PROGRAMMING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
불휘발성 메모리로써, 폴리 실리콘으로 이루어진 플로팅 게이트(Floating Gate)에 전하를 주입하여 비트 정보를 저장하는 플로팅 게이트형 플래시 메모리가 널리 이용되고 있다. 플래시 메모리의 메모리 셀은 하나의 셀에 두 개의 기록 상태(1과 0)를 기록하는 단일 레벨 셀(single level cell; SLC)과 하나의 셀에 4개 이상의 상태(예컨대, 11, 01, 00, 10)를 기록하는 멀티 레벨 셀(multi level cell; MLC)로 구분될 수 있다.
플래시 메모리 장치의 프로그램 동작시, 공통 소스 라인과 공통 소스 라인에 인접한 라인들(예를 들어, 비트 라인) 사이에 커플링이 발생하여 공통 소스 라인의 레벨이 의도하지 않게 변할 수 있다.
본 발명의 목적은 비선택된 블록의 메모리 셀들의 문턱 전압 산포가 교란되는 것을 방지하는 비휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는데 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 어드레스 디코더, 입출력 회로, CSL 드라이버, 및 제어 로직을 포함할 수 있다.
상기 메모리 셀 어레이는 기판에 수직한 방향으로 형성되고 비트 라인들과 공통 소스 라인(common source line; CSL) 사이에 연결된 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함할 수 있다.
상기 어드레서 디코더는 어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나를 선택할 수 있다.
상기 입출력 회로는 프로그램 동작시 상기 선택된 메모리 블록의 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들에게 프로그램될 데이터를 저장하거나, 검증 동작시 상기 선택된 워드라인에 연결된 메모리 셀들로부터 읽혀진 데이터를 저장할 수 있다.
상기 CSL 드라이버는 상기 공통 소스 라인을 미리 결정된 전압으로 설정하고, 상기 공통 소스 라인의 레벨을 피드백 신호로 사용하여 상기 공통 소스 라인에 전하를 차지하거나 디스차지할 수 있다.
상기 제어 로직은 상기 프로그램 동작 및 상기 검증 동작시 상기 어드레스 디코더, 상기 입출력 회로 및 상기 CSL 드라이버를 제어할 수 있다.
상기 CSL 드라이버는 상기 미리 결정된 전압과 상기 공통 소스 라인의 레벨의 차이인 변화량만큼 상기 공통 소스 라인에 전하를 차지하거나 디스차지할 수 있다.
상기 CSL 드라이버는, 차동 증폭기 및 CSL 레벨 제어부를 포함한다. 상기 차동 증폭기는 기준 전압을 증폭하여 상기 공통 소스 라인 레벨을 조절한다. 상기 CSL 레벨 제어부는 상기 공통 소스 라인에 전하를 차지하는 풀업부 및 상기 공통 소스 라인으로부터 전하를 디스차지하는 풀다운부를 포함할 수 있다.
상기 차동 증폭기의 출력단은 상기 공통 소스 라인에 전기적으로 연결될 수 있다.
상기 풀업부는 상기 공통 소스 라인과 제2 전압이 인가된 제2 전압 노드 사이에 직렬 연결된 제1 인에이블 트랜지스터 및 제1 제어 트랜지스터를 포함할 수 있다. 상기 풀다운부는 상기 공통 소스 라인과 접지 사이에 직렬 연결된 제2 인에이블 트랜지스터 및 제2 제어 트랜지스터를 포함할 수 있다.
상기 CSL 드라이버는, 램핑 코드 생성부 및 제1 기준 전압 생성부를 더 포함할 수 있다. 상기 램핑 코드 생성부는 상기 공통 소스 라인의 레벨을 단계적으로 증가시키거나 감소시키기 위해 필요한 세트 코드를 생성할 수 있다. 상기 제1 기준 전압 생성부는 상기 세트 코드에 대응하는 상기 기준 전압을 출력할 수 있다.
상기 CSL 드라이버는 CSL 리커버리 구간 동안 상기 공통 소스 라인의 레벨을 단계적으로 감소시킬 수 있다.
본 발명의 실시예에 따른 비트 라인들과 공통 소스 라인 사이에 기판에 수직한 방향으로 형성된 복수의 스트링들을 포함하는 비휘발성 메모리 장치의 프로그램 방법은, 상기 공통 소스 라인을 미리 결정된 전압으로 설정하는 단계; 상기 공통 소스 라인의 레벨을 피드백 신호로 사용하여 상기 공통 소스 라인에 전하를 차지하거나 디스차지하는 단계; 선택된 워드라인에 연결된 메모리 셀들에 대하여 프로그램 동작을 수행하는 단계; 및상기 메모리 셀들에 대하여 검증 동작을 수행하는 단계를 포함할 수 있다.
상기 공통 소스 라인의 레벨 변화량만큼 상기 공통 소스 라인에 전하를 차지하거나 디스차지하는 단계는, 상기 공통 소스 라인의 레벨이 변하였는지 판단하는 단계; 상기 공통 소스 라인의 레벨이 변한 경우, 상기 공통 소스 라인의 레벨이 미리 결정된 전압 보다 높은지 판단하는 단계; 상기 공통 소스 라인의 레벨이 상기 미리 결정된 전압 보다 높은 경우, 상기 공통 소스 라인으로부터 전하를 디스차지하는 단계; 및 상기 공통 소스 라인의 레벨이 상기 미리 결정된 전압 보다 낮은 경우, 상기 공통 소스 라인에 전하를 차지하는 단계를 포함할 수 있다.
상기 공통 소스 라인의 레벨 변화량만큼 상기 공통 소스 라인에 전하를 차지하거나 디스차지하는 단계는, 상기 공통 소스 라인의 레벨이 변하지 않은 경우, 상기 공통 소스 라인의 레벨을 유지하는 단계; 및 상기 프로그램 동작이 완료되었는지 판단하는 단계를 더 포함할 수 있다.
상기 프로그램 동작이 완료된 경우, 상기 검증 동작을 수행하는 단계로 진행하고, 상기 프로그램 동작이 완료되지 않은 경우, 상기 공통 소스 라인의 레벨이 변하였는지 판단하는 단계로 진행할 수 있다.
본 발명에 따른 비휘발성 메모리 장치 및 그것의 프로그램 방법은 공통 소스 라인(CSL)의 레벨을 피드백 신호로 사용하여 공통 소스 라인(CSL)에 전하를 차지하거나 디스차지함으로 공통 소스 라인(CSL)의 레벨을 일정하게 유지할 수 있다. 본 발명에 의하면, 비트 라인 커플링을줄이고, 그에 따라 비선택된 블록의 메모리 셀들의 문턱 전압 산포가 교란되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 메모리 블록을 예시적으로 보여주는 도면이다.
도 3은 도 2에 도시된 메모리 블록의 단면도의 일부를 예시적으로 보여주는 도면이다.
도 4는 도 2에 도시된 메모리 블록의 등가 회로도를 예시적으로 보여주는 도면이다.
도 5는 도 4는 도 2에 도시된 메모리 블록의 등가 회로도의 다른 실시예를 보여주는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 메모리 블록을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시예에 따른 CSL 드라이버을 예시적으로 보여주는 도면이다.
도 8은 본 발명에 따른 비휘발성 메모리 장치에서 하나의 프로그램 루프 동안 측정된 신호들의 파형이다.
도 9는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 보여주는 도면이다.
도 10은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 보여주는 도면이다.
도 11은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에 대한 제1 실시예를 보여주는 도면이다.
도 12은 본 발명의 실시예에 따른 프로그램 방법에 대한 제2 실시예를 보여주는 도면이다.
도 13은 본 발명의 실시예에 따른 저장 장치를 예시적으로 보여주는 블록도이다.
도 14은 본 발명의 실시예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 15은 본 발명의 실시예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 16은 본 발명의 실시예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 17는 본 발명의 실시예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 입출력 회로(130), 제어 로직(140) 및 CSL 드라이버(150)를 포함한다.
비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다.
또한, 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 수직형 낸드 플래시 메모리 장치(VNAND)가 비휘발성 메모리 장치(100)의 예로서 설명될 것이다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수)을 포함한다. 메모리 블록들(BLK1 ~ BLKz) 각각은 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BLs)을 통해 입출력 회로(130)에 연결된다. 여기서 워드라인들(WLs)은 적층된 판형태로 구현될 수 있다.
복수의 메모리 블록들(BLK1 ~ BLKz) 각각은 기판 상에서 제 1 방향 및 제 2 방향(제 1 방향과 다름)에 따라 배열되고, 제 3 방향(제 1 방향과 제 2 방향으로 형성된 평면에 수직한 방향)으로 배열되는 3차원 구조의 복수의 스트링들(strings)을 포함한다. 여기서 복수의 스트링들 각각은, 비트 라인과 공통 소스 라인(common source line, CSL) 사이에서 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터로 구성된다. 여기서 복수의 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다. 실시예에 있어서, 적어도 하나의 스트링 선택 트랜지스터 및 복수의 메모리 셀들 사이에 적어도 하나의 더미 셀이 포함될 수 있다. 다른 실시예에 있어서, 복수의 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터 사이에 적어도 하나의 더미 셀이 포함될 수 있다.
어드레스 디코더(120)는 어드레스에 응답하여 복수의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택할 수 있다. 또한, 어드레스 디코더(120)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 디코딩된 로우(row) 어드레스를 이용하여 워드라인들(WLs), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택한다. 또한, 어드레스 디코더(120)는 입력된 어드레스 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스는 입출력 회로(130)에 전달될 것이다. 실시예에 있어서, 어드레스 디코더(120)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.
입출력 회로(130)는 비트 라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결된다. 입출력 회로(130)는 어드레스 디코더(120)로부터 디코딩된 컬럼 어드레스를 입력 받도록 구현될 것이다. 입출력 회로(130)는 디코딩된 컬럼 어드레스를 이용하여 비트 라인들(BLs)을 선택할 수 있다.
입출력 회로(130)는 외부로부터(예를 들어, 메모리 제어기) 데이터를 입력 받고, 입력된 데이터를 메모리 셀 어레이(110)에 저장한다. 또한, 입출력 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽혀진 데이터를 외부로 출력할 수 있다. 한편, 입출력 회로(130)는 메모리 셀 어레이(110)의 제 1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(110)의 제 2 영역으로 저장할 수도 있다. 예를 들어, 입출력 회로(130)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.
제어 로직(140)은 비휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어한다. 제어 로직(140)은 외부로부터 입력된 제어 신호들 혹은 명령에 응답하여 동작할 수 있다.
실시예에 있어서, 제어 로직(140)은 CSL 드라이버(150)를 제어하기 위한 CSL 제어 신호(EN1, EN2, EN3, EN4) 및 램핑 제어 신호(RCT)를 발생할 수 있다. 여기서 CSL 제어 신호(EN1, EN2, EN3, EN4) 및 램핑 제어 신호(RCT)는 CSL 레벨, 메모리 셀 어레이(110)의 온도, 동작 모드, 프로그램 루프 회수, 시간 등과 같은 환경 정보를 근거로 하여 발생 될 수 있다. 또한, 제어 로직(140)은 제1 전압(V1) 및 제2 전압(V2)을 발생할 수 있다.
CSL 드라이버(150)는 제1 전압(V1) 및 제2 전압(V2)을 입력 받고, 공통 소스 라인(common source line, CSL)에 미리 결정된 전압을 제공할 수 있다. 또한, CSL 드라이버(150)는 미리 결정된 전압과 공통 소스 라인(CSL)의 레벨의 차이인 변화량만큼 공통 소스 라인(CSL)에 전하를 차지하거나 디스차지할 수 있다. 이때, CSL 드라이버(150)는 공통 소스 라인(CSL)의 레벨을 피드백 신호로 사용하여 공통 소스 라인(CSL)에 전하를 차지하거나 디스차지할 수 있다.
도 2는 도 1에 도시된 메모리 블록(BLK)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 기판(111) 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판상의 워드라인 컷들(WL Cut) 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리된다. 워드라인 컷들 각각의 내부에는 벽(wall) 형태의 공통 소스 라인(CSL)이 형성될 수 있다.
실시예에 있어서, 접지 선택 라인(GSL)과 워드라인들(WLs) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층되거나, 워드라인들(WLs)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층될 수 있다.
각각의 워드라인 컷들은, 공통 소스 라인(common source line: CSL)을 포함한다. 실시예에 있어서, 각각의 워드라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트 라인에 연결된 필라(pillar)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다.
도 2에서는 워드라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.
본발명의 실시예에 따른 블록(BLK)은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(merged wordline structure)로 구현될 수 있다.
도 3은 도 2에 도시된 메모리 블록의 단면도의 일부를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 메모리 블록(BLK)은 기판(111)과 수직 방향으로 형성된다. 기판(111)에는 n+ 도핑 영역(112)이 형성된다.
기판(111) 위에는 게이트 전극막(gate electrode layer, 113)과 절연막(insulation layer, 114)이 교대로 증착된다. 실시예에 있어서, 게이트 전극막(113)과 절연막(114)의 측면에는 정보 저장막(information storage layer)이 형성될 수 있다.
게이트 전극막(113)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다.
정보 저장막(115)은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다. 터널 절연막은 터널링 효과에 의해서 전하가 이동하는 절연막으로 동작할 수 있다. 전하 저장막은 전하를 포획(trap)하는 절연막으로 구성될 수 있다. 전하 저장막은, 예를 들면, 질화막(SiN) 또는 금속(알루미늄이나 하프늄) 산화막으로 형성될 수 있다. 블록킹 절연막은 게이트 전극막과 전하 저장막 사이에서 절연막으로 동작할 수 있다. 블록킹 절연막은 실리콘산화막으로 형성될 수 있다. 여기서, 터널 절연막, 전하 저장막, 그리고 블록킹 절연막은 ONO(Oxide-Nitride-Oxide) 구조의 절연막으로 형성될 수 있다.
게이트 전극막(113)과 절연막(114)을 수직 방향으로 패터닝(vertical patterning)하면, 필라(pillar, 116)가 형성될 수 있다.
필라(116)는 게이트 전극막(113)과 절연막(114)을 관통하여 비트 라인과 기판(111) 사이에 연결된다. 필라(116)의 내부는 충전 유전 패턴(filing dielectric pattern, 117)으로 실리콘 산화물(silicon oxide)과 같은 절연 물질 혹은 에어 갭(air gap)으로 형성 될 수 있다. 필라(116)의 외부는 수직 활성 패턴(vertical active pattern, 118)으로 채널 반도체로 구성될 수 있다. 실시예에 있어서, 수직 활성 패턴(118)은 P 타입 실리콘층으로 형성될 수 있다. 스트링에 포함된 어느 하나의 메모리 셀은 필라(116)의 내부에서부터 순차적으로 충전 유전 패턴(117), 수직 활성 패턴(118), 정보 저장막(115) 및 게이트 전극막(113)으로 구성될 수 있다.
n+ 도핑 영역들(112) 위에는 공통 소스 라인들(CSL)이 신장되어 있다. 공통 소스 라인(CSL)은 벽(wall) 형태로 워드라인 컷 내부에 포함될 것이다.
도 4는 도 2에 도시된 메모리 블록(BLK)의 등가 회로도를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 비트 라인들(BL1 ~ BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11 ~ CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 ~ MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 도 4에서는 설명의 편의를 위하여 스트링에 포함된 메모리 셀의 개수가 8이라고 하겠다. 하지만, 본 발명의 스트링에 포함된 메모리 셀의 개수가 여기에 제한되지 않을 것이다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; string selection line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1 ~ SSL3)으로 분리되어 있다. 도 4에서는 하나의 비트 라인에 대응하는 3개의 스트링 선택 라인들(SSL1 ~ SSL3)에 대하여 도시한다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 메모리 블록(BLK)은 하나의 비트 라인에 대응하는 적어도 2개의 스트링 선택 라인들로 구성될 수 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링의 접지 선택 라인(GSL)은 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
복수의 메모리 셀들(MC1 ~ MC8) 각각에 대응하는 워드라인들(WL1 ~ WL8)에 연결될 수 있다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부른다. 메모리 블록(BLK1)은 복수의 페이지들로 구성된다. 또한, 하나의 워드 라인에는 복수의 페이지들이 연결될 수 있다. 도 4을 참조하면, 공통 소스 라인(CSL)으로부터 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 연결되어 있다.
한편, 각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; single level cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; multi-level cell) 또는 멀티-비트 셀(multi bit cell)이라 부른다. 2비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장된다. 따라서 제 4 워드 라인(WL4)에 연결된 메모리 셀에는 6개의 페이지 데이터가 저장될 수 있다.
한편, 비휘발성 메모리 장치(100)가 차지 트랩형 플래시(charge trap flash; CTF)로 구현될 수 있다. 이 때, 프로그램된 CTF에 트랩 되어 있던 전하들이 시간이 지나면서 재분포되고 유실되는 IVS(initial verify shift)가 발생 될 수 있다. 이러한 산포 열화 현상을 극복하기 위하여 재프로그래밍을 수행할 수 있다.
한편, 도 4에 도시된 메모리 블록(BLK)에서는 접지 선택 라인(GSL)이 공유된 구조이다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 접지 선택 라인(GSL)은 스트링 선택 라인처럼 분리된 구조로 구현될 수도 있다.
도 5는 도 4는 도 2에 도시된 메모리 블록(BLK)의 등가 회로도를 다른 실시예를 보여주는 도면이다. 도 5를 참조하면, 메모리 블록(BLKa)은, 도 4에 도시된 메모리 블록(BLK)과 비교하여 분리된 접지 선택 라인들(GSL1, GSL2, GSL3)을 포함한다. 도 5에 도시된 분리된 접지 선택 라인들(GSL1 ~ GSL3)의 개수는 3이다. 하지만 본 발명이 여기에 제한되지 않는다. 본 발명의 메모리 블록(BLKa)은 적어도 2개의 접지 선택 라인들로 구성될 수 있다.
한편, 도 2 내지 도 5에 도시된 메모리 블록에서 스트링은 기판(111)과 비트 라인(BL) 사이에 형성된다. 하지만, 본 발명의 스트링의 구조가 여기에 제한되지 않을 수 있다. 본 발명의 스트링은 비트 라인(BL)과 기판(111) 사이에 형성된 제 1 스트링과 기판(111)과 공통 소스 라인(CSL) 사이에 형성된 제 2 스트링으로 구성될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 6은 참조하면, 스트링은 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 형성되고, 비트 라인(BL)과 기판 사이에 수직 방향으로 형성된 제 1 메모리 셀들과 기판과 공통 소스 라인(CSL) 사이에 수직 방향으로 형성된 제 2 메모리 셀들로 구성될 수 있다.
실시예에 있어서, 메모리 블록(BLKb)은 P-BiCS 구조로 구현될 수 있다.
도 7은 본 발명의 실시예에 따른 CSL 드라이버(150)을 예시적으로 보여주는 도면이다.
도 7을 참조하면, CSL 드라이버(150)는 램핑 코드 생성부(151), 제1 기준 전압 생성부(152), 차동 증폭기(153), 앰프 회로(154), 및 CSL 레벨 제어부(155)를 포함할 수 있다.
램핑 코드 생성부(151)는 램핑 제어 신호(RCT)를 수신하고, CSL 전압(Vcsl)을 단계적으로 증가시키거나 감소시키기 위해 필요한 세트 코드 신호(SC)를 생성한다. 램핑 코드 생성부(151)는 카운터 회로를 사용하여 구현할 수 있다.
제1 기준 전압 생성부(152)는 세트 코드 신호(SC)에 대응하는 기준 전압(Vref)을 출력한다. 예를 들어, 세트 코드 신호(SC)가 단계적으로 감소하는 데이터를 갖는 경우, 제1 기준 전압 생성부(152)는 기준 전압(Vref)의 레벨을 단계적으로 감소시키고, 세트 코드 신호(SC)가 단계적으로 증가하는 데이터를 갖는 경우, 제1 기준 전압 생성부(152)는 기준 전압(Vref)의 레벨을 단계적으로 증가시킨다.
차동 증폭기(153)는 연산 증폭기(OP), 제1 저항(R1), 및 제2 저항(R2)을 포함한다. 연산 증폭기(OP)의 출력단과 접지 사이에는 제1 저항(R1) 및 제2 저항(R2)이 직렬 연결된다. 연산 증폭기(OP)의 제1 입력 단자는 기준 전압(Vref)을 수신하고, 연산 증폭기(OP)의 제2 입력 단자는 제1 저항(R1)과 제2 저항(R2) 사이의 제1 노드(ND1)에 연결된다. 연산 증폭기(OP)의 출력 단자는 공통 소스 라인(CSL)과 전기적으로 연결되어 CSL 전압(Vcsl)을 피드백 받는다. 차동 증폭기(153)의 전압이득에 따라 아래의 수학식 1이 성립한다.
[수학식 1]
Vcsl=(1+R1/R2)×Vref
공통 소스 라인(CSL)이 연산 증폭기(OP)의 출력단에 전기적으로 연결되므로, 차동 증폭기(153)는 기준 전압(Vref)을 증폭하여 CSL 전압(Vcsl)을 조절할 수 있다.
앰프 회로(154)는 차동 증폭기(153)과 CSL 레벨 제어부(155) 사이에 전기적으로 연결될 수 있다. 앰프 회로(154)는 제1 트랜지스터 스트링(TRS1)과 제2 트랜지스터 스트링(TRS2)을 포함할 수 있다. 제1 트랜지스터 스트링(TRS1) 및 제2 트랜지스터 스트링(TRS2) 각각의 일단은 제1 전압(V1)을 수신하는 제1 전압 노드(VN1)에 연결되고, 타단은 접지될 수 있다.
제1 트랜지스터 스트링(TRS1)은 직렬 연결된 제1 내지 제4 트랜지스터들(TR1~TR4)을 포함할 수 있다. 제1 트랜지스터(TR1)의 드레인단은 제1 전압 노드(VN1)에 연결되고, 제1 트랜지스터(TR1)의 소스단은 제2 트랜지스터(TR2)의 드레인단과 연결되고, 제2 트랜지스터(TR2)의 소스단은 제3 트랜지스터(TR3)의 드레인단과 연결되고, 제3 트랜지스터(TR3)의 소스단은 제4 트랜지스터(TR4)의 드레인단과 연결되고, 제4 트랜지스터(TR4)의 소스단은 접지될 수 있다.
제2 트랜지스터 스트링(TRS2)은 직렬 연결된 제5 내지 제8 트랜지스터들(TR5~TR8)을 포함할 수 있다. 제5 트랜지스터(TR5)의 드레인단은 제1 전압 노드(VN1)에 연결되고, 제5 트랜지스터(TR5)의 소스단은 제6 트랜지스터(TR6)의 드레인단과 연결되고, 제6 트랜지스터(TR6)의 소스단은 제7 트랜지스터(TR7)의 드레인단과 연결되고, 제7 트랜지스터(TR7)의 소스단은 제8 트랜지스터(TR8)의 드레인단과 연결되고, 제8 트랜지스터(TR8)의 소스단은 접지될 수 있다.
제1 트랜지스터(TR1) 및 제5 트랜지스터(TR5) 각각의 게이트단은 제1 CSL 제어 신호(EN1)를 수신할 수 있다. 제2 트랜지스터(TR2) 및 제6 트랜지스터(TR6) 각각의 게이트단은 정전압을 발생시키는 제2 기준 전압 생성부(156)에 연결되어 정전압을 수신할 수 있다. 제3 트랜지스터(TR3) 및 제7 트랜지스터(TR7) 각각의 게이트단은 연산 증폭기(OP)의 출력단에 연결되어 CSL 전압(Vcsl)을 수신할 수 있다. 제4 트랜지스터(TR4) 및 제8 트랜지스터(TR8) 각각의 게이트단은 제2 CSL 제어 신호(EN2)를 수신할 수 있다.
제3 트랜지스터(TR3)와 제7 트랜지스터(TR7)는 서로 다른 저항값을 가질 수 있다. 예를 들어, 제7 트랜지스터(TR7)를 제3 트랜지스터(TR3) 보다 크게 형성하여 제7 트랜지스터(TR7)의 저항값이 제3 트랜지스터(TR3)의 저항값 보다 클 수 있다. 이때, 제1 및 제5 트랜지스터들(TR1, TR5)은 서로 동일한 저항값을 갖고, 제2 및 제6 트랜지스터들(TR2, TR6)은 서로 동일한 저항값을 갖고, 제4 및 제8 트랜지스터들(TR4, TR8)은 서로 동일한 저항값을 가질 수 있다.
제2 트랜지스터(TR2)와 제3 트랜지스터(TR3) 사이의 제3 노드(ND3)와 제6 트랜지스터(TR6)와 제7 트랜지스터(TR7) 사이의 제4 노드(ND4)는 서로 다른 전압 레벨을 가질 수 있다. 제4 트랜지스터(TR4)가 제3 트랜지스터(TR3) 보다 큰 저항값을 갖는 경우에, 제3 노드(ND3)의 전압 레벨인 제1 전압 레벨(VL1)은 제4 노드(ND4)의 전압 레벨인 제2 전압 레벨(VL2) 보다 클 수 있다.
실시예에 있어서, 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제5 트랜지스터(TR5), 및 제6 트랜지스터(TR6) 각각은 PMOS 트랜지스터로 형성되고, 제3 트랜지스터(TR3), 제4 트랜지스터(TR4), 제7 트랜지스터(TR7), 및 제8 트랜지스터(TR8) 각각은 NMOS 트랜지스터로 형성될 수 있다.
실시예에 있어서, 제1 CSL 제어 신호(EN1) 및 제2 CSL 제어 신호(EN2)는 서로 상보적인 신호일수 있다.
앰프 회로(154)는 풀업부(PLU)와 풀다운부(PLD)의 동작을 제어할 수 있다. 구체적으로, 앰프 회로(154)는 풀업부(PLU) 및 풀다운부(PLD)를 모두 오프시키거나 풀업부(PLU) 및 풀다운부(PLD) 중 어느 하나를 오프시킬 수 있다. 즉, 앰프 회로(154)는 풀업부(PLU)와 풀다운부(PLD)가 모두 온 되지 않도록 제어한다.
앰프 회로(154)는 CSL 레벨 제어부(155)의 풀업부(PLU)와 풀다운부(PLD) 모두에 전류 경로가 형성되는 것을 방지한다. 즉, 앰프 회로(154)는 풀업부(PLU) 내의 제2 전압 노드(V2)와 제2 노드(ND2) 사이의 전류 경로와 풀다운부(PLD) 내의 제2 노드(ND2)와 접지 사이의 전류 경로가 모두 형성되는 것을 방지한다. 만일, 제2 전압 노드(V2)와 제2 노드(ND2) 사이 및 제2 노드(ND2) 및 접지 사이 모두에 전류 경로가 형성되면 손실 전류가 매우 높아질 수 있다.
CSL 레벨 제어부(155)는 앰프 회로(154)와 공통 소스 라인(CSL) 사이에 연결될 수 있다. CSL 레벨 제어부(155)는 풀업부(PLU)와 풀다운부(PLD)를 포함할 수 있다.
풀업부(PLU)는 직렬 연결된 제1 인에이블 트랜지스터(TRE1) 및 제1 제어 트랜지스터(TRC1)를 포함할 수 있다. 제1 인에이블 트랜지스터(TRE1)의 드레인단은 제2 전압(V2)이 인가된 제2 전압 노드(VN2)에 연결되고, 제1 인에이블 트랜지스터(TRE1)의 소스단은 제1 제어 트랜지스터(TRC1)의 드레인단과 연결되고, 제1 제어 트랜지스터(TRC1)의 소스단은 CSL 전압(Vscl)을 수신하는 제2 노드(ND2)에 연결된다.
풀다운부(PLD)는 직렬 연결된 제2 인에이블 트랜지스터(TRE2) 및 제2 제어 트랜지스터(TRC2)를 포함할 수 있다. 제2 인에이블 트랜지스터(TRE2)의 드레인단은 제2 노드(ND2)에 연결되고, 제2 인에이블 트랜지스터(TRE2)의 소스단은 제2 제어 트랜지스터(TRC2)의 드레인단과 연결되고, 제2 제어 트랜지스터(TRC2)의 소스단은 접지된다.
제1 인에이블 트랜지스터(TRE1)의 게이트단은 제3 CSL 제어 신호(EN1)를 수신하고, 제2 인에이블 트랜지스터(TRE2)의 게이트단은 제4 CSL 제어 신호(EN4)를 수신할 수 있다. 상기 제1 인에이블 트랜지스터(TRE1)는 상기 풀업부(PLU)의 동작을 활성화시키는 트랜지스터이고, 상기 제2 인에이블 트랜지스터(TRE2)는 상기 풀다운부(PLD)의 동작을 활성화시키는 트랜지스터이다.
제1 제어 트랜지스터(TRC1)의 게이트단은 앰프 회로(154)의 제3 노드(ND3)에 연결되고, 제2 제어 트랜지스터(TRC2)의 게이트단은 앰프 회로(154)의 제4 노드(ND4)에 연결될 수 있다. 제1 제어 트랜지스터(TRC1)는 제1 전압 레벨(VL1)에 따라 온/오프 동작하고, 제2 제어 트랜지스터(TRC2)는 제2 전압 레벨(VL2)에 따라 온/오프 동작한다.
실시예에 있어서, 제1 인에이블 트랜지스터(TRE1) 및 제1 제어 트랜지스터(TRC1) 각각은 PMOS 트랜지스터로 형성되고, 제2 인에이블 트랜지스터(TRE2) 및 제2 제어 트랜지스터(TRC2) 각각은 NMOS 트랜지스터로 형성될 수 있다.
실시예에 있어서, 제3 CSL 제어 신호(EN3) 및 제4 CSL 제어 신호(EN4)는 서로 상보적인 신호일 수 있다.
이하, CSL 전압의 커플링 조건에 따른 CSL 드라이버(150)의 동작을 설명한다.
공통 소스 라인(CSL)이 인접한 라인들(예를 들어, 비트 라인, 스트링 선택 라인)과 커플링을 일으키지 않고, CSL 전압(Vcsl)이 일정한 전압 레벨을 유지하는 경우, 램핑 코드 생성부(151)는 동작하지 않고, 제1 기준 전압 생성부(152)는 CSL 전압(Vcsl)을 유지하기 위한 기준 전압(Vref)을 출력한다. 제1 전압 레벨(VL1)은 제1 제어 트랜지스터(TRC1)를 오프시키고, 제2 전압 레벨(VL2)은 제2 제어 트랜지스터(TRC2)를 오프시킨다. 공통 소스 라인(CSL)은 플로팅되고, CSL 전압(Vcsl)을 유지한다.
공통 소스 라인(CSL)이 인접한 라인들과 커플링을 일으켜 CSL 전압(Vcsl)이 높아지는 경우, 제1 전압 레벨(VL1) 및 제2 전압 레벨(VL2)은 제3 트랜지스터(TR3)의 저항값 및 제7 트랜지스터(TR7)의 저항값이 커짐에 따라 상승하게 된다. 상승된 제1 전압 레벨(VL1)은 제1 제어 트랜지스터(TRC1)을 오프시키고, 상승된 제2 전압 레벨(VL2)은 제2 제어 트랜지스터(TRC2)을 온시킬 수 있다. 공통 소스 라인(CSL)은 제2 제어 트랜지스터(TRC2) 및 제2 인에이블 트랜지스터(TRE2)를 통해 CSL 전압(Vcsl)의 상승분 만큼 전하를 디스차지할 수 있다. 이때, 공통 소스 라인(CSL)을 단계적으로 디스차지하는 경우, 램핑 코드 생성부(151)는 단계적으로 하락하는 데이터를 갖는 세트 코드 신호(SC)를 생성하고, 제1 기준 전압 생성부(152)는 기준 전압(Vref)의 레벨을 단계적으로 감소시킬 수 있다.
공통 소스 라인(CSL)이 인접한 라인들과 커플링을 일으켜 CSL 전압(Vcsl)이 낮아지는 경우, 제1 전압 레벨(VL1) 및 제2 전압 레벨(VL2)은 제3 트랜지스터(TR3)의 저항값 및 제7 트랜지스터(TR7)의 저항값이 작아짐에 따라 하락하게 된다. 하락된 제1 전압 레벨(VL1)은 제1 제어 트랜지스터(TRC1)을 온시키고, 하락된 제2 전압 레벨(VL2)은 제2 제어 트랜지스터(TRC2)을 오프시킬 수 있다. 공통 소스 라인(CSL)은 제1 제어 트랜지스터(TRC1) 및 제1 인에이블 트랜지스터(TRE1)를 통해 CSL 전압(Vcsl)의 하락분 만큼 제2 전압 노드(V2)로부터 전하를 차지할 수 있다. 이때, 공통 소스 라인(CSL)을 단계적으로 차지하는 경우, 램핑 코드 생성부(151)는 단계적으로 상승하는 데이터를 갖는 세트 코드 신호(SC)를 생성하고, 제1 기준 전압 생성부(152)는 기준 전압(Vref)의 레벨을 단계적으로 상승시킬 수 있다.
본 발명의 실시예에 따른 CSL 드라이버(150)는 CSL 전압(Vcsl)을 피드백 신호로 사용하여 공통 소스 라인(CSL)에 전하를 차지하는 풀업(Pull up) 또는 공통 소스 라인(CSL)으로부터 전하를 디스차지하는 풀다운(Pull down) 동작을 수행할 수 있다.
도 8은 본 발명에 따른 비휘발성 메모리 장치(100)에서 하나의 프로그램 루프 동안 측정된 신호들의 파형이다.
도 8을 참조하면, 비트 라인 셋업(BL Set up) 구간 동안 비트 라인 셧오프 전압(BLSHF)이 인가되면 프로그램 금지될 메모리 셀에 연결된 비트 라인에 전원 전압(VDD)가 인가된다. 비트 라인 셧오프 전압(BLSHF)이 인가된 비트 라인과 공통 소스 라인(CSL) 사이에는 커플링이 발생하여 CSL 전압(Vcsl)은 상승하려고 할 것이다. 만일, 공통 소스 라인(CSL)에서 전하가 디스차지되지 않고 CSL 전압(Vcsl)이 상승한 경우, 비선택된 스트링 선택 라인의 전압(UNSSL), 포켓 P형 웰의 전압(PPWELL), 및 비선택된 비트 라인의 전압(UNBL)이 그라운드에 있어야 함에도 공통 소스 라인(CSL)과 커플링에 의해 상승할 수 있다.
본 발명의 CSL 드라이버(150)는 도 7의 풀다운부(PLD)를 통한 풀다운 동작을 수행하여 CSL 전압(Vcsl)을 일정하게 유지할 수 있다. 본 발명의 CSL 전압(Vcsl)은 비트 라인 셋업 구간 동안 일정하게 유지되므로, 비선택된 스트링 선택 라인의 전압(UNSSL), 포켓 P형 웰의 전압(PPWELL), 및 비선택된 비트 라인의 전압(UNBL)이 그라운드로 유지될 수 있다. 그 결과, 비선택된 블록의 메모리 셀들의 문턱 전압 산포가 교란되는 것을 방지할 수 있다.
프로그램 동작(Program Execution) 구간 동안 CSL 전압(Vcsl)은 일정하게 유지될 수 있다. 특히, 비트 라인 리커버리(BL Recovery) 구간에 비트 라인에 인가된 프로그램 전압이나 패스 전압이 그라운드로 방전되면서 CSL 전압(Vcsl)이 하락하려고 할 것이다. 만일, 공통 소스 라인(CSL)에서 전하가 차지되지 않고, CSL 전압(Vcsl)이 하락한 경우, 비선택된 스트링 선택 라인의 전압(UNSSL), 포켓 P형 웰의 전압(PPWELL), 및 비선택된 비트 라인의 전압(UNBL)이 공통 소스 라인(CSL)과 커플링에 의해 하락할 수 있다.
본 발명의 CSL 드라이버(150)는 도 7의 풀업부(PLU)를 통한 풀업 동작을 수행하여 CSL 전압(Vcsl)을 실질적으로 일정하게 유지할 수 있다. 본 발명의 CSL 전압(Vcsl)은 비트 라인 리커버리 구간 동안 일정하게 유지되므로, 비선택된 스트링 선택 라인의 전압(UNSSL), 포켓 P형 웰의 전압(PPWELL), 및 비선택된 비트 라인의 전압(UNBL)이 커플링에 의해 하락하는 문제가 완화될 수 있다. 그 결과, 비선택된 블록의 메모리 셀들의 문턱 전압 산포가 교란되는 것을 방지할 수 있다.
CSL 리커버리(CSL Recovery) 구간 동안 CSL 전압(Vcsl)은 그라운드로 천이할 수 있다. 만일, CSL 전압(Vcsl)이 급격히 그라운드로 천이하는 경우, 비선택된 스트링 선택 라인의 전압(UNSSL), 포켓 P형 웰의 전압(PPWELL), 및 비선택된 비트 라인의 전압(UNBL)이 공통 소스 라인(CSL)과 커플링에 의해 하락할 수 있다. 본 발명의 CSL 드라이버(150)는 CSL 리커버리 구간 동안 램핑(Ramping) 동작을 수행하여 CSL 전압(Vcsl)을 단계적으로 하락시켜 비선택된 스트링 선택 라인의 전압(UNSSL), 포켓 P형 웰의 전압(PPWELL), 및 비선택된 비트 라인의 전압(UNBL)이 커플링에 의해 하락하는 문제를 완화시킬 수 있다. 그 결과, 비선택된 비트 라인에 연결된 블록의 산포를 개선할 수 있다.
일반적으로, 비트 라인 리커버리 구간으로부터 대략 10 ㎲ 이후 검증(Verify) 구간이 시작된다. 따라서, CSL 전압(Vcsl)이 단계적으로 하락하더라도 CSL 리커버리 구간은 비트 라인 리커버리 구간 이후 검증 구간이 시작되기 전에 완료되어야 한다. 바람직하게는 CSL 리커버리 구간은 비트 라인 리커버리 구간으로부터 4 ㎲이내에 완료될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 보여주는 도면이다. 도 9를 참조하면, 비휘발성 메모리 장치(100a)는 메모리 셀 어레이(110), 어드레스 디코더(120), 입출력 회로(130), 제어 로직(140a), CSL 드라이버(150) 및 CSL 레벨 검출기(160)를 포함한다. 비휘발성 메모리 장치(110a)는 도 1에 도시된 비휘발성 메모리 장치(100)과 비교하여 CSL 레벨 검출기(160)를 더 포함한다.
CSL 레벨 검출기(160)는 공통 소스 라인(CSL)의 레벨을 검출한다. 제어 로직(140a)은 검출된 공통 소스 라인(CSL)의 레벨에 따라 CSL 제어 신호(EN1, EN2, EN3, EN4) 및 램핑 제어 신호(RCT)를 발생할 수 있다. 예를 들어, 프로그램 동작시 공통 소스 라인(CSL)의 레벨이 미리 결정된 값과 다를 때, 공통 소스 라인(CSL)에 전하를 차지하거나 디스차지하도록 CSL 제어 신호(EN1, EN2, EN3, EN4) 및 램핑 제어 신호(RCT)를 발생할 수 있다. 또한, 제어 로직(140a)은 제1 전압(V1) 및 제2 전압(V2)을 발생할 수 있다.
한편, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이의 온도를 반영하여 공통 소스 라인(CSL)의 플로팅을 제어하도록 구현될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 보여주는 도면이다. 도 10을 참조하면, 비휘발성 메모리 장치(100b)는 메모리 셀 어레이(110), 어드레스 디코더(120), 입출력 회로(130), 제어 로직(140b), CSL 드라이버(150), CSL 레벨 검출기(160) 및 온도 감지기(170)를 포함한다. 비휘발성 메모리 장치(110b)는 도 9에 도시된 비휘발성 메모리 장치(100)과 비교하여 온도 감지기(170)를 더 포함한다.
온도 감지기(170)는 메모리 셀 어레이(110)의 온도를 감지하여, 대응하는 값을 출력한다. 제어 로직(140b)은 CSL 레벨 검출기(160)로부터 출력된 공통 소스 라인(CSL)의 레벨에 대응하는 값과 온도 감지기(170)로부터 출력되는 온도 값은 근거로 하여 CSL 제어 신호(EN1, EN2, EN3, EN4) 및 램핑 제어 신호(RCT)를 발생할 수 있다. 예를 들어, 프로그램 동작시 공통 소스 라인(CSL)의 레벨이 미리 결정된 값과 다르고, 메모리 셀 어레이(110)의 온도가 소정의 값 이상일 때, 공통 소스 라인(CSL)에 전하를 차지하거나 디스차지하도록 CSL 제어 신호(EN1, EN2, EN3, EN4) 및 램핑 제어 신호(RCT)를 발생할 수 있다. 또한, 제어 로직(140b)은 제1 전압(V1) 및 제2 전압(V2)을 발생할 수 있다.
도 11은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에 대한 제1 실시예를 보여주는 도면이다. 도 1 내지 도 11을 참조하면, 비휘발성 메모리 장치의 프로그램 방법은 다음과 같다. 공통 소스 라인(CSL)이 미리 결정된 전압으로 설정된다(S110). 이후, 선택된 워드라인으로 프로그램 펄스를 인가함으로써 프로그램 동작이 실행된다(S130). 한편, S110 단계 이후, 공통 소스 라인(CSL)의 레벨을 피드백 신호로 사용하여 공통 소스 라인(CSL)에 전하를 차지하거나 디스차지한다(S120). 이때, S120 단계는, 공통 소스 라인(CSL)의 레벨 변화량만큼 상기 공통 소스 라인(CSL)에 전하를 차지하거나 디스차지한다. S120 단계는 프로그램 동작이 실행되는 구간 동안 계속적으로 진행될 수 있다. 이후, 프로그램 동작이 제대로 수행되었는지 검증 동작이 수행될 것이다(S140).
이하, S120 단계를 구체적으로 설명한다. 먼저, 공통 소스 라인(CSL)의 레벨이 미리 설정된 전압에 비해 변하였는지 판단한다(S121). 공통 소스 라인(CSL)의 레벨이 변한 경우, 공통 소스 라인(CSL)의 레벨이 미리 결정된 전압 보다 높은지 판단한다(S122).
공통 소스 라인(CSL)의 레벨이 미리 결정된 전압 보다 높은 경우, 공통 소스 라인(CSL)으로부터 전하를 디스차지한다(S125). 이로써, 공통 소스 라인(CSL)의 레벨은 미리 결정된 전압과 동일해질 수 있다.
공통 소스 라인(CSL)의 레벨이 미리 결정된 전압 보다 낮은 경우, 공통 소스 라인(CSL)에 전하를 차지한다(S214). 이로써, 공통 소스 라인(CSL)의 레벨은 미리 결정된 전압과 동일해질 수 있다.
S121 단계에서, 공통 소스 라인(CSL)의 레벨이 변하지 않은 경우, 공통 소스 라인(CSL)의 레벨을 유지한다.
S123, S124, 및 S125 단계들 이후, 프로그램 동작이 완료되었는지 판단한다(S126). 프로그램 동작이 완료된 경우, 검증 동작을 수행하는 단계(S140)로 진행하고, 프로그램 동작이 완료되지 않은 경우, 공통 소스 라인(CSL)의 레벨이 변하였는지 판단하는 단계(S121)로 진행한다.
도 12은 본 발명의 실시예에 따른 프로그램 방법에 대한 제2 실시예를 보여주는 도면이다. 도 1 내지 도 10 및 도 12을 참조하면, 비휘발성 메모리 장치의 프로그램 방법은 다음과 같다.
선택된 스트링들 및 비선택된 스트링들의 채널들이 설정될 것이다(S210). 채널들의 설정 동작에서 채널에 포함된 전하들이 접지로 방전 될 수 있다. 프로그램될 데이터가 입출력 회로(도 1 참조, 130)에 설정 될 것이다. 입출력 회로(130)에 포함된 복수의 페이지 버퍼들은 프로그램될 데이터를 입력 받고, 필요에 따라 입력된 데이터에 대한 덤핑 동작을 수행한다(S220). 이후 프로그램 루프가 진행될 것이다. 프로그램 루프는 S230 단계에서 S280 단계로 진행되며, 검증 동작 결과로써 프로그램 동작이 완료되지 않을 경우 프로그램 펄스(Vpgm)를 소정의 값으로 인가하여 반복될 것이다.
프로그램 루프의 각 단계를 살펴보면 다음과 같다. 비트 라인들(BLs)과 공통 소스 라인(CSL)이 설정 될 것이다. 예를 들어, 프로그램될 메모리 셀에 연결된 비트 라인들은 0V로 설정되고, 프로그램 금지될 메모리 셀에 연결된 비트 라인은 전원전압(VDD)으로 설정될 수 있다. 공통 소스 라인(CSL)은 미리 결정된 전압으로 설정될 수 있다(S230).
이후, 공통 소스 라인(CSL)의 레벨을 피드백 신호로 사용하여 공통 소스 라인(CSL)에 전하를 차지하거나 디스차지한다(S240). 이때, S240 단계는, 공통 소스 라인(CLS)의 레벨을 피드백 신호로 사용하여 공통 소스 라인(CSL)의 레벨 변화량만큼 상기 공통 소스 라인(CSL)에 전하를 차지하거나 디스차지한다.
이하, S240 단계를 구체적으로 설명한다. 먼저, 공통 소스 라인(CSL)의 레벨이 미리 설정된 전압에 비해 변하였는지 판단한다(S241). 공통 소스 라인(CSL)의 레벨이 변한 경우, 공통 소스 라인(CSL)의 레벨이 미리 결정된 전압 보다 높은지 판단한다(S242).
공통 소스 라인(CSL)의 레벨이 미리 결정된 전압 보다 높은 경우, 공통 소스 라인(CSL)으로부터 전하를 디스차지한다(S245). 이로써, 공통 소스 라인(CSL)의 레벨은 미리 결정된 전압과 동일해질 수 있다.
공통 소스 라인(CSL)의 레벨이 미리 결정된 전압 보다 낮은 경우, 공통 소스 라인(CSL)에 전하를 차지한다(S244). 이로써, 공통 소스 라인(CSL)의 레벨은 미리 결정된 전압과 동일해질 수 있다.
S241 단계에서, 공통 소스 라인(CSL)의 레벨이 변하지 않은 경우, 공통 소스 라인(CSL)의 레벨을 유지한다.
S243, S244, 및 S245 단계들 이후, 프로그램 동작이 완료되었는지 판단한다(S246). 프로그램 동작이 완료된 경우, 공통 소스 라인(CSL)에 리커버리 동작을 수행하는 단계(S280)로 진행하고, 프로그램 동작이 완료되지 않은 경우, 공통 소스 라인(CSL)의 레벨이 변하였는지 판단하는 단계(S241)로 진행한다.
한편, S240 단계와 별도로, S230 단계 이후, 프로그램 동작을 실행한다(S250). 선택 워드라인으로프로그램 펄스(Vpgm), 즉 프로그램 전압이 인가되고 비선택 워드라인들로 프로그램 패스 전압이 인가됨으로써 프로그램 동작이 실행될 수 있다.
이후, 검증 동작을 수행하기 위하여 워드라인들(WLs)의 전하들이 방전될 것이다(S250). 이후, 비트 라인들(BLs)에 대한 리커버리 동작이 수행될 것이다(S270). 이후, 공통 소스 라인(CSL)에 대한 리커버리 동작이 수행될 것이다(S280). 공통 소스 라인(CSL)에 대한 리커버리 동작은 공통 소스 라인(CSL)의 레벨을 단계적으로 감소시킬 수 있다. 다시 말해, 공통 소스 라인(CSL)에 대한 리커버리 동작은 공통 소스 라인(CSL)의 전하들을 계단형(step type, 혹은 lamp type)으로 방전함으로써 수행될 수 있다. 공통 소스 라인(CSL)에 대한 리커버리 동작은 비트 라인들(BLs)에 대한 리커버리 동작이 수행된 후 4 ㎲이내에 완료될 수 있다.
이후, 선택된 워드라인에 연결된 프로그램된 메모리 셀들이 제대로 프로그램 되었는지 검증 펄스(C,F)를 인가함으로써 검증 동작이 수행될 것이다(S290).
한편, 도 12에서는 워드라인들(WLs)의 방전 동작 이후에 공통 소스 라인(CSL)의 방전 동작이 수행되었다. 하지만, 본 발명의 프로그램 동작은 여기에 제한되지 않을 것이다. 공통 소스 라인(CSL)의 방전 이후에 워드라인들(WLs)의 방전 동작이 수행될 수도 있다.
도 13은 본 발명의 실시예에 따른 저장 장치(10)를 예시적으로 보여주는 블록도이다. 도 13은 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(12) 및 그것을 제어하는 메모리 제어기(14)를 포함한다. 도 1에 도시된 저장 장치(10)는 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있다.
비휘발성 메모리 장치(12)는 도 1 내지 도 10에서 설명한 비휘발성 메모리 장치(100, 100a, 100b)로 구현될 수 있다.
메모리 제어기(14)는 호스트의 요청에 응답하여 비휘발성 메모리 장치(12)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 제어기(14)는 적어도 하나의 중앙처리장치(14-1), 버퍼 메모리(14-2), 에러 정정 회로(14-3), 호스트 인터페이스(14-5) 및 NVM 인터페이스(14-6)를 포함한다.
중앙처리장치(14-1)는 비휘발성 메모리 장치(12)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. RAM(14-2)는 중앙처리장치(14-1)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. RAM(14-2)이 워크 메모리로 사용되는 경우에, 중앙처리장치(14-1)에 의해서 처리되는 데이터가 임시 저장된다. RAM(14-2)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 비휘발성 메모리 장치(12)로/또는 비휘발성 메모리 장치(12)에서 호스트로 전송될 데이터를 버퍼링하는데 사용된다. RAM(14-2)이 캐시 메모리로 사용되는 경우에는 저속의 비휘발성 메모리 장치(12)가 고속으로 동작하도록 한다.
ECC 회로(14-3)는 비휘발성 메모리 장치(12)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(14-3)는 비휘발성 메모리 장치(12)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 비휘발성 메모리 장치(12)에 저장될 수 있다. 또한, ECC 회로(14-3)는 비휘발성 메모리 장치(12)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(14-3)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(14-3)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
메모리 제어기(14)는 호스트 인터페이스(14-5)를 통해 호스트와 데이터 등을 주고 받고, NVM 인터페이스(14-6)를 통해 비휘발성 메모리 장치(12)와 데이터 등을 주고 받는다. 호스트 인터페이스(14-5)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다.
실시예에 있어서, 메모리 제어기(14)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.
본 발명은 SSD(solid state drive)에 적용 가능하다.
도 14은 본 발명의 실시예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 14을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 10에서 설명된 바와 같이 공통 소스 라인(CSL)의 플로팅시킨 후에 프로그램 동작을 수행하도록 구현될 수 있다. SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1250)는 낸드 플래시 인터페이스일 수 있다. 이 외에도 호스트 인터페이스(1250)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
본 발명의 실시예에 따른 SSD(1000)는 공통 소스 라인(CSL)의 레벨 을피드백 신호로 사용하여 공통 소스 라인(CSL)에 전하를 차지하거나 디스차지하여 공통 소스 라인(CSL)의 레벨을 일정하게 유지함으로써, 비트 라인 커플링을 최소화시키고, 그에 따라 비선택된 블록의 메모리 셀들의 문턱 전압 산포가 교란되는 것을 방지할 수 있다.
본 발명은 eMMC(embedded multimedia card, moviNAND, iNAND)에도 적용 가능하다.
도 15은 본 발명의 실시예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 15을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 도 1 내지 도 10에서 설명된 바와 같이 공통 소스 라인(CSL)을 제어함으로써 공통 소스 라인(CSL)과 비트 라인 사이의 커플링 효과를 최소화시키는 프로그램 동작을 수행하도록 구현될 수 있다. 메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다. 또 다른 실시예에 있어서, 호스트 인터페이스(2250)는 낸드 인터페이스일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(1100) 및 낸드 인터페이스(1230)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(1200)에 제공된다. 실시예에 있어서, eMMC(1000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명은 UFS(uiversal flash storage)에도 적용 가능하다.
도 16은 본 발명의 실시예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 16을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 13에 도시된 저장 장치(10)로 구현될 수 있다.
한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC,SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다.
도 17는 본 발명의 실시예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 17를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 1 내지 도 10에서 설명된 바와 같이 비선택된 블록의 메모리 셀들의 문턱 전압 산포가 교락되는 것을 방지하도록 구현될 것이다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
본 발명의 실시예에 따른 모바일 장치(4000)는 문턱 전압 산포가 교락되는 것을 방지하는 저장 장치(4400)를 구비함으로써 시스템적인 성능 향상을 꾀할 수 있다.
본 발명의 실시예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시예에 있어서, 본 발명의 실시예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100, 100a, 100b: 비휘발성 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 입출력 회로
140, 140a, 140b: 제어 로직
150: CSL 드라이버
152: CSL 레벨 검출기
154: 온도 감지기

Claims (10)

  1. 기판에 수직한 방향으로 형성되고 비트 라인들과 공통 소스 라인(common source line; CSL) 사이에 연결된 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더;
    프로그램 동작시 상기 선택된 메모리 블록의 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들에게 프로그램될 데이터를 저장하거나, 검증 동작시 상기 선택된 워드라인에 연결된 메모리 셀들로부터 읽혀진 데이터를 저장하는 입출력 회로;
    상기 공통 소스 라인을 미리 결정된 전압으로 설정하고, 상기 공통 소스 라인의 레벨을 피드백 신호로 사용하여 상기 공통 소스 라인에 전하를 차지하거나 디스차지하는 CSL 드라이버; 및
    상기 프로그램 동작 및 상기 검증 동작시 상기 어드레스 디코더, 상기 입출력 회로 및 상기 CSL 드라이버를 제어하는 제어 로직을 포함하되,
    상기 CSL 드라이버는 CSL 리커버리 구간 동안 상기 공통 소스 라인의 레벨을 단계적으로 감소시키고, 비트라인 리커버리 구간 동안 CSL 전압을 일정하게 유지시키고, 상기 CSL 리커버리 구간 동안 램핑동작을 수행하여 상기 CSL 전압을 단계적으로 하락하게 하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 CSL 드라이버는 상기 미리 결정된 전압과 상기 공통 소스 라인의 레벨의 차이인 변화량만큼 상기 공통 소스 라인에 전하를 차지하거나 디스차지하는 비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 CSL 드라이버는,
    기준 전압을 증폭하여 상기 공통 소스 라인 레벨을 조절하는 차동 증폭기; 및
    상기 공통 소스 라인에 전하를 차지하는 풀업부 및 상기 공통 소스 라인으로부터 전하를 디스차지하는 풀다운부를 포함하는 CSL 레벨 제어부를 포함하는 비휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 차동 증폭기의 출력단은 상기 공통 소스 라인에 전기적으로 연결된 비휘발성 메모리 장치.
  5. 제3항에 있어서,
    상기 풀업부는 상기 공통 소스 라인과 제2 전압이 인가된 제2 전압 노드 사이에 직렬 연결된 제1 인에이블 트랜지스터 및 제1 제어 트랜지스터를 포함하고,
    상기 풀다운부는 상기 공통 소스 라인과 접지 사이에 직렬 연결된 제2 인에이블 트랜지스터 및 제2 제어 트랜지스터를 포함하는 비휘발성 메모리 장치.
  6. 제3항에 있어서,
    상기 CSL 드라이버는,
    상기 공통 소스 라인의 레벨을 단계적으로 증가시키거나 감소시키기 위해 필요한 세트 코드를 생성하는 램핑 코드 생성부; 및
    상기 세트 코드에 대응하는 상기 기준 전압을 출력하는 제1 기준 전압 생성부를 더 포함하는 비휘발성 메모리 장치.
  7. 삭제
  8. 비트 라인들과 공통 소스 라인 사이에 기판에 수직한 방향으로 형성된 복수의 스트링들을 포함하는 비휘발성 메모리 장치의 프로그램 방법에 있어서,
    상기 공통 소스 라인을 미리 결정된 전압으로 설정하는 단계;
    상기 공통 소스 라인의 레벨을 피드백 신호로 사용하여 상기 공통 소스 라인에 전하를 차지하거나 디스차지하는 단계;
    선택된 워드라인에 연결된 메모리 셀들에 대하여 프로그램 동작을 수행하는 단계; 및
    상기 메모리 셀들에 대하여 검증 동작을 수행하는 단계를 포함하되,
    상기 공통 소스 라인에 전하를 차지하거나 디스차지하는 단계는 CSL 리커버리 구간 동안 상기 공통 소스 라인의 레벨을 단계적으로 감소시키는 것을 포함하고, 상기 CSL 리커버리 구간 동안 상기 공통 소스 라인의 레벨을 단계적으로 감소시키고, 비트라인 리커버리 구간 동안 CSL 전압을 일정하게 유지시키고, 상기 CSL 리커버리 구간 동안 램핑동작을 수행하여 상기 CSL 전압을 단계적으로 하락하게 하는 것을 포함하는 프로그램 방법.
  9. 제8항에 있어서,
    상기 공통 소스 라인의 레벨 변화량만큼 상기 공통 소스 라인에 전하를 차지하거나 디스차지하는 단계는,
    상기 공통 소스 라인의 레벨이 변하였는지 판단하는 단계;
    상기 공통 소스 라인의 레벨이 변한 경우, 상기 공통 소스 라인의 레벨이 미리 결정된 전압 보다 높은지 판단하는 단계;
    상기 공통 소스 라인의 레벨이 상기 미리 결정된 전압 보다 높은 경우, 상기 공통 소스 라인으로부터 전하를 디스차지하는 단계; 및
    상기 공통 소스 라인의 레벨이 상기 미리 결정된 전압 보다 낮은 경우, 상기 공통 소스 라인에 전하를 차지하는 단계를 포함하는 프로그램 방법.
  10. 제9항에 있어서,
    상기 공통 소스 라인의 레벨 변화량만큼 상기 공통 소스 라인에 전하를 차지하거나 디스차지하는 단계는,
    상기 공통 소스 라인의 레벨이 변하지 않은 경우, 상기 공통 소스 라인의 레벨을 유지하는 단계; 및
    상기 프로그램 동작이 완료되었는지 판단하는 단계를 더 포함하고,
    상기 프로그램 동작이 완료된 경우, 상기 검증 동작을 수행하는 단계로 진행하고, 상기 프로그램 동작이 완료되지 않은 경우, 상기 공통 소스 라인의 레벨이 변하였는지 판단하는 단계로 진행하는 프로그램 방법.
KR1020140057310A 2014-05-13 2014-05-13 비휘발성 메모리 장치 및 그것의 프로그램 방법 KR102167609B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140057310A KR102167609B1 (ko) 2014-05-13 2014-05-13 비휘발성 메모리 장치 및 그것의 프로그램 방법
US14/607,857 US9401210B2 (en) 2014-05-13 2015-01-28 Nonvolatile memory device and programming method thereof including common source line feedback during program and verification operation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140057310A KR102167609B1 (ko) 2014-05-13 2014-05-13 비휘발성 메모리 장치 및 그것의 프로그램 방법

Publications (2)

Publication Number Publication Date
KR20150130637A KR20150130637A (ko) 2015-11-24
KR102167609B1 true KR102167609B1 (ko) 2020-10-20

Family

ID=54539059

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140057310A KR102167609B1 (ko) 2014-05-13 2014-05-13 비휘발성 메모리 장치 및 그것의 프로그램 방법

Country Status (2)

Country Link
US (1) US9401210B2 (ko)
KR (1) KR102167609B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103066976B (zh) * 2012-12-13 2015-05-27 广州慧智微电子有限公司 一种低关断态电流晶体管电路
US10360983B2 (en) * 2014-02-03 2019-07-23 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of programming the same
US9349458B2 (en) * 2014-10-16 2016-05-24 Sandisk Technologies Inc. Biasing of unselected blocks of non-volatile memory to reduce loading
US9728242B1 (en) * 2016-03-04 2017-08-08 Kabushiki Kaisha Toshiba Memory device
KR102450573B1 (ko) 2016-09-19 2022-10-07 삼성전자주식회사 메모리 장치
US10192632B2 (en) * 2017-02-28 2019-01-29 SK Hynix Inc. Semiconductor memory device and operating method thereof
KR20190007928A (ko) 2017-07-14 2019-01-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10276581B1 (en) 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit chip and manufacturing method thereof
KR102532998B1 (ko) 2018-04-16 2023-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
JP2019200826A (ja) * 2018-05-14 2019-11-21 東芝メモリ株式会社 半導体記憶装置
US10725862B2 (en) 2018-07-06 2020-07-28 Macronix International Co., Ltd. Data recovery method to error correction code in memory
US11238934B2 (en) * 2019-03-26 2022-02-01 Samsung Electronics Co., Ltd. Nonvolatile memory device
US11705211B2 (en) * 2020-07-14 2023-07-18 Micron Technology, Inc. Methods and systems for improving access to memory cells
KR20220032288A (ko) * 2020-09-07 2022-03-15 삼성전자주식회사 비휘발성 메모리 장치
KR20220050272A (ko) * 2020-10-15 2022-04-25 삼성전자주식회사 메모리 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3825862B2 (ja) * 1997-02-27 2006-09-27 株式会社ルネサステクノロジ 同期型ダイナミック型半導体記憶装置
JPH10269765A (ja) * 1997-03-24 1998-10-09 Mitsubishi Electric Corp 半導体記憶装置
KR100385229B1 (ko) 2000-12-14 2003-05-27 삼성전자주식회사 스트링 선택 라인에 유도되는 노이즈 전압으로 인한프로그램 디스터브를 방지할 수 있는 불휘발성 반도체메모리 장치 및 그것의 프로그램 방법
JP4329293B2 (ja) 2002-01-10 2009-09-09 ソニー株式会社 不揮発性半導体メモリ装置および電荷注入方法
KR100476928B1 (ko) 2002-08-14 2005-03-16 삼성전자주식회사 비트라인 커플링과 로딩 효과에 대해 안정적인 소스라인을 갖는 플레쉬 메모리 어레이
JP4426868B2 (ja) 2003-04-04 2010-03-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置および半導体集積回路装置
JP4693375B2 (ja) 2004-08-02 2011-06-01 株式会社東芝 半導体記憶装置
US7606076B2 (en) * 2007-04-05 2009-10-20 Sandisk Corporation Sensing in non-volatile storage using pulldown to regulated source voltage to remove system noise
US7764547B2 (en) * 2007-12-20 2010-07-27 Sandisk Corporation Regulation of source potential to combat cell source IR drop
US7978518B2 (en) 2007-12-21 2011-07-12 Mosaid Technologies Incorporated Hierarchical common source line structure in NAND flash memory
KR101435889B1 (ko) 2008-07-04 2014-09-01 삼성전자주식회사 공통 소스 라인 전압을 제어하는 플래시 메모리 장치,그것의 프로그램 검증 방법, 그리고 그것을 포함하는메모리 시스템
KR101669550B1 (ko) * 2009-09-10 2016-10-26 삼성전자주식회사 공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US9171627B2 (en) 2012-04-11 2015-10-27 Aplus Flash Technology, Inc. Non-boosting program inhibit scheme in NAND design
US9171631B2 (en) 2012-04-23 2015-10-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method for controlling the same

Also Published As

Publication number Publication date
US20150332771A1 (en) 2015-11-19
US9401210B2 (en) 2016-07-26
KR20150130637A (ko) 2015-11-24

Similar Documents

Publication Publication Date Title
KR102167609B1 (ko) 비휘발성 메모리 장치 및 그것의 프로그램 방법
KR102233810B1 (ko) 비휘발성 메모리 장치 및 그것의 워드라인 구동 방법
US9837164B2 (en) Nonvolatile memory device, storage device having the same, and operation and read methods thereof
US9805807B2 (en) Operation method operating nonvolatile memory device having plurality of memory blocks
KR102179845B1 (ko) 비휘발성 메모리 장치 및 그것의 프로그램 방법
KR102116671B1 (ko) 불휘발성 메모리 장치 및 그것의 워드 라인 구동 방법
US9836219B2 (en) Storage device and read methods thereof
US9570176B2 (en) Nonvolatile memory device, storage device having the same, operating method thereof
KR102154620B1 (ko) 비휘발성 메모리 장치의 소거 방법 및 그것을 포함하는 저장 장치
US9870825B2 (en) Nonvolatile memory device and method of programming the same
KR102210520B1 (ko) 비휘발성 메모리 장치 및 그것의 소거 방법
US9336866B2 (en) Storage device and a write method thereof
CN106847339B (zh) 存储器装置及其操作方法
KR102248835B1 (ko) 불 휘발성 메모리 장치 및 그것의 동작 방법
KR102233808B1 (ko) 저장 장치 및 그것의 테이블 관리 방법
CN107808682B (zh) 控制电路、外围电路、半导体存储器件及其操作方法
KR102133362B1 (ko) 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 및 그것의 프로그램 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant