JPH10269765A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 チップサイズの増大時における信号伝播遅延
を低減する。 【解決手段】 半導体チップの４分割領域に配置される
メモリマット（ＭＭ０−ＭＭ３）の各々をチップ長辺方
向に沿って複数のメモリアレイ（ＡＲ０〜ＡＲ３）に分
割し、メモリアレイ間に、チップ短辺方向に沿って行系
回路（ＲＲＣａ，ＲＲＣｂ）を配置し、チップ長辺方向
に沿ってコラムデコーダ（ＣＤ０〜ＣＤ３）を配置す
る。このチップ短辺方向についての中央領域（ＣＲＳ）
においてチップ中央部のマスタ制御回路（ＭＣＴＬ）か
らの内部制御信号を伝達し、この内部制御信号伝達バス
にバッファ回路（２０ａ〜２０ｈ，２２ａ〜２２ｄ）を
配置して、このバッファ回路により、行系回路およびコ
ラムデコーダへ内部信号を伝達する。駆動する信号線の
長さが短くなり、高速で信号を伝達して高速アクセスが
可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、半導体記憶装置の周辺回路の配置に関す
る。より特定的には、この発明は、ダイナミック・ラン
ダム・アクセス・メモリの高速アクセスを実現するため
の周辺回路の配置に関する。

【０００２】

【従来の技術】図９は、従来の半導体記憶装置のメモリ
マットの構成を概略的に示す図である。図９において、
メモリマットＭＭは、各々が行列状に配置される複数の
メモリセルを有する複数のメモリブロックＭＢ♯０〜Ｍ
Ｂ♯ｍに分割される。これらのメモリブロックＭＢ♯０
〜ＭＢ♯ｍの間に、活性化時、対応のメモリブロックの
列上のデータを検知し増幅するセンスアンプ帯ＳＢ♯１
〜ＳＢ♯ｍが配置され、さらにメモリブロックＭＢ♯０
およびＭＢ♯ｍの外側に、それぞれセンスアンプ帯ＳＢ
♯０およびＳＢ♯ｎが配置される。すなわち、センスア
ンプ帯ＳＢ１は、その両側のメモリブロックＭＢ♯０お
よびＭＢ♯１により共有され、センスアンプ帯ＳＢ♯ｍ
は、メモリブロックＭＢ♯ｍと図示しないメモリブロッ
クＭＢ♯ｍ−１により共有される。これらのセンスアン
プ帯（センスアンプ帯ＳＢ♯１〜ＳＢ♯ｍを総称的に示
す）が両側のメモリブロックに共有される構成は、「シ
ェアードセンスアンプ構成」として知られており、選択
メモリブロック（選択メモリセルを含むブロック）が対
応のセンスアンプ帯に接続され、他方の対をなす非選択
メモリブロックは対応のセンスアンプ帯から切り離され
る。センスアンプ帯両側のメモリブロックがともに非選
択メモリブロック（選択メモリセルが含まれない）の場
合には、これらのメモリブロックはセンスアンプ帯に接
続されて、プリチャージ状態を維持する。

【０００３】このメモリマットＭＭの長辺方向に沿って
メモリセルの行選択に関連する動作を行なうための行系
回路ＲＲＣが配置され、またセンスアンプ帯ＳＢ♯ｎに
隣接して、コラムデコーダＣＤが配置される。行系回路
ＲＲＣは、メモリブロックＭＢ♯０〜ＭＢ♯ｍそれぞれ
に対応して設けられるロウデコード回路を含む。このロ
ウデコード回路は、図示しない経路を介して与えられる
アドレス信号に従ってアドレス指定されたメモリセル行
に対応するワード線ＷＬを選択状態へ駆動する。図９に
おいては、メモリブロックＭＢ♯１において１つのワー
ド線ＷＬを代表的に示す。ワード線ＷＬは、１つのメモ
リブロック内においてのみこのメモリマットＭＭの短辺
方向に沿って延在して配置される。

【０００４】一方、コラムデコーダＣＤは、図示しない
アドレス信号をデコードし、このアドレス指定された列
を選択するための列選択信号を生成する。コラムデコー
ダＣＤからの列選択信号は、列選択信号伝達線ＣＳＬ上
に伝達される。この列選択信号伝達線ＣＳＬはメモリブ
ロックＭＢ♯０〜ＭＢ♯ｍすべてに共有されるように、
メモリマットＭＭの長辺方向に沿ってすべてのメモリブ
ロックＭＢ♯０〜ＭＢ♯ｍ上にわたって延在して配置さ
れる。

【０００５】この図９に示すメモリマットＭＭの構成に
おいて、動作時においては、メモリブロックＭＢ♯０〜
ＭＢ♯ｍのうちのたとえば１または２の所定数のメモリ
ブロックが選択状態へ駆動され、この選択メモリブロッ
クに対するデータの書込／読出が行なわれる。メモリブ
ロックＭＢ♯０〜ＭＢ♯ｍをすべて活性化するのではな
く、所定数のメモリブロックのみを活性化することによ
り、消費電流の低減を図る。

【０００６】図１０は、図９に示すメモリマットの１つ
のメモリブロックとその両側のセンスアンプ帯の構成を
概略的に示す図である。図１０においては、メモリブロ
ックＭＢ♯ｉについての構成を概略的に示す。

【０００７】図１０において、メモリブロックＭＢ♯ｉ
は、行列状に配列される複数のメモリセルＭＣと、メモ
リセルの各行に対応して配置され、各々に対応の行のメ
モリセルＭＣが接続する複数のワード線ＷＬ０〜ＷＬｎ
と、メモリセルＭＣの各列に対応して配置され、各々に
対応の列のメモリセルＭＣが接続する複数のビット線対
ＢＬＰを含む。図１０において、３つのビット線対ＢＬ
Ｐ０、ＢＬＰ１およびＢＬＰ２を代表的に示す。ビット
線対ＢＬＰ０〜ＢＬＰ２の各々は、互いに相補なデータ
信号を伝達するビット線ＢＬおよび／ＢＬを含む。メモ
リセルＭＣは、ワード線ＷＬ（ＷＬ０〜ＷＬｎを総称的
に示す）とビット線ＢＬおよび／ＢＬとの交差部に対応
して配置される。

【０００８】メモリブロックＭＢ♯ｉ−１およびＭＢ♯
ｉの間に配置されるセンスアンプ帯ＳＢ♯ｉは、これら
のメモリブロックＭＢ♯ｉ−１およびＭＢ♯ｉの奇数番
号のビット線対ＢＬＰｊ＋１に対して設けられるセンス
アンプＳＡａｊ＋１を含む。図１０においては、ビット
線対ＢＬＰ１に対して設けられるセンスアンプＳＡａ１
を代表的に示す。このセンスアンプＳＡａ１に隣接し
て、活性化時対応のビット線対を所定の中間電位ＶＢＬ
にイコライズするためのビット線イコライズ回路ＥＱが
設けられる。このイコライズ回路についても、図１０に
おいては、センスアンプＳＡａ１に隣接して設けられる
イコライズ回路ＥＱａ１を代表的に示す。

【０００９】センスアンプ帯ＳＢ♯ｉのセンスアンプ
（ＳＡａ１）は、ビット線分離制御信号ＢＬＩａ０に応
答して導通するビット線分離ゲートＩＧｃａを介してメ
モリブロックＭＢ♯ｉ−１の奇数番号のビット線対（Ｂ
ＬＰ１）に接続され、かつビット線分離制御信号ＢＬＩ
ａ１に応答して導通するビット線分離ゲートＩＧａａ
（ＩＧａａ１）を介してメモリブロックＭＢ♯ｉの奇数
番号のビット線対（ＢＬＰ１）に電気的に接続される。

【００１０】センスアンプ帯ＳＢ♯ｉ＋１は、メモリブ
ロックＭＢ♯ｉおよび図示しないメモリブロックＭＢ♯
ｉ＋１の偶数番号のビット線対（ＢＬＰ０、ＢＬＰ２、
…）に対して設けられるセンスアンプＳＡｂ（ＳＡｂ
０、ＳＡｂ２）を含む。

【００１１】このセンスアンプ帯ＳＢｉ＋１は、さら
に、センスアンプＳＡｂ（ＳＡｂ０、ＳＡｂ２、…）に
隣接して設けられ、イコライズ指示信号ＥＱの活性化
時、対応のビット線対ＢＬＰ（ＢＬＰ０、ＢＬＰ２、
…）を中間電位レベルにプリチャージしかつイコライズ
するビット線イコライズ回路ＥＱｂ（ＥＱｂ０、ＥＱｂ
１、…）を含む。

【００１２】センスアンプ帯ＳＢ♯１＋１のセンスアン
プＳＡｂ（ＳＡｂ０、ＳＡｂ２、…）は、ビット線分離
制御信号ＢＬＩｂに応答して導通するビット線分離ゲー
トＩＧａｂ（ＩＧａｂ０、ＩＧａｂ２、…）を介して対
応のメモリブロックＭＢ♯ｉの偶数番号のビット線対Ｂ
ＬＰ（ＢＬＰ０、ＢＬＰ２、…）に電気的に接続され
る。

【００１３】このセンスアンプ帯ＳＢ♯ｉ＋１のセンス
アンプＳＡｂ（ＳＡｂ０、ＳＡｂ、…）はまた、図示し
ないメモリブロックＭＢ♯ｉ＋１の偶数番号のビット線
対に、対応のビット線分離ゲートを介して電気的に接続
される。

【００１４】このメモリブロックＭＢ♯ｉに対する行系
回路ＲＲＣは、内部アドレス信号（メモリブロック指定
アドレスを含む）をデコードし、このメモリブロックＭ
Ｂ♯ｉの対応のアドレス指定された行に対応するワード
線を選択するための信号を発生するロウデコード回路Ｒ
Ｄと、ワード線ＷＬ０〜ＷＬｎ−１それぞれに対応して
設けられ、ロウデコード回路ＲＤからの行選択信号に従
って対応のワード線を選択状態へ駆動するためのワード
線ドライブ回路ＷＤ０〜ＷＤｎを含む。

【００１５】この行系回路ＲＲＣは、さらに、図示しな
いメモリブロック指定アドレス信号とタイミング信号と
に従ってビット線分離制御信号ＢＬＩａ０をその出力ド
ライバＤａから出力するビット線分離制御回路ＢＩＧａ
０と、ブロックアドレス信号とセンスアンプ活性化信号
とに従って、その出力ドライバＤｂからセンスアンプ活
性化信号ＳＯａを活性化してセンスアンプ帯ＳＢ♯ｉの
各センスアンプＳＡａ（ＳＡａ１、…）へ与えるセンス
アンプ制御回路ＳＡＣａと、ブロックアドレス信号とタ
イミング信号とに従って、センスアンプ帯ＳＢ♯ｉに含
まれるイコライズ回路ＥＱａ（ＥＱａ１、…）へその出
力ドライバＤｃを介してイコライズ指示信号φＥＱａを
与えるイコライズ制御回路ＥＱＣａと、ブロックアドレ
ス信号とタイミング信号とに従って、その出力ドライバ
Ｄｄからビット線分離制御信号ＢＬＩａ１を出力してビ
ット線分離ゲートＩＧａａ（ＩＧａａ１、…）へ与える
ビット線分離制御回路ＢＩＧａ１を含む。

【００１６】行系回路ＲＲＣは、さらに、センスアンプ
帯ＳＢｉ＋１に対し、ブロックアドレス信号とタイミン
グ信号とに従ってその出力ドライバＤｅからビット線分
離制御信号ＢＬＩｂを出力してビット線分離ゲートＩＧ
ａｂ（ＩＧａｂ０、ＩＧａｂ２、…）へ与えるビット線
分離制御回路ＢＩＧｂと、ブロックアドレス信号とタイ
ミング信号とに従ってその出力ドライバＤｆからイコラ
イズ指示信号φＥＱｂを出力してイコライズ回路ＥＱｂ
（ＥＱｂ０、ＥＱｂ１、…）へ与えるイコライズ制御回
路ＥＱＣｂと、ブロックアドレス信号とタイミング信号
とに従ってその出力ドライバＤｇからセンスアンプＳＡ
ｂ（ＳＡｂ０、ＳＡｂ２、…）へセンスアンプ活性化信
号ＳＯｂを出力するセンスアンプ制御回路ＳＡＣｂを含
む。

【００１７】これらの行系回路は、メモリブロックＭＢ
♯ｉの行選択動作に関連して動作し、後に説明するロウ
アドレスストローブ信号／ＲＡＳに従ってその活性化タ
イミングが決定される。

【００１８】図１１は、図１０に示すメモリセルＭＣの
構成を概略的に示す図である。図１１において、メモリ
セルＭＣは、情報を記憶するためのキャパシタＭＱと、
ワード線ＷＬの信号電位に応答して、このキャパシタＭ
ＱのストレージノードＳＮをビット線ＢＬ（または／Ｂ
Ｌ）へ接続するｎチャネルＭＯＳトランジスタで構成さ
れるアクセストランジスタＭＴを含む。メモリキャパシ
タＭＱのセルプレートノードＣＰには、一定のセルプレ
ート電圧ＶＣＰが与えられる。

【００１９】図１２は、図１０に示すビット線イコライ
ズ回路ＥＱおよびセンスアンプＳＡの構成を示す図であ
る。図１２において、イコライズ回路ＥＱは、イコライ
ズ指示信号φＥＱに応答して導通し、ノードＮｘおよび
Ｎｙを電気的に短絡するｎチャネルＭＯＳトランジスタ
Ｔ１と、イコライズ指示信号φＥＱに応答して導通し、
所定のプリチャージ電圧ＶＢＬをノードＮｘおよびＮｙ
へ伝達するｎチャネルＭＯＳトランジスタＴ２およびＴ
３を含む。このイコライズ回路ＥＱは、図１０に示すイ
コライズ回路ＥＱａ１、ＥＱｂ０およびＥＱｂ１に対応
する。ノードＮｘおよびＮｙが、ビット線分離ゲートを
介して対応のビット線に電気的に接続される。

【００２０】センスアンプＳＡは、ゲートおよびドレイ
ンが交差結合されるｐチャネルＭＯＳトランジスタＰＱ
１およびＰＱ２と、ゲートおよびドレインが交差結合さ
れるｎチャネルＭＯＳトランジスタＮＱ１およびＮＱ２
と、センスアンプ活性化信号／ＳＯＰに応答して導通
し、ｐチャネルＭＯＳトランジスタＰＱ１およびＰＱ２
のソースへ電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳ
トランジスタＰＱ３と、センスアンプ活性化信号ＳＯＮ
に応答して導通し、ｎチャネルＭＯＳトランジスタＮＱ
１およびＮＱ２のソースへ接地電圧ＧＮＤを伝達するｎ
チャネルＭＯＳトランジスタＮＱ３を含む。ＭＯＳトラ
ンジスタＰＱ１およびＮＱ１のドレインはノードＮｘに
接続され、ＭＯＳトランジスタＰＱ２およびＮＱ２のド
レインはノードＮｙに接続される。

【００２１】センスアンプ活性化信号ＳＯＮおよび／Ｓ
ＯＰが、図１０に示すセンスアンプ活性化信号ＳＯａま
たはＳＯｂに対応する。次に、この図９から図１２に示
す半導体記憶装置の動作を、その動作波形図である図１
３を参照して説明する。図１３においては、メモリブロ
ックＭＢ♯ｉのワード線ＷＬ０が選択されたときの動作
波形が一例として示される。

【００２２】時刻ｔ０以前において、ロウアドレススト
ローブ信号／ＲＡＳがＨレベルのとき、この半導体記憶
装置はスタンバイ状態にある。この状態においては、イ
コライズ指示信号φＥＱはＨレベルにあり、イコライズ
回路ＥＱ（ＥＱａ１、ＥＱｂ０、ＥＱｂ１）はすべて活
性状態にあり、ノードＮｘおよびＮｙは所定の中間電圧
ＶＢＬレベルにプリチャージされる。また、ビット線分
離制御信号ＢＬＩ（ＢＬＩａ０、ＢＬＩａ１、およびＢ
ＬＩｂ）がＨレベルにあり、ビット線分離ゲートＩＧ
（ＩＧｃａ、ＩＧａａ１、ＩＧａｂ０、ＩＧａｂ２）は
導通状態にあり、各ビット線対ＢＬＰ（ＢＬＰ０〜ＢＬ
Ｐ２）は、対応のビット線分離ゲートを介して図１２に
示すノードＮｘおよびＮｙに電気的に接続され、イコラ
イズ回路ＥＱにより、所定の中間電圧ＶＢＬレベルにプ
リチャージされる。

【００２３】センスアンプ活性化信号／ＳＯＰはＨレベ
ル、センスアンプ活性化信号ＳＯＮはＬレベルにあり、
図１２に示すセンスアンプ活性化用のＭＯＳトランジス
タＰＱ３およびＮＱ３は非導通状態にあり、センスアン
プＳＡは非活性状態にある。また、コラムデコーダから
の列選択線ＣＳＬ上の信号電位もＬレベルにある。

【００２４】時刻ｔ０において、ロウアドレスストロー
ブ信号／ＲＡＳがＬレベルに立下がると、メモリサイク
ルが始まる。このロウアドレスストローブ信号／ＲＡＳ
の立下がりに応答して、そのときに与えられたアドレス
信号がＸアドレス信号として取込まれ内部アドレス信号
が生成される。このＸアドレス信号は、メモリブロック
を指定するブロックアドレス信号およびワード線を指定
するロウアドレス信号を含む。メモリブロックＭＢ♯ｉ
が指定されたため、このメモリブロックＭＢ♯ｉに対応
して設けられたセンスアンプ帯ＳＢ♯ｉおよびＳＢ♯ｉ
＋１に対するビット線イコライズ信号φＥＱ（φＥＱａ
およびφＥＱｂ）がＬレベルとなり、イコライズ回路Ｅ
Ｑが非活性状態とされ、メモリブロックＭＢ♯ｉに含ま
れるビット線対ＢＬＰのプリチャージ動作が停止され
る。

【００２５】また、このときビット線分離制御信号ＢＬ
Ｉａ０がＬレベルとなり、ビット線分離ゲートＩＧｃａ
が非導通状態となり、メモリブロックＭＢ♯ｉ−１の各
ビット線対がセンスアンプ帯ＳＢ♯ｉから切り離され
る。同様に、図示しないメモリブロックＭＢ♯ｉ＋１
が、センスアンプ帯ＳＢ♯ｉ＋１から切り離される。し
たがってこの状態において、センスアンプ帯ＳＢ♯ｉお
よびＳＢ♯ｉ＋１はメモリブロックＭＢ♯ｉに対しての
み接続される。

【００２６】Ｘアドレス信号に従ってロウデコード回路
ＲＤ（図１０参照）がデコード動作を行ない、メモリブ
ロックＭＢ♯ｉのワード線ＷＬ０を指定する信号を発生
する。応じてワード線ドライバＷＤ０がこのワード線Ｗ
Ｌ０をＨレベルへと駆動する。残りのワード線ＷＬ１〜
ＷＬｎは、非選択状態にあり、その電位はＬレベルに保
持される。

【００２７】このワード線ＷＬ０が選択されると、選択
ワード線ＷＬ０に接続されるメモリセルＭＣのトランジ
スタＭＴが導通し、各メモリセルＭＣのキャパシタＭＱ
に格納されたデータが対応のビット線ＢＬ上に読出され
る。図１３においては、Ｈレベルデータがビット線ＢＬ
または／ＢＬ上に読出された場合の波形が一例として示
される。ビット線対ＢＬＰにおいて、選択メモリセルが
接続しないビット線は、中間電圧ＶＢＬレベルを保持
し、メモリセルデータに対する基準電位を与える。

【００２８】次いで、このビット線の電位差が十分な大
きさになると、センスアンプ活性化信号ＳＯＮおよび／
ＳＯＰが活性化され、それぞれＨレベルおよびＬレベル
となる。応じて、図１２に示すＭＯＳトランジスタＰＱ
３およびＮＱ３が導通し、センスアンプＳＡが活性化さ
れる。ＭＯＳトランジスタＰＱ１およびＰＱ２は、ノー
ドＮｘおよびＮｙ上に伝達されたビット線電位を差動的
に増幅し、高電位のノード（ビット線）を電源電圧Ｖｃ
ｃレベルへ駆動し、一方、ＭＯＳトランジスタＮＱ１お
よびＮＱ２は、ノードＮｘおよびＮｙに接続されるビッ
ト線対の低電位のビット線を接地電圧ＧＮＤレベルへ駆
動する。

【００２９】この行選択動作と並行して、時刻ｔ１にお
いて、コラムアドレスストローブ信号／ＣＡＳがＬレベ
ルの活性状態に立下がり、列選択動作が開始される。コ
ラムアドレスストローブ信号／ＣＡＳの立下がりに応答
して、その時に与えられたアドレス信号がＹアドレス信
号として取り込まれ、コラムデコーダＣＤがデコード動
作を行ない、アドレス指定された列に対応する列選択信
号伝達線ＣＳＬを選択状態（Ｈレベル）へ駆動する。

【００３０】次いで、アドレス指定されたワード線ＷＬ
０および列選択信号伝達線ＣＳＬの交差部に対応して設
けられたメモリセルに対するデータの書込／読出が行な
われる。データの読出はコラムアドレスストローブ信号
／ＣＡＳの立下がりに応答して行なわれ、データ書込
は、コラムアドレスストローブ信号／ＣＡＳおよびデー
タ書込を示すライトイネーブル信号／ＷＥがともに活性
状態となったことに応答して行なわれる。

【００３１】時刻ｔ２において、ロウアドレスストロー
ブ信号／ＲＡＳおよびコラムアドレスストローブ信号／
ＣＡＳがＨレベルの非活性状態となり、メモリサイクル
が完了する。このロウアドレスストローブ信号／ＲＡＳ
の立上がりに応答して、選択ワード線ＷＬ０の電位がＬ
レベルに立下がり、次いでセンスアンプ活性化信号ＳＯ
ＮおよびＳＯＰが非活性状態とされ、ビット線分離制御
信号ＢＬＩがすべてＨレベルとなり、次いでイコライズ
指示信号φＥＱがＨレベルとなり、メモリブロックＭＢ
♯ｉ、ＭＢ♯ｉ−１およびＭＢ♯ｉ＋１のビット線が、
再びビット線イコライズ回路により中間電圧ＶＢＬレベ
ルにプリチャージされる。

【００３２】一方、コラムアドレスストローブ信号／Ｃ
ＡＳの立上がりに応答して、コラムデコーダが非活性状
態となり、選択状態の列選択信号伝達線ＣＳＬの電位が
Ｌレベルに立下がる。

【００３３】上述のような、シェアードセンスアンプ構
成とすることにより、センスアンプが駆動すべきビット
線の長さが短くなり、応じて、センスアンプが駆動する
ビット線の負荷容量が小さくなり、メモリセルの読出デ
ータを高速かつ確実に検知し増幅することができる。

【００３４】また、選択メモリブロックのみを、駆動し
残りの非選択メモリブロックをプリチャージ状態に保持
することにより、電流消費を、すべてのメモリブロック
を駆動する場合に比べて大幅に低減することができる。

【００３５】

【発明が解決しようとする課題】図１４は、半導体記憶
装置のチップレイアウトを概略的に示す図である。図１
４において、半導体記憶装置は、長辺ＬＳと短辺ＳＳを
有する矩形状のチップＣＨ上に形成される。このチップ
ＣＨの長辺ＬＳについての中央領域ＣＲＬおよび短辺Ｓ
Ｓについての中央領域ＣＲＳにより分割される４つの領
域に、メモリマットＭＭ♯１〜ＭＭ♯４がそれぞれ配置
される。メモリマットＭＭ♯１〜ＭＭ♯４は、図９に示
す構成と同様の構成を有し、複数のメモリブロックに分
割されかつ隣接メモリブロック間にセンスアンプ帯が配
置される。

【００３６】メモリＭＭ♯１〜ＭＭ♯４それぞれに対
し、それぞれが行選択動作に関連する動作を行なう行系
回路ＲＲＣ１〜ＲＲ４がこのチップＣＨの長辺方向に沿
って配置され、また列選択を行なうコラムデコーダＣＤ
１〜ＣＤ４がそれぞれ短辺方向に沿って配置される。行
系回路ＲＲＣ１〜ＲＲＣ４の各々は、先の図９および図
１０に示す構成と同様の構成を備え、ロウデコード回
路、ビット線分離制御回路、ワード線ドライブ回路、セ
ンスアンプ制御回路等を含む。図１４において、行系回
路ＲＲＣ１〜ＲＲＣ４それぞれに対し、１つの出力ドラ
イバ（ワード線ドライバでもよい）ＯＤ１〜ＯＤ４を代
表的に示す。出力ドライバＯＤ１〜ＯＤ４からの出力信
号線（またはワード線）は、対応のメモリマットＭＭ♯
１〜ＭＭ♯４において短辺方向に沿って延在する。

【００３７】この中央領域ＣＲＬおよびＣＲＳの中央部
に、外部から与えられるアドレス信号および制御信号に
従って内部アドレス信号および内部制御信号を生成し
て、各メモリマットＭＭ♯１〜ＭＭ♯４のローカル制御
回路（行系回路およびコラムデコーダを含む）へ伝達す
るマスタ制御回路ＭＣＴＬが設けられる。このマスタ制
御回路ＭＣＴＬからの信号は、マスタ制御信号伝達バス
ＭＳＧＬ１を介して、行系回路ＲＲＣ１およびＲＲＣ２
へ与えられ、またメモリマットＭＭ♯３およびＭＭ♯４
の間の中央領域ＣＲＳに配置されたマスタ制御信号伝達
バスＭＳＧＬ２により、行系回路ＲＲＣ３およびＲＲ４
へ与えられる。行系回路ＲＲＣ１〜ＲＲＣ４は、このマ
スタ制御信号伝達バスＭＳＧＬ１およびＭＳＧＬ２を介
して与えられる信号に従って対応のメモリマットを駆動
する。

【００３８】半導体記憶装置の記憶容量がたとえば２５
６Ｍビットの場合、メモリマットＭＭ♯１〜ＭＭ♯４の
各々は、６４Ｍビットの記憶容量を備える。したがって
このような大記憶容量の半導体記憶装置の場合、半導体
チップＣＨのサイズが大きくなり、長辺ＬＳおよび短辺
ＳＳの長さが長くなる。応じて、このマスタ制御信号伝
達バスＭＳＧＬ１およびＭＳＧＬ２の長さが長くなり、
その配線抵抗および配線容量が大きくなり、マスタ制御
回路ＭＣＴＬは、高速でマスタ制御信号伝達バスＭＳＧ
Ｌ１およびＭＳＧＬ２を駆動するのが困難となる。高速
駆動のためにマスタ制御回路ＭＣＴＬの出力段に極めて
駆動力の大きなドライバを設けることも考えられるが、
回路規模が大きくなり、高集積化には適さない。

【００３９】また、メモリマットＭＭ♯１〜ＭＭ♯４の
各々の短辺は、半導体チップＣＨの短辺の約１／２程度
の長さを有する。したがって、メモリマットＭＭ♯１〜
ＭＭ♯４それぞれにおいても、その短辺の長さが長くな
り、代表的に示される信号線ＳＧ１〜ＳＧ４の長さが長
くなる。このため、代表的に示す出力ドライバＯＤ１〜
ＯＤ４の出力負荷が大きくなり（信号線ＳＧ１〜ＳＧ４
には、数多くのトランジスタが接続される）、出力ドラ
イバＯＤ１〜ＯＤ４は、高速で対応の信号線ＳＧ１〜Ｓ
ＧＩ４を駆動することができなくなるという問題が生じ
る。

【００４０】たとえば、１つのメモリマットが３２個の
メモリブロックに分割される場合、１つのメモリマット
の記憶容量が６４Ｍビットの場合、メモリブロックの記
憶容量は、２Ｍビットとなる。この場合、単純に、１つ
のメモリブロックにおいて、１Ｋ本のワード線ＷＬと、
２Ｋ対のビット線が配設される。ビット線対ＢＬＰに交
差するワード線の数は、できるだけ少なくされる。ビッ
ト線の長さを短くし、ビット線容量を小さくし、メモリ
セルから読出されたデータに従って確実にビット線に電
圧変化を生じさせるためである。通常、このビット線に
おける読出データによる電圧変化は読出電圧と呼ばれ、
Ｃｂ／Ｃｓに比例する。ここで、Ｃｂはビット線容量で
あり、Ｃｓは、メモリセル容量を示す。より十分な読出
電圧を得るために、ビット線と交差するワード線の数
を、最大５１２本程度とする。したがって、この場合、
１つのメモリブロックにおいて、５１２本のワード線と
４Ｋ対のビット線が配設される。すなわち、１本のワー
ド線に、４Ｋ対のビット線が交差し、ワード線の負荷が
メモリトランジスタのゲート容量および配線容量により
極めて大きくなる。したがって高速でワード線を駆動す
ることができず、メモリセルデータを高速で読出すこと
ができなくなる。

【００４１】また、他のビット線分離制御信号等につい
ても、接続されるＭＯＳトランジスタの数が大きくな
り、そのゲート容量および配線長により、負荷容量が極
めて大きくなる。

【００４２】したがって、このマスタ制御信号伝達バス
ＭＳＧＬ１およびＭＳＧＬ２における配線容量および配
線抵抗による信号伝搬遅延と、各メモリマットＭＭ♯１
〜ＭＭ♯４内における信号線またはワード線ＳＧ１〜Ｓ
Ｇ４における大きな負荷容量、配線抵抗に起因する信号
伝搬遅延により、高速で行選択動作を行なうことができ
ず、応じてアクセス時間が長くなるという欠点が生じ
る。

【００４３】さらに、コラムデコーダＣＤ１〜ＣＤ４に
おいても、この出力信号線である列選択信号伝達線ＣＳ
Ｌは対応のメモリマットＭＭ♯１〜ＭＭ♯４それぞれに
おいて長辺方向に沿ってすべてのメモリブロックにわた
って配設されている。したがってこの列選択信号伝達線
においても、その配線抵抗および配線容量により、信号
伝搬遅延が生じ、高速で列選択信号を伝達することがで
きず、列選択を高速で行なうことができなくなるという
欠点が生じる。

【００４４】以上のように、半導体記憶装置の大記憶容
量化に伴ってチップ上の短辺方向および長辺方向に沿っ
て配設れさる信号線の長さが長くなり、高速で信号を伝
搬させることができず、高速アクセスができなくなると
いう問題が生じる。

【００４５】それゆえ、この発明の目的は、半導体チッ
プサイズが増大する場合においても、高速で信号を伝搬
してメモリマットを駆動することにより、高速アクセス
が可能となる半導体記憶装置を提供することである。

【００４６】この発明の他の目的は、チップサイズが大
きくなった場合においても、信号伝搬遅延を生じること
なく、高速アクセスを行なうことのできる半導体記憶装
置を提供することである。

【００４７】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、各々が行列状に配列される複数のメモリセル
を有する複数のメモリマットと、アドレス信号を含む外
部信号に従って、これら複数のメモリマットに共通に内
部アドレス信号および内部制御信号を発生するマスタ制
御回路と、各メモリマットに対して設けられ、マスタ制
御回路からの内部アドレス信号および内部制御信号に従
って対応のメモリマットのメモリセルへのアクセス動作
を制御するための複数のローカル制御回路と、マスタ制
御回路と各ローカル制御回路との間に設けられ、マスタ
制御回路からの信号をバッファ処理して各ローカル制御
回路へそのバッファ処理した信号を伝達するバッファ手
段を備える。

【００４８】請求項２に係る半導体記憶装置は、請求項
１の装置が、第１の辺とこの第１の辺よりも長い第２の
辺とを有する矩形状の半導体チップ上に形成されかつ複
数のローカル制御回路の各々が、対応のメモリマットに
第１の辺と平行に配置されるサブローカル制御回路を含
み、マスタ制御回路の出力信号が第２の辺方向に沿って
伝達され、バッファ手段は、このマスタ制御回路からの
第２の辺方向に沿って伝達された信号を受けてバッファ
処理して第１の辺方向に伝達して各サブローカル制御回
路へ与えるバッファ回路を含む。

【００４９】請求項３に係る半導体記憶装置は、請求項
２の装置において、各メモリマットは、第２の辺方向に
ついて複数のアレイに分割され、各サブローカル制御回
路は、対応のメモリマットの隣接アレイ間に第１の辺方
向に沿って配置される。

【００５０】請求項４に係る半導体記憶装置は、請求項
３の装置において、各メモリマットが、２つのアレイに
分割される。

【００５１】請求項５に係る半導体記憶装置は、請求項
３の装置において、各メモリマットが、互いに隣接する
第１ないし第４の４つのアレイに分割され、各サブロー
カル制御回路は、対応のメモリマットの第１および第２
のアレイの間および第３および第４のアレイ間にそれぞ
れ配置される。

【００５２】請求項６に係る半導体記憶装置は、請求項
２から５のいずれかの各サブローカル制御回路は、対応
のメモリマットのアドレス指定されたメモリセル行を選
択状態へ駆動する行選択に関連する行系回路を含む。

【００５３】請求項７に係る半導体記憶装置は、請求項
６ないし８の各ローカル制御回路が、さらに、対応のメ
モリマットの第２の辺方向に沿って配置され、対応のメ
モリマットのアドレス指定されたメモリセルの列を選択
するための列系回路を含む。

【００５４】請求項８に係る半導体記憶装置は、請求項
７の装置のバッファ手段が、各メモリマットに対応して
設けられ、マスタ制御回路からの信号を受け、第２の辺
方向に沿って互いに反対方向に信号を伝達して対応のメ
モリマットの列系回路へ与えるバッファを含む。

【００５５】請求項９に係る半導体記憶装置は、第１の
辺とこの第１の辺よりも長い第２の辺を有する矩形状の
半導体チップ上に形成されるものであり、第１の辺方向
の短辺と第２の辺方向のこの短辺よりも長い長辺とを有
しかつ行列状に配列される複数のメモリセルを有するメ
モリマットと、メモリマットの短辺に沿って配置され、
第１のアドレス信号に従ってアドレス指定された行を選
択状態へ駆動するための行選択手段と、メモリマットの
長辺に沿って配置され、第２のアドレス信号に従ってア
ドレス指定された列を選択するための列選択手段を備え
る。

【００５６】請求項１０に係る半導体記憶装置は、請求
項９の装置において、半導体チップが第１および第２の
辺各々の中央部により４つの領域に分割され、これら４
つの領域各々にメモリマットが配置され、列選択手段は
前記第１の辺についての中央部に面するように配置され
る。

【００５７】請求項１１に係る半導体記憶装置は、請求
項１０の装置が、さらに、半導体チップの第１および第
２の辺両者についての中央領域に配置され、アドレス信
号を含む外部信号に従って各領域のメモリマットに対し
共通に内部信号を生成して第２の辺方向に沿って第１の
辺についての中央領域を介して伝達するマスタ制御回路
と、各メモリマットに対応して設けられ、マスタ制御回
路からの信号をバッファ処理して対応のメモリマットの
行選択手段へ伝達するバッファ手段とを備える。

【００５８】請求項１２に係る半導体記憶装置は、請求
項１０または１１の装置において、各メモリマットが、
第２の辺方向について各々が行列状に配置される複数の
メモリセルを有する複数のアレイに分割され、行選択手
段は、対応のメモリマットの隣接アレイ間に配置され
る。

【００５９】請求項１３に係る半導体記憶装置は、各メ
モリマットは２つのアレイに分割される。

【００６０】請求項１４に係る半導体記憶装置は、請求
項１２の装置においてメモリマットの各々が、第１ない
し第４の互いに隣接する４つのアレイに分割され、行選
択手段は第１および第２のアレイ間および第３および第
４のアレイ間に配置される。

【００６１】請求項１５に係る半導体記憶装置は、請求
項１１の装置がさらに、各メモリマットに対応して設け
られ、マスタ制御回路からの列選択に関連する信号をバ
ッファ処理して対応のメモリマットの列選択手段へ伝達
する列バッファ手段を備える。

【００６２】請求項１６に係る半導体記憶装置は、請求
項１５の装置の列バッファ手段が、対応のメモリマット
の第２の辺方向についての中央部に配置され、かつ互い
に反対方向に信号を伝達して対応のメモリマットの列選
択手段へ伝達する手段を含む。

【００６３】請求項１７に係る半導体記憶装置は、請求
項１０から１６のいずれかの半導体記憶装置が、さら
に、メモリマットに対応して設けられ、マスタ制御回路
からの内部アドレス信号をプリデコードして、第２の辺
方向に沿ってバッファ手段に伝達するプリデコード手段
を備える。

【００６４】外部信号に従って内部信号を生成するマス
タ制御回路からの信号をバッファ手段を介して複数のメ
モリマット各々に伝達することにより、このマスタ制御
回路の出力信号線が長い場合においても、バッファ手段
により高速で伝達することが可能となる。

【００６５】また、メモリマットの短辺方向に沿って行
選択手段を配置し、長辺方向に沿って列選択手段を配置
することにより、この行選択手段が駆動する信号線を従
来程度とすることができ、またこの行選択手段への内部
信号伝達バスをメモリマット長辺全体にわたって配設す
る必要がなく、内部信号伝達線の負荷を軽減することが
でき、信号伝搬遅延を抑制することができる。

【００６６】また、メモリマットの長辺方向にそって列
選択手段を配置することにより、この列列選択手段の出
力信号線である列選択信号伝達線は、対応のメモリマッ
トの短辺方向に沿ってのみ配設されるだけであり、メモ
リマット長辺方向すべてに沿って配設する必要がなく、
列選択信号を高速で伝達することができる。

【００６７】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
う半導体記憶装置のチップレイアウトを概略的に示す図
である。図１において、半導体記憶装置は、長辺ＬＳと
短辺ＳＳを有する半導体チップＣＨ上に形成される。こ
の半導体チップＣＨの長辺ＬＳについての中央領域ＣＲ
Ｌおよび短辺ＳＳについての中央領域ＣＲＳにより４分
割される領域それぞれに、メモリマットＭＭ♯１〜ＭＭ
♯４が配置される。メモリマットＭＭ♯１〜ＭＭ♯４の
各々は、長辺方向に沿って複数のメモリブロックＭＢ♯
０〜ＭＢ♯Ｍに分割される。これらのメモリブロックＭ
Ｂ♯０〜ＭＢ♯ｍ各々において、メモリセルが行列状に
配置される。

【００６８】メモリマットＭＭ♯１〜ＭＭ♯４それぞれ
に対し、長辺方向に沿って延在する中央領域ＣＲＳに面
して行系回路ＲＲＣ１ないしＲＲＣ４が配設され、中央
領域ＣＲＬに面して、短辺方向に沿ってコラムデコーダ
ＣＤ１〜ＣＤ４がそれぞれ設けられる。

【００６９】行系回路ＲＲＣ１〜ＲＲＣ４の各々は、ロ
ウアドレスストローブ信号／ＲＡＳに応答して動作する
回路を制御する回路、すなわちロウデコーダ、センスア
ンプ制御回路、ビット線分離制御回路、イコライズ制御
回路等を含む。

【００７０】コラムデコーダＣＤ１〜ＣＤ４の各々は、
コラムアドレスストローブ信号／ＣＡＳの活性化に応答
して活性化され、このマスタ制御回路ＭＣＴＬから与え
られる内部列アドレス信号をデコードし、対応のメモリ
マットの列を選択する。コラムデコーダＣＤ１〜ＣＤ４
の各々の出力信号線である列選択信号線は、図１におい
ては明確に示していないが、対応のメモリマットＭＭ♯
１〜ＭＭ♯４に含まれるメモリブロックＭＢ♯０〜ＭＢ
♯ｍ上にわたって長辺方向に沿って延在して配置され
る。マスタ制御回路ＭＣＴＬは、中央領域ＣＲＬおよび
ＣＲＳの交差部に配置される。このマスタ制御回路ＭＣ
ＴＬからの内部信号は、長辺方向に沿って延在して配置
されるマスタ制御信号伝達バス１ａａおよび１ｂａを介
して伝達される。このマスタ制御バス１ａａおよび１ｂ
ａに、さらに、与えられた信号をバッファ処理する（増
幅動作および波形処理動作両者を含む）を行なうバッフ
ァ回路２ａおよび２ｂが設けられる。バッファ回路２ａ
および２ｂの出力信号は長辺方向に沿って延在して中央
領域ＣＲＳに配置されるマスタ制御信号伝達バス１ａｂ
および１ｂｂにそれぞれ伝達される。

【００７１】マスタ制御信号伝達バス１ａａおよびマス
タ制御信号伝達バス１ａｂの長さは、それぞれｘＬと互
いにほぼ等しくされ、バッファ回路２ａは、対応のメモ
リマットＭＭ♯１およびＭＭ♯２の長辺方向のほぼ中央
部に配置される。同様に、マスタ制御信号伝達バス１ｂ
ａおよび１ｂｂも、その長さはｘＬとほぼ等しくされ、
対応のメモリマットＭＭ♯３およびＭＭ♯４の長辺方向
についての中央部近傍にバッファ回路２ｂが配置され
る。

【００７２】このマスタ制御信号伝達バス１ａａおよび
１ａｂ上の内部信号（アドレス信号および制御信号を含
む）は、この中央領域ＣＲＳに面して配置される行系回
路ＲＲＣ１およびＲＲＣ２へ与えられる。マスタ制御信
号伝達バス１ｂａおよび１ｂｂ上の内部信号は、この中
央領域ＣＲＳに面して配置される行系回路ＲＲＣ３およ
びＲＲＣ４に伝達される。行系回路ＲＲＣ１〜ＲＲＣ４
それぞれは、与えられた信号に所定の処理を施して対応
のメモリマットを駆動する。図１において、行系回路Ｒ
ＲＣ１〜ＲＲＣ４それぞれにおいて、最終出力段の出力
ドライバＯＤ１〜ＯＤ４を代表的に示す。この出力ドラ
イバＯＤ１は、センスアンプ活性化信号、ビット線分離
制御信号およびイコライズ指示信号を駆動する出力ドラ
イバであってもよく、またロウデコーダ出力段に設けら
れたワード線ドライバであってもよい。

【００７３】この図１に示す構成の場合、マスタ制御回
路は、マスタ制御信号伝達バス１ａａおよび１ｂａを駆
動することが要求されるだけであり、従来の構成に比べ
てその長さは約１／２となり、高速でマスタ制御信号伝
達バス１ａａおよび１ｂａを駆動して信号を伝達するこ
とができる（これらのバス長さが短くなり、配線抵抗お
よび配線容量が小さくなる）。したがって、マスタ制御
回路ＭＣＴＬの出力段に極めて大きな駆動力を有するド
ライブ回路を設ける必要がなく、マスタ制御回路ＭＣＴ
Ｌの占有面積を増加させることなく高速でマスタ制御信
号伝達バス１ａａおよび１ｂａを駆動することができ
る。

【００７４】バッファ回路２ａおよび２ｂは、長辺方向
に沿って、この長辺ＬＳの長さの約１／４の長さを有す
るマスタ制御信号伝達バス１ａｂおよび１ｂｂを駆動す
ることが要求されるだけであり、これらのバスの配線抵
抗および配線容量は小さく、高速でバッファ回路２ａお
よび２ｂはそれぞれマスタ制御信号伝達バス１ａｂおよ
び１ｂｂを駆動することができる。したがって、このバ
ッファ回路２ａおよび２ｂにより、マスタ制御信号伝達
バス１ａｂおよび１ｂｂの最終端（短辺ＳＳに面する部
分）にまで高速で信号を伝搬することができ、各行系回
路ＲＲＣ１〜ＲＲＣ４は、早いタイミングで確定状態と
される信号に従って、対応のメモリマットＭＭ♯１〜Ｍ
Ｍ♯４を駆動することができ、高速アクセスが可能とな
る。

【００７５】図２は、図１に示すフロー上のマスタ制御
回路ＭＣＴＬの部分の構成を概略的に示す図である。こ
のマスタ制御回路ＭＣＴＬの長辺方向についての両側
に、外部から与えられるアドレス信号を受けて内部アド
レス信号を生成するアドレス入力バッファ４ａおよび４
ｂが配置され、このマスタ制御回路ＭＣＴＬの短辺方向
についての両側に、外部からのクロック信号を受けるク
ロック入力バッファ５ａおよび５ｂが配置される。クロ
ック入力バッファ５ａは外部からのロウアドレスストロ
ーブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥを
受けて内部ロウアドレスストローブ信号および内部ライ
トイネーブル信号を生成し、クロック入力バッファ５ｂ
は外部からのコラムアドレスストローブ信号／ＣＡＳお
よび出力イネーブル信号ＯＥを受けて、内部コラムアド
レスストローブ信号および内部出力イネーブル信号を生
成してマスタ制御回路ＭＣＴＬへ与える。

【００７６】マスタ制御回路ＭＣＴＬは、このクロック
入力バッファ５ａおよび５ｂから与えられる内部クロッ
ク信号に従ってアドレスバッファ４ａおよび４ｂの動作
を制御して、このアドレス入力バッファ４ａおよび４ｂ
から与えられたアドレス信号を受け、各タイミング信号
とともに内部アドレス信号をマスタ信号伝達バス上に伝
達する。図２においては、一例として、このマスタ制御
信号伝達バス１ａａが、メモリマットＭＭ♯１のための
マスタ制御信号伝達バス１ａａａと、メモリマットＭＭ
♯２のためのマスタ制御信号伝達バス１ａａｂに分割さ
れる。また、同様に、マスタ制御信号伝達バス１ｂａ
が、メモリマットＭＭ♯３のためのマスタ制御信号伝達
バス１ｂａａと、メモリマットＭＭ♯４のためのマスタ
制御信号伝達バス１ｂａｂに分割される状態が一例とし
て示される。

【００７７】また、図２において、これらのマスタ制御
信号伝達バス１ａａａ、１ａａｂ、１ｂａａおよび１ｂ
ａｂが、センスアンプ活性化信号ＳＯ、ビット線分離制
御信号ＢＬＩ、および内部アドレス信号ＡＤを伝達する
状態が一例として示される。これらの他に、このマスタ
信号伝達バス１ａａａ、１ａａｂ、１ｂａａおよび１ｂ
ａｂは、ビット線イコライズ指示信号φＥＱおよびデコ
ーダイネーブル信号なども伝達する。ロウアドレススト
ローブ信号／ＲＡＳに関連して発生される信号がこれら
のマスタ制御信号伝達バス１ａａａ〜１ｂａｂ上に伝達
される。

【００７８】この図２に示す構成において、アドレス入
力バッファ４ａおよび４ｂならびにクロック入力バッフ
ァ５ａおよび５ｂは、内部にパッドを含んでおり、この
内部に含まれるパッドには、チップ中央部にまで延在し
て配置されるフレームリードが電気的に接続される。パ
ッドを中央領域に配置することにより、信号線を錯綜さ
せることなく各メモリマットへ容易に信号を伝達するこ
とができる。

【００７９】以上のように、この発明の実施の形態１に
従えば、マスタ制御回路からの内部信号を伝達するバス
にバッファを設け、このバッファを介して各メモリマッ
トへ内部信号を伝達しているため、このマスタ制御回路
からのバスの長さが長くなる場合においても、バッファ
により高速で信号を伝達することができ、信号伝搬遅延
を伴うことなく各メモリマットを駆動することができ、
高速アクセスが可能となる。

【００８０】特に、このバッファを対応のメモリマット
の長辺方向についての中央部近傍に配置することによ
り、バッファ回路およびマスタ制御回路の出力駆動力を
大きくすることなく互いに同じ程度の出力駆動力をもっ
て高速で信号を伝搬させることができる。

【００８１】［実施の形態２］図３は、この発明の実施
の形態２に従う半導体記憶装置の要部の構成を概略的に
示す図である。図３においては、１つのメモリマットＭ
Ｍの構成が代表的に示される。メモリマットＭＭは、長
辺方向について４つのアレイＡＲ０〜ＡＲ３に分割され
る。メモリアレイＡＲ０〜ＡＲ３の各々は、短辺方向に
沿って複数のメモリブロックＭＢ♯０〜ＭＢ♯ｋに分割
される。メモリアレイＡＲ０〜ＡＲ３それぞれにおい
て、メモリブロックＭＢ♯０〜ＭＢ♯ｋの間にセンスア
ンプ帯ＳＢ♯１、…が配置され、メモリブロックＭＢ♯
０およびＭＢ♯ｋの外部に、センスアンプ帯ＳＢ０およ
びＳＢ♯ｋ＋１がそれぞれ配置される。

【００８２】メモリアレイＡＲ０およびＡＲ１の間の領
域に、短辺方向に沿って行系回路ＲＲＣａが配置され、
メモリアレイＡＲ２およびＡＲ３の間の領域に、短辺方
向に沿って行系回路ＲＲＣｂが配置される。行系回路Ｒ
ＲＣａおよびＲＲＣｂの各々は、ビット線分離制御回
路、センスアンプ制御回路、ロウデコーダ、およびワー
ド線ドライブ回路、ビット線イコライズ制御回路等、す
なわち、ロウアドレスストローブ信号に従って動作する
回路を含む。

【００８３】メモリアレイＡＲ０〜ＡＲ３それぞれの短
辺方向についての一方側にコラムデコーダＹＤ０〜ＹＤ
３が配置される。コラムデコーダＹＤ０〜ＹＤ３の各々
は、対応のメモリアレイＡＲ０〜ＡＲ３に含まれるメモ
リブロックＭＢ♯０〜ＭＢｋの列の選択を行なう。

【００８４】さらに、図示しないマスタ制御回路からの
内部信号を伝達するマスタ制御信号伝達バス１が長辺方
向に沿って配設され、行系回路ＲＲＣａおよびＲＲＣｂ
それぞれに対し、このマスタ制御信号伝達バス１上の内
部信号をバッファ処理して伝達するバッファ回路１０ａ
および１０ｂが設けられる。マスタ制御信号伝達バス１
は、長辺方向に沿ってメモリアレイＡＲ１〜ＡＲ３にわ
たって配置され、このメモリアレイＡＲ０に対応する領
域には、このマスタ制御信号伝達バスは延在していな
い。したがって、このマスタ制御信号伝達バス１の長さ
は、メモリマットＭＭの長辺方向の長さの約３／４とな
る。

【００８５】図４は、図３に示すメモリマットの行系信
号の伝搬経路を概略的に示す図である。行系信号は、ロ
ウアドレスストローブ信号／ＲＡＳに応答して活性／非
活性化される信号である。行系回路ＲＲＣａに含まれる
ドライバＤＲ０およびＤＲ１は、メモリマットＭＭの長
辺方向に沿って延在する信号線ＳＧＬ０およびＳＧＬ１
をそれぞれ駆動する。このドライバＤＲ０およびＤＲ１
は、行系回路ＲＲＣａに含まれる最終出力段のドライバ
であり、ワード線ドライバなどに相当する。信号線ＳＧ
Ｌ０およびＳＧＬ１は、センスアンプ活性化信号伝達
線、ワード線、ビット線イコライズ指示信号伝達線など
に対応する。この信号線ＳＧＬ０およびＳＧＬ１は、そ
れぞれメモリアレイＡＲ０およびＡＲ１内部でのみ延在
している。

【００８６】同様、行系回路ＲＲＣｂにおいても、その
最終段の出力ドライバＤＲ２およびＤＲ３は、メモリア
レイＡＲ２およびＡＲ３の信号線ＳＧＬ２およびＳＧＬ
３をそれぞれ駆動する。信号線ＳＧＬ２およびＳＧＬ３
は、それぞれメモリアレイＡＲ２およびＡＲ３内にのみ
延在している。メモリアレイＡＲ０〜ＡＲ３は、それぞ
れ等しい大きさを有し、信号線ＳＧＬ０〜ＳＧＬ３の長
さは実質的に等しい。通常、半導体チップの短辺と長辺
の比は１：２であり、したがってメモリマットＭＭの短
辺および長辺の長さの比も１：２となる。今、このメモ
リマットＭＭの短辺方向の長さをＬとすると、その長辺
方向の長さは２Ｌとなり、信号線ＳＧＬ０〜ＳＧＬ３の
それぞれの長さは、ほぼＬ／２となる。したがって、こ
の図４に示す配置においては、信号線ＳＧＬ０〜ＳＧＬ
３の長さは、短辺の長さＬより短くなり、応じてこの信
号線ＳＧＬ０〜ＳＧＬ３それぞれに接続されるトランジ
スタの数も少なくなり、ドライバＤＲ０〜ＤＲ３の出力
負荷が小さくなり、高速で信号線ＳＧＬ０〜ＳＧＬ３が
駆動される。

【００８７】また、マスタ制御信号伝達バス１も、メモ
リアレイＡＲ１〜ＡＲ３にわたって長辺方向に沿って延
在して配置されているだけであり、このマスタ制御信号
伝達バス１の長さが、メモリマットＭＭ全体にわたって
配設される場合に比べて、ほぼ３／４とすることがで
き、マスタ制御回路の出力負荷が低減される。これによ
り、バッファ１０ａおよび１０ｂは、それぞれのマスタ
制御信号伝達バス１上の信号をバッファ処理して、対応
の行系回路ＲＲＣａおよびＲＲＣｂへ与える。この場
合、回路１０ａおよび１０ｂにより、高速で行系回路Ｒ
ＲＣａおよびＲＲＣｂ内へ短辺方向に沿って信号を伝達
することができる。したがって、このメモリマットＭＭ
をこの長辺方向に沿って複数のメモリアレイに分割し各
分割メモリアレイ内において行系の信号線（ワード線
等）を長辺方向に沿って延在して配置させ、かつ各行系
回路に対しバッファ回路を介して内部信号を伝達するこ
とにより、高速で行選択に関連する動作を行なうことが
でき、応じて高速アクセスが可能となる。

【００８８】図５は、図３に示すメモリマットにおける
列系信号の伝搬経路を概略的に示す図である。図５にお
いて、マスタ制御信号伝達バス１に対しバッファ回路１
０ｃおよび１０ｄが設けられる。バッファ回路１０ｃ
は、ローカル制御信号伝達バス１５ａを介してメモリア
レイＡＲ０およびＡＲ１に対して設けられたコラムデコ
ーダＹＤ０およびＹＤ１へ、内部列アドレス信号および
デコードイネーブル信号を伝達する。デコードイネーブ
ル信号は、コラムアドレスストローブ信号／ＣＡＳに応
答して発生され、列選択動作を行なうための列選択動作
活性化信号である。

【００８９】バッファ回路１０ｄは、このマスタ制御信
号伝達バス１からの信号をバッファ処理して、ローカル
制御信号データバス１５ｂを介してメモリアレイＡＲ２
およびＡＲ３に対して設けられたコラムデコーダＹＤ２
およびＹＤ３に対し内部列アドレス信号およびデコード
イネーブル信号を伝達する。ローカル制御信号伝達バス
１５ａおよび１５ｂは、互いに逆方向に長辺方向に沿っ
て延在して配置され、かつその長さは等しく、メモリマ
ットＭＭの長辺の長さの１／２である。マスタ制御信号
伝達バス１は、このメモリマットＭＭのほぼ中央部（メ
モリアレイＡＲ１およびＡＲ２の境界領域）まで延在し
ているだけである。したがって列系信号についても、マ
スタ制御回路の負荷は軽減され、高速で、列系制御信号
を伝達することができる。バッファ回路１０ｃおよび１
０ｄは、長さが実質的に等しいローカル制御信号データ
バス１５ａおよび１５ｂを駆動する。したがって、これ
らのローカル制御信号データバス１５ａおよび１５ｂが
高速で駆動され、またこれらのデータバス１５ａおよび
１５ｂの長さが等しいため、メモリマットＭＭの長辺方
向についての両端に配置されるコラムデコーダＹＤ０お
よびＹＤ３に対し、ほぼ同じタイミングで内部列系信号
（列アドレスおよびコラムデコードイネーブル信号）を
伝達することができ、列選択タイミングを早くすること
ができる（タイミングマージンが小さくなるため）。

【００９０】コラムデコーダＹＤ０〜ＹＤ３の各々は、
メモリアレイＡＲ０〜ＡＲ３において短辺方向に沿って
延在して配置される列選択信号伝達線ＣＳＬを駆動する
ことが要求されるだけである。この列選択信号伝達線Ｃ
ＳＬの長さは、メモリマットＭＭの短辺の長さＬに等し
い。したがって、メモリマットＭＭの長辺方向に沿って
列選択信号伝達線ＣＳＬを延在させる構成に比べて、こ
の列選択信号伝達線ＣＳＬの長さが１／２となり、コラ
ムデコーダＹＤ０〜ＹＤ３は、高速で列選択信号伝達線
ＣＳＬを駆動することができる。これにより、列選択時
においても、列系信号を高速で伝播することができ、高
速で列選択動作を行なうことができ、高速アクセスが可
能となる。

【００９１】なお、バッファ回路１０ｃおよび１０ｄ
は、メモリアレイＡＲ０〜ＡＲ３それぞれに対して設け
られるプリアンプ（読出データを生成する）およびライ
トドライバ（書込データを生成する）を駆動する信号を
伝達してもよい。すなわち、バッファ回路１０ｃおよび
１０ｄは、コラムアドレスストローブ信号／ＣＡＳに従
って生成される信号を伝播する（内部列アドレス信号を
含めて）。

【００９２】図６は、この実施の形態２に従う半導体記
憶装置のチップレイアウトを概略的に示す図である。図
６において、この半導体記憶装置は、短辺および長辺を
有する矩形状の半導体チップＣＨ上に形成される。この
半導体チップＣＨは、短辺の長さがＬＡであり、長辺の
長さが２・ＬＡである。

【００９３】この半導体チップＣＨは、短辺方向および
長辺方向についての中央領域ＣＲＳおよびＣＲＬにより
４つの領域に分割される。これらの４つの分割領域それ
ぞれに、メモリマットＭＭ０、ＭＭ１、ＭＭ２およびＭ
Ｍ３が配置される。メモリマットＭＭ０〜ＭＭ３の各々
は、図３に示す構成を備える。すなわち、メモリマット
ＭＭ０〜ＭＭ３の各々は、長辺方向に沿って、４つのメ
モリアレイＡＲ０〜ＡＲ３に分割される。これらのメモ
リマットＭＭ０〜ＭＭ３各々において、メモリアレイＡ
Ｒ０およびＡＲ１の間に短辺方向に沿って延在する行系
回路ＲＲＣａが配置され、メモリアレイＡＲ２およびＡ
Ｒ３の間に、短辺方向に沿って行系回路ＲＲＣｂが配置
される。図６においては、この行系回路ＲＲＣａおよび
ＲＲＣｂから長辺方向に沿って延在するワード線ＷＬを
代表的に示す。

【００９４】メモリマットＭＭ０〜ＭＭ３それぞれに対
し、中央領域ＣＲＳに面して長辺方向に沿ってコラムデ
コーダＣＤ０〜ＣＤ３が配置される。メモリマットＭＭ
０〜ＭＭ３それぞれにおいて、コラムデコーダＣＤ０〜
ＣＤ３からの列選択信号伝達線ＣＳＬが短辺方向に沿っ
て延在して配置される。

【００９５】この半導体チップＣＨの中央（中央領域Ｃ
ＲＬおよびＣＲＳの交差部）に、マスタ制御回路ＭＣＴ
Ｌが配置される。図６においては、マスタ制御回路ＭＣ
ＴＬに含まれる出力段のバッファ回路ＭＯＤａおよびＭ
ＯＤｂを代表的に示す。このマスタ制御回路ＭＣＴＬの
出力ドライバとしてのバッファ回路ＭＯＤａは、メモリ
マットＭＭ０およびＭＭ１の間の中央領域ＣＲＳに長辺
方向に沿って延在して配置されるマスタ制御信号伝達バ
ス１ｈを駆動し、一方、出力ドライバとしてのバッファ
回路ＭＯＤｂは、メモリマットＭＭ２およびＭＭ３の間
の中央領域ＣＲＳ内において長辺方向に沿って延在して
配置されるマスタ制御信号伝達バッファ１ｍを駆動す
る。

【００９６】マスタ制御信号伝達バス１ｈに対して、バ
ッファ回路２０ａ、２０ｃ、２０ｂおよび２０ｄが設け
られる。バッファ回路２０ａおよび２０ｃは、このマス
タ制御信号伝達バッファ１ｈ上の信号をバッファ処理し
て、メモリマットＭＭ０に含まれる行系回路ＲＲＣａお
よびＲＲＣｂ上にバッファ処理した信号を伝達する。バ
ッファ回路２０ｂおよび２０ｄは、メモリマットＭＭ１
に対して設けられた行系制御回路ＲＲＣａおよびＲＲＣ
ｂに、このマスタ制御バス１ｈ上の信号をバッファ処理
して伝達する。

【００９７】このマスタ制御信号伝達バス１ｈに対し
て、さらにバッファ回路２２ａおよび２２ｂが設けられ
る。バッファ回路２２ａは、このマスタ制御信号伝達バ
ス１ｈに含まれる列系信号をバッファ処理して、メモリ
マットＭＭ０およびＭＭ１のメモリアレイＡＲ０および
ＡＲ１に対して設けられたコラムデコーダ部へバッファ
処理した信号を伝達する。バッファ回路２２ｂは、マス
タ制御信号伝達バス１ｈに含まれる列系信号をバッファ
処理して、メモリマットＭＭ０およびＭＭ１のメモリア
レイＡＲ２およびＡＲ３に対して設けられるコラムデコ
ーダ部へバッファ処理した信号を伝達する。

【００９８】マスタ制御信号伝達バス１ｍに対して、行
系信号をバッファ処理するバッファ回路２０ｇ、２０
ｅ、２０ｈおよび２０ｆが設けられる。バッファ回路２
０ｇおよび２０ｅは、このマスタ制御信号伝達バス１ｍ
に含まれる行系信号をバッファ処理して、メモリマット
ＭＭ２に対して設けられた行系回路ＲＲＣｂおよびＲＲ
Ｃａへバッファ処理した信号を伝達する。バッファ回路
２０ｆおよび２０ｈは、このマスタ制御信号伝達バス１
ｍ上の行系信号をバッファ処理して、メモリマットＭＭ
３の行系回路ＲＲＣａおよびＲＲＣｂへバッファ処理し
た信号を伝達する。

【００９９】マスタ制御信号伝達バス１ｍに対して、さ
らに、バッファ回路２２ｃおよび２２ｄが配置される。
バッファ回路２２ｃは、このマスタ制御信号伝達バッフ
ァ１ｍに含まれる列系信号をバッファ処理して、メモリ
マットＭＭ２およびＭＭ３のメモリアレイＡＲ０および
ＡＲ１に対して設けられたコラムデコーダ部へバッファ
処理後の信号を伝達する。バッファ回路２２ｄは、この
マスタ制御信号伝達バス１ｍ上の列系信号をバッファ処
理して、メモリマットＭＭ２およびＭＭ３のメモリアレ
イＡＲ２およびＡＲ３に対して設けられたコラムデコー
ダ部へバッファ処理した信号を伝達する。

【０１００】メモリマットＭＭ０〜ＭＭ３は同じサイズ
を有し、またメモリアレイＡＲ０〜ＡＲ３も同じサイズ
を有する。中央領域ＣＲＳおよびＣＲＬは、この半導体
チップＣＨの長辺方向の長さ２・ＬＡおよび短辺方向の
長さＬＡに比べて十分その幅が小さいものとする。この
場合、メモリマットＭＭ０〜ＭＭ３の各々の長辺方向の
長さは、ほぼＬＡとなり、またそれらの短辺方向の長さ
は、ＬＡ／２となる。したがって、メモリアレイＡＲ０
〜ＡＲ３の長辺方向に沿った長さは、ＬＡ／４となり、
短辺方向に沿った長さがＬＡ／２となる。したがって、
先に図４および図５を参照して説明したように、メモリ
マットＭＭ０〜ＭＭ３それぞれにおいて、行系回路ＲＲ
ＣａおよびＲＲＣｂが駆動する信号線の長さ（たとえば
ワード線ＷＬ）はほぼＬＡ／４となり、その短辺方向に
沿った長さよりも短くなり、高速で行選択に関連する動
作を実行することができる。

【０１０１】また、列系信号をバッファ処理するバッフ
ァ回路２２ａおよび２２ｂ、２２ｄおよび２２ｃは、そ
れぞれ対応のメモリマットの長辺方向についての中央部
に配置されており、マスタ制御信号ＭＣＴＬの出力段の
ドライバＭＯＤａおよびＭＯＤｂは、その列系信号につ
いては、長辺方向についてＬＡ／２の長さの信号線を駆
動することが要求されるだけであり、高速で列系信号を
伝達することができる。

【０１０２】また、マスタ制御信号伝達バス１ｈおよび
１ｍは、それぞれメモリアレイＡＲ０およびＡＲ１の境
界領域にまで延在しているだけである。したがって、こ
れらのマスタ制御信号伝達バス１ｈおよび１ｍの長さ
は、チップＣＨの長辺方向の長さ２・ＬＡの３／８（１
／２・３／４）となり、バスの長さが短くなり、マスタ
制御回路ＭＣＴＬは高速でバス１ｈおよび１ｍを駆動す
ることができる。

【０１０３】以上のように、この発明の実施の形態２に
従えば、メモリマットを、チップ長辺方向に複数のアレ
イに分割し、この隣接アレイ間に行系回路を配置し、こ
れらの行系回路へ、マスタ制御回路からの内部信号をバ
ッファ回路を介して伝達しているため、高速で行系信号
を伝達することができ、高速で行系回路を動作させるこ
とができる。また、行系回路の駆動する信号線の長さも
短くなり、高速で行選択動作を行なうことができ、高速
アクセスが可能となる。

【０１０４】［実施の形態３］図７は、この発明の実施
の形態３に従う半導体記憶装置のチップ上レイアウトを
概略的に示す図である。この図７に示す構成において
も、半導体チップＣＨの中央領域ＣＲＳおよびＣＲＬに
より分割される４つの領域にメモリマットＭＭ０〜ＭＭ
３がそれぞれ配置される。メモリマットＭＭ０〜ＭＭ３
の各々は、長辺方向に沿って２つのメモリアレイＡＲ♯
０およびＡＲ♯１に分割される。メモリマットＭＭ０〜
ＭＭ３各々において、メモリアレイＡＲ♯０およびＡＲ
♯１の間の領域に、短辺方向に沿って行系回路ＲＲＣ♯
が配置される。

【０１０５】中央領域ＣＲＳにおいて、マスタ制御回路
ＭＣＴＬからメモリマットＭＭ０およびＭＭ１のメモリ
アレイＡＲ♯０およびＡＲ♯１の境界領域近傍にまで長
辺方向に沿ってマスタ制御信号伝達バス１１ｈが配置さ
れる。また、中央領域ＣＲＳにおいて、このマスタ制御
信号伝達バス１１ｈと反対方向に長辺方向に沿って、メ
モリマットＭＭ２およびＭＭ３のメモリアレイＡＲ♯０
およびＡＲ♯１の境界領域近傍にまでマスタ制御信号伝
達バス１１ｍが配設される。マスタ制御回路ＭＣＴＬ
は、その出力ドライバとしてのバッファ回路ＭＯＤａお
よびＭＯＤｂにより、マスタ制御信号伝達バス１１ｈお
よび１１ｍをそれぞれ駆動する。

【０１０６】メモリマットＭＭ０およびＭＭ１の行系回
路ＲＲＣ♯に対し、バッファ回路３０ａおよび３０ｂが
配置される。バッファ回路３０ａは、マスタ制御信号伝
達バス１１ｈからの内部信号をバッファ処理して、メモ
リマットＭＭ０の行系回路ＲＲＣ♯へ伝達する。バッフ
ァ回路３０ｂは、マスタ制御信号伝達バス１１ｈの内部
信号をバッファ処理してメモリマットＭＭ１の行系回路
ＲＲＣ♯へ伝達する。

【０１０７】マスタ制御信号伝達バス１１ｈに対しさら
に、バッファ回路３２ａおよび２ｂが設けられる。バッ
ファ回路３２ａはこのマスタ制御信号伝達バス１１ｈの
列系信号をバッファ処理して、メモリマットＭＭ０およ
びＭＭ１のコラムデコーダＣＤ０およびＣＤ１のメモリ
アレイＡＲ♯０に対して設けられた部分へバッファ処理
した信号を伝達する。バッファ回路３２ｂは、このマス
タ制御信号伝達バス１１ｈ上の列系信号をバッファ処理
して、メモリマットＭＭ０およびＭＭ１のメモリアレイ
ＡＲ♯１に対して設けられたコラムデコーダ部へ伝達す
る。バッファ回路３２ａおよび３２ｂの信号を伝達する
方向は逆であり、メモリアレイＡＲ♯０およびＡＲ♯１
の長辺方向についての長さは等しいため、バッファ回路
３２ａおよび３２ｂは同じ長さのバスを駆動する。

【０１０８】マスタ制御信号伝達バス１１ｍに対して、
行系信号をバッファ処理するバッファ回路３０ｃおよび
３０ｄが設けられ、また列系信号をバッファ処理するバ
ッファ回路３２ｄおよび３２ｅがバッファ回路３０ｃお
よび３０ｄの近傍に設けられる。バッファ回路３０ｃ
は、バッファ処理した行系信号をメモリマットＭＭ２の
行系回路ＲＲＣ♯へ伝達し、バッファ回路３０ｄは、バ
ッファ処理した行系信号をメモリマットＭＭ３の行系回
路ＲＲＣ♯へ伝達する。バッファ回路３２ｄは、バッフ
ァ処理した列系信号をメモリマットＭＭ２およびＭＭ３
のメモリアレイＡＲ♯０に対して設けられたコラムデコ
ーダ部へ伝達する。バッファ回路３２ｅは、このコラム
デコーダＣＤ２およびＣＤ３のメモリアレイＡＲ♯１に
対して設けられた部分へそのバッファ処理した列系信号
を伝達する。

【０１０９】コラムデコーダＣＤ０〜ＣＤ３は、メモリ
マットＭＭ１〜ＭＭ３の中央領域ＣＲＳに面するように
配置される。

【０１１０】この図７に示す配置において、行系回路Ｒ
ＲＣ♯の出力ドライバＯＤが駆動する信号線ＳＧＬの長
さは、メモリマットＭＭ０〜ＭＭ３の長辺方向のほぼ１
／２となる。信号線ＳＧＬの長さは、したがってメモリ
マットＭＭ０〜ＭＭ３の短辺方向の長さとほぼ同じとな
る。しかしながら、マスタ制御信号伝達バス１１ｈおよ
び１１ｍは、メモリアレイＡＲ♯０およびＡＲ♯１の境
界領域近傍にまでしか延在していない。したがって、こ
れらのマスタ制御信号伝達バス１１ｈおよび１１ｍの長
さは、メモリマットＭＭ０〜ＭＭ３の長辺方向について
の長さのほぼ１／２となり、従来に比べて高速に信号を
伝達することができる。応じて行系回路ＲＲＣ♯が速い
タイミングで確定状態にされた信号に従って動作し、結
果として高速アクセスが実現される。

【０１１１】また列系信号についても、マスタ制御信号
伝達バス１１ｈおよび１１ｍは、その長さが、先の実施
の形態２と同様であり、バッファ回路３２ａおよび３２
ｂにより、高速でコラムデコーダＣＤ０〜ＣＤ３へ列系
信号を伝達することができる。

【０１１２】また、コラムデコーダＣＤ０〜ＣＤ３から
の列選択信号伝達線の長さは、対応のメモリマットＭＭ
０〜ＭＭ３の短辺方向の長さであり、先の実施の形態２
と同様、高速で列選択信号を確定状態とすることがで
き、応じて高速アクセスが可能となる。

【０１１３】以上のように、この発明の実施の形態３に
従えば、メモリマットを２つのメモリアレイに長辺方向
に沿って分割し、これらのアレイ間に行系回路をチップ
短辺方向に沿って配設しているため、マスタ制御回路か
らチップ周辺方向に沿って延在して配設されるマスタ制
御信号伝達バスの長さがほぼメモリマットの長辺方向の
長さの１／２となり、マスタ制御回路は高速で信号を伝
播することができ、応じて高速アクセスが可能となる。

【０１１４】［実施の形態４］図８は、この発明の実施
の形態４に従う半導体記憶装置のチップ上レイアウトを
概略的に示す図である。この図８に示す配置において
は、図６に示す配置と同様、メモリマットＭＭ０〜ＭＭ
３の各々は、４つのメモリアレイＡＲ０〜ＡＲ３に分割
される。本実施の形態４においては、代表的にアドレス
信号の伝播のための構成を示すために、行系回路ＲＲＣ
ａおよびＲＲＣｂに代えて、ロウデコーダＲＲＤａおよ
びＲＲＤｂを示す。メモリマットＭＭ０およびＭＭ１の
間の中央領域ＣＲＳにおいて、マスタ制御回路ＭＣＴＬ
から長辺方向に沿って内部アドレス信号およびプリデコ
ード信号を伝達するマスタアドレス信号伝達バス１ｈａ
が配置される。このマスタアドレス信号伝達バス１ｈａ
は、マスタ制御回路ＭＣＴＬからメモリマットＭＭ０お
よびＭＭ１のメモリアレイＡＲ０およびＡＲ１の境界領
域近傍にまで延在して配置される。同様、メモリマット
ＭＭ２およびＭＭ３の間の中央領域ＣＲＳにおいて、マ
スタ制御回路ＭＣＴＬから長辺方向に沿って、アドレス
信号およびプリデコード信号を伝達するマスタアドレス
信号伝達バス１ｍａが配設される。このマスタアドレス
信号伝達バス１ｍａは、メモリマットＭＭ２およびＭＭ
３のメモリアレイＡＲ０およびＡＲ１の境界領域近傍に
まで延在して配置される。図６の配置と同様、バス１ｈ
ａに対して、バッファ回路２０ａ−２０ｄ，２２ａ、お
よび２２ｂが設けられ、バス１ｍａに対してバッファ回
路２０ｅ−２０ｈ，２２ｃおよび２２ｄが配置される。

【０１１５】マスタ制御回路ＭＣＴＬは、与えられたア
ドレス信号（アドレス入力バッファから）をプリデコー
ドするプリデコーダＰＤと、プリデコーダＰＤの出力信
号をマスタアドレス信号伝達バス１ｈａおよび１ｍａ上
に伝達するドライバＰＶａおよびＰＶｂを含む。この図
８に示す構成においては、ロウデコーダＲＲＤａおよび
ＲＲＤｂが、与えられた内部アドレス信号ビットをすべ
てデコードするフルデコード構成ではなく、マスタ制御
回路ＭＣＴＬにおいてプリデコーダＰＤにより内部アド
レス信号がプリデコードされて、プリデコードされたア
ドレス信号がロウデコーダＲＲＤａおよびＲＲＤｂへ伝
達される。このようなプリデコード方式を用いる場合、
ロウデコーダの規模を小さくすることが知られている。
たとえば、３ビットのアドレス信号を例に取る。この３
ビットのアドレス信号を内部アドレス信号ビットとして
伝達する場合、相補のアドレス信号ビットを伝達する必
要があるため、６本の信号線が必要とされる。このうち
３本の信号線がＨレベル、残りの３本の信号線がＬレベ
ルとなる。したがって、この６本の信号線のうち少なく
とも２本の信号線は充放電する必要がある（１ビットア
ドレスのみが変化した場合が最小：ダイナミックな駆動
の場合常に３本）。一方、プリデコード方式に従えば、
８本の信号線が必要とされるが、活性状態とされる信号
線は１つであり、駆動される信号線の数は少なくなり、
消費電流が低減される（半導体記憶装置がダイナミック
動作を行なう場合、すべての信号線は所定電位にプリチ
ャージされる）。また、ロウデコーダにおいて、このプ
リデコードされた信号を用いることにより、最終的にデ
コードすべき信号ビットが少なくなり、単位デコーダの
構成が小さくなり、メモリアレイ間にロウデコーダＲＲ
ＤａおよびＲＲＤｂを配設する場合においても、その面
積の増加を最小限に抑制することができる。バッファ回
路２０ａ−２０ｈ，２２ａ−２２ｄの配置は図６の配置
と同じであり、高速でプリデコード信号をプリデコーダ
ＰＤから各ロウデコードＲＲＤａ−ＲＲＤｄへ伝達する
ことができる。

【０１１６】以上のように、この発明の実施の形態４に
従えば、アドレス信号をプリデコードしてメモリマット
それぞれのロウデコーダ（行系回路に含まれる）へ伝達
しているため、実施の形態１ないし３の効果に加えて、
配線占有面積を大幅に増加させることなく低消費電流で
アドレス信号を伝達することができる。また、ロウデコ
ーダの規模の増大を抑制することができ、応じてアレイ
間に配設することによるエリアペナルティを最小限に抑
制することができる。

【０１１７】なお上述の説明においては、半導体チップ
の短辺方向についての中央領域に入力パッドが配置され
る半導体記憶装置が説明されている。しかしながら、こ
のような信号入力パッドが半導体チップの周辺部に配置
されるいわゆる「周辺パッド」配置の半導体記憶装置で
あっても、周辺回路が、半導体チップの長辺方向につい
ての中央領域に配置され、この周辺制御回路から各メモ
リマットの制御回路（ローカル制御回路およびアドレス
デコーダ等）へ伝達される構成であれば、本発明は適用
可能である。

【０１１８】また、半導体記憶装置としては、ダイナミ
ック・ランダム・アクセス・メモリに限定されず、他の
たとえばフラッシュＥＥＰＲＯＭ（電気的に書込消去可
能な不揮発性メモリ）、スタティック・ランダム・アク
セス・メモリなどの記憶装置であっても本発明は適用可
能である。

【０１１９】

【発明の効果】請求項１に係る発明に従えば、複数のメ
モリマットそれぞれに対して設けられかつ、マスタ制御
回路からの内部信号に従って対応のメモリマットを駆動
する複数のローカル制御回路それぞれとの間にバッファ
手段を設けたため、マスタ制御回路とローカル制御回路
の間の信号線の長さが長くなる場合においても、高速で
内部信号を伝達することができ、応じて高速アクセスが
可能となる。

【０１２０】請求項２に係る発明に従えば、ローカル制
御回路の各々は、メモリマットのチップ短辺方向に沿っ
て配置されるサブローカル制御回路を含み、マスタ制御
回路からのチップ長辺方向に沿って伝達される信号をバ
ッファ手段を介して第１の方向に沿ってサブローカル制
御回路へ伝達するため、チップサイズが大きくなる影響
を最も大きく受けるチップ長辺方向に沿っての信号伝播
経路長をバッファ回路により短くすることができ、応じ
てマスタ制御回路からの内部信号を高速でサブローカル
制御回路へ伝達することができる。

【０１２１】請求項３に係る発明に従えば、サブローカ
ル制御回路は、対応のメモリマットの隣接アレイ間に配
置しているため、各サブローカル制御回路は、隣接アレ
イを駆動することが要求されるだけであり、隣接アレイ
の信号線の長さが短く、各サブローカル制御回路は、高
速で対応の信号線を駆動することができ、高速アクセス
が可能となる。

【０１２２】請求項４に係る発明に従えば、メモリマッ
トを２つのアレイに分割し、この２つのアレイ間にサブ
ローカル制御回路を配置しているため、このマスタ制御
回路が駆動するバスの長さを短くすることができ、高速
で内部信号をバッファ回路を介して各サブローカル制御
回路へ伝達することができる。

【０１２３】請求項５に係る発明に従えば、メモリマッ
トは、４つのアレイに分割され、第１および第２のアレ
イ間および第３および第４のアレイ間にサブローカル制
御回路を配置しているため、各サブローカル制御回路の
駆動信号線の長さが短くなり、高速で信号を駆動するこ
とができる。また、マスタ制御回路の内部信号は、メモ
リマットの長辺方向全体に沿って延在して配置される必
要がなく、応じてその長さが短くなり、マスタ制御回路
からの内部信号を高速で伝達することができる。

【０１２４】請求項６に係る発明に従えば、サブローカ
ル制御回路が行選択回路であり、応じて高速で行選択動
作を行なうことができる。

【０１２５】請求項７に係る発明に従えば、ローカル制
御回路が対応のメモリマットの長辺方向に沿って配置さ
れて、列選択を行なう列系回路を含んでおり、この列系
回路はチップ短辺方向に延在する列選択信号伝達線を駆
動することが要求されるだけであり、高速で列選択信号
を駆動することができる。

【０１２６】請求項８に係る発明に従えば、この列選択
を行なう列系回路へは、バッファ回路により互いに反対
方向に信号を伝達して列系回路へ信号を与えており、そ
のバッファ回路を対応のメモリマットの長辺方向につい
ての中央部近傍に配置することにより、列系回路のマス
タ制御回路に近い部分から最も遠い部分までに至る信号
の伝搬時間を同じとすることができ、信号遅延のマージ
ンを考慮する必要がなく、高速で列選択動作を開始する
ことができる。また、マスタ制御回路からこのバッファ
回路への信号伝播経路を短くすることができ、高速でマ
スタ制御回路が列系信号を伝達することができる。

【０１２７】請求項９に係る発明に従えば、チップ短辺
方向に沿って行選択手段を配置し、かつ長辺方向に沿っ
て列選択手段を配置しているため、列選択手段の駆動す
る列選択信号伝達線の長さが短くなり、高速で列選択信
号を伝達することができる。

【０１２８】請求項１０に係る発明に従えば、半導体チ
ップの４分割領域それぞれにメモリマットを配置し、列
選択手段をこの短辺についての中央部に面するように配
置することにより、この中央部に列系信号を伝達するこ
とにより、各列選択手段へ効率的に直線状の信号線を用
いて列系信号伝達することができる。

【０１２９】また、行選択を行なうための行系信号およ
び列選択を行なうための列系信号を同じ方向に延在して
配設することができ、配線を分散して配置させる必要が
なく、効率的に配線を行なうことができる。

【０１３０】請求項１１に係る発明に従えば、チップ中
央にマスタ制御回路を配置し、各メモリマットに対し、
このマスタ制御回路からの信号をバッファ処理して行選
択手段へ伝達するバッファ手段を設けたため、マスタ制
御回路から行選択手段への駆動伝播経路が長くなる場合
においても、高速で行系信号を伝達することができ、応
じて高速で行選択動作を行なうことができる。

【０１３１】請求項１２に係る発明に従えば、行選択手
段を対応のメモリマットの隣接アレイ間に配置している
ため、行選択手段が駆動する信号線の長さが短くなり、
応じて高速で行選択を行なうことができる。

【０１３２】請求項１３に係る発明に従えば、メモリマ
ットを２つのアレイに分割しているため、マスタ制御回
路から行選択手段までの信号伝播経路を短くすることが
でき、応じてマスタ制御回路の信号伝播遅延を低減する
ことができ、高速で行選択を行なうことが可能となる。

【０１３３】請求項１４に係る発明に従えば、メモリマ
ットを４つのアレイに分割し、第１および第２のアレイ
間および第３および第４のアレイ間に行選択手段を配置
しているため、行選択手段の駆動する信号線の長さが短
くなり、高速で行選択を行なうことができる。また、マ
スタ制御回路の出力信号を伝達するバスは、メモリマッ
ト全体にわたって延在して配置する必要はなく、その配
線容量が小さくなり、マスタ制御回路の信号伝播遅延を
低減することができる。

【０１３４】請求項１５に係る発明に従えば、マスタ制
御回路からの列選択に関連する信号をバッファ処理して
対応のメモリマットの列選択手段に伝達するバッファ手
段を設けているため、マスタ制御回路からの列系信号を
高速で各列選択手段へ伝達することができ、高速で列選
択動作を行なうことができる。

【０１３５】請求項１６に係る発明に従えば、対応のメ
モリマットの長辺方向についての中央部に配置されかつ
互いに反対方向に列選択信号を伝達するバッファ回路を
設けているため、各メモリマットにおいて、列選択手段
の信号到達時間差を最小とすることができ、この信号伝
播遅延に対するマージンを小さくすることができ、応じ
て高速で列選択動作を行なうことができる。

【０１３６】請求項１７に係る発明に従えば、マスタ制
御回路からのアドレス信号をプリデコードして各メモリ
マットへ伝達するように構成しているため、列アドレス
信号伝達線の充放電電流を低減することができ、消費電
流が低減される。また、プリデコードにより、ロウデコ
ーダおよびコラムデコーダの回路規模を小さくすること
ができ、素子占有面積を低減することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置のチップレイアウトを概略的に示す図である。

【図２】 図１に示すマスタ制御回路部の構成をより具
体的に示す図である。

【図３】 この発明の実施の形態２に従う半導体記憶装
置の１つのメモリマットの構成を概略的に示す図であ
る。

【図４】 図３に示すメモリマットの行系信号の伝達経
路を概略的に示す図である。

【図５】 図３に示すメモリマットの配置における列系
信号の伝達経路を概略的に示す図である。

【図６】 この発明の実施の形態２に従う半導体記憶装
置のチップレイアウトを概略的に示す図である。

【図７】 この発明の実施の形態３に従う半導体記憶装
置のチップレイアウトを概略的に示す図である。

【図８】 この発明の実施の形態４に従う半導体記憶装
置のチップレイアウトを概略的に示す図である。

【図９】 従来の半導体記憶装置のメモリマットの構成
を概略的に示す図である。

【図１０】 図９に示すメモリブロックの構成を概略的
に示す図である。

【図１１】 図１０に示すメモリセルの構成を概略的に
示す図である。

【図１２】 図１０に示すセンスアンプおよびイコライ
ズ回路の構成の一例を示す図である。

【図１３】 図９から図１２に示す半導体記憶装置の動
作を示す信号波形図である。

【図１４】 従来の半導体記憶装置のチップレイアウト
を概略的に示す図である。

【符号の説明】

ＣＨ 半導体チップ、ＣＲＬ、ＣＲＳ 中央領域、ＭＣ
ＴＬ マスタ制御回路、ＭＭ♯１〜ＭＭ♯４、ＭＭ０〜
ＭＭ３ メモリマット、２ａ，２ｂ バッファ回路、Ｒ
ＲＣ１〜ＲＲＣ４ 行系回路、ＬＳ チップ長辺、ＳＳ
チップ短辺、１０ａ，１０ｂ バッファ回路、ＲＲＣ
ａ，ＲＲＣｂ 行系回路、ＹＤ０〜ＹＤ３ コラムデコ
ーダ、ＡＲ０〜ＡＲ３ メモリアレイ、１０ｃ，１０ｄ
バッファ回路、２０ａ〜２０ｈ，２２ａ〜２２ｄ バ
ッファ回路、ＣＤ０〜ＣＤ３ コラムデコーダ、ＡＲ♯
０，ＡＲ♯１ メモリアレイ、３０ａ〜３０ｄ，３２ａ
〜３２ｅ バッファ回路、１，１ａａ，１ｂａ，１ａ
ｂ，１ｂｂ マスタ制御信号伝達バス、１ｈ，１ｍ マ
スタ制御信号伝達バス、１ｈａ，１ｍａ マスタアドレ
ス信号伝達バス。

Claims (17)

【特許請求の範囲】
1. 【請求項１】 各々が行列状に配列される複数のメモリ
   セルを有する複数のメモリマット、 アドレス信号を含む外部信号に従って、前記複数のメモ
   リマットに共通に、内部アドレス信号および内部制御信
   号を発生するためのマスタ制御回路、 各前記メモリマットに対して設けられ、前記マスタ制御
   回路からの内部アドレス信号および内部制御信号に従っ
   て対応のメモリマットのメモリセルへのアクセス動作を
   制御するための複数のローカル制御回路、および前記マ
   スタ制御回路と各前記ローカル制御回路との間に設けら
   れ、前記マスタ制御回路からの信号をバッファ処理して
   各前記ローカル制御回路へ伝達するバッファ手段を備え
   る、半導体記憶装置。
2. 【請求項２】 前記半導体記憶装置は、第１の辺と前記
   第１の辺よりも長い第２の辺とを有する矩形状の半導体
   チップ上に形成され、 前記複数のローカル制御回路の各々は、対応のメモリマ
   ットに対し前記第１の辺と平行に配置されるサブローカ
   ル制御回路を含み、 前記マスタ制御回路の出力信号は前記第２の辺の方向に
   沿って伝達され、 前記バッファ手段は、前記マスタ制御回路からの前記第
   ２の辺方向に沿って伝達された信号を受けて、バッファ
   処理して前記第１の辺方向に伝達して各前記サブローカ
   ル制御回路へ与えるバッファ回路を含む、請求項１記載
   の半導体記憶装置。
3. 【請求項３】 各前記メモリマットは、前記第２の辺方
   向について複数のアレイに分割され、前記サブローカル
   制御回路は、対応のメモリマットの隣接アレイ間に前記
   第１の辺方向に沿って配置される、請求項２記載の半導
   体記憶装置。
4. 【請求項４】 各前記メモリマットは２つのアレイに分
   割される、請求項３記載の半導体記憶装置。
5. 【請求項５】 各前記メモリマットは隣接する第１ない
   し第４の４つのアレイに分割され、前記サブローカル制
   御回路は対応のメモリマットの前記第１および第２のア
   レイ間および前記第３および第４のアレイ間にそれぞれ
   配置される、請求項３記載の半導体記憶装置。
6. 【請求項６】 各前記サブローカル制御回路は、対応の
   メモリマットのアドレス指定されたメモリセルの行を選
   択状態へ駆動する行選択に関連する行系回路を含む、請
   求項２から５のいずれかに記載の半導体記憶装置。
7. 【請求項７】 各前記ローカル制御回路は、対応のメモ
   リマットの前記第２の辺方向に沿って配置され、該対応
   のメモリマットのアドレス指定されたメモリセルの列を
   選択するための列系回路を含む、請求項６記載の半導体
   記憶装置。
8. 【請求項８】 前記バッファ手段は、各前記メモリマッ
   トに対応して設けられ、前記マスタ制御回路からの信号
   を受け、バッファ処理して前記第２の辺方向に沿って互
   いに反対方向にバッファ処理した信号を伝達して対応の
   列系回路へ与えるバッファをさらに含む、請求項７記載
   の半導体記憶装置。
9. 【請求項９】 第１の辺と前記第１の辺より長い第２の
   辺とを有する矩形状の半導体チップ上に形成される半導
   体記憶装置であって、 前記第１の辺方向の短辺と前記第２の辺方向の前記短辺
   よりも長い長辺とを有しかつ行列状に配列される複数の
   メモリセルを有するメモリマット、 前記メモリマットの前記短辺に沿って配置され、第１の
   アドレス信号に従ってアドレス指定された行を選択状態
   へ駆動するための行選択手段、および前記メモリマット
   の前記長辺に沿って配置され、第２のアドレス信号に従
   ってアドレス指定された列を選択するための列選択手段
   を備える、半導体記憶装置。
10. 【請求項１０】 前記半導体チップは前記第１および第
    ２の辺各々の中央部により４つの領域に分割され、 前記４つの領域各々に前記メモリマットが配置され、 前記列選択手段は前記第１の辺についての中央部に面す
    るように対応のメモリマットに配置される、請求項９記
    載の半導体記憶装置。
11. 【請求項１１】 前記半導体チップの前記第１および第
    ２の辺両者についての中央領域に配置され、アドレス信
    号を含む外部信号に従って各領域のメモリマットに対し
    共通に内部信号を生成して前記第２の辺方向に沿って前
    記第１の辺についての中央領域を通って該生成した信号
    を伝達するマスタ制御回路、および各前記メモリマット
    に対応して設けられ、前記マスタ制御回路からの信号を
    バッファ処理して対応のメモリマットの行選択手段へ伝
    達するバッファ手段をさらに備える、請求項１０記載の
    半導体記憶装置。
12. 【請求項１２】 各前記メモリマットは、前記第２の辺
    方向について、各々が行列状に配置される複数のメモリ
    セルを有する複数のアレイに分割され、 前記行選択手段は、対応のメモリマットの隣接アレイ間
    に配置される、請求項１０または１１に記載の半導体記
    憶装置。
13. 【請求項１３】 各前記メモリマットは、２つのアレイ
    に分割される、請求項１２記載の半導体記憶装置。
14. 【請求項１４】 各前記メモリマットは、前記第２の辺
    方向に沿って第１から第４の４つのアレイに分割され、
    前記行選択手段は前記第１および第２のアレイ間および
    前記第３および第４のアレイ間にそれぞれ配置される、
    請求項１２記載の半導体記憶装置。
15. 【請求項１５】 各前記メモリマットに対応して設けら
    れ、前記マスタ制御回路からの列選択に関連する信号を
    バッファ処理して対応のメモリマットの列選択手段へ伝
    達する列バッファ手段をさらに備える、請求項１１記載
    の半導体記憶装置。
16. 【請求項１６】 前記列バッファ手段は、対応のメモリ
    マットの前記第２の辺方向についての中央部に配置さ
    れ、互いに反対方向にバッファ処理した信号を伝達する
    手段を含む、請求項１５記載の半導体記憶装置。
17. 【請求項１７】 各前記メモリマットに対応して設けら
    れ、前記マスタ制御回路からの内部アドレス信号をプリ
    デコードして、前記第２の辺方向に沿って前記バッファ
    手段へ伝達するプリデコード手段をさらに備える、請求
    項１０から１６のいずれかに記載の半導体記憶装置。