KR100286784B1 - 반도체기억장치 - Google Patents

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KR100286784B1
KR100286784B1 KR1019970050903A KR19970050903A KR100286784B1 KR 100286784 B1 KR100286784 B1 KR 100286784B1 KR 1019970050903 A KR1019970050903 A KR 1019970050903A KR 19970050903 A KR19970050903 A KR 19970050903A KR 100286784 B1 KR100286784 B1 KR 100286784B1
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control circuit
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테루히코 아마노
마사키 츠쿠데
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

본 발명의 반도체 기억 장치에 따르면, 칩 사이즈의 증대시에 있어서의 신호 전파 지연을 저감할 수 있다.
본 발명에 따른 반도체 기억 장치에 있어서는, 반도체 칩의 4분할 영역에 배치되는 메모리 매트(MM0-MM3)의 각각을 칩의 장변 방향(longer side direction)에 따라 복수의 메모리 어레이(AR0∼AR3)로 분할하여, 메모리 어레이 사이에, 칩의 단변 방향(shorter side direction)에 따라 행계 회로(RRCa, RRCb)를 배치하고, 칩의 장변 방향에 따라 컬럼 디코더(CD0∼CD3)를 배치한다. 이 칩의 단변 방향에 대해서 중앙 영역(CRS)에 있어서 칩 중앙부의 마스터 제어 회로(MCTL)로부터의 내부 제어 신호를 전달하여, 이 내부 제어 신호 전달 버스에 버퍼 회로(20a∼20h, 22a∼22d)를 배치하고, 이 버퍼 회로에 의해, 행계 회로 및 컬럼 디코더로 내부 신호를 전달한다. 구동하는 신호선의 길이가 줄어 들어, 고속으로 신호를 전달하여 고속 액세스가 가능해진다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING HIERARCHY CONTROL CIRCUIT ARCHITECTURE OF MASTER/LOCAL CONTROL CIRCUITS PERMITTING HIGH SPEED ACCESSING}
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 반도체 기억 장치의 주변회로의 배치에 관한 것이다. 보다 특정적으로는, 본 발명은, 다이나믹 랜덤 액세스 메모리(dynamic random access memory)의 고속 액세스를 실현하기 위한 주변 회로의 배치에 관한 것이다.
도 9는 종래의 반도체 기억 장치의 메모리 매트의 구성을 개략적으로 도시한 도면이다. 도 9에 있어서, 메모리 매트 MM은, 각각이 행렬(行列) 형상으로 배치되는 복수의 메모리 셀을 갖는 복수의 메모리 블럭 MB#0∼MB#m으로 분할된다. 이들 메모리 블럭 MB#0∼MB#m의 사이에, 활성화시 대응하는 메모리 블럭 열상의 데이터를 검지하여 증폭하는 센스 앰프대 SB#1∼SB#m이 배치되고, 또한 메모리 블럭 MB#0 및 MB#m의 외측에, 각각 센스 앰프대 SB#0 및 SB#n이 배치된다. 즉, 센스 앰프대 SB1는 그 양측의 메모리 블럭 MB#0 및 MB#1에 의해 공유되고, 센스 앰프대 SB#m은, 메모리 블럭 MB#m과 도시되지 않은 메모리 블럭 MB#m-1에 의해 공유된다. 이들 센스 앰프대(센스 앰프대 SB#1∼SB#m을 총칭적으로 나타낸다)가 양측의 메모리 블럭으로 공유되는 구성은 「공유(shared) 센스 앰프 구성」으로서 알려져 있으며, 선택 메모리 블럭(선택 메모리 셀을 포함하는 블럭)이 대응하는 센스 앰프대에 접속되고, 다른 쌍을 이루는 비선택 메모리 블럭은 대응하는 센스 앰프대로부터 분리된다. 센스 앰프대 양측의 메모리 블럭이 모두 비선택 메모리 블럭(선택 메모리 셀이 포함되지 않는다)인 경우에는, 이들 메모리 블럭은 센스 앰프대에 접속되어 프리차지(precharged) 상태를 유지한다.
이 메모리 매트 MM의 장변(長邊) 방향에 따라 메모리 셀의 행 선택에 관련되는 동작을 실행하기 위한 행계(row related) 회로 RRC가 배치되고, 센스 앰프대 SB#n에 인접하여, 컬럼(column) 디코더 CD가 배치된다. 행계 회로 RRC는 메모리 블럭 MB#0∼MB#m 각각에 대응하여 마련되는 로우(row) 디코드 회로를 포함한다. 이 로우 디코드 회로는 도시되지 않은 경로를 거쳐서 인가되는 어드레스 신호에 따라서 어드레스지정된 메모리 셀 행에 대응하는 워드선 WL을 선택 상태로 구동한다. 도 9에 있어서는 메모리 블럭 MB#1에 있어서 1개의 워드선 WL을 대표적으로 도시한다. 워드선 WL은 1개의 메모리 블럭내에서만 이 메모리 매트 MM의 단변(短邊) 방향에 따라 연장하여 배치된다.
한편, 컬럼 디코더 CD는 도시되지 않은 어드레스 신호를 디코드하여, 이 어드레스지정된 열을 선택하기 위한 열 선택 신호를 생성한다. 컬럼 디코더 CD부터의 열 선택 신호는 열 선택 신호 전달선 CSL상에 전달된다. 이 열 선택 신호 전달선 CSL은 메모리 블럭 MB#0∼MB#m 모두에 의해 공유되도록 메모리 매트 MM의 장변 방향을 따라 모든 메모리 블럭 MB#0∼MB#m상에 걸쳐서 연장하여 배치된다.
이 도 9에 도시하는 메모리 매트 MM의 구성에 있어서, 동작시에 메모리 블럭 MB#0∼MB#m 중, 예를 들면 1 또는 2의 소정수의 메모리 블럭이 선택 상태로 구동되고, 이 선택 메모리 블럭에 대한 데이터의 기입/판독이 실행된다. 메모리 블럭 MB#0∼MB#m을 전부 활성화하는 것은 아니고, 소정수의 메모리 블럭만을 활성화함으로써, 소비 전류의 저감을 도모한다.
도 10은 도 9에 도시하는 메모리 매트의 1개의 메모리 블럭과 그 양측의 센스 앰프대의 구성을 개략적으로 도시한 도면이다. 도 10에 있어서는, 메모리 블럭 MB#i에 대해서 구성을 개략적으로 도시한다.
도 10에 있어서, 메모리 블럭 MB#i는 행렬 형상으로 배열되는 복수의 메모리 셀 MC과, 메모리 셀의 각 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리 셀 MC이 접속하는 복수의 워드선 WL0∼WLn과, 메모리 셀 MC의 각 열에 대응하여 배치되며, 각각에 대응하는 열의 메모리 셀 MC이 접속하는 복수의 비트선쌍 BLP을 포함한다. 도 10에 있어서, 3가지의 비트선쌍 BLP0, BLP1 및 BLP2을 대표적으로 도시한다. 비트선쌍 BLP0∼BLP2의 각각은 서로 상보적인 데이터 신호를 전달하는 비트선 BL 및 /BL을 포함한다. 메모리 셀 MC은 워드선 WL(WL0∼WLn을 총칭적으로 나타낸다)과 비트선 BL 및 /BL과의 교차부에 대응하여 배치된다.
메모리 블럭 MB#i-1 및 MB#i의 사이에 배치되는 센스 앰프대 SB#i는 이들 메모리 블럭 MB#i-1 및 MB#i의 기수 번호의 비트선쌍 BLP j+1에 대하여 마련되는 센스 앰프 SAaj+1를 포함한다. 도 10에 있어서는, 비트선쌍 BLP1에 대하여 마련되는 센스 앰프 SAa1를 대표적으로 도시한다. 이 센스 앰프 SAa1에 인접하여, 활성화시 대응하는 비트선쌍을 소정의 중간 전위 VBL로 이퀄라이즈(equalize)하기 위한 비트선 이퀄라이즈 회로 EQ가 마련된다. 이 이퀄라이즈 회로에 관해서도, 도 10에 있어서는, 센스 앰프 SAa1에 인접하여 마련되는 이퀄라이즈 회로 EQa1를 대표적으로 도시한다.
센스 앰프대 SB#i의 센스 앰프(SAal)는 비트선 분리 제어 신호 BLIa0에 응답하여 도통하는 비트선 분리 게이트 IGca를 거쳐서 메모리 블럭 MB#i-1의 기수 번호의 비트선쌍(BLP1)에 접속되고, 비트선 분리 제어 신호 BLIa1에 응답하여 도통하는 비트선 분리 게이트 IGaa(IGaa1)를 거쳐서 메모리 블럭 MB#i의 기수 번호의 비트선쌍(BLP1)에 전기적으로 접속된다.
센스 앰프대 SB#i+1는 메모리 블럭 MB#i 및 도시되지 않은 메모리 블럭 MB #i+1의 우수 번호의 비트선쌍(BLP0, BLP2, …)에 대하여 마련되는 센스 앰프 SAb(SAb0, SAb2)를 포함한다.
이 센스 앰프대 SBi+1는 또한 센스 앰프 SAb(SAb0, SAb2, …)에 인접하여 마련되고, 이퀄라이즈 지시 신호 EQ의 활성화시, 대응하는 비트선쌍 BLP(BLP0, BLP2, …)을 중간 전위 레벨로 프리차지하고 이퀄라이즈하는 비트선 이퀄라이즈 회로 EQb(EQb0, EQb1, …)를 포함한다.
센스 앰프대 SB#i+1의 센스 앰프 SAb(SAb0, SAb2, …)는 비트선 분리 제어 신호 BLIb에 응답하여 도통하는 비트선 분리 게이트 IGab(IGab0, IGab2, …)를 거쳐서 대응하는 메모리 블럭 MB#i의 우수 번호의 비트선쌍 BLP(BLP0, BLP2, …)에 전기적으로 접속된다.
이 센스 앰프대 SB#i+1의 센스 앰프 SAb(SAb0, SAb, …)는, 또한 도시되지 않은 메모리 블럭 MB#i+1의 우수 번호의 비트선쌍에, 대응하는 비트선 분리 게이트를 거쳐서 전기적으로 접속된다.
이 메모리 블럭 MB#i에 대한 행계 회로 RRC는 내부 어드레스 신호(메모리 블럭 지정 어드레스를 포함한다)를 디코드하여, 이 메모리 블럭 MB#i의 대응하는 어드레스지정된 행에 대응하는 워드선을 선택하기 위한 신호를 발생하는 로우 디코드 회로 RD와, 워드선 WL0∼WLn-1 각각에 대응하여 마련되고, 로우 디코드 회로 RD부터의 행 선택 신호에 따라서 대응하는 워드선을 선택 상태로 구동하기 위한 워드선 드라이브 회로 WD0∼WDn을 포함한다.
이 행계 회로 RRC는, 또한 도시되지 않은 메모리 블럭 지정 어드레스 신호와 타이밍 신호에 따라서 비트선 분리 제어 신호 BLIa0를 그 출력 드라이버 Da로부터 출력하는 비트선 분리 제어 회로 BIGa0과, 블럭 어드레스 신호와 센스 앰프 활성화신호에 따라서 그 출력드라이버 Db로부터 센스 앰프 활성화 신호 SOa를 활성화하여 센스 앰프대 SB#i의 각 센스 앰프 SAa(SAa1, …)에 인가하는 센스 앰프 제어 회로 SACa와, 블럭 어드레스 신호와 타이밍 신호에 따라서 센스 앰프대 SB#i에 포함되는 이퀄라이즈 회로 EQa(EQa1, …)에 그 출력 드라이버 Dc를 거쳐서 이퀄라이즈 지시 신호 φEQa를 인가하는 이퀄라이즈 제어 회로 EQCa와, 블럭 어드레스 신호와 타이밍 신호에 따라서 그 출력 드라이버 Dd로부터 비트선 분리 제어 신호 BLIa1를 출력하여 비트선 분리 게이트 IGaa(IGaa1, …)에 인가하는 비트선 분리 제어 회로 BIGa1를 포함한다.
행계 회로 RRC는, 또한 센스 앰프대 SBi+1에 대하여, 블럭 어드레스 신호와 타이밍 신호에 따라서 그 출력 드라이버 De로부터 비트선 분리 제어 신호 BLIb를 출력하여 비트선 분리 게이트 IGab(IGab0, IGab2, …)에 인가하는 비트선 분리 제어 회로 BIGb와, 블럭 어드레스 신호와 타이밍 신호에 따라서 그 출력 드라이버 Df로부터 이퀄라이즈 지시 신호 φEQb를 출력하여 이퀄라이즈 회로 EQb(EQb0, EQb1, …)에 인가하는 이퀄라이즈 제어 회로 EQCb와, 블럭 어드레스 신호와 타이밍 신호에 따라서 그 출력 드라이버 Dg로부터 센스 앰프 SAb(SAb0, SAb2, …)에 센스 앰프 활성화 신호 SOb를 출력하는 센스 앰프 제어 회로 SACb를 포함한다.
이들 행계 회로는 메모리 블럭 MB#i의 행 선택 동작에 관련되어 동작하고, 후에 설명하는 로우 어드레스 스트로브 신호 /RAS에 따라서 그 활성화 타이밍이 결정된다.
도 11은, 도 10에 도시하는 메모리 셀 MC의 구성을 개략적으로 도시한 도면이다. 도 11에 있어서, 메모리 셀 MC은 정보를 기억하기 위한 캐패시터 MQ와, 워드선 WL의 신호 전위에 응답하여, 이 캐패시터 MQ의 저장 노드 SN을 비트선 BL(또는 /BL)에 접속하는 n채널 MOS 트랜지스터로 구성되는 액세스 트랜지스터 MT를 포함한다. 메모리 캐패시터 MQ의 셀 플레이트 노드 CP에는 일정한 셀 플레이트 전압 VCP이 인가된다.
도 12는, 도 10에 도시하는 비트선 이퀄라이즈 회로 EQ 및 센스 앰프 SA의 구성을 도시한 도면이다. 도 12에 있어서, 이퀄라이즈 회로 EQ는 이퀄라이즈 지시 신호 φEQ에 응답하여 도통하고, 노드 Nx 및 Ny를 전기적으로 단락하는 n채널 MOS 트랜지스터 T1과, 이퀄라이즈 지시 신호 φEQ에 응답하여 도통하고, 소정의 프리차지 전압 VBL을 노드 Nx 및 Ny에 전달하는 n채널 MOS 트랜지스터 T2 및 T3을 포함한다. 이 이퀄라이즈 회로 EQ는 도 10에 도시하는 이퀄라이즈 회로 EQa1, EQb0및 EQb1에 대응한다. 노드 Nx 및 Ny가 비트선 분리 게이트를 거쳐서 대응하는 비트선에 전기적으로 접속된다.
센스 앰프 SA는 게이트 및 드레인이 교차결합되는 p채널 MOS 트랜지스터 PQ1및 PQ2과, 게이트 및 드레인이 교차결합되는 n채널 MOS 트랜지스터 NQ1및 NQ2와, 센스 앰프 활성화 신호 /SOP에 응답하여 도통하고 p채널 MOS 트랜지스터 PQ1 및 PQ2의 소스에 전원 전압 Vcc을 전달하는 p채널 MOS 트랜지스터 PQ3와, 센스 앰프 활성화 신호 SON에 응답하여 도통하고 n채널 MOS 트랜지스터 NQ1 및 NQ2의 소스에 접지 전압 GND를 전달하는 n채널 MOS 트랜지스터 NQ3를 포함한다. MOS 트랜지스터 PQ1 및 NQ1의 드레인은 노드 Nx에 접속되고, MOS 트랜지스터 PQ2 및 NQ2의 드레인은 노드 Ny에 접속된다.
센스 앰프 활성화 신호 SON 및 /SOP이, 도 10에 도시하는 센스 앰프 활성화 신호 SOa 또는 SOb에 대응한다. 다음에, 이 도 9 내지 도 12에 도시하는 반도체 기억 장치의 동작을, 그 동작 파형도인 도 13을 참조하여 설명한다. 도 13에 있어서는, 메모리 블럭 MB#i의 워드선 WL0이 선택되었을 때의 동작 파형이 일예로서 도시된다.
시각 t0 이전에 있어서, 로우 어드레스 스트로브 신호 /RAS가 H 레벨인 때, 이 반도체 기억 장치는 스탠바이 상태에 있다. 이 상태에 있어서는, 이퀄라이즈 지시 신호 φEQ는 H 레벨에 있고, 이퀄라이즈 회로 EQ(EQa1, EQb0, EQb1)는 모두 활성 상태에 있으며, 노드 Nx 및 Ny는 소정의 중간 전압 VBL 레벨로 프리차지된다. 또한, 비트선 분리 제어 신호 BLI(BLIa0, BLIa1, 및 BLIb)이 H 레벨에 있고, 비트선 분리 게이트 IG(IGca, IGaa1, IGab0, IGab2)는 도통 상태에 있으며, 각 비트선쌍 BLP(BLP0∼BLP2)은 대응하는 비트선 분리 게이트를 거쳐서 도 12에 도시하는 노드 Nx 및 Ny에 전기적으로 접속되고, 이퀄라이즈 회로 EQ에 의해, 소정의 중간 전압 VBL 레벨로 프리차지된다.
센스 앰프 활성화 신호 /SOP는 H 레벨, 센스 앰프 활성화 신호 SON은 L 레벨에 있고, 도 12에 도시하는 센스 앰프 활성화용의 MOS 트랜지스터 PQ3 및 NQ3은 비도통 상태에 있으며, 센스 앰프 SA는 비활성 상태에 있다. 또한, 컬럼 디코더부터의 열 선택선 CSL상의 신호 전위도 L 레벨에 있다.
시각 t0에 있어서, 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하면, 메모리 사이클이 개시된다. 이 로우 어드레스 스트로브 신호 /RAS의 하강에 응답하여, 이 때에 인가된 어드레스 신호가 X 어드레스 신호로서 수신되어 내부 어드레스 신호가 생성된다. 이 X 어드레스 신호는 메모리 블럭을 지정하는 블럭 어드레스 신호 및 워드선을 지정하는 로우 어드레스 신호를 포함한다. 메모리 블럭 MB #i가 지정되었기 때문에, 이 메모리 블럭 MB#i에 대응하여 마련된 센스 앰프대 SB#i 및 SB#i+1에 대한 비트선 이퀄라이즈 신호 φEQ(φEQa 및 φEQb)가 L 레벨로 되고, 이퀄라이즈 회로 EQ가 비활성 상태로 되어, 메모리 블럭 MB#i에 포함되는 비트선쌍의 프리차지 동작이 정지된다.
또한, 이 때 비트선 분리 제어 신호 BLIa0가 L 레벨로 되고, 비트선 분리 게이트 IGca가 비도통 상태로 되어, 메모리 블럭 MB#i-1의 각 비트선쌍이 센스 앰프대 SB#i로부터 분리된다. 마찬가지로, 도시되지 않은 메모리 블럭 MB#i+1가, 센스 앰프대 SB#i+1로부터 분리된다. 따라서 이 상태에 있어서, 센스 앰프대 SB#i 및 SB#i+1은 메모리 블럭 MB#i에 대해서만 접속된다.
X 어드레스 신호에 따라서 로우 디코드 회로 RD(도 10참조)가 디코드 동작을 실행하여, 메모리 블럭 MB#i의 워드선 WL0을 지정하는 신호를 발생한다. 이에 따라 워드선 드라이버 WD0가 이 워드선 WL0을 H 레벨로 구동한다. 나머지의 워드선 WL1∼WLn은 비선택 상태에 있어, 그 전위는 L 레벨로 유지된다.
이 워드선 WL0이 선택되면, 선택 워드선 WL0에 접속되는 메모리 셀 MC의 트랜지스터 MT가 도통하여, 각 메모리 셀 MC의 캐패시터 MQ에 저장된 데이터가 대응하는 비트선 BL상에 판독된다. 도 13에 있어서는, H 레벨 데이터가 비트선 BL 또는 /BL상에 판독된 경우의 파형이 일예로서 도시된다. 비트선쌍 BLP에 있어서, 선택 메모리 셀이 접속되지 않은 비트선은, 중간 전압 VBL 레벨을 유지하여, 메모리 셀데이터에 대한 기준 전위를 인가한다.
다음에, 이 비트선의 전위차가 충분한 크기로 되면, 센스 앰프 활성화 신호 SON 및 /SOP이 활성화되어, 각각 H 레벨 및 L 레벨로 된다. 이에 따라, 도 12에 도시하는 MOS 트랜지스터 PQ3 및 NQ3이 도통하여, 센스 앰프 SA가 활성화된다. MOS 트랜지스터 PQ1 및 PQ2는 노드 Nx 및 Ny상에 전달된 비트선 전위를 차동적으로 증폭하여, 고전위의 노드(비트선)을 전원 전압 Vcc 레벨로 구동하는 한편, M0S 트랜지스터 NQ1 및 NQ2는 노드 Nx 및 Ny에 접속되는 비트선쌍의 저전위 비트선을 접지 전압 GND 레벨로 구동한다.
이 행 선택 동작과 병행하여, 시각 t1에 있어서, 컬럼 어드레스 스트로브 신호 /CAS가 L 레벨의 활성 상태로 하강하여, 열 선택 동작이 개시된다. 컬럼 어드레스 스트로브 신호 /CAS의 하강에 응답하여, 그 때에 인가된 어드레스 신호가 Y 어드레스 신호로서 수신되고, 컬럼 디코더 CD가 디코드 동작을 실행하여, 어드레스지정된 열에 대응하는 열 선택 신호 전달선 CSL을 선택 상태(H 레벨)로 구동한다.
다음에, 어드레스지정된 워드선 WL0 및 열 선택 신호 전달선 CSL의 교차부에 대응하여 마련된 메모리 셀에 대한 데이터의 기입/판독이 실행된다. 데이터의 판독은 컬럼 어드레스 스트로브 신호 /CAS의 하강에 응답하여 실행되고, 데이터 기입은 컬럼 어드레스 스트로브 신호 /CAS 및 데이터 기입을 나타내는 기입 인에이블 신호 /WE가 함께 활성 상태로 된 것에 응답하여 실행된다.
시각 t2에 있어서, 로우 어드레스 스트로브 신호 /RAS 및 컬럼 어드레스 스트로브 신호 /CAS가 H 레벨의 비활성 상태로 되어, 메모리 사이클이 완료한다. 이 로우 어드레스 스트로브 신호 /RAS의 상승에 응답하여, 선택 워드선 WL0의 전위가 L 레벨로 하강하고, 이어서 센스 앰프 활성화 신호 SON 및 SOP가 비활성 상태로 되어, 비트선 분리 제어 신호 BLI가 모두 H 레벨로 되고, 다음에 이퀄라이즈 지시 신호 φEQ가 H 레벨로 되어, 메모리 블럭 MB#i, MB#i-1 및 MB#i+1의 비트선이 다시 비트선 이퀄라이즈 회로에 의해 중간 전압 VBL 레벨로 프리차지된다.
한편, 컬럼 어드레스 스트로브 신호 /CAS의 상승에 응답하여, 컬럼 디코더가 비활성 상태로 되어, 선택 상태의 열 선택 신호 전달선 CSL의 전위가 L 레벨로 하강한다.
상술한 바와 같은, 공유 센스 앰프 구성으로 함으로써, 센스 앰프가 구동해야 하는 비트선의 길이가 줄어들어, 이에 따라 센스 앰프가 구동하는 비트선의 부하 용량이 작게 되고, 메모리 셀의 판독 데이터를 고속으로 확실히 검지하여 증폭할 수 있다.
또한, 선택 메모리 블럭만을 구동하고 나머지 비선택 메모리 블럭을 프리차지 상태로 유지함으로써, 전류 소비를 모든 메모리 블럭을 구동하는 경우에 비해 대폭 저감할 수 있다.
도 14는, 반도체 기억 장치의 칩 레이아웃을 개략적으로 도시한 도면이다. 도 14에 있어서, 반도체 기억 장치는, 장변 LS와 단변 SS를 갖는 직사각형 형상의 칩 CH상에 형성된다. 이 칩 CH의 장변 LS에 대한 중앙 영역 CRL 및 단변 SS에 대한 중앙 영역 CRS에 의해 분할되는 4개의 영역에, 메모리 매트 MM#1∼MM#4가 각각 배치된다. 메모리 매트 MM#1∼MM#4는, 도 9에 도시하는 구성과 마찬가지의 구성을 갖고, 복수의 메모리 블럭으로 분할되고 인접 메모리 블럭 사이에 센스 앰프대가 배치된다.
메모리 매트 MM#1∼MM#4 각각에 대하여, 각각이 행 선택 동작에 관련되는 동작을 실행하는 행계 회로 RRC1∼RRC4가 이 칩 CH의 장변 방향에 따라 배치되고, 열 선택을 실행하는 컬럼 디코더 CD1∼CD4가 각각 단변 방향에 따라 배치된다. 행계 회로 RRC1∼RRC4의 각각은 전번의 도 9 및 도 10에 도시하는 구성과 마찬가지의 구성을 포함하며, 로우 디코드 회로, 비트선 분리 제어 회로, 워드선 드라이브 회로, 센스 앰프 제어 회로 등을 포함한다. 도 14에 있어서, 행계 회로 RRC1∼RRC4 각각에 대하여, 1개의 출력 드라이버(워드선 드라이버라도 좋음) OD1∼OD4를 대표적으로 도시한다. 출력 드라이버 OD1∼OD4로부터의 출력 신호선(또는 워드선)은, 대응하는 메모리 매트 MM#1∼MM#4에 있어서 단변 방향에 따라 연장한다.
이 중앙 영역 CRL 및 CRS의 중앙부에, 외부로부터 인가되는 어드레스 신호 및 제어 신호에 따라 내부 어드레스 신호 및 내부 제어 신호를 생성하여, 각 메모리 매트 MM#1∼MM#4의 로컬 제어 회로(행계 회로 및 컬럼 디코더를 포함한다)에 전달하는 마스터 제어 회로 MCTL이 마련된다. 이 마스터 제어 회로 MCTL로부터의 신호는, 마스터 제어 신호 전달 버스 MSGL1를 거쳐서, 행계 회로 RRC1 및 RRC2로 인가되고, 또한 메모리 매트 MM#3 및 MM#4 사이의 중앙 영역 CRS에 배치된 마스터 제어 신호 전달 버스 MSGL2에 의해, 행계 회로 RRC3및 RRC4에 인가된다. 행계 회로 RRC1∼RRC4는, 이 마스터 제어 신호 전달 버스 MSGL1 및 MSGL2를 거쳐서 인가되는 신호에 따라서 대응하는 메모리 매트를 구동한다.
반도체 기억 장치의 기억 용량이, 예를 들면 256 M비트인 경우, 메모리 매트 MM#1∼MM#4의 각각은, 64M 비트의 기억 용량을 구비한다. 따라서 이러한 대기억 용량의 반도체 기억 장치인 경우, 반도체 칩 CH의 사이즈가 크게 되어, 장변 LS 및 단변 SS의 길이가 길게 된다. 이에 따라, 이 마스터 제어 신호 전달 버스 MSGL1 및 MSGL2의 길이가 길게 되어, 이 배선 저항 및 배선 용량이 커져, 마스터 제어 회로 MCTL은 고속으로 마스터 제어 신호 전달 버스 MSGL1 및 MSGL2를 구동하는 것이 곤란하게 된다. 고속 구동을 위해 마스터 제어 회로 MCTL의 출력단에 지극히 구동력이 큰 드라이버를 마련하는 것도 고려되고 있지만, 회로 규모가 커져, 고집적화에는 알맞지 않다.
또한, 메모리 매트 MM#1∼MM#4의 각각의 단변은, 반도체 칩 CH의 단변의 약 1/2 정도의 길이를 갖는다. 따라서, 메모리 매트 MM#1∼MM#4 각각에 있어서도, 그 단변의 길이가 길게 되어, 대표적으로 표시되는 신호선 SG1∼SG4의 길이가 길게 된다. 이 때문에, 대표적으로 도시하는 출력 드라이버 OD1∼OD4의 출력 부하가 크게 되어(신호선 SG1∼SG4에는, 수많은 트랜지스터가 접속된다), 출력 드라이버 OD1∼OD4는 고속으로 대응하는 신호선 SG1∼SG4을 구동할 수 없게 된다고 하는 문제가 발생한다.
예를 들면, 1개의 메모리 매트가 32개의 메모리 블럭으로 분할되는 경우, 1개의 메모리 매트의 기억 용량이 64M 비트인 경우, 메모리 블럭의 기억 용량은 2M 비트로 된다. 이 경우, 단순히 1개의 메모리 블럭에 있어서, 1K개의 워드선 WL과, 2K 쌍의 비트선이 배치되어 마련된다. 비트선쌍 BLP에 교차하는 워드선의 수는 될 수 있는 한 적게 된다. 비트선의 길이를 짧게 하고, 비트선 용량을 작게 하여, 메모리 셀로부터 판독된 데이터에 따라서 확실히 비트선에 전압 변화를 발생시키기 때문이다. 통상, 이 비트선에 있어서의 판독 데이터에 의한 전압 변화는 판독 전압이라고 불리우며, Cb/Cs에 비례한다. 여기서, Cb는 비트선 용량이고, Cs는, 메모리 셀 용량을 나타낸다. 보다 충분한 판독 전압을 얻기 위해서, 비트선과 교차하는 워드선의 수를, 최대 512개 정도로 한다. 따라서, 이 경우 1개의 메모리 블럭에 있어서, 512개의 워드선과 4K 쌍의 비트선이 배치되어 마련된다. 즉, 1개의 워드선에, 4K 쌍의 비트선이 교차하여, 워드선의 부하가 메모리 트랜지스터의 게이트용량 및 배선 용량에 의해 지극히 커진다. 따라서 고속으로 워드선을 구동할 수 없어, 메모리 셀 데이터를 고속으로 판독할 수 없게 된다.
또한, 다른 비트선 분리 제어 신호 등에 대해서도, 접속되는 M0S 트랜지스터의 수가 커져, 그 게이트 용량 및 배선 길이에 의해, 부하 용량이 지극히 커진다.
따라서, 이 마스터 제어 신호 전달 버스 MSGL1 및 MSGL2에 있어서의 배선 용량 및 배선 저항에 의한 신호 전파 지연과, 각 메모리 매트 MM#1∼MM#4내에서의 신호선 또는 워드선 SG1∼SG4에 있어서의 큰 부하 용량, 배선 저항에 기인하는 신호 전파 지연에 의해, 고속으로 행 선택 동작을 실행할 수 없어, 이에 따라 액세스 시간이 길게 된다고 하는 결점이 발생한다.
또한, 컬럼 디코더 CD1∼CD4에 있어서도, 이 출력 신호선인 열 선택 신호 전달선 CSL은 대응하는 메모리 매트 MM#1∼MM#4 각각에 있어 장변 방향을 따라 모든 메모리 블럭에 걸쳐 배치되어 마련되어 있다. 따라서 이 열 선택 신호 전달선에 있어서도, 그 배선 저항 및 배선 용량에 의해, 신호 전파 지연이 발생하여, 고속으로 열 선택 신호를 전달할 수 없고, 열 선택을 고속으로 실행할 수 없게 된다고 하는 결점이 발생한다.
이상과 같이, 반도체 기억 장치의 대기억 용량화에 따라 칩상의 단변 방향 및 장변 방향에 따라 배치되어 마련되는 신호선의 길이가 길게 되어, 고속으로 신호를 전파할 수 없어, 고속 액세스를 할 수 없게 된다고 하는 문제가 발생한다.
그러므로, 본 발명의 목적은, 반도체 칩 사이즈가 증대하는 경우에 있어서도, 고속으로 신호를 전파하여 메모리 매트를 구동함으로써, 고속 액세스가 가능해지는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은, 칩 사이즈가 커진 경우에 있어서도, 신호 전파 지연을 발생하는 일없이, 고속 액세스를 실행할 수 있는 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 칩 레이아웃을 개략적으로 도시한 도면.
도 2는 도 1에 도시하는 마스터 제어 회로부의 구성을 보다 구체적으로 도시한 도면.
도 3은 본 발명의 실시예 2에 따른 반도체 기억 장치의 1개의 메모리 매트의 구성을 개략적으로 도시한 도면.
도 4는 도 3에 도시하는 메모리 매트의 행계 신호의 전달 경로를 개략적으로 도시한 도면.
도 5는 도 3에 도시하는 메모리 매트의 배치에 있어서의 열계 신호의 전달 경로를 개략적으로 도시한 도면.
도 6는 본 발명의 실시예 2에 따른 반도체 기억 장치의 칩 레이아웃을 개략적으로 도시한 도면.
도 7은 본 발명의 실시예 3에 따른 반도체 기억 장치의 칩 레이아웃을 개략적으로 도시한 도면.
도 8은 본 발명의 실시예 4에 따른 반도체 기억 장치의 칩 레이아웃을 개략적으로 도시한 도면.
도 9는 종래의 반도체 기억 장치의 메모리 매트의 구성을 개략적으로 도시한 도면.
도 10은 도 9도에 도시하는 메모리 블럭의 구성을 개략적으로 도시한 도면.
도 11은 도 1O에 도시하는 메모리 셀의 구성을 개략적으로 도시한 도면.
도 12는 도 10에 도시하는 센스 앰프 및 이퀄라이즈 회로의 구성의 일예를 도시하는 도면.
도 13은 도 9 내지 도 12에 도시하는 반도체 기억 장치의 동작을 도시하는 신호 파형도.
도 14는 종래의 반도체 기억 장치의 칩 레이아웃을 개략적으로 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
CH : 반도체 칩 CRL, CRS : 중앙 영역
MCTL : 마스터 제어 회로 MM#1∼MM#4, MM0∼MM3 : 메모리 매트
2a, 2b : 버퍼 회로 RRC1∼RRC4 : 행계 회로
LS : 칩의 장변 SS : 칩의 단변
10a, 10b : 버퍼 회로 RRCa, RRCb : 행계 회로
YD0∼YD3 : 컬럼 디코더 AR0∼AR3 : 메모리 어레이
10c, 10d : 버퍼 회로 20a∼20h, 22a∼22d : 버퍼 회로
CD0∼CD3 : 컬럼 디코더 AR#0, AR#1 : 메모리 어레이
30a∼30d, 32a∼32e : 버퍼 회로
1, laa, 1ba, lab, 1bb : 마스터 제어 신호 전달 버스
1h, 1m : 마스터 제어 신호 전달 버스
1ha, lma : 마스터 어드레스 신호 전달 버스
청구항 1에 관한 반도체 기억 장치는, 각각이 행렬 형상으로 배열되는 복수의 메모리 셀을 갖는 복수의 메모리 매트와, 어드레스 신호를 포함하는 외부 신호에 따라서 이들 복수의 메모리 매트에 공통으로 내부 어드레스 신호 및 내부 제어 신호를 발생하는 마스터 제어 회로와, 각 메모리 매트에 대하여 마련되어 마스터 제어 회로로부터의 내부 어드레스 신호 및 내부 제어 신호에 따라서 대응하는 메모리 매트의 메모리 셀로의 액세스 동작을 제어하기 위한 복수의 로컬 제어 회로와, 마스터 제어 회로와 각 로컬 제어 회로의 사이에 마련되어, 마스터 제어 회로로부터의 신호를 버퍼처리하여 각 로컬 제어 회로에 그 버퍼처리한 신호를 전달하는 버퍼 수단을 구비한다.
청구항 2에 관한 반도체 기억 장치는, 제 1 변과 이 제 1 변보다도 긴 제 2 변을 갖는 직사각형 형상의 반도체 칩상에 형성되는 것으로서, 제 1 변 방향의 단변과 제 2 변 방향의 이 단변보다도 긴 장변을 갖고 행렬 형상으로 배열되는 복수의 메모리 셀을 갖는 메모리 매트와, 메모리 매트의 단변에 따라 배치되어 제 1 어드레스 신호에 따라서 어드레스지정된 행을 선택 상태로 구동하기 위한 행 선택 수단과, 메모리 매트의 장변에 따라 배치되어 제 2 어드레스 신호에 따라서 어드레스지정된 열을 선택하기 위한 열 선택 수단을 구비한다.
발명의 실시예
(실시예 1)
도 1은, 본 발명의 실시예 1에 따른 반도체 기억 장치의 칩 레이아웃을 개략적으로 도시한 도면이다. 도 1에 있어서, 반도체 기억 장치는, 장변 LS와 단변 SS를 갖는 반도체 칩 CH상에 형성된다. 이 반도체 칩 CH의 장변 LS에 대한 중앙 영역 CRL 및 단변 SS에 대한 중앙 영역 CRS에 의해 4분할되는 영역 각각에, 메모리 매트 MM#1∼MM#4가 배치된다. 메모리 매트 MM#1∼MM#4의 각각은, 장변 방향에 따라 복수의 메모리 블럭 MB#0∼MB#m으로 분할된다. 이들 메모리 블럭 MB#0∼MB#m 각각에 있어서, 메모리 셀이 행렬 형상으로 배치된다.
메모리 매트 MM#1∼MM#4 각각에 대하여, 장변 방향에 따라 연장하는 중앙 영역 CRS에 면하여(facing) 행계 회로 RRC1 내지 RRC4가 배치되어 마련되고, 중앙 영역 CRL에 면하여, 단변 방향에 따라 컬럼 디코더 CD1∼CD4가 각각 마련된다.
행계 회로 RRC1∼RRC4의 각각은, 로우 어드레스 스트로브 신호 /RAS에 응답하여 동작하는 회로를 제어하는 회로, 즉 로우 디코더, 센스 앰프 제어 회로, 비트선 분리 제어 회로, 이퀄라이즈 제어 회로 등을 포함한다.
컬럼 디코더 CD1∼CD4의 각각은, 컬럼 어드레스 스트로브 신호 /CAS의 활성화에 응답하여 활성화되고, 이 마스터 제어 회로 MCTL로부터 인가되는 내부 열 어드레스 신호를 디코드하여, 대응하는 메모리 매트의 열을 선택한다. 컬럼 디코더 CD1∼CD4 각각의 출력 신호선인 열 선택 신호선은, 도 1에 있어서는 명확히 나타내 고 있지 않지만, 대응하는 메모리 매트 MM#1∼MM#4에 포함되는 메모리 블럭 MB#0∼MB#m상에 걸쳐 장변 방향에 따라 연장하여 배치된다.
마스터 제어 회로 MCTL은, 중앙 영역 CRL 및 CRS의 교차부에 배치된다. 이 마스터 제어 회로 MCTL로부터의 내부 신호는, 장변 방향에 따라 연장하여 배치되는 마스터 제어 신호 전달 버스(1aa 및 1ba)를 거쳐서 전달된다. 이 마스터 제어 버스(1aa 및 1ba)에, 또한 인가된 신호를 버퍼처리(증폭 동작 및 파형 처리 동작 양자를 포함한다)를 실행하는 버퍼 회로(2a 및 2b)가 마련된다. 버퍼 회로(2a 및 2b)의 출력 신호는 장변 방향에 따라 연장하여 중앙 영역 CRS에 배치되는 마스터 제어 신호 전달 버스(1ab 및 1bb)에 각각 전달된다.
마스터 제어 신호 전달 버스(1aa) 및 마스터 제어 신호 전달 버스(1ab)의 길이는, 각각 xL과 서로 거의 동일하게 되고, 버퍼 회로(2a)는, 대응하는 메모리 매트 MM#1 및 MM#2의 장변 방향의 거의 중앙부에 배치된다. 마찬가지로, 마스터 제어 신호 전달 버스(1ba 및 1bb)도, 그 길이는 xL과 거의 동일하게 되고, 대응하는 메모리 매트 MM#3 및 MM#4의 장변 방향에 대한 중앙부 근방에 버퍼 회로(2b)가 배치된다.
이 마스터 제어 신호 전달 버스(1aa 및 1ab)상의 내부 신호(어드레스 신호 및 제어 신호를 포함한다)는, 이 중앙 영역 CRS에 면하여 배치되는 행계 회로 RRC1 및 RRC2에 인가된다. 마스터 제어 신호 전달 버스(1ba 및 1bb)상의 내부 신호는, 이 중앙 영역 CRS에 면하여 배치되는 행계 회로 RRC3 및 RRC4에 전달된다. 행계 회로 RRC1∼RRC4의 각각은, 인가된 신호에 소정의 처리를 실시하여 대응하는 메모리 매트를 구동한다. 도 1에 있어서, 행계 회로 RRC1∼RRC4의 각각에 있어, 최종 출력단의 출력 드라이버 OD1∼OD4를 대표적으로 도시한다. 이 출력 드라이버 OD1는, 센스 앰프 활성화 신호, 비트선 분리 제어 신호 및 이퀄라이즈 지시 신호를 구동하는 출력 드라이버이더라도 좋고, 로우 디코더 출력단에 마련된 워드선 드라이버이더라도 좋다.
이 도 1에 도시하는 구성의 경우, 마스터 제어 회로는, 마스터 제어 신호 전달 버스(1aa 및 1ba)를 구동하는 것이 요구될 뿐이고, 종래의 구성에 비해 그 길이는 약 1/2로 되어, 고속으로 마스터 제어 신호 전달 버스(1aa 및 1ba)를 구동하여 신호를 전달할 수 있다(이들 버스 길이가 줄어들어, 배선 저항 및 배선 용량이 작아진다). 따라서, 마스터 제어 회로 MCTL의 출력단에 지극히 큰 구동력을 갖는 드라이브 회로를 마련할 필요가 없고, 마스터 제어 회로 MCTL의 점유 면적을 증가시키는 일없이 고속으로 마스터 제어 신호 전달 버스(1aa 및 1ba)를 구동할 수 있다.
버퍼 회로(2a 및 2b)는, 장변 방향에 따라, 이 장변 LS 길이의 약 1/4 길이를 갖는 마스터 제어 신호 전달 버스(1ab 및 1bb)를 구동하는 것이 요구될 뿐이고, 이들 버스의 배선 저항 및 배선 용량은 작으며, 고속으로 버퍼 회로(2a 및 2b)는 각각 마스터 제어 신호 전달 버스(1ab 및 1bb)를 구동할 수 있다. 따라서, 이 버퍼 회로(2a 및 2b)에 의해, 마스터 제어 신호 전달 버스(1ab 및 1bb)의 최종단(단변 SS에 면하는 부분)에까지 고속으로 신호를 전파할 수 있어, 각 행계 회로 RRC1∼RRC4는, 빠른 타이밍으로 확정 상태로 되는 신호에 따라서, 대응하는 메모리 매트 MM#1∼MM#4를 구동할 수 있어, 고속 액세스가 가능해진다.
도 2는, 도 1에 도시하는 흐름도상의 마스터 제어 회로 MCTL 부분의 구성을 개략적으로 도시한 도면이다. 이 마스터 제어 회로 MCTL의 장변 방향에 대한 양측에, 외부로부터 인가되는 어드레스 신호를 수신하여 내부 어드레스 신호를 생성하는 어드레스 입력 버퍼(4a 및 4b)가 배치되고, 이 마스터 제어 회로 MCTL의 단변 방향에 대한 양측에, 외부로부터의 클럭 신호를 수신하는 클럭 입력 버퍼(5a 및 5b)가 배치된다. 클럭 입력 버퍼(5a)는 외부로부터의 로우 어드레스 스트로브 신호 /RAS 및 기입 인에이블 신호 /WE를 수신하여 내부 로우 어드레스 스트로브 신호 및 내부 기입 인에이블 신호를 생성하고, 클럭 입력 버퍼(5b)는 외부로부터의 컬럼 어드레스 스트로브 신호 /CAS 및 출력 인에이블 신호 OE를 수신하여, 내부 컬럼 어드레스 스트로브 신호 및 내부 출력 인에이블 신호를 생성하고 마스터 제어 회로 MCTL에 인가한다.
마스터 제어 회로 MCTL은, 이 클럭 입력 버퍼(5a 및 5b)로부터 인가되는 내부 클럭 신호에 따라서 어드레스 버퍼(4a 및 4b)의 동작을 제어하고, 이 어드레스 입력버퍼(4a 및 4b)로부터 인가된 어드레스 신호를 수신하여, 각 타이밍 신호와 동시에 내부 어드레스 신호를 마스터 신호 전달 버스상에 전달한다. 도 2에 있어서는, 일예로서, 이 마스터 제어 신호 전달 버스(1aa)가, 메모리 매트 MM#1를 위한 마스터 제어 신호 전달 버스(1aaa)와, 메모리 매트 MM#2를 위한 마스터 제어 신호 전달 버스(1aab)로 분할된다. 또한, 마찬가지로, 마스터 제어 신호 전달 버스(1ba)가, 메모리 매트 MM#3을 위한 마스터 제어 신호 전달 버스(1baa)와, 메모리 매트 MM#4를 위한 마스터 제어 신호 전달 버스(1bab)로 분할되는 상태가 일예로서 표시된다.
또한, 도 2에 있어서, 이들 마스터 제어 신호 전달 버스(1aaa, 1aab, 1baa 및 1bab)가, 센스 앰프 활성화 신호 SO, 비트선 분리 제어 신호 BLI, 및 내부 어드레스 신호 AD를 전달하는 상태가 일예로서 표시된다. 이들 외에, 이 마스터 신호 전달 버스(1aaa, 1aab, 1baa 및 1bab)는, 비트선 이퀄라이즈 지시 신호 φEQ 및 디코더 인에이블 신호등도 전달한다. 로우 어드레스 스트로브 신호 /RAS에 관련하여 발생되는 신호가 이들 마스터 제어 신호 전달 버스(1aaa∼1bab)상에 전달된다.
이 도 2에 도시하는 구성에 있어서, 어드레스 입력 버퍼(4a 및 4b) 및 클럭 입력 버퍼(5a 및 5b)는, 내부에 패드를 포함하고 있고, 이 내부에 포함되는 패드에는, 칩 중앙부에까지 연장하여 배치되는 프레임 리드(lead)가 전기적으로 접속된다. 패드를 중앙 영역에 배치함으로써, 신호선을 복잡하게 하는 일없이 각 메모리 매트에 용이하게 신호를 전달할 수 있다.
이상과 같이, 본 발명의 실시예 1에 따르면, 마스터 제어 회로로부터의 내부 신호를 전달하는 버스에 버퍼를 마련하여, 이 버퍼를 거쳐서 각 메모리 매트에 내부 신호를 전달하고 있기 때문에, 이 마스터 제어 회로부터의 버스 길이가 길게되는 경우에 있어서도, 버퍼에 의해 고속으로 신호를 전달할 수 있고, 신호 전파 지연을 수반하는 일없이 각 메모리 매트를 구동할 수 있어, 고속 액세스가 가능해진다.
특히, 이 버퍼를 대응하는 메모리 매트의 장변 방향에 대한 중앙부 근방에 배치함으로써, 버퍼 회로 및 마스터 제어 회로의 출력 구동력을 크게 하는 일없이 서로 동일한 정도의 출력 구동력을 갖고 고속으로 신호를 전파시킬 수 있다.
(실시예 2)
도 3은, 본 발명의 실시예 2에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면이다. 도 3에 있어서는, 1개의 메모리 매트 MM의 구성이 대표적으로 도시된다. 메모리 매트 MM은, 장변 방향에 대하여 4개의 어레이 AR0∼AR3으로 분할된다. 메모리 어레이 AR0∼AR3의 각각은, 단변 방향에 따라 복수의 메모리 블럭 MB#0∼MB#k로 분할된다. 메모리 어레이 AR0∼AR3 각각에 있어, 메모리 블럭 MB#0∼MB#k의 사이에 센스 앰프대 SB#1, …가 배치되고, 메모리 블럭 MB#0 및 MB#k의 외부에, 센스 앰프대 SB0 및 SB#k+1이 각각 배치된다.
메모리 어레이 AR0 및 AR1 사이의 영역에, 단변 방향에 따라 행계 회로 RRCa가 배치되고, 메모리 어레이 AR2 및 AR3 사이의 영역에, 단변 방향에 따라 행계 회로 RRCb가 배치된다. 행계 회로(RRCa 및 RRCb)의 각각은, 비트선 분리 제어 회로, 센스 앰프 제어 회로, 로우 디코더, 및 워드선 드라이브 회로, 비트선 이퀄라이즈 제어 회로 등, 즉, 로우 어드레스 스트로브 신호에 따라서 동작하는 회로를 포함한다.
메모리 어레이 AR0∼AR3 각각의 단변 방향에 대한 한쪽측에 컬럼 디코더 YD0∼YD3가 배치된다. 컬럼 디코더 YD0∼YD3의 각각은, 대응하는 메모리 어레이 AR0∼AR3에 포함되는 메모리 블럭 MB#0∼MBk의 열 선택을 실행한다.
또한, 도시되지 않은 마스터 제어 회로로부터의 내부 신호를 전달하는 마스터 제어 신호 전달 버스(1)가 장변 방향에 따라 배치되어 마련되고, 행계 회로 RRCa 및 RRCb 각각에 대하여, 이 마스터 제어 신호 전달 버스(1)상의 내부 신호를 버퍼처리하여 전달하는 버퍼 회로(1Oa 및 1Ob)가 마련된다. 마스터 제어 신호 전달 버스(1)는, 장변 방향에 따라 메모리 어레이 AR1∼AR3에 걸쳐 배치되고, 이 메모리 어레이 AR0에 대응하는 영역에는, 이 마스터 제어 신호 전달 버스는 연장하지 않는다. 따라서, 이 마스터 제어 신호 전달 버스(1)의 길이는, 메모리 매트 MM의 장변 방향 길이의 약 3/4로 된다.
도 4는, 도 3에 도시하는 메모리 매트의 행계 신호의 전파 경로를 개략적으로 도시한 도면이다. 행계 신호는, 로우 어드레스 스트로브 신호 /RAS에 응답하여 활성/비활성화되는 신호이다. 행계 회로 RRCa에 포함되는 드라이버 DR0 및 DR1은, 메모리 매트 MM의 장변 방향에 따라 연장하는 신호선 SGL0 및 SGL1을 각각 구동한다. 이 드라이버 DR0 및 DR1은, 행계 회로 RRCa에 포함되는 최종 출력단의 드라이버이고, 워드선 드라이버 등에 상당한다. 신호선 SGL0 및 SGL1은, 센스 앰프 활성화 신호 전달선, 워드선, 비트선 이퀄라이즈 지시 신호 전달선 등에 대응한다. 이 신호선 SGL0 및 SGL1은, 각각 메모리 어레이 AR0 및 AR1 내부에서만 연장하고 있다.
마찬가지로, 행계 회로 RRCb에서도, 그 최종단의 출력 드라이버 DR2 및 DR3은, 메모리 어레이 AR2 및 AR3의 신호선 SGL2 및 SGL3을 각각 구동한다. 신호선 SGL2 및 SGL3은, 각각 메모리 어레이 AR2 및 AR3내에서만 연장하고 있다. 메모리 어레이 AR0∼AR3는, 동일한 크기를 갖고, 신호선 SGL0∼SGL3의 길이는 실질적으로 동일하다. 통상, 반도체 칩의 단변과 장변의 비는 1:2이고, 따라서 메모리 매트 MM의 단변 및 장변의 길이의 비도 1:2로 된다. 이제, 이 메모리 매트 MM의 단변 방향의 길이를 L로 하면, 그 장변 방향의 길이는 2L로 되고, 신호선 SGL0∼SGL3 각각의 길이는, 거의 L/2로 된다. 따라서, 이 도 4에 도시하는 배치에 있어서는, 신호선 SGL0∼SGL3의 길이는, 단변의 길이 L보다 줄어들어, 이에 따라 이 신호선 SGL0∼SGL3 각각에 접속되는 트랜지스터의 수도 적어져서, 드라이버 DR0∼DR3의 출력 부하가 작게 되어, 고속으로 신호선 SGL0∼SGL3이 구동된다.
또한, 마스터 제어 신호 전달 버스(1)도, 메모리 어레이 AR1∼AR3에 걸쳐 장변 방향에 따라 연장하여 배치되어 있을 뿐이고, 이 마스터 제어 신호 전달 버스(1)의 길이가, 메모리 매트 MM 전체에 걸쳐 배치되어 마련되는 경우에 비해, 거의 3/4로 할수 있어, 마스터 제어 회로의 출력 부하가 저감된다. 이에 따라, 버퍼(1Oa 및 1Ob)는, 각각의 마스터 제어 신호 전달 버스(1)상의 신호를 버퍼처리하여, 대응하는 행계 회로 RRCa 및 RRCb에 인가한다. 이 경우, 회로(10a 및 10b)에 의해, 고속으로 행계 회로 RRCa 및 RRCb내로 단변 방향에 따라 신호를 전달할 수 있다. 따라서, 이 메모리 매트 MM을 이 장변 방향에 따라 복수의 메모리 어레이로 분할하여 각 분할 메모리 어레이내에서 행계의 신호선(워드선 등)을 장변 방향에 따라 연장하여 배치시키고, 또한 각 행계 회로에 대하여 버퍼 회로를 거쳐서 내부 신호를 전달함으로써, 고속으로 행 선택에 관련되는 동작을 실행하는 수 있어, 이에 따라 고속 액세스가 가능해진다.
도 5는, 도 3에 도시하는 메모리 매트에 있어서의 열계 신호의 전파 경로를 개략적으로 도시한 도면이다. 도 5에 있어서, 마스터 제어 신호 전달 버스(1)에 대하여 버퍼 회로(10c 및 1Od)가 마련된다. 버퍼 회로(1Oc)는, 로컬 제어 신호 전달 버스(15a)를 거쳐서 메모리 어레이 AR0 및 AR1에 대하여 마련된 컬럼 디코더 YD0 및 YD1에, 내부 열 어드레스 신호 및 디코드 인에이블 신호를 전달한다. 디코드 인에이블 신호는, 컬럼 어드레스 스트로브 신호 /CAS에 응답하여 발생되어, 열 선택 동작을 실행하기 위한 열 선택 동작 활성화 신호이다.
버퍼 회로(1Od)는, 이 마스터 제어 신호 전달 버스(1)로부터의 신호를 버퍼처리하여, 로컬 제어 신호 데이터 버스(15b)를 거쳐서 메모리 어레이 AR2 및 AR3에 대하여 마련된 컬럼 디코더 YD2 및 YD3에 대하여 내부 열 어드레스 신호 및 디코드 인에이블 신호를 전달한다. 로컬 제어 신호 전달 버스(15a 및 15b)는, 서로 역방향으로 장변 방향에 따라 연장하여 배치되고, 또한 그 길이는 동일하게, 메모리 매트 MM의 장변 길이의 1/2이다. 마스터 제어 신호 전달 버스(1)는, 이 메모리 매트 MM 의 거의 중앙부(메모리 어레이 AR1 및 AR2의 경계 영역)까지 연장하고 있을 뿐이다. 따라서 열계 신호에 관해서도, 마스터 제어 회로의 부하는 경감되어, 고속으로 열계 제어 신호를 전달할 수 있다. 버퍼 회로(1Oc 및 1Od)는, 길이가 실질적으로 동일한 로컬 제어 신호 데이터 버스(15a 및 15b)를 구동한다. 따라서, 이들 로컬 제어 신호 데이터 버스(15a 및 15b)가 고속으로 구동되고, 또한 이들 데이터 버스(15a 및 15b)의 길이가 동일하기 때문에, 메모리 매트 MM의 장변 방향에 대해서 양단에 배치된 컬럼 디코더 YD0및 YD3에 대하여, 거의 동일한 타이밍으로 내부 열계 신호(열 어드레스 및 컬럼 디코드 인에이블 신호)를 전달할 수 있어, 열 선택 타이밍을 빠르게 할 수 있다(타이밍 마진이 작게 되기 때문).
컬럼 디코더 YD0∼YD3의 각각은, 메모리 어레이 AR0∼AR3에 있어서 단변 방향에 따라 연장하여 배치되는 열 선택 신호 전달선 CSL을 구동하는 것이 요구될 뿐이다. 이 열 선택 신호 전달선 CSL의 길이는, 메모리 매트 MM의 단변의 길이 L과 동일하다. 따라서, 메모리 매트 MM의 장변 방향에 따라 열 선택 신호 전달선 CSL을 연장시키는 구성에 비해, 이 열 선택 신호 전달선 CSL의 길이가 1/2로 되어, 컬럼 디코더 YD0∼YD3는 고속으로 열 선택 신호 전달선 CSL을 구동할 수 있다. 이에 따라, 열 선택시에도, 열계 신호를 고속으로 전달할 수 있고, 고속으로 열 선택 동작을 실행할 수 있어, 고속 액세스가 가능해진다.
또, 버퍼 회로(10c 및 10d)는, 메모리 어레이 AR0∼AR3에 대하여 마련되는 프리앰프(판독 데이터를 생성한다) 및 기입 드라이버(기입 데이터를 생성한다)를 구동하는 신호를 전달하더라도 좋다. 즉, 버퍼 회로(10c 및 10d)는, 컬럼 어드레스 스트로브 신호 /CAS에 따라서 생성되는 신호를 전파한다(내부 열 어드레스 신호를 포함함).
도 6은, 본 실시예 2에 따른 반도체 기억 장치의 칩 레이아웃을 개략적으로 도시한 도면이다. 도 6에 있어서, 본 반도체 기억 장치는, 단변 및 장변을 갖는 직사각형 형상의 반도체 칩 CH상에 형성된다. 이 반도체 칩 CH는 단변의 길이가 LA이고, 장변의 길이가 2·LA이다.
이 반도체 칩 CH는, 단변 방향 및 장변 방향에 대한 중앙 영역 CRS 및 CRL에 의해 4개의 영역으로 분할된다. 이들 4개의 분할 영역 각각에, 메모리 매트 MM0, MM1, MM2 및 MM3이 배치된다. 메모리 매트 MM0∼MM3의 각각은, 도 3에 도시하는 구성을 구비한다. 즉, 메모리 매트 MM0∼MM3의 각각은, 장변 방향에 따라, 4개의 메모리 어레이 AR0∼AR3로 분할된다. 이들 메모리 매트 MM0∼MM3 각각에 있어서, 메모리 어레이 AR0 및 AR1의 사이에 단변 방향에 따라 연장하는 행계 회로 RRCa가 배치되고, 메모리 어레이 AR2 및 AR3의 사이에, 단변 방향에 따라 행계 회로 RRCb가 배치된다. 도 6에 있어서는, 이 행계 회로 RRCa 및 RRCb로부터 장변 방향에 따라 연장하는 워드선 WL을 대표적으로 도시한다.
메모리 매트 MM0∼MM3 각각에 대하여, 중앙 영역 CRS에 면하여 장변 방향에 따라 컬럼 디코더 CD0∼CD3가 배치된다. 메모리 매트 MM0∼MM3 각각에 있어서, 컬럼 디코더 CD0∼CD3으로부터의 열 선택 신호 전달선 CSL이 단변 방향에 따라 연장하여 배치된다.
이 반도체 칩 CH의 중앙(중앙 영역 CRL 및 CRS의 교차부)에, 마스터 제어 회로 MCTL이 배치된다. 도 6에 있어서는, 마스터 제어 회로 MCTL에 포함되는 출력단의 버퍼 회로 MODa 및 MODb를 대표적으로 도시한다. 이 마스터 제어 회로 MCTL의 출력 드라이버로서의 버퍼 회로 MODa는, 메모리 매트 MM0 및 MM1 사이의 중앙 영역 CRS에서 장변 방향에 따라 연장하여 배치되는 마스터 제어 신호 전달 버스(1h)를 구동하고, 한편, 출력 드라이버로서의 버퍼 회로 MODb는, 메모리 매트 MM2 및 MM3 사이의 중앙 영역 CRS내에서 장변 방향에 따라 연장하여 배치되는 마스터 제어 신호 전달 버퍼(1m)를 구동한다.
마스터 제어 신호 전달 버스(1h)에 대하여, 버퍼 회로(20a, 20c, 20b 및 20d)가 마련된다. 버퍼 회로(20a 및 20c)는, 이 마스터 제어 신호 전달 버퍼(1h)상의 신호를 버퍼처리하여, 메모리 매트 MM0에 포함되는 행계 회로 RRCa 및 RRCb상에 버퍼처리한 신호를 전달한다. 버퍼 회로(20b 및 20d)는, 메모리 매트 MM1에 대하여 마련된 행계 제어 회로 RRCa 및 RRCb에, 이 마스터 제어 버스(1h)상의 신호를 버퍼처리하여 전달한다.
이 마스터 제어 신호 전달 버스(1h)에 대하여 버퍼 회로(22a 및 22b)가 더 마련된다. 버퍼 회로(22a)는, 이 마스터 제어 신호 전달 버스(1h)에 포함되는 열계 신호를 버퍼처리하여, 메모리 매트 MM0 및 MM1의 메모리 어레이 AR0 및 AR1에 대하여 마련된 컬럼 디코더부로 버퍼처리한 신호를 전달한다. 버퍼 회로(22b)는, 마스터 제어 신호 전달 버스(1h)에 포함되는 열계 신호를 버퍼처리하여, 메모리 매트 MM0 및 MM1의 메모리 어레이 AR2 및 AR3에 대하여 마련되는 컬럼 디코더부로 버퍼처리한 신호를 전달한다.
마스터 제어 신호 전달 버스(1m)에 대하여, 행계 신호를 버퍼처리하는 버퍼 회로(20g, 20e, 20h 및 20f)가 마련된다. 버퍼 회로(20g 및 20e)는, 이 마스터 제어 신호 전달 버스(1m)에 포함되는 행계 신호를 버퍼처리하여, 메모리 매트 MM2에 대하여 마련된 행계 회로 RRCb 및 RRCa에 버퍼처리한 신호를 전달한다. 버퍼 회로(20f 및 20h)는, 이 마스터 제어 신호 전달 버스(1m)상의 행계 신호를 버퍼처리하여, 메모리 매트 MM3의 행계 회로 RRCa 및 RRCb에 버퍼처리한 신호를 전달한다.
마스터 제어 신호 전달 버스(1m)에 대하여 버퍼 회로(22c 및 22d)가 더 배치된다. 버퍼 회로(22c)는, 이 마스터 제어 신호 전달 버퍼(1m)에 포함되는 열계 신호를 버퍼처리하여, 메모리 매트 MM2 및 MM3의 메모리 어레이 AR0 및 AR1에 대하여 마련된 컬럼 디코더부로 버퍼처리 후의 신호를 전달한다. 버퍼 회로(22d)는, 이 마스터 제어 신호 전달 버스(1m)상의 열계 신호를 버퍼처리하여, 메모리 매트 MM2 및 MM3의 메모리 어레이 AR2 및 AR3에 대하여 마련된 컬럼 디코더부로 버퍼처리한 신호를 전달한다.
메모리 매트 MM0∼MM3은 동일한 사이즈를 갖고, 메모리 어레이 AR0∼AR3도 동일한 사이즈를 갖는다. 중앙 영역 CRS 및 CRL은, 이 반도체 칩 CH의 장변 방향의 길이 2·LA 및 단변 방향의 길이 LA에 비해 충분히 그 폭이 작은 것으로 한다. 이 경우, 메모리 매트 MM0∼MM3 각각의 장변 방향의 길이는, 거의 LA로 되고, 그들의 단변 방향의 길이는 LA/2로 된다. 따라서, 메모리 어레이 AR0∼AR3의 장변 방향에 따른 길이는, LA/4로 되고, 단변 방향에 따른 길이가 LA/2로 된다. 따라서, 상기 도 4 및 도 5를 참조하여 설명한 바와 같이, 메모리 매트 MM0∼MM3 각각에 있어서, 행계 회로 RRCa 및 RRCb가 구동하는 신호선의 길이(예를 들면, 워드선 WL)는 거의 LA/4로 되고, 그 단변 방향에 따른 길이보다도 줄어들어, 고속으로 행 선택에 관련한 동작을 실행할 수 있다.
또한, 열계 신호를 버퍼처리하는 버퍼 회로(22a 및 22b, 22d 및 22c)는, 각각 대응하는 메모리 매트의 장변 방향에 대해서 중앙부에 배치되어 있고, 마스터 제어 신호 MCTL의 출력단의 드라이버 MODa 및 MODb는, 그 열계 신호에 대해서는, 장변 방향에 대하여 LA/2 길이의 신호선을 구동하는 것이 요구될 뿐이므로, 고속으로 열계 신호를 전달할 수 있다.
또한, 마스터 제어 신호 전달 버스(1h 및 1m)는, 각각 메모리 어레이 AR0 및 AR1의 경계 영역에까지 연장하고 있을 뿐이다. 따라서, 이들 마스터 제어 신호 전달 버스(1h 및 1m)의 길이는, 칩 CH의 장변 방향의 길이 2·LA의 3/8(1/2·3/4)로 되고, 버스의 길이가 줄어들어, 마스터 제어 회로 MCTL은 고속으로 버스(1h 및 1m)를 구동할 수 있다.
이상과 같이, 본 발명의 실시예 2에 따르면, 메모리 매트를, 칩의 장변 방향으로 복수의 어레이로 분할하여, 이 인접 어레이 사이에 행계 회로를 배치하여, 이들의 행계 회로에, 마스터 제어 회로로부터의 내부 신호를 버퍼 회로를 거쳐서 전달하고 있기 때문에, 고속으로 행계 신호를 전달할 수 있어, 고속으로 행계 회로를 동작시킬 수 있다. 또한, 행계 회로의 구동하는 신호선의 길이도 줄어 들어, 고속으로 행 선택 동작을 실행할 수 있어, 고속 액세스가 가능해진다.
(실시예 3)
도 7은, 본 발명의 실시예 3에 따른 반도체 기억 장치의 칩상 레이아웃을 개략적으로 도시한 도면이다. 이 도 7에 도시하는 구성에 있어서도, 반도체 칩 CH의 중앙 영역 CRS 및 CRL에 의해 분할되는 4개의 영역에 메모리 매트 MM0∼MM3가 각각 배치된다. 메모리 매트 MM0∼MM3의 각각은, 장변 방향에 따라 2개의 메모리 어레이 AR#0 및 AR#1로 분할된다. 메모리 매트 MM0∼MM3 각각에 있어서, 메모리 어레이 AR#0 및 AR#1 사이의 영역에, 단변 방향에 따라 행계 회로 RRC#가 배치된다.
중앙 영역 CRS에서, 마스터 제어 회로 MCTL에서 메모리 매트 MM0 및 MM1의 메모리 어레이 AR#0 및 AR#1의 경계 영역 근방에까지 장변 방향에 따라 마스터 제어 신호 전달 버스(1lh)가 배치된다. 또한, 중앙 영역 CRS에 있어서, 이 마스터 제어 신호 전달 버스(11h)와 반대 방향으로 장변 방향에 따라, 메모리 매트 MM2 및 MM3의 메모리 어레이 AR#0 및 AR#1의 경계 영역 근방에까지 마스터 제어 신호 전달 버스(11m)가 배치되어 마련된다. 마스터 제어 회로 MCTL은, 그 출력 드라이버로서의 버퍼 회로 MODa 및 MODb에 의해, 마스터 제어 신호 전달 버스(1lh 및 11m)를 각각 구동한다.
메모리 매트 MM0 및 MM1의 행계 회로 RRC#에 대하여, 버퍼 회로(30a 및 30b)가 배치된다. 버퍼 회로(30a)는, 마스터 제어 신호 전달 버스(11h)로부터의 내부 신호를 버퍼처리하여, 메모리 매트 MM0의 행계 회로 RRC#에 전달한다. 버퍼 회로(30b)는, 마스터 제어 신호 전달 버스(11h)의 내부 신호를 버퍼처리하여 메모리 매트 MM1의 행계 회로 RRC#에 전달한다.
마스터 제어 신호 전달 버스(11h)에 대해서도, 버퍼 회로(32a 및 32b)가 마련된다. 버퍼 회로(32a)는 이 마스터 제어 신호 전달 버스(1lh)의 열계 신호를 버퍼처리하여, 메모리 매트 MM0 및 MM1의 컬럼 디코더 CD0 및 CD1의 메모리 어레이 AR#0에 대하여 마련된 부분으로 버퍼처리한 신호를 전달한다. 버퍼 회로(32b)는, 이 마스터 제어 신호 전달 버스(11h)의 열계 신호를 버퍼처리하여, 메모리 매트 MM0 및 MM1의 메모리 어레이 AR#1에 대하여 마련된 컬럼 디코더부로 전달한다. 버퍼 회로(32a 및 32b)의 신호를 전달하는 방향은 반대이고, 메모리 어레이 AR#0 및 AR#1의 장변 방향에 대해서 길이는 같기 때문에, 버퍼 회로(32a 및 32b)는 같은 길이의 버스를 구동한다.
마스터 제어 신호 전달 버스(11m)에 대하여, 행계 신호를 버퍼처리하는 버퍼 회로(30c 및 30d)가 마련되고, 또한 열계 신호를 버퍼처리하는 버퍼 회로(32d 및 32e)가 버퍼 회로(30c 및 30d)의 근방에 마련된다. 버퍼 회로(30c)는, 버퍼처리한 행계 신호를 메모리 매트 MM2의 행계 회로 RRC#에 전달하고, 버퍼 회로(30d)는, 버퍼처리한 행계 신호를 메모리 매트 MM3의 행계 회로 RRC#에 전달한다. 버퍼 회로(32d)는, 버퍼처리한 열계 신호를 메모리 매트 MM2 및 MM3의 메모리 어레이 AR#0에 대해 마련된 컬럼 디코더부에 전달한다. 버퍼 회로(32e)는, 이 컬럼 디코더 CD2 및 CD3의 메모리 어레이 AR#1에 대하여 마련된 부분으로 그 버퍼처리한 열계 신호를 전달한다.
컬럼 디코더 CD0∼CD3는, 메모리 매트 MM1∼MM3의 중앙 영역 CRS에 면하도록 배치된다.
이 도 7에 도시하는 배치에 있어서, 행계 회로 RRC#의 출력 드라이버 OD가 구동하는 신호선 SGL의 길이는, 메모리 매트 MM0∼MM3의 장변 방향의 거의 1/2로 된다. 신호선 SGL의 길이는, 따라서 메모리 매트 MM0∼MM3의 단변 방향의 길이와 거의 동일하게 된다. 그러나, 마스터 제어 신호 전달 버스(1lh 및 1lm)는, 메모리 어레이 AR#0 및 AR#1의 경계 영역 근방에까지 밖에 연장하지 않는다. 따라서, 이들 마스터 제어 신호 전달 버스(1lh 및 11m)의 길이는, 메모리 매트 MM0∼MM3의 장변 방향에 대한 길이의 거의 1/2로 되어, 종래에 비해 고속으로 신호를 전달할 수 있다. 이에 따라 행계 회로 RRC#가 빠른 타이밍으로 확정 상태로 된 신호에 따라서 동작하여, 결과적으로 고속 액세스가 실현된다.
또한 열계 신호에 대해서도, 마스터 제어 신호 전달 버스(11h 및 11m)는, 그 길이가, 상기 실시예 2와 마찬가지로, 버퍼 회로(32a 및 32b)에 의해, 고속으로 컬럼 디코더 CD0∼CD3에 열계 신호를 전달할 수 있다.
또한, 컬럼 디코더 CD0∼CD3으로부터의 열 선택 신호 전달선의 길이는, 대응하는 메모리 매트 MM0∼MM3의 단변 방향의 길이이고, 상기 실시예 2와 마찬가지로 고속으로 열 선택 신호를 확정 상태로 할 수 있어, 이에 따라 고속 액세스가 가능하게 된다.
이상과 같이, 본 발명의 실시예 3에 따르면, 메모리 매트를 2개의 메모리 어레이로 장변 방향에 따라 분할하고, 이들 어레이 사이에 행계 회로를 칩의 단변 방향에 따라 배치되어 마련하고 있기 때문에, 마스터 제어 회로로부터 칩 주변 방향을 따라서 연장하여 배치되어 마련되는 마스터 제어 신호 전달 버스의 길이가 거의 메모리 매트의 장변 방향 길이의 1/2로 되고, 마스터 제어 회로는 고속으로 신호를 전파할 수 있어, 이에 따라 고속 액세스가 가능해진다.
(실시예 4)
도 8은, 본 발명의 실시예 4에 따른 반도체 기억 장치의 칩상 레이아웃을 개략적으로 도시한 도면이다. 이 도 8에 도시하는 배치에 있어서는, 도 6에 도시하는 배치와 마찬가지로 메모리 매트 MM0∼MM3의 각각은, 4개의 메모리 어레이 AR0∼AR3로 분할된다. 본 실시예 4에 있어서는, 대표적으로 어드레스 신호의 전파를 위한 구성을 도시하기 위해, 행계 회로 RRCa 및 RRCb 대신에, 로우 디코더 RRDa 및 RRDb를 도시한다. 메모리 매트 MM0 및 MM1 사이의 중앙 영역 CRS에 있어서, 마스터 제어 회로 MCTL에서 장변 방향에 따라 내부 어드레스 신호 및 프리디코드 신호를 전달하는 마스터 어드레스 신호 전달 버스(1ha)가 배치된다. 이 마스터 어드레스 신호 전달 버스(1ha)는, 마스터 제어 회로 MCTL로부터 메모리 매트 MM0 및 MM1의 메모리 어레이 AR0및 AR1의 경계 영역 근방에까지 연장하여 배치된다. 마찬가지의 메모리 매트 MM2 및 MM3 사이의 중앙 영역 CRS에 있어서, 마스터 제어 회로 MCTL에서 장변 방향에 따라, 어드레스 신호 및 프리디코드 신호를 전달하는 마스터 어드레스 신호 전달 버스(1ma)가 배치되어 마련된다. 이 마스터 어드레스 신호 전달 버스(1ma)는, 메모리 매트 MM2 및 MM3의 메모리 어레이 AR0 및 AR1의 경계 영역 근방에까지 연장하여 배치된다. 도 6의 배치와 마찬가지로 버스(1ha)에 대하여, 버퍼 회로(20a-20d, 22a, 및22b)가 마련되어, 버스(1ma)에 대하여 버퍼 회로(20e-20h, 22c 및 22d)가 배치된다.
마스터 제어 회로 MCTL은, 인가된 어드레스 신호(어드레스 입력 버퍼로부터) 를 프리디코드하는 프리디코더 PD와, 프리디코더 PD의 출력 신호를 마스터 어드레스 신호 전달 버스(1ha 및 1ma)상에 전달하는 드라이버 PVa 및 PVb를 포함한다. 이 도 8에 도시하는 구성에 있어서는, 로우 디코더 RRDa 및 RRDb가, 인가된 내부 어드레스 신호 비트를 모두 디코드하는 풀(full) 디코드 구성이 아니며, 마스터 제어 회로 MCTL에서 프리디코더 PD에 의해 내부 어드레스 신호가 프리디코드되어, 프리디코드된 어드레스 신호가 로우 디코더 RRDa 및 RRDb에 전달된다. 이러한 프리디코드 방식을 이용하는 경우, 로우 디코더의 규모를 작게 하는 것이 알려져 있다. 예를 들면, 3비트의 어드레스 신호를 예로 든다. 이 3비트의 어드레스 신호를 내부 어드레스 신호 비트로서 전달하는 경우, 상보적인 어드레스 신호 비트를 전달해야 하기 때문에, 6개의 신호선이 필요하게 된다. 이중 3개의 신호선이 H 레벨, 나머지의 3개의 신호선이 L 레벨로 된다. 따라서, 이 6개의 신호선중 적어도 2개의 신호선은 충방전할 필요가 있다(1비트 어드레스만이 변화한 경우가 최소 : 다이나믹인 구동인 경우 항상 3개). 한편, 프리디코드 방식에 따르면, 8개의 신호선 이 필요로 되지만, 활성 상태로 되는 신호선은 1개이고, 구동되는 신호선의 수는 적게 되어, 소비 전류가 저감된다(반도체 기억 장치가 다이나믹 동작을 실행하는 경우, 모든 신호선은 소정 전위로 프리차지된다). 또한, 로우 디코더에 있어서, 이 프리디코드된 신호를 이용함으로써, 최종적으로 디코드해야 할 신호 비트가 적게 되어, 단위 디코더의 구성이 작아지고, 메모리 어레이 사이에 로우 디코더 RRDa 및 RRDb를 배치되어 마련하는 경우에 있어서도, 그 면적의 증가를 최소한으로 억제할 수 있다. 버퍼 회로(20a-20h, 22a-22d)의 배치는 도 6의 배치와 동일하며, 고속으로 프리디코드 신호를 프리디코더 PD로부터 각 로우 디코드 RRDa-RRDd에 전달할 수 있다.
이상과 같이, 본 발명의 실시예 4에 따르면, 어드레스 신호를 프리디코드하여 메모리 매트 각각의 로우 디코더(행계 회로에 포함된다)에 전달하고 있기 때문에, 실시예 1 내지 3의 효과에 덧붙여, 배선 점유 면적을 대폭 증가시키는 일없이 저소비 전류로 어드레스 신호를 전달할 수 있다. 또한, 로우 디코더의 규모 증대를 억제할 수 있어, 이에 따라 어레이 사이에 배치되어 마련함으로써 영역 패널티(area penalty)를 최소한으로 억제할 수 있다.
또 상술의 설명에 있어서는, 반도체 칩의 단변 방향에 대한 중앙 영역에 입력 패드가 배치되는 반도체 기억 장치가 설명되어 있다. 그러나, 이러한 신호 입력 패드가 반도체 칩의 주변부에 배치되는 소위 「주변 패드」배치의 반도체 기억 장치이더라도, 주변 회로가 반도체 칩의 장변 방향에 대한 중앙 영역에 배치되고, 이 주변 제어 회로로부터 각 메모리 매트의 제어 회로(로컬 제어 회로 및 어드레스 디코더 등)로 전달되는 구성이면, 본 발명은 적용가능하다.
또한, 반도체 기억 장치로서는, 다이나믹 랜덤 액세스 메모리로 한정되지 않고, 다른, 예를 들면 플래쉬 EEPROM(전기적으로 기입소거가능한 불휘발성 메모리), 스태틱 랜덤 액세스 메모리 등의 기억 장치이더라도 본 발명은 적용가능하다.
청구항 1에 관한 발명에 따르면, 복수의 메모리 매트 각각에 대하여 마련되고, 마스터 제어 회로로부터의 내부 신호에 따라서 대응하는 메모리 매트를 구동하는 복수의 로컬 제어 회로 각각의 사이에 버퍼 수단을 마련하였기 때문에 마스터 제어 회로와 로컬 제어 회로 사이의 신호선의 길이가 길게 되는 경우에 있어서도, 고속으로 내부 신호를 전달할 수 있어, 이에 따라 고속 액세스가 가능해진다.
청구항 2에 관한 발명에 따르면, 칩의 단변 방향에 따라 행 선택 수단을 배치하고 장변 방향에 따라 열 선택 수단을 배치하고 있기 때문에, 열 선택 수단이 구동하는 열 선택 신호 전달선의 길이가 짧게 되어, 고속으로 열 선택 신호를 전달할 수 있다.

Claims (9)

  1. 각각이 행렬 형상으로 배열되는 복수의 메모리 셀(a plurality of memory cells)을 갖는 복수의 메모리 매트(a plurality of memory mats)와,
    어드레스 신호를 포함하는 외부 신호에 따라서, 상기 복수의 메모리 매트에 공통으로, 내부 어드레스 신호 및 내부 제어 신호를 발생하기 위한 마스터 제어 회로와,
    각 상기 메모리 매트에 대하여 마련되고, 상기 마스터 제어 회로로부터의 내부 어드레스 신호 및 내부 제어 신호에 따라서 대응하는 메모리 매트의 메모리 셀로의 액세스 동작을 제어하기 위한 복수의 로컬 제어 회로(a plurality of local control circuits), 및
    상기 마스터 제어 회로와 각 상기 로컬 제어 회로 사이에 마련되어, 상기 마스터 제어 회로로부터의 신호를 버퍼 처리하여 각 상기 로컬 제어 회로에 전달하는 버퍼 수단을 포함하는 반도체 기억 장치.
  2. 제 1 변과 상기 제 1 변보다 긴 제 2 변을 갖는 직사각형 형상의 반도체 칩 상에 형성되는 반도체 기억 장치에 있어서,
    상기 제 1 변 방향의 단변과 상기 제 2 변 방향의 상기 단변보다도 긴 장변을 갖고 또한 행렬 형상으로 배열되는 복수의 메모리 셀을 갖는 메모리 매트와,
    상기 메모리 매트의 상기 단변에 따라 배치되어, 제 1 어드레스 신호에 따라서 어드레스 지정된 행을 선택 상태로 구동하기 위한 행 선택 수단, 및
    상기 메모리 매트의 상기 장변에 따라 배치되어, 제 2 어드레스 신호에 따라서 어드레스 지정된 열을 선택하기 위한 열 선택 수단을 포함하되,
    상기 반도체 칩은,
    상기 제 1 및 제 2 변 각각의 중앙부에 의해 4개의 영역으로 분할되고, 상기 4개의 영역 각각에 상기 메모리 매트가 배치되며, 상기 열 선택 수단은 상기 제 1 변에 대하여 중앙부에 맞닿도록 대응하는 메모리 매트에 배치되는 반도체 기억 장치.
  3. 제 2 항에 있어서,
    상기 반도체 칩의 상기 제 1 및 제 2 변 양자에 대하여 중앙 영역에 배치되어, 어드레스 신호를 포함하는 외부 신호에 따라서 각 영역의 메모리 매트에 대하여 공통적으로 내부 신호를 생성하여 상기 제 2 변 방향을 따라서 상기 제 1 변에 대하여 중앙 영역을 거쳐 그 생성된 신호를 전달하는 마스터 제어 회로 및 각 상기 메모리 매트에 대응하여 마련되고, 상기 마스터 제어 회로로부터의 신호를 버퍼 처리하여 대응하는 메모리 매트의 행선택 수단에 전달하는 버퍼 수단을 더욱 구비하는 반도체 기억 장치.
  4. 제 2 항에 있어서,
    상기 각 메모리 매트는 상기 제 2 변 방향에 대하여, 각각이 행렬 형상으로 배치되는 복수의 메모리 셀을 가지는 복수의 어레이로 분할되고,
    상기 행 선택 수단은 대응하는 메모리 매트의 인접 어레이간에 배치되는 반도체 기억 장치.
  5. 제 4 항에 있어서,
    상기 각 메모리 매트는 2개의 어레이로 분할되는 반도체 기억 장치.
  6. 제 4 항에 있어서,
    상기 각 메모리 매트는 상기 제 2 변 방향을 따라 제 1 내지 제 4의 4개의 어레이로 분할되고, 상기 행 선택 수단은 상기 제 1 및 제 2 어레이 사이 및 상기 제 3 및 제 4 어레이 사이에 각각 배치되는 반도체 기억 장치.
  7. 제 3 항에 있어서,
    상기 각 메모리 매트에 대응하여 마련되고, 상기 마스터 제어 회로로부터의 열 선택에 관련하는 신호를 버퍼 처리하여 대응하는 메모리 매트의 열 선택 수단에 전달하는 열 버퍼 수단을 더욱 포함하는 반도체 기억 장치.
  8. 제 7 항에 있어서,
    상기 열 버퍼 수단은,
    대응하는 메모리 매트의 상기 제 2 변 방향에 대한 중앙부에 배치되고, 서로 반대 방향으로 버퍼 처리한 신호를 전달하는 수단을 포함하는 반도체 기억 장치.
  9. 제 2 항 내지 제 8 항에 있어서,
    상기 각 메모리 매트에 대응하여 마련되고, 상기 마스터 제어 회로로부터의 내부 어드레스 신호를 프리 디코드하여, 상기 제 2 변 방향을 따라서 상기 버퍼 수단에 전달하는 프리 디코드 수단을 더욱 포함하는 반도체 기억 장치.
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