JP2001344970A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 昇圧電位ＶＰＰにおける消費電力を低減さ
せ、チップサイズの小さい半導体記憶装置を提供する。 【解決手段】 シェアードゲート信号を出力する３値回
路４４は、出力信号ＯＵＴを出力するノードＮ５３をま
ずＮチャネルＭＯＳトランジスタ９６によって外部電源
電位ｅｘｖｄｄに充電した後に、ＮチャネルＭＯＳトラ
ンジスタ９６を非導通状態にし、ＰチャネルＭＯＳトラ
ンジスタ９２を導通させることにより、ノードＮ５３を
昇圧電源電位ＶＰＰに充電する。このようにすることに
より、昇圧電位ＶＰＰにおいて消費される電力を低減さ
せることができ、ＶＰＰ発生回路のトランジスタサイズ
を小さくすることができ、チップサイズの小さな半導体
記憶装置を提供することができる。
せ、チップサイズの小さい半導体記憶装置を提供する。 【解決手段】 シェアードゲート信号を出力する３値回
路４４は、出力信号ＯＵＴを出力するノードＮ５３をま
ずＮチャネルＭＯＳトランジスタ９６によって外部電源
電位ｅｘｖｄｄに充電した後に、ＮチャネルＭＯＳトラ
ンジスタ９６を非導通状態にし、ＰチャネルＭＯＳトラ
ンジスタ９２を導通させることにより、ノードＮ５３を
昇圧電源電位ＶＰＰに充電する。このようにすることに
より、昇圧電位ＶＰＰにおいて消費される電力を低減さ
せることができ、ＶＰＰ発生回路のトランジスタサイズ
を小さくすることができ、チップサイズの小さな半導体
記憶装置を提供することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、シェアードセンスアンプ型の
メモリセルアレイを有する半導体記憶装置に関する。
に関し、より特定的には、シェアードセンスアンプ型の
メモリセルアレイを有する半導体記憶装置に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）では、メモリアレイからデータを読出すた
めにワード線、ビット線イコライズ信号線（ＢＬＥＱ）
および後に説明するシェアードセンスアンプ型のメモリ
セルアレイのシェアードゲート信号線（ＢＬＩ）などの
負荷の多い信号線を昇圧電位ＶＰＰで駆動する。これら
の信号線が接続されるゲート回路は、ＮチャネルＭＯＳ
トランジスタが使用されている。ＮチャネルＭＯＳトラ
ンジスタのソースに与えられた電源電位をドレインに伝
達するには、少なくともしきい値電圧分だけ電源電位よ
りも高いＨレベルをゲート電位として与える必要があ
る。したがって、昇圧電位ＶＰＰが必要となる。
（ＤＲＡＭ）では、メモリアレイからデータを読出すた
めにワード線、ビット線イコライズ信号線（ＢＬＥＱ）
および後に説明するシェアードセンスアンプ型のメモリ
セルアレイのシェアードゲート信号線（ＢＬＩ）などの
負荷の多い信号線を昇圧電位ＶＰＰで駆動する。これら
の信号線が接続されるゲート回路は、ＮチャネルＭＯＳ
トランジスタが使用されている。ＮチャネルＭＯＳトラ
ンジスタのソースに与えられた電源電位をドレインに伝
達するには、少なくともしきい値電圧分だけ電源電位よ
りも高いＨレベルをゲート電位として与える必要があ
る。したがって、昇圧電位ＶＰＰが必要となる。
【０００３】図１７は、内部で発生する昇圧電位ＶＰＰ
を説明するための図である。図１７を参照して、昇圧電
位ＶＰＰは、半導体記憶装置が内蔵するＶＰＰ発生回路
で発生される。ＶＰＰ発生回路は、半導体記憶装置に外
部から供給される外部電源電位ｅｘｖｄｄをチャージポ
ンプ回路等の昇圧回路で昇圧して昇圧電位ＶＰＰを発生
する。
を説明するための図である。図１７を参照して、昇圧電
位ＶＰＰは、半導体記憶装置が内蔵するＶＰＰ発生回路
で発生される。ＶＰＰ発生回路は、半導体記憶装置に外
部から供給される外部電源電位ｅｘｖｄｄをチャージポ
ンプ回路等の昇圧回路で昇圧して昇圧電位ＶＰＰを発生
する。
【０００４】しかし、外部電源電位ｅｘｖｄｄは、近年
低電圧化されて必要な昇圧電位ＶＰＰとの電位差が大き
くなってきている。また、ＶＰＰ発生回路は、低い外部
電源電位ｅｘｖｄｄをチャージポンプ回路等によって昇
圧しているので、昇圧電位ＶＰＰで消費される電力が大
きくなれば、チャージポンプのトランジスタサイズが大
きくなる。これにより、半導体記憶装置のチップ面積が
増大してしまう。
低電圧化されて必要な昇圧電位ＶＰＰとの電位差が大き
くなってきている。また、ＶＰＰ発生回路は、低い外部
電源電位ｅｘｖｄｄをチャージポンプ回路等によって昇
圧しているので、昇圧電位ＶＰＰで消費される電力が大
きくなれば、チャージポンプのトランジスタサイズが大
きくなる。これにより、半導体記憶装置のチップ面積が
増大してしまう。
【０００５】そこで、従来においても、昇圧電位ＶＰＰ
での電力消費を抑えるために工夫がされている。
での電力消費を抑えるために工夫がされている。
【０００６】図１８は、従来用いられている昇圧電位Ｖ
ＰＰでの消費電力を抑えるための３値回路の構成を示す
回路図である。
ＰＰでの消費電力を抑えるための３値回路の構成を示す
回路図である。
【０００７】図１８を参照して、この３値回路は、昇圧
電位ＶＰＰを受けるノードと出力ノードＮＯＵＴとの間
に接続され、ゲートに信号Ａを受けるＰチャネルＭＯＳ
トランジスタＰＱと、出力ノードＮＯＵＴと接地ノード
との間に接続され、ゲートに信号Ｂを受けるＮチャネル
ＭＯＳトランジスタＮＱと、外部電源電位ｅｘｖｄｄを
受けるノードと出力ノードＮＯＵＴとの間に接続され、
ゲートに制御信号Ｃを受けるＮチャネルＭＯＳトランジ
スタＮＱ１とを含む。
電位ＶＰＰを受けるノードと出力ノードＮＯＵＴとの間
に接続され、ゲートに信号Ａを受けるＰチャネルＭＯＳ
トランジスタＰＱと、出力ノードＮＯＵＴと接地ノード
との間に接続され、ゲートに信号Ｂを受けるＮチャネル
ＭＯＳトランジスタＮＱと、外部電源電位ｅｘｖｄｄを
受けるノードと出力ノードＮＯＵＴとの間に接続され、
ゲートに制御信号Ｃを受けるＮチャネルＭＯＳトランジ
スタＮＱ１とを含む。
【０００８】この３値回路は、出力を０Ｖから昇圧電位
ＶＰＰへ変化させる場合、接地電位から一度に昇圧電位
ＶＰＰまで電位を上げずに、第１段階として０Ｖから外
部電源電位ｅｘｖｄｄまで出力ノードＮＯＵＴの電位を
上げ、次に、第２段階として外部電源電位ｅｘｖｄｄか
ら昇圧電位ＶＰＰまで出力ノードＮＯＵＴの電位を上げ
る。このようにすれば、ＶＰＰ発生回路で発生される昇
圧電位ＶＰＰにおいて消費される電力は外部電源電位ｅ
ｘｖｄｄから昇圧電位ＶＰＰまで電位を上げる分のみで
すむ。
ＶＰＰへ変化させる場合、接地電位から一度に昇圧電位
ＶＰＰまで電位を上げずに、第１段階として０Ｖから外
部電源電位ｅｘｖｄｄまで出力ノードＮＯＵＴの電位を
上げ、次に、第２段階として外部電源電位ｅｘｖｄｄか
ら昇圧電位ＶＰＰまで出力ノードＮＯＵＴの電位を上げ
る。このようにすれば、ＶＰＰ発生回路で発生される昇
圧電位ＶＰＰにおいて消費される電力は外部電源電位ｅ
ｘｖｄｄから昇圧電位ＶＰＰまで電位を上げる分のみで
すむ。
【０００９】図１９は、図１８の３値回路の動作を説明
するための動作波形図である。図１８、図１９を参照し
て、時刻ｔ１において、信号Ａの電位が０Ｖから昇圧電
位ＶＰＰに変化し、信号Ｂの電位が０Ｖから昇圧電位Ｖ
ＰＰに変化し、制御信号Ｃの電位が外部電源電位ｅｘｖ
ｄｄから接地電位に変化する。すると、ＰチャネルＭＯ
ＳトランジスタＰＱおよびＮチャネルＭＯＳトランジス
タＮＱは非導通状態となり、ＮチャネルＭＯＳトランジ
スタＮＱが導通状態となるため、出力ノードＮＯＵＴが
接地ノードに結合される。したがって、出力信号ＯＵＴ
はＬレベルに立下がる。
するための動作波形図である。図１８、図１９を参照し
て、時刻ｔ１において、信号Ａの電位が０Ｖから昇圧電
位ＶＰＰに変化し、信号Ｂの電位が０Ｖから昇圧電位Ｖ
ＰＰに変化し、制御信号Ｃの電位が外部電源電位ｅｘｖ
ｄｄから接地電位に変化する。すると、ＰチャネルＭＯ
ＳトランジスタＰＱおよびＮチャネルＭＯＳトランジス
タＮＱは非導通状態となり、ＮチャネルＭＯＳトランジ
スタＮＱが導通状態となるため、出力ノードＮＯＵＴが
接地ノードに結合される。したがって、出力信号ＯＵＴ
はＬレベルに立下がる。
【００１０】次に、時刻ｔ２において、信号Ｂの電位が
昇圧電位ＶＰＰから接地電位に立下がる。一方、制御信
号Ｃの電位は接地電位から外部電源電位ｅｘｖｄｄに立
上がる。すると、ＮチャネルＭＯＳトランジスタＮＱは
非導通状態となり、ＮチャネルＭＯＳトランジスタＮＱ
１は導通状態となるため、出力ノードＮＯＵＴは、外部
電源電位ｅｘｖｄｄにＮチャネルＭＯＳトランジスタＮ
Ｑ１によって結合される。しかし、ＮチャネルＭＯＳト
ランジスタＮＱ１のゲート電位が外部電源電位ｅｘｖｄ
ｄであるため、しきい値電圧Ｖｔｈ分の電圧降下が起こ
る。したがって、時刻ｔ２〜ｔ３においては、出力ノー
ドＮＯＵＴは外部電源電位ｅｘｖｄｄからしきい値電圧
分だけ低い電位にまで充電される。
昇圧電位ＶＰＰから接地電位に立下がる。一方、制御信
号Ｃの電位は接地電位から外部電源電位ｅｘｖｄｄに立
上がる。すると、ＮチャネルＭＯＳトランジスタＮＱは
非導通状態となり、ＮチャネルＭＯＳトランジスタＮＱ
１は導通状態となるため、出力ノードＮＯＵＴは、外部
電源電位ｅｘｖｄｄにＮチャネルＭＯＳトランジスタＮ
Ｑ１によって結合される。しかし、ＮチャネルＭＯＳト
ランジスタＮＱ１のゲート電位が外部電源電位ｅｘｖｄ
ｄであるため、しきい値電圧Ｖｔｈ分の電圧降下が起こ
る。したがって、時刻ｔ２〜ｔ３においては、出力ノー
ドＮＯＵＴは外部電源電位ｅｘｖｄｄからしきい値電圧
分だけ低い電位にまで充電される。
【００１１】次に、時刻ｔ３において、信号Ａの電位が
昇圧電位ＶＰＰからＬレベルに立下がる。すると、Ｐチ
ャネルＭＯＳトランジスタＰＱが導通状態となり、出力
ノードＮＯＵＴは昇圧電位ＶＰＰに結合される。したが
って、時刻ｔ３以降は信号ＯＵＴの電位はｅｘｖｄｄ−
Ｖｔｈから昇圧電位ＶＰＰまで立上がる。これにより、
ＶＰＰ発生回路が発生する昇圧電位ＶＰＰの電力が消費
されるのは、時刻ｔ３以降の昇圧分のみである。
昇圧電位ＶＰＰからＬレベルに立下がる。すると、Ｐチ
ャネルＭＯＳトランジスタＰＱが導通状態となり、出力
ノードＮＯＵＴは昇圧電位ＶＰＰに結合される。したが
って、時刻ｔ３以降は信号ＯＵＴの電位はｅｘｖｄｄ−
Ｖｔｈから昇圧電位ＶＰＰまで立上がる。これにより、
ＶＰＰ発生回路が発生する昇圧電位ＶＰＰの電力が消費
されるのは、時刻ｔ３以降の昇圧分のみである。
【００１２】
【発明が解決しようとする課題】しかし、外部電源電位
の低電圧化に伴い、昇圧電位ＶＰＰと外部電源電位ｅｘ
ｖｄｄとの間の電位差がかなり大きくなってきているの
で、時刻ｔ３以降の出力ノードの電位上昇幅が大きくな
り、昇圧電位ＶＰＰでの消費電力の低減の効果が小さく
なってきている。
の低電圧化に伴い、昇圧電位ＶＰＰと外部電源電位ｅｘ
ｖｄｄとの間の電位差がかなり大きくなってきているの
で、時刻ｔ３以降の出力ノードの電位上昇幅が大きくな
り、昇圧電位ＶＰＰでの消費電力の低減の効果が小さく
なってきている。
【００１３】また、しきい値電圧Ｖｔｈ分の電位降下を
生じないようにして消費電力の低減の効果を大きくする
には、制御信号ＣのＨレベルの電位を昇圧電位ＶＰＰと
すればよいが、この場合は、出力ノードＮＯＵＴがＰチ
ャネルＭＯＳトランジスタＰＱによって昇圧電位ＶＰＰ
に結合された際には、ＰチャネルＭＯＳトランジスタＰ
ＱおよびＮチャネルＭＯＳトランジスタＮＱ１によって
昇圧電位ＶＰＰと外部電源電位ｅｘｖｄｄが結合されて
しまい、昇圧電位ＶＰＰから外部電源電位ｅｘｖｄｄに
対してリークが生じてしまう。
生じないようにして消費電力の低減の効果を大きくする
には、制御信号ＣのＨレベルの電位を昇圧電位ＶＰＰと
すればよいが、この場合は、出力ノードＮＯＵＴがＰチ
ャネルＭＯＳトランジスタＰＱによって昇圧電位ＶＰＰ
に結合された際には、ＰチャネルＭＯＳトランジスタＰ
ＱおよびＮチャネルＭＯＳトランジスタＮＱ１によって
昇圧電位ＶＰＰと外部電源電位ｅｘｖｄｄが結合されて
しまい、昇圧電位ＶＰＰから外部電源電位ｅｘｖｄｄに
対してリークが生じてしまう。
【００１４】この発明の目的は、昇圧電位ＶＰＰにおい
て消費電力を低減させ、ＶＰＰ発生回路が内蔵するトラ
ンジスタのサイズを小さくし、チップ面積の小さい半導
体記憶装置を提供することである。
て消費電力を低減させ、ＶＰＰ発生回路が内蔵するトラ
ンジスタのサイズを小さくし、チップ面積の小さい半導
体記憶装置を提供することである。
【００１５】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、外部から与えられたデータを記憶する行列
状に配列される複数のメモリセルを含むメモリセルアレ
イと、外部から第１の電源電位を受けて昇圧し、メモリ
セルアレイとのデータ授受の際に使用する第２の電源電
位を発生する電圧発生回路と、第２の電源電位で活性化
される第１の内部ノードと、外部から与えられる入力信
号に応じて第１の内部ノードを駆動するための第１、第
２の制御信号を発生する第１の制御回路とを備え、制御
回路は、第１の制御信号を入力信号の変化に応じて所定
の時間だけ活性化し、入力信号の変化から所定時間経過
後に第２の制御信号を活性化し、第１、第２の電源電位
を受けて、第１、第２の制御信号に応じて第１の内部ノ
ードの電位を第２の電源電位に駆動する第１の駆動回路
をさらに備え、第１の駆動回路は、第１の制御信号に応
じて導通し、第１の電源電位と第１の内部ノードとを結
合する第１のスイッチ回路と、第２の制御信号に応じて
導通し、第２の電源電位と第１の内部ノードとを結合す
る第２のスイッチ回路とを含む。
記憶装置は、外部から与えられたデータを記憶する行列
状に配列される複数のメモリセルを含むメモリセルアレ
イと、外部から第１の電源電位を受けて昇圧し、メモリ
セルアレイとのデータ授受の際に使用する第２の電源電
位を発生する電圧発生回路と、第２の電源電位で活性化
される第１の内部ノードと、外部から与えられる入力信
号に応じて第１の内部ノードを駆動するための第１、第
２の制御信号を発生する第１の制御回路とを備え、制御
回路は、第１の制御信号を入力信号の変化に応じて所定
の時間だけ活性化し、入力信号の変化から所定時間経過
後に第２の制御信号を活性化し、第１、第２の電源電位
を受けて、第１、第２の制御信号に応じて第１の内部ノ
ードの電位を第２の電源電位に駆動する第１の駆動回路
をさらに備え、第１の駆動回路は、第１の制御信号に応
じて導通し、第１の電源電位と第１の内部ノードとを結
合する第１のスイッチ回路と、第２の制御信号に応じて
導通し、第２の電源電位と第１の内部ノードとを結合す
る第２のスイッチ回路とを含む。
【００１６】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、入力信号
は、行アドレス信号であり、行アドレス信号に応じて第
３、第４の制御信号を発生する第２の制御回路と、第
１、第２の電源電位を受けて、第３、第４の制御信号に
応じて第２の内部ノードの電位を第２の電源電位に駆動
する第２の駆動回路とをさらに備え、メモリセルアレイ
は、メモリセルの列に対応して設けられる第１のビット
線対と、第１のビット線対間の電位差を増幅するセンス
アンプと、センスアンプを共有する第２、第３のビット
線対と、第１の内部ノードの電位に応じて第１のビット
線対と第２のビット線対とを接続する、第１のゲート回
路と、第２の内部ノードの電位に応じて第１のビット線
対と第３のビット線対とを接続する、第２のゲート回路
とを含む。
項１に記載の半導体記憶装置の構成に加えて、入力信号
は、行アドレス信号であり、行アドレス信号に応じて第
３、第４の制御信号を発生する第２の制御回路と、第
１、第２の電源電位を受けて、第３、第４の制御信号に
応じて第２の内部ノードの電位を第２の電源電位に駆動
する第２の駆動回路とをさらに備え、メモリセルアレイ
は、メモリセルの列に対応して設けられる第１のビット
線対と、第１のビット線対間の電位差を増幅するセンス
アンプと、センスアンプを共有する第２、第３のビット
線対と、第１の内部ノードの電位に応じて第１のビット
線対と第２のビット線対とを接続する、第１のゲート回
路と、第２の内部ノードの電位に応じて第１のビット線
対と第３のビット線対とを接続する、第２のゲート回路
とを含む。
【００１７】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、第１のゲ
ート回路は、第１の内部ノードがゲートに接続され、第
１のビット線対と第２のビット線対との間に接続される
ＮチャネルＭＯＳトランジスタの第１の対を有し、第２
のゲート回路は、第２の内部ノードがゲートに接続さ
れ、第１のビット線対と第３のビット線対との間に接続
されるＮチャネルＭＯＳトランジスタの第２の対を有す
る。
項２に記載の半導体記憶装置の構成に加えて、第１のゲ
ート回路は、第１の内部ノードがゲートに接続され、第
１のビット線対と第２のビット線対との間に接続される
ＮチャネルＭＯＳトランジスタの第１の対を有し、第２
のゲート回路は、第２の内部ノードがゲートに接続さ
れ、第１のビット線対と第３のビット線対との間に接続
されるＮチャネルＭＯＳトランジスタの第２の対を有す
る。
【００１８】請求項４に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、メモリセ
ルアレイは、メモリセルの列に対応して設けられ、第
１、第２のビット線を有するビット線対と、第１の駆動
回路の出力に応じて、第１のビット線の電位と第２のビ
ット線の電位とを等しい電位とするイコライズ回路とを
含む。
項１に記載の半導体記憶装置の構成に加えて、メモリセ
ルアレイは、メモリセルの列に対応して設けられ、第
１、第２のビット線を有するビット線対と、第１の駆動
回路の出力に応じて、第１のビット線の電位と第２のビ
ット線の電位とを等しい電位とするイコライズ回路とを
含む。
【００１９】請求項５に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、第１のス
イッチ回路は、第１の電源電位と第１の内部ノードとの
間に結合され、ゲートに第１の制御信号を受けるＮチャ
ネルＭＯＳトランジスタを有し、第１の制御回路は、第
１の制御信号の活性化電位として第２の電源電位を出力
する。
項１に記載の半導体記憶装置の構成に加えて、第１のス
イッチ回路は、第１の電源電位と第１の内部ノードとの
間に結合され、ゲートに第１の制御信号を受けるＮチャ
ネルＭＯＳトランジスタを有し、第１の制御回路は、第
１の制御信号の活性化電位として第２の電源電位を出力
する。
【００２０】請求項６に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、第１のス
イッチ回路は、第１の電源電位と第１の内部ノードとの
間に結合され、ゲートに第１の制御信号を受けるＰチャ
ネルＭＯＳトランジスタを有する。
項１に記載の半導体記憶装置の構成に加えて、第１のス
イッチ回路は、第１の電源電位と第１の内部ノードとの
間に結合され、ゲートに第１の制御信号を受けるＰチャ
ネルＭＯＳトランジスタを有する。
【００２１】請求項７に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成において、Ｐチャネ
ルＭＯＳトランジスタは、バックゲートが第２の電源電
位に結合される。
項６に記載の半導体記憶装置の構成において、Ｐチャネ
ルＭＯＳトランジスタは、バックゲートが第２の電源電
位に結合される。
【００２２】請求項８に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成において、第１の制
御回路は、第１の制御信号の非活性化電位として第２の
電源電位を出力し、第１の制御信号の活性化電位として
接地電位を出力する。
項６に記載の半導体記憶装置の構成において、第１の制
御回路は、第１の制御信号の非活性化電位として第２の
電源電位を出力し、第１の制御信号の活性化電位として
接地電位を出力する。
【００２３】請求項９に記載の半導体記憶装置は、外部
から与えられたデータを記憶する行列状に配列される複
数のメモリセルを含むメモリセルアレイと、外部から第
１の電源電位を受けて昇圧し、メモリセルアレイとのデ
ータ授受の際に使用する第２の電源電位を発生する電圧
発生回路と、第１、第２の電源電位および接地電位を受
けて、外部から与えられる入力信号に応じて、第１の内
部ノードの電位を駆動する第１の駆動回路をさらに備
え、第１の駆動回路は、入力信号がメモリセルアレイの
第１の領域へのアクセスを示すときは、第１の内部ノー
ドの電位を第２の電源電位に活性化し、入力信号がメモ
リセルアレイの第２の領域へのアクセスを示すときは、
第１の内部ノードの電位を接地電位に非活性化し、入力
信号がメモリセルアレイへのアクセスを示していないと
きには第１の内部ノードの電位を第１の電源電位に結合
する。
から与えられたデータを記憶する行列状に配列される複
数のメモリセルを含むメモリセルアレイと、外部から第
１の電源電位を受けて昇圧し、メモリセルアレイとのデ
ータ授受の際に使用する第２の電源電位を発生する電圧
発生回路と、第１、第２の電源電位および接地電位を受
けて、外部から与えられる入力信号に応じて、第１の内
部ノードの電位を駆動する第１の駆動回路をさらに備
え、第１の駆動回路は、入力信号がメモリセルアレイの
第１の領域へのアクセスを示すときは、第１の内部ノー
ドの電位を第２の電源電位に活性化し、入力信号がメモ
リセルアレイの第２の領域へのアクセスを示すときは、
第１の内部ノードの電位を接地電位に非活性化し、入力
信号がメモリセルアレイへのアクセスを示していないと
きには第１の内部ノードの電位を第１の電源電位に結合
する。
【００２４】請求項１０に記載の半導体記憶装置は、請
求項９に記載の半導体記憶装置の構成に加えて、入力信
号は、行アドレス信号であり、第１の駆動回路は、第１
の領域に対応して設けられ、第２の領域に対応して設け
られ、第２の内部ノードを駆動する第２の駆動回路をさ
らに備え、第２の駆動回路は、入力信号がメモリセルア
レイの第２の領域へのアクセスを示すときは、第２の内
部ノードの電位を第２の電源電位に活性化し、入力信号
がメモリセルアレイの第１の領域へのアクセスを示すと
きは、第２の内部ノードの電位を接地電位に非活性化
し、入力信号がメモリセルアレイへのアクセスを示して
いないときには第２の内部ノードの電位を第１の電源電
位に結合する。
求項９に記載の半導体記憶装置の構成に加えて、入力信
号は、行アドレス信号であり、第１の駆動回路は、第１
の領域に対応して設けられ、第２の領域に対応して設け
られ、第２の内部ノードを駆動する第２の駆動回路をさ
らに備え、第２の駆動回路は、入力信号がメモリセルア
レイの第２の領域へのアクセスを示すときは、第２の内
部ノードの電位を第２の電源電位に活性化し、入力信号
がメモリセルアレイの第１の領域へのアクセスを示すと
きは、第２の内部ノードの電位を接地電位に非活性化
し、入力信号がメモリセルアレイへのアクセスを示して
いないときには第２の内部ノードの電位を第１の電源電
位に結合する。
【００２５】請求項１１に記載の半導体記憶装置は、請
求項１０に記載の半導体記憶装置の構成に加えて、メモ
リセルアレイは、メモリセルの列に対応して設けられる
第１のビット線対と、第１のビット線対間の電位差を増
幅するセンスアンプと、センスアンプを共有し、第１、
第２の領域にそれぞれ設けられる第２、第３のビット線
対と、第１の内部ノードの電位に応じて第１のビット線
対と第２のビット線対とを接続する、第１のゲート回路
と、第２の内部ノードの電位に応じて第１のビット線対
と第３のビット線対とを接続する、第２のゲート回路と
を含む。
求項１０に記載の半導体記憶装置の構成に加えて、メモ
リセルアレイは、メモリセルの列に対応して設けられる
第１のビット線対と、第１のビット線対間の電位差を増
幅するセンスアンプと、センスアンプを共有し、第１、
第２の領域にそれぞれ設けられる第２、第３のビット線
対と、第１の内部ノードの電位に応じて第１のビット線
対と第２のビット線対とを接続する、第１のゲート回路
と、第２の内部ノードの電位に応じて第１のビット線対
と第３のビット線対とを接続する、第２のゲート回路と
を含む。
【００２６】請求項１２に記載の半導体記憶装置は、請
求項１１に記載の半導体記憶装置の構成に加えて、アド
レス信号に応じて第１、第２、第３の制御信号を出力し
て第１の駆動回路を制御する第１の制御回路をさらに備
え、第１の制御回路は、アドレス信号が第１の領域を指
定するときは、第１の制御信号を活性化し、第２、第３
の制御信号を非活性化し、アドレス信号が第２の領域を
指定するときは、第２の制御信号を活性化し、第１、第
３の制御信号を非活性化し、アドレス信号がメモリセル
アレイに対するアクセスを示していないときは、第３の
制御信号を活性化し、第１、第２の制御信号を非活性化
し、第１の駆動回路は、第１の制御信号の活性化に応じ
て第１の内部ノードを第２の電源電位に結合する第１の
スイッチ回路と、第２の制御信号の活性化に応じて第１
の内部ノードを接地電位に結合する第２のスイッチ回路
と、第３の制御信号の活性化に応じて第１の内部ノード
を第１の電源電位に結合する第３のスイッチ回路とを含
む。
求項１１に記載の半導体記憶装置の構成に加えて、アド
レス信号に応じて第１、第２、第３の制御信号を出力し
て第１の駆動回路を制御する第１の制御回路をさらに備
え、第１の制御回路は、アドレス信号が第１の領域を指
定するときは、第１の制御信号を活性化し、第２、第３
の制御信号を非活性化し、アドレス信号が第２の領域を
指定するときは、第２の制御信号を活性化し、第１、第
３の制御信号を非活性化し、アドレス信号がメモリセル
アレイに対するアクセスを示していないときは、第３の
制御信号を活性化し、第１、第２の制御信号を非活性化
し、第１の駆動回路は、第１の制御信号の活性化に応じ
て第１の内部ノードを第２の電源電位に結合する第１の
スイッチ回路と、第２の制御信号の活性化に応じて第１
の内部ノードを接地電位に結合する第２のスイッチ回路
と、第３の制御信号の活性化に応じて第１の内部ノード
を第１の電源電位に結合する第３のスイッチ回路とを含
む。
【００２７】請求項１３に記載の半導体記憶装置は、請
求項１２に記載の半導体記憶装置の構成に加えて、メモ
リアレイは、第１の領域に設けられ第１の領域に対する
アクセスが行なわれていないときに第２のビット線対の
電位を等しい電位にするイコライズ回路をさらに含み、
第１の制御回路は、アドレス信号が第１の領域を指定
し、第１の領域へのアクセスが終了すると、所定の時間
後に第１の制御信号を非活性化する。
求項１２に記載の半導体記憶装置の構成に加えて、メモ
リアレイは、第１の領域に設けられ第１の領域に対する
アクセスが行なわれていないときに第２のビット線対の
電位を等しい電位にするイコライズ回路をさらに含み、
第１の制御回路は、アドレス信号が第１の領域を指定
し、第１の領域へのアクセスが終了すると、所定の時間
後に第１の制御信号を非活性化する。
【００２８】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００２９】［実施の形態１］図１は、本発明の半導体
記憶装置１の全体構成を示す概略ブロック図である。
記憶装置１の全体構成を示す概略ブロック図である。
【００３０】図１を参照して、半導体記憶装置１は、制
御信号Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＣＡＳ、Ｅｘｔ．
／ＷＥをそれぞれ受ける制御信号入力端子２〜６と、ア
ドレス入力端子群８と、データ信号ＤＱ０〜ＤＱｎが入
出力される端子群１４と、接地電位Ｖｓｓが与えられる
接地端子１２と、外部電源電位ｅｘｖｄｄが与えられる
電源端子１０とを備える。
御信号Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＣＡＳ、Ｅｘｔ．
／ＷＥをそれぞれ受ける制御信号入力端子２〜６と、ア
ドレス入力端子群８と、データ信号ＤＱ０〜ＤＱｎが入
出力される端子群１４と、接地電位Ｖｓｓが与えられる
接地端子１２と、外部電源電位ｅｘｖｄｄが与えられる
電源端子１０とを備える。
【００３１】半導体記憶装置１は、さらに、クロック発
生回路２２と、行および列アドレスバッファ２４と、行
デコーダ２６と、列デコーダ２８と、センスアンプ＋入
出力制御回路３０と、メモリセルアレイ３２と、ゲート
回路１８と、データ入力バッファ２０およびデータ出力
バッファ３４とを備える。
生回路２２と、行および列アドレスバッファ２４と、行
デコーダ２６と、列デコーダ２８と、センスアンプ＋入
出力制御回路３０と、メモリセルアレイ３２と、ゲート
回路１８と、データ入力バッファ２０およびデータ出力
バッファ３４とを備える。
【００３２】クロック発生回路２２は、制御信号入力端
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号Ｅｘｔ．／ＲＡＳと外部列アドレスストロ
ーブ信号Ｅｘｔ．／ＣＡＳとに基づいた所定の動作モー
ドに相当する制御クロックを発生し、半導体記憶装置全
体の動作を制御する。
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号Ｅｘｔ．／ＲＡＳと外部列アドレスストロ
ーブ信号Ｅｘｔ．／ＣＡＳとに基づいた所定の動作モー
ドに相当する制御クロックを発生し、半導体記憶装置全
体の動作を制御する。
【００３３】行および列アドレスバッファ２４は、外部
から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）
に基づいて生成したアドレス信号を行デコーダ２６およ
び列デコーダ２８に与える。
から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）
に基づいて生成したアドレス信号を行デコーダ２６およ
び列デコーダ２８に与える。
【００３４】行デコーダ２６と列デコーダ２８とによっ
て指定されたメモリセルアレイ３２中のメモリセルは、
センスアンプ＋入出力制御回路３０とデータ入力バッフ
ァ２０またはデータ出力バッファ３４とを介して入出力
端子１４を通じて外部とデータ信号ＤＱ０〜ＤＱｎをや
り取りする。
て指定されたメモリセルアレイ３２中のメモリセルは、
センスアンプ＋入出力制御回路３０とデータ入力バッフ
ァ２０またはデータ出力バッファ３４とを介して入出力
端子１４を通じて外部とデータ信号ＤＱ０〜ＤＱｎをや
り取りする。
【００３５】半導体記憶装置１は、さらに、電源端子１
０に与えられる外部電源電位ｅｘｖｄｄを受けて内部で
昇圧し、昇圧電位ＶＰＰを出力するＶＰＰ発生回路３６
を備える。昇圧電位ＶＰＰは、メモリセルアレイのワー
ド線や、後に説明するシェアードセンスアンプ構成のメ
モリアレイのビット線をセンスアンプから分離させるゲ
ート回路の駆動電位としてメモリセルアレイ３２やセン
スアンプ＋入出力制御回路３０に供給される。
０に与えられる外部電源電位ｅｘｖｄｄを受けて内部で
昇圧し、昇圧電位ＶＰＰを出力するＶＰＰ発生回路３６
を備える。昇圧電位ＶＰＰは、メモリセルアレイのワー
ド線や、後に説明するシェアードセンスアンプ構成のメ
モリアレイのビット線をセンスアンプから分離させるゲ
ート回路の駆動電位としてメモリセルアレイ３２やセン
スアンプ＋入出力制御回路３０に供給される。
【００３６】図１に示した半導体記憶装置１は、代表的
な一例であり、たとえば同期型半導体記憶装置（ＳＤＲ
ＡＭ）にも本発明は適用可能である。
な一例であり、たとえば同期型半導体記憶装置（ＳＤＲ
ＡＭ）にも本発明は適用可能である。
【００３７】図２は、図１の行デコーダ２６に含まれる
制御信号発生部の構成を示すブロック図である。
制御信号発生部の構成を示すブロック図である。
【００３８】図２を参照して、この制御信号発生部は、
ブロック選択信号ＢＬＫＲを受け制御信号ＡＬ，ＢＬお
よびＣＬを出力する制御回路４２と、制御信号ＡＬ，Ｂ
ＬおよびＣＬを受けてシェアードゲート信号ＢＬＩＬを
出力する３値回路４４と、ブロック選択信号ＢＬＫＬを
受けて制御信号ＡＲ，ＢＲおよびＣＲを出力する制御回
路４６と、制御信号ＡＲ，ＢＲおよびＣＲを受けてシェ
アードゲート信号ＢＬＩＲを出力する３値回路４８とを
含む。
ブロック選択信号ＢＬＫＲを受け制御信号ＡＬ，ＢＬお
よびＣＬを出力する制御回路４２と、制御信号ＡＬ，Ｂ
ＬおよびＣＬを受けてシェアードゲート信号ＢＬＩＬを
出力する３値回路４４と、ブロック選択信号ＢＬＫＬを
受けて制御信号ＡＲ，ＢＲおよびＣＲを出力する制御回
路４６と、制御信号ＡＲ，ＢＲおよびＣＲを受けてシェ
アードゲート信号ＢＬＩＲを出力する３値回路４８とを
含む。
【００３９】図３は、図２に示した制御回路４２の構成
を示す回路図である。図３を参照して、制御回路４２
は、ブロック選択信号ＢＬＫを受けて所定の時間遅延さ
せる遅延回路５２と、ブロック選択信号ＢＬＫと遅延回
路５２の出力とを受けるＮＯＲ回路５４と、ＮＯＲ回路
５４の出力を受けてレベル変換して制御信号Ａを出力す
るレベル変換回路５６と、ブロック選択信号ＢＬＫを受
けて反転するインバータ５８，６２と、インバータ５８
の出力を受けてレベル変換し制御信号Ｂを出力するレベ
ル変換回路６０と、遅延回路５２の出力とインバータ６
２の出力とを受けるＡＮＤ回路６４と、ＡＮＤ回路６４
の出力を受けてレベル変換し制御信号Ｃを出力するレベ
ル変換回路６６とを含む。
を示す回路図である。図３を参照して、制御回路４２
は、ブロック選択信号ＢＬＫを受けて所定の時間遅延さ
せる遅延回路５２と、ブロック選択信号ＢＬＫと遅延回
路５２の出力とを受けるＮＯＲ回路５４と、ＮＯＲ回路
５４の出力を受けてレベル変換して制御信号Ａを出力す
るレベル変換回路５６と、ブロック選択信号ＢＬＫを受
けて反転するインバータ５８，６２と、インバータ５８
の出力を受けてレベル変換し制御信号Ｂを出力するレベ
ル変換回路６０と、遅延回路５２の出力とインバータ６
２の出力とを受けるＡＮＤ回路６４と、ＡＮＤ回路６４
の出力を受けてレベル変換し制御信号Ｃを出力するレベ
ル変換回路６６とを含む。
【００４０】尚、図２のブロック選択信号ＢＬＫＲ、制
御信号ＡＬ，ＢＬ，ＣＬは、図３では、それぞれブロッ
ク選択信号ＢＬＫ、制御信号Ａ，Ｂ，Ｃに対応する。
御信号ＡＬ，ＢＬ，ＣＬは、図３では、それぞれブロッ
ク選択信号ＢＬＫ、制御信号Ａ，Ｂ，Ｃに対応する。
【００４１】また、図２の制御回路４６は、制御回路４
２と同様な構成を有するためここでは説明は繰返さな
い。この場合、図２のブロック選択信号ＢＬＫＬ、制御
信号ＡＲ，ＢＲ，ＣＲは、図３では、それぞれブロック
選択信号ＢＬＫ、制御信号Ａ，Ｂ，Ｃに対応する。
２と同様な構成を有するためここでは説明は繰返さな
い。この場合、図２のブロック選択信号ＢＬＫＬ、制御
信号ＡＲ，ＢＲ，ＣＲは、図３では、それぞれブロック
選択信号ＢＬＫ、制御信号Ａ，Ｂ，Ｃに対応する。
【００４２】図４は、図３に示したレベル変換回路６６
の構成を示す回路図である。図４を参照して、レベル変
換回路６６は、入力信号ＩＮを受けて反転するインバー
タ７２と、ノードＮ５１と接地ノードとの間に接続され
ゲートに入力信号ＩＮを受けるＮチャネルＭＯＳトラン
ジスタ７６と、昇圧電位ＶＰＰが与えられるノードとノ
ードＮ５１との間に接続されゲートがノードＮ５２に接
続されるＰチャネルＭＯＳトランジスタ７４と、ノード
Ｎ５２と接地ノードとの間に接続されれゲートにインバ
ータ７２の出力を受けるＮチャネルＭＯＳトランジスタ
８０と、昇圧電位ＶＰＰが与えられるノードとノードＮ
５２の間に接続されゲートがノードＮ５１に接続される
ＰチャネルＭＯＳトランジスタ７８とを含む。ノードＮ
５２からはレベル変換回路６６の出力信号ＯＵＴが出力
される。
の構成を示す回路図である。図４を参照して、レベル変
換回路６６は、入力信号ＩＮを受けて反転するインバー
タ７２と、ノードＮ５１と接地ノードとの間に接続され
ゲートに入力信号ＩＮを受けるＮチャネルＭＯＳトラン
ジスタ７６と、昇圧電位ＶＰＰが与えられるノードとノ
ードＮ５１との間に接続されゲートがノードＮ５２に接
続されるＰチャネルＭＯＳトランジスタ７４と、ノード
Ｎ５２と接地ノードとの間に接続されれゲートにインバ
ータ７２の出力を受けるＮチャネルＭＯＳトランジスタ
８０と、昇圧電位ＶＰＰが与えられるノードとノードＮ
５２の間に接続されゲートがノードＮ５１に接続される
ＰチャネルＭＯＳトランジスタ７８とを含む。ノードＮ
５２からはレベル変換回路６６の出力信号ＯＵＴが出力
される。
【００４３】また、図３におけるレベル変換回路５６、
６０も図４に示したレベル変換回路６６と同様な構成を
有するため説明は繰返さない。
６０も図４に示したレベル変換回路６６と同様な構成を
有するため説明は繰返さない。
【００４４】図５は、図２に示した３値回路４４の構成
を示す回路図である。図５を参照して、３値回路４４
は、昇圧電位ＶＰＰが与えられるノードとノードＮ５３
との間に接続されゲートに制御信号Ａを受けるＰチャネ
ルＭＯＳトランジスタ９２と、ノードＮ５３と接地ノー
ドとの間に接続されゲートに制御信号Ｂを受けるＮチャ
ネルＭＯＳトランジスタ９４と、外部電源電位ｅｘｖｄ
ｄが与えられるノードとノードＮ５３との間に接続され
ゲートに制御信号Ｃを受けるＮチャネルＭＯＳトランジ
スタ９６とを含む。ノードＮ５３からは３値回路４４の
出力信号ＯＵＴが出力される。
を示す回路図である。図５を参照して、３値回路４４
は、昇圧電位ＶＰＰが与えられるノードとノードＮ５３
との間に接続されゲートに制御信号Ａを受けるＰチャネ
ルＭＯＳトランジスタ９２と、ノードＮ５３と接地ノー
ドとの間に接続されゲートに制御信号Ｂを受けるＮチャ
ネルＭＯＳトランジスタ９４と、外部電源電位ｅｘｖｄ
ｄが与えられるノードとノードＮ５３との間に接続され
ゲートに制御信号Ｃを受けるＮチャネルＭＯＳトランジ
スタ９６とを含む。ノードＮ５３からは３値回路４４の
出力信号ＯＵＴが出力される。
【００４５】尚、図２の制御信号ＡＬ，ＢＬ，ＣＬおよ
びシェアードゲート信号ＢＬＩＬは、図５では、それぞ
れ制御信号Ａ，Ｂ，Ｃおよび出力信号ＯＵＴに対応す
る。
びシェアードゲート信号ＢＬＩＬは、図５では、それぞ
れ制御信号Ａ，Ｂ，Ｃおよび出力信号ＯＵＴに対応す
る。
【００４６】また、図２の３値回路４８は、３値回路４
４と同様な構成を有するためここでは説明は繰返さな
い。この場合、図２の制御信号ＡＲ，ＢＲ，ＣＲおよび
シェアードゲート信号ＢＬＩＲは、図５では、それぞれ
制御信号Ａ，Ｂ，Ｃおよび出力信号ＯＵＴに対応する。
４と同様な構成を有するためここでは説明は繰返さな
い。この場合、図２の制御信号ＡＲ，ＢＲ，ＣＲおよび
シェアードゲート信号ＢＬＩＲは、図５では、それぞれ
制御信号Ａ，Ｂ，Ｃおよび出力信号ＯＵＴに対応する。
【００４７】図６は、図１のメモリセルアレイ３２とセ
ンスアンプ３０の接続部である、シェアードセンスアン
プ型メモリセルアレイの一部の構成を示した回路図であ
る。
ンスアンプ３０の接続部である、シェアードセンスアン
プ型メモリセルアレイの一部の構成を示した回路図であ
る。
【００４８】図６を参照して、シェアードセンスアンプ
型メモリセルアレイについて簡単に説明すると、メモリ
セルが２つのブロックＬ、ブロックＲに分割され、ブロ
ックＬおよびブロックＲはセンスアンプ帯を共有する。
ブロックＬとブロックＲの接続部には、センスアンプ帯
が配置される。このように同時にアクセスされることが
ないアドレスをブロックに分割し、センスアンプを複数
のブロックで共有する構成をシェアードセンスアンプ型
メモリセルアレイと称する。
型メモリセルアレイについて簡単に説明すると、メモリ
セルが２つのブロックＬ、ブロックＲに分割され、ブロ
ックＬおよびブロックＲはセンスアンプ帯を共有する。
ブロックＬとブロックＲの接続部には、センスアンプ帯
が配置される。このように同時にアクセスされることが
ないアドレスをブロックに分割し、センスアンプを複数
のブロックで共有する構成をシェアードセンスアンプ型
メモリセルアレイと称する。
【００４９】この接続部は、ビット線ＢＬ０とビット線
／ＢＬ０との間の電位差を拡大して出力するセンスアン
プ１０２と、シェアードゲート信号ＢＬＩＬに応じてビ
ット線ＢＬ０，／ＢＬ０をそれぞれビット線ＢＬＬ，／
ＢＬＬと接続するゲート回路１０４と、シェアードゲー
ト信号ＢＬＩＲに応じてビット線ＢＬ０，／ＢＬ０をそ
れぞれビット線ＢＬＲ，／ＢＬＲに接続するゲート回路
１０６と、イコライズ信号ＢＬＥＱＬに応じてビット線
ＢＬＬの電位とビット線／ＢＬＬの電位とを等しい電位
にするイコライズ回路１０８と、イコライズ信号ＢＬＥ
ＱＲに応じてビット線ＢＬＲの電位とビット線／ＢＬＲ
の電位とを等しい電位にするイコライズ回路１１０とを
含む。ビット線とワード線との交点にはメモリセルＭＣ
が設けられている。
／ＢＬ０との間の電位差を拡大して出力するセンスアン
プ１０２と、シェアードゲート信号ＢＬＩＬに応じてビ
ット線ＢＬ０，／ＢＬ０をそれぞれビット線ＢＬＬ，／
ＢＬＬと接続するゲート回路１０４と、シェアードゲー
ト信号ＢＬＩＲに応じてビット線ＢＬ０，／ＢＬ０をそ
れぞれビット線ＢＬＲ，／ＢＬＲに接続するゲート回路
１０６と、イコライズ信号ＢＬＥＱＬに応じてビット線
ＢＬＬの電位とビット線／ＢＬＬの電位とを等しい電位
にするイコライズ回路１０８と、イコライズ信号ＢＬＥ
ＱＲに応じてビット線ＢＬＲの電位とビット線／ＢＬＲ
の電位とを等しい電位にするイコライズ回路１１０とを
含む。ビット線とワード線との交点にはメモリセルＭＣ
が設けられている。
【００５０】実際には、ブロックＬ、ブロックＲのそれ
ぞれには複数のワード線が配置されているが、図６で
は、代表的に１本のワード線および１つのメモリセルを
示している。メモリセルＭＣは、ワード線にゲートが接
続されビット線ＢＬＬとストレージノードとの間に接続
されるアクセストランジスタ１１２と、ストレージノー
ドと接地ノードとの間に設けられるキャパシタ１１４と
を含む。
ぞれには複数のワード線が配置されているが、図６で
は、代表的に１本のワード線および１つのメモリセルを
示している。メモリセルＭＣは、ワード線にゲートが接
続されビット線ＢＬＬとストレージノードとの間に接続
されるアクセストランジスタ１１２と、ストレージノー
ドと接地ノードとの間に設けられるキャパシタ１１４と
を含む。
【００５１】なお、図示しないが、イコライズ回路１０
８は、通常は、それぞれがイコライズ信号ＢＬＥＱＬに
応じて導通し、ビット線ＢＬＬとビット線／ＢＬＬとを
接続する第１のＮチャネルＭＯＳトランジスタと、ビッ
ト線ＢＬＬとセルプレート電位ＶＣＰとを結合する第２
のＮチャネルＭＯＳトランジスタと、ビット線／ＢＬＬ
とセルプレート電位ＶＣＰと結合する第３のＮチャネル
ＭＯＳトランジスタとを含んでいる。イコライズ回路１
１０もイコライズ回路１０８と同様な構成を有してい
る。
８は、通常は、それぞれがイコライズ信号ＢＬＥＱＬに
応じて導通し、ビット線ＢＬＬとビット線／ＢＬＬとを
接続する第１のＮチャネルＭＯＳトランジスタと、ビッ
ト線ＢＬＬとセルプレート電位ＶＣＰとを結合する第２
のＮチャネルＭＯＳトランジスタと、ビット線／ＢＬＬ
とセルプレート電位ＶＣＰと結合する第３のＮチャネル
ＭＯＳトランジスタとを含んでいる。イコライズ回路１
１０もイコライズ回路１０８と同様な構成を有してい
る。
【００５２】図７は、３値回路４４の動作を説明するた
めの動作波形図である。図７を参照して、時刻ｔ１にお
いて、外部から与えられるロウアドレスに応じて、図６
のブロックＬからの読出を行なうためにブロック選択信
号ＢＬＫＬがＬレベルからＨレベルに立上がる。する
と、図６のセンスアンプ１０２をブロックＲと分離させ
るために、ゲート回路１０６は非導通状態となる。この
シェアードゲート信号ＢＬＩＲを出力するために、図２
の制御回路４６は、ブロック選択信号ＢＬＫＬを受けて
信号ＡＲをＬレベルから昇圧電位ＶＰＰに立上げ、信号
ＢＲを接地電位から外部電源電位ｅｘｖｄｄまたは昇圧
電位ＶＰＰに立上げる。これに応じて図５のＰチャネル
ＭＯＳトランジスタ９２は非導通状態となり、Ｎチャネ
ルＭＯＳトランジスタ９４は導通状態となる。したがっ
て、３値回路４８が出力するシェアードゲート信号ＢＬ
ＩＲは昇圧電位ＶＰＰから接地電位に立下がる。これに
よってゲート回路１０６は非導通状態となり、時刻ｔ１
〜ｔ２においてブロックＲはセンスアンプ１０２と分離
される。
めの動作波形図である。図７を参照して、時刻ｔ１にお
いて、外部から与えられるロウアドレスに応じて、図６
のブロックＬからの読出を行なうためにブロック選択信
号ＢＬＫＬがＬレベルからＨレベルに立上がる。する
と、図６のセンスアンプ１０２をブロックＲと分離させ
るために、ゲート回路１０６は非導通状態となる。この
シェアードゲート信号ＢＬＩＲを出力するために、図２
の制御回路４６は、ブロック選択信号ＢＬＫＬを受けて
信号ＡＲをＬレベルから昇圧電位ＶＰＰに立上げ、信号
ＢＲを接地電位から外部電源電位ｅｘｖｄｄまたは昇圧
電位ＶＰＰに立上げる。これに応じて図５のＰチャネル
ＭＯＳトランジスタ９２は非導通状態となり、Ｎチャネ
ルＭＯＳトランジスタ９４は導通状態となる。したがっ
て、３値回路４８が出力するシェアードゲート信号ＢＬ
ＩＲは昇圧電位ＶＰＰから接地電位に立下がる。これに
よってゲート回路１０６は非導通状態となり、時刻ｔ１
〜ｔ２においてブロックＲはセンスアンプ１０２と分離
される。
【００５３】続いて、時刻ｔ２において、ブロックＬか
らの読出動作が終了したことに応じて、再びスタンバイ
状態に戻すために、ブロック選択信号ＢＬＫＬがＨレベ
ルからＬレベルに立下がる。応じて図２の制御回路４６
は信号ＢＲをＨレベルからＬレベルに立下げる。また、
図３の遅延回路５２の遅延時間分だけ制御信号ＣＲには
パルス状のＨレベルが出力される。レベル変換回路６６
は、図４で示したように、そのＨレベルを昇圧電位ＶＰ
Ｐにレベル変換するため、時刻ｔ２〜ｔ３における制御
信号ＣＲのＨレベルは昇圧電位ＶＰＰである。
らの読出動作が終了したことに応じて、再びスタンバイ
状態に戻すために、ブロック選択信号ＢＬＫＬがＨレベ
ルからＬレベルに立下がる。応じて図２の制御回路４６
は信号ＢＲをＨレベルからＬレベルに立下げる。また、
図３の遅延回路５２の遅延時間分だけ制御信号ＣＲには
パルス状のＨレベルが出力される。レベル変換回路６６
は、図４で示したように、そのＨレベルを昇圧電位ＶＰ
Ｐにレベル変換するため、時刻ｔ２〜ｔ３における制御
信号ＣＲのＨレベルは昇圧電位ＶＰＰである。
【００５４】したがって、従来は外部電源電位ｅｘｖｄ
ｄからしきい値電圧Ｖｔｈ分だけ低下していた波形Ｗ１
のように充電されていたが、実施の形態１では波形Ｗ２
のように外部電源電位ｅｘｖｄｄまで出力ノードの充電
が行なわれる。
ｄからしきい値電圧Ｖｔｈ分だけ低下していた波形Ｗ１
のように充電されていたが、実施の形態１では波形Ｗ２
のように外部電源電位ｅｘｖｄｄまで出力ノードの充電
が行なわれる。
【００５５】時刻ｔ３において、ブロック選択信号ＢＬ
ＫＬの立下がりから図３の遅延回路５２の遅延時間分だ
け時間が経過したことに応じて、制御信号ＡＲはＨレベ
ルからＬレベルに立下がり、また制御信号ＣＲもＨレベ
ルからＬレベルに立下がる。すると、図５のＮチャネル
ＭＯＳトランジスタ９６は非導通状態になり、代わり
に、ＰチャネルＭＯＳトランジスタ９２が導通状態とな
る。このように、ＰチャネルＭＯＳトランジスタ９２が
導通状態となったときには、ＮチャネルＭＯＳトランジ
スタ９６は非導通状態に設定されるため、昇圧電位ＶＰ
Ｐから外部電源電位ｅｘｖｄｄに対してリーク電流が流
れることはない。
ＫＬの立下がりから図３の遅延回路５２の遅延時間分だ
け時間が経過したことに応じて、制御信号ＡＲはＨレベ
ルからＬレベルに立下がり、また制御信号ＣＲもＨレベ
ルからＬレベルに立下がる。すると、図５のＮチャネル
ＭＯＳトランジスタ９６は非導通状態になり、代わり
に、ＰチャネルＭＯＳトランジスタ９２が導通状態とな
る。このように、ＰチャネルＭＯＳトランジスタ９２が
導通状態となったときには、ＮチャネルＭＯＳトランジ
スタ９６は非導通状態に設定されるため、昇圧電位ＶＰ
Ｐから外部電源電位ｅｘｖｄｄに対してリーク電流が流
れることはない。
【００５６】したがって、シェアードゲート信号を出力
する３値回路４８の出力ノードの電位をＨレベルが昇圧
電位であるパルス信号を制御信号ＣＲとして与えること
により外部電源電位ｅｘｖｄｄまで充電できる。また、
リーク電流も生じず、昇圧電位ＶＰＰにおける電力消費
は、外部電源電位ｅｘｖｄｄから昇圧電位ＶＰＰに信号
を変化させる分の消費電力ですみ、昇圧電位ＶＰＰを発
生させる回路に含まれる素子サイズを小さくすることが
できる。
する３値回路４８の出力ノードの電位をＨレベルが昇圧
電位であるパルス信号を制御信号ＣＲとして与えること
により外部電源電位ｅｘｖｄｄまで充電できる。また、
リーク電流も生じず、昇圧電位ＶＰＰにおける電力消費
は、外部電源電位ｅｘｖｄｄから昇圧電位ＶＰＰに信号
を変化させる分の消費電力ですみ、昇圧電位ＶＰＰを発
生させる回路に含まれる素子サイズを小さくすることが
できる。
【００５７】なお、ＤＲＡＭでは、通常、図６で示した
メモリアレイのワード線ＷＬや、イコライズ信号ＢＬＥ
ＱＬ、ＢＬＥＱＲを受けるイコライズ信号線なども、昇
圧電位ＶＰＰで駆動されている。
メモリアレイのワード線ＷＬや、イコライズ信号ＢＬＥ
ＱＬ、ＢＬＥＱＲを受けるイコライズ信号線なども、昇
圧電位ＶＰＰで駆動されている。
【００５８】ワード線は、行アドレス信号に応じて選択
され、選択されたワード線が昇圧電位Ｖｐｐに活性化さ
れる。一方、ビット線イコライズ信号ＢＬＥＱＬ、ＢＬ
ＥＱＲは、行アドレス信号に応じて行選択が行なわれる
直前まで、昇圧電位Ｖｐｐに活性化されており、ワード
線が活性化されるときには非活性化される。そして、デ
ータの読出・書込が終了するとワード線は非活性化さ
れ、ビット線イコライズ信号ＢＬＥＱＬ、ＢＬＥＱＲは
再び活性化されビット線対はイコライズされ、次の読
出、書込に備える。図５に示した３値回路は、ワード線
やイコライズ信号線の駆動回路として用いてもよい。
され、選択されたワード線が昇圧電位Ｖｐｐに活性化さ
れる。一方、ビット線イコライズ信号ＢＬＥＱＬ、ＢＬ
ＥＱＲは、行アドレス信号に応じて行選択が行なわれる
直前まで、昇圧電位Ｖｐｐに活性化されており、ワード
線が活性化されるときには非活性化される。そして、デ
ータの読出・書込が終了するとワード線は非活性化さ
れ、ビット線イコライズ信号ＢＬＥＱＬ、ＢＬＥＱＲは
再び活性化されビット線対はイコライズされ、次の読
出、書込に備える。図５に示した３値回路は、ワード線
やイコライズ信号線の駆動回路として用いてもよい。
【００５９】この場合でも、昇圧電位ＶＰＰにおける電
力消費を少なくすることができるので、昇圧電位ＶＰＰ
を発生させる回路に含まれる素子サイズを小さくするこ
とができる。
力消費を少なくすることができるので、昇圧電位ＶＰＰ
を発生させる回路に含まれる素子サイズを小さくするこ
とができる。
【００６０】［実施の形態２］図８は、実施の形態１の
３値回路のトランジスタの問題点を説明するための図で
ある。
３値回路のトランジスタの問題点を説明するための図で
ある。
【００６１】図８を参照して、出力ノードＮ５３を充電
するために、３値回路４４はＮチャネルＭＯＳトランジ
スタ９６を用いている。ＮチャネルＭＯＳトランジスタ
９６では基板電位とソース電位との間の電位差Ｖｂ−ｓ
が大きくなっている。
するために、３値回路４４はＮチャネルＭＯＳトランジ
スタ９６を用いている。ＮチャネルＭＯＳトランジスタ
９６では基板電位とソース電位との間の電位差Ｖｂ−ｓ
が大きくなっている。
【００６２】近年、微細化により、トランジスタの不純
物の注入濃度が濃くなっている。一般に、基板−ソース
間電位差が大きくなると、基板バイアス効果によりトラ
ンジスタのしきい値電圧が増大する。不純物の注入濃度
が濃くなると、しきい値電圧が基板バイアス効果によっ
て増大する際の比例係数が大きくなる傾向にある。した
がって、図８に示すように、ノードＮ５３に充電するト
ランジスタにＮチャネルＭＯＳトランジスタを用いる
と、制御信号Ｃの活性化電位が十分に高くできない場合
には、増大されたしきい値電圧分だけノードＮ５３の充
電電圧が降下してしまう問題が生ずる。
物の注入濃度が濃くなっている。一般に、基板−ソース
間電位差が大きくなると、基板バイアス効果によりトラ
ンジスタのしきい値電圧が増大する。不純物の注入濃度
が濃くなると、しきい値電圧が基板バイアス効果によっ
て増大する際の比例係数が大きくなる傾向にある。した
がって、図８に示すように、ノードＮ５３に充電するト
ランジスタにＮチャネルＭＯＳトランジスタを用いる
と、制御信号Ｃの活性化電位が十分に高くできない場合
には、増大されたしきい値電圧分だけノードＮ５３の充
電電圧が降下してしまう問題が生ずる。
【００６３】図９は、実施の形態２で用いる３値回路４
４ａの構成を示した回路図である。図９を参照して、３
値回路４４ａは、実施の形態１で説明した３値回路４４
の構成において、ＮチャネルＭＯＳトランジスタ９６に
代えて、制御信号Ｃをゲートに受け外部電源電位ｅｘｖ
ｄｄが与えられるノードとノードＮ５３との間に接続さ
れるＰチャネルＭＯＳトランジスタ９６ａを含む点が実
施の形態１の３値回路４４と異なる。他の構成は３値回
路４４と同様であり、説明は繰返さない。
４ａの構成を示した回路図である。図９を参照して、３
値回路４４ａは、実施の形態１で説明した３値回路４４
の構成において、ＮチャネルＭＯＳトランジスタ９６に
代えて、制御信号Ｃをゲートに受け外部電源電位ｅｘｖ
ｄｄが与えられるノードとノードＮ５３との間に接続さ
れるＰチャネルＭＯＳトランジスタ９６ａを含む点が実
施の形態１の３値回路４４と異なる。他の構成は３値回
路４４と同様であり、説明は繰返さない。
【００６４】なお、制御信号Ｃとしては、実施の形態１
の制御信号Ｃを反転した信号が用いられる。このときに
は、ＰチャネルＭＯＳトランジスタ９６ａのバックゲー
トは、昇圧電位ＶＰＰに結合されている。外部電源電位
ｅｘｖｄｄは昇圧電位ＶＰＰよりも小さいため、Ｐチャ
ネルＭＯＳトランジスタ９６ａのソースからバックゲー
トへは電流のリークは生じない。また、ＰチャネルＭＯ
Ｓトランジスタ９２によってノードＮ５３に昇圧電位Ｖ
ＰＰが結合されても、ノードＮ５３の電位とＰチャネル
ＭＯＳトランジスタ９６ａのバックゲートの電位はとも
にＶＰＰであるため電位差がなく、ノードＮ５３からＰ
チャネルＭＯＳトランジスタ９６ａのバックゲートへは
リーク電流は流れることはない。
の制御信号Ｃを反転した信号が用いられる。このときに
は、ＰチャネルＭＯＳトランジスタ９６ａのバックゲー
トは、昇圧電位ＶＰＰに結合されている。外部電源電位
ｅｘｖｄｄは昇圧電位ＶＰＰよりも小さいため、Ｐチャ
ネルＭＯＳトランジスタ９６ａのソースからバックゲー
トへは電流のリークは生じない。また、ＰチャネルＭＯ
Ｓトランジスタ９２によってノードＮ５３に昇圧電位Ｖ
ＰＰが結合されても、ノードＮ５３の電位とＰチャネル
ＭＯＳトランジスタ９６ａのバックゲートの電位はとも
にＶＰＰであるため電位差がなく、ノードＮ５３からＰ
チャネルＭＯＳトランジスタ９６ａのバックゲートへは
リーク電流は流れることはない。
【００６５】図１０は、図９に示した３値回路４４ａの
動作を説明するための動作波形図である。
動作を説明するための動作波形図である。
【００６６】制御信号ＡＲ，ＢＲについては、図７で説
明した波形と同様であり説明は繰返さない。
明した波形と同様であり説明は繰返さない。
【００６７】制御信号ＣＲとしては、図７で説明した制
御信号ＣＲの反転波形が入力されている。反転波形は、
図３のレベル変換回路６６の出力にインバータを付加す
れば得られる。また図４のノードＮ５１を反転出力とし
て用いてもよい。
御信号ＣＲの反転波形が入力されている。反転波形は、
図３のレベル変換回路６６の出力にインバータを付加す
れば得られる。また図４のノードＮ５１を反転出力とし
て用いてもよい。
【００６８】制御信号ＣＲは、時刻ｔ２においてＨレベ
ルからＬレベルに立下がり、時刻ｔ３においてＬレベル
からＨレベルに立上がる。これにより、時刻ｔ２〜ｔ３
においてノードＮ５３が充電される電位はしきい値電圧
分の降下が生じることがなく、電位が外部電源電位ｅｘ
ｖｄｄに至るまで充電することができる。したがって、
実施の形態２の場合でも、昇圧電位ＶＰＰにおいて消費
される電力を低減することができる。
ルからＬレベルに立下がり、時刻ｔ３においてＬレベル
からＨレベルに立上がる。これにより、時刻ｔ２〜ｔ３
においてノードＮ５３が充電される電位はしきい値電圧
分の降下が生じることがなく、電位が外部電源電位ｅｘ
ｖｄｄに至るまで充電することができる。したがって、
実施の形態２の場合でも、昇圧電位ＶＰＰにおいて消費
される電力を低減することができる。
【００６９】［実施の形態３］図１１は、実施の形態３
で用いられる行デコーダに含まれる制御信号発生部の構
成を示したブロック図である。
で用いられる行デコーダに含まれる制御信号発生部の構
成を示したブロック図である。
【００７０】図１１を参照して、実施の形態３の制御信
号発生部は、ロウアドレス信号に応じて生成されるブロ
ック選択信号ＢＬＫＬ，ＢＬＫＲを受けて制御信号Ａ
Ｌ，ＢＬおよびＣＬを出力する制御回路１２２と、制御
信号ＡＬ，ＢＬおよびＣＬを受けてシェアードゲート信
号ＢＬＩＬを出力する３値回路１２４と、ブロック選択
信号ＢＬＫＬ，ＢＬＫＲを受けて制御信号ＡＲ，ＢＲお
よびＣＲを出力する制御回路１２６と、制御信号ＡＲ，
ＢＲおよびＣＲを受けてシェアードゲート信号ＢＬＩＲ
を出力する３値回路１２８とを含む。
号発生部は、ロウアドレス信号に応じて生成されるブロ
ック選択信号ＢＬＫＬ，ＢＬＫＲを受けて制御信号Ａ
Ｌ，ＢＬおよびＣＬを出力する制御回路１２２と、制御
信号ＡＬ，ＢＬおよびＣＬを受けてシェアードゲート信
号ＢＬＩＬを出力する３値回路１２４と、ブロック選択
信号ＢＬＫＬ，ＢＬＫＲを受けて制御信号ＡＲ，ＢＲお
よびＣＲを出力する制御回路１２６と、制御信号ＡＲ，
ＢＲおよびＣＲを受けてシェアードゲート信号ＢＬＩＲ
を出力する３値回路１２８とを含む。
【００７１】図１２は、図１１に示した制御回路１２２
の構成を示した回路図である。図１２を参照して、制御
回路１２２は、ブロック選択信号ＢＬＫ１を受けて反転
するインバータ１３２と、インバータ１３２の出力を受
けてレベル変換して制御信号Ａを出力するレベル変換回
路１３４と、ブロック選択信号ＢＬＫ２を受けてレベル
変換して制御信号Ｂを出力するレベル変換回路１３６
と、ブロック選択信号ＢＬＫ２を受けて反転するインバ
ータ１３８と、インバータ１３２の出力およびインバー
タ１３８の出力を受けるＮＡＮＤ回路１４０と、ＮＡＮ
Ｄ回路１４０の出力を受けてレベル変換し制御信号Ｃを
出力するレベル変換回路１４２とを含む。
の構成を示した回路図である。図１２を参照して、制御
回路１２２は、ブロック選択信号ＢＬＫ１を受けて反転
するインバータ１３２と、インバータ１３２の出力を受
けてレベル変換して制御信号Ａを出力するレベル変換回
路１３４と、ブロック選択信号ＢＬＫ２を受けてレベル
変換して制御信号Ｂを出力するレベル変換回路１３６
と、ブロック選択信号ＢＬＫ２を受けて反転するインバ
ータ１３８と、インバータ１３２の出力およびインバー
タ１３８の出力を受けるＮＡＮＤ回路１４０と、ＮＡＮ
Ｄ回路１４０の出力を受けてレベル変換し制御信号Ｃを
出力するレベル変換回路１４２とを含む。
【００７２】制御回路１２２には、ブロック選択信号Ｂ
ＬＫ１としてブロック選択信号ＢＬＫＬが与えられ、ブ
ロック選択信号ＢＬＫ２としてブロック選択信号ＢＬＫ
Ｒが与えられる。そして、制御信号Ａ，Ｂ，Ｃは、それ
ぞれ図１１における制御信号ＡＬ，ＢＬ，ＣＬとして出
力される。
ＬＫ１としてブロック選択信号ＢＬＫＬが与えられ、ブ
ロック選択信号ＢＬＫ２としてブロック選択信号ＢＬＫ
Ｒが与えられる。そして、制御信号Ａ，Ｂ，Ｃは、それ
ぞれ図１１における制御信号ＡＬ，ＢＬ，ＣＬとして出
力される。
【００７３】なお、図１１の制御回路１２６も制御回路
１２２と同様の構成を有しているため、説明は繰返さな
い。制御回路１２６には、ブロック選択信号ＢＬＫ１と
してブロック選択信号ＢＬＫＲが与えられ、ブロック選
択信号ＢＬＫ２としてブロック選択信号ＢＬＫＬが与え
られる。そして、制御信号Ａ，Ｂ，Ｃは、それぞれ図１
１における制御信号ＡＲ，ＢＲ，ＣＲとして出力され
る。
１２２と同様の構成を有しているため、説明は繰返さな
い。制御回路１２６には、ブロック選択信号ＢＬＫ１と
してブロック選択信号ＢＬＫＲが与えられ、ブロック選
択信号ＢＬＫ２としてブロック選択信号ＢＬＫＬが与え
られる。そして、制御信号Ａ，Ｂ，Ｃは、それぞれ図１
１における制御信号ＡＲ，ＢＲ，ＣＲとして出力され
る。
【００７４】レベル変換回路１３４，１３６，１４２は
図４で説明したレベル変換回路６６と同様な構成を有し
ており説明は繰返さない。
図４で説明したレベル変換回路６６と同様な構成を有し
ており説明は繰返さない。
【００７５】図１３は、実施の形態３の動作を説明する
ための動作波形図である。図１１、図１２で示したよう
な構成にすることにより、図１３における時刻ｔ１まで
および時刻ｔ２〜ｔ３および時刻ｔ４以降のブロック選
択がなされていないスタンバイ期間のシェアードゲート
信号の電位は、外部電源電位ｅｘｖｄｄに設定される。
このようにすることにより、スタンバイ時における昇圧
電位ＶＰＰからの消費電流を削減することができる。な
お、ブロック選択信号はロウデコーダに与えられるロウ
アドレスをもとに発生される。時刻ｔ１において、ブロ
ック選択信号ＢＬＫＬが活性化されると、シェアードゲ
ート信号ＢＬＩＬは昇圧電位ＶＰＰとなり、シェアード
ゲート信号ＢＬＩＲは接地電位となる。一方、時刻ｔ３
においてブロック選択信号ＢＬＫＲが活性化された場合
には、シェアードゲート信号ＢＬＩＲは昇圧電位ＶＰＰ
となり、シェアードゲート信号ＢＬＩＬは接地電位とな
る。これにより、選択されたメモリセル側のビット線上
の信号がセンスアンプによって読出される。
ための動作波形図である。図１１、図１２で示したよう
な構成にすることにより、図１３における時刻ｔ１まで
および時刻ｔ２〜ｔ３および時刻ｔ４以降のブロック選
択がなされていないスタンバイ期間のシェアードゲート
信号の電位は、外部電源電位ｅｘｖｄｄに設定される。
このようにすることにより、スタンバイ時における昇圧
電位ＶＰＰからの消費電流を削減することができる。な
お、ブロック選択信号はロウデコーダに与えられるロウ
アドレスをもとに発生される。時刻ｔ１において、ブロ
ック選択信号ＢＬＫＬが活性化されると、シェアードゲ
ート信号ＢＬＩＬは昇圧電位ＶＰＰとなり、シェアード
ゲート信号ＢＬＩＲは接地電位となる。一方、時刻ｔ３
においてブロック選択信号ＢＬＫＲが活性化された場合
には、シェアードゲート信号ＢＬＩＲは昇圧電位ＶＰＰ
となり、シェアードゲート信号ＢＬＩＬは接地電位とな
る。これにより、選択されたメモリセル側のビット線上
の信号がセンスアンプによって読出される。
【００７６】以上説明したように、実施の形態３におい
ては、スタンバイ時におけるシェアードゲート信号の電
位を外部電源電位とするため、その間におけるＶＰＰ発
生回路が出力する昇圧電位ＶＰＰにおいて消費される電
力を削減することができる。
ては、スタンバイ時におけるシェアードゲート信号の電
位を外部電源電位とするため、その間におけるＶＰＰ発
生回路が出力する昇圧電位ＶＰＰにおいて消費される電
力を削減することができる。
【００７７】［実施の形態４］実施の形態４では、図１
１の制御回路１２２にかえて、制御回路１２２ａを用い
る。
１の制御回路１２２にかえて、制御回路１２２ａを用い
る。
【００７８】図１４は、実施の形態４の制御回路１２２
ａの構成を示す回路図である。図１４を参照して、制御
回路１２２ａは、ブロック選択信号ＢＬＫ１を受けて所
定時間遅延させる遅延回路１５２と、ブロック選択信号
ＢＬＫ１と遅延回路１５２の出力とを受けるＮＯＲ回路
１５４と、ＮＯＲ回路１５４の出力を受けてレベル変換
し制御信号Ａを出力するレベル変換回路１５６と、ブロ
ック選択信号ＢＬＫ２を受けてレベル変換し制御信号Ｂ
を出力するレベル変換回路１５８と、ブロック選択信号
ＢＬＫ２を受けて反転するインバータ１６０と、ＮＯＲ
回路１５４の出力とインバータ１６０の出力とを受ける
ＮＡＮＤ回路１６２と、ＮＡＮＤ回路１６２の出力を受
けて制御信号Ｃを出力するレベル変換回路１６４とを含
む。なお、実施の形態４においては、図１１の制御回路
１２６も図１４で説明した回路と同様な構成の回路を用
いるがここでは説明は繰返さない。
ａの構成を示す回路図である。図１４を参照して、制御
回路１２２ａは、ブロック選択信号ＢＬＫ１を受けて所
定時間遅延させる遅延回路１５２と、ブロック選択信号
ＢＬＫ１と遅延回路１５２の出力とを受けるＮＯＲ回路
１５４と、ＮＯＲ回路１５４の出力を受けてレベル変換
し制御信号Ａを出力するレベル変換回路１５６と、ブロ
ック選択信号ＢＬＫ２を受けてレベル変換し制御信号Ｂ
を出力するレベル変換回路１５８と、ブロック選択信号
ＢＬＫ２を受けて反転するインバータ１６０と、ＮＯＲ
回路１５４の出力とインバータ１６０の出力とを受ける
ＮＡＮＤ回路１６２と、ＮＡＮＤ回路１６２の出力を受
けて制御信号Ｃを出力するレベル変換回路１６４とを含
む。なお、実施の形態４においては、図１１の制御回路
１２６も図１４で説明した回路と同様な構成の回路を用
いるがここでは説明は繰返さない。
【００７９】図１５は、制御回路１２２ａを用いた場合
の３値回路の動作を説明するための動作波形図である。
の３値回路の動作を説明するための動作波形図である。
【００８０】図１５を参照して、時刻ｔ１において、ブ
ロック選択信号ＢＬＫＬがＬレベルからＨレベルに立上
がると、制御信号ＣＬはＬレベルからＨレベルに立上が
り、図９のＰチャネルＭＯＳトランジスタ９６ａは非導
通状態となり、制御信号ＡＬがＨレベルからＬレベルに
立下がり、ＰチャネルＭＯＳトランジスタ９２は導通状
態となる。したがって、３値回路から出力されるシェア
ードゲート信号ＢＬＩＬは外部電源電位ｅｘｖｄｄから
昇圧電位ＶＰＰまで電位が上昇する。一方、制御信号Ｂ
ＲはＬレベルからＨレベルへと立上がり、シェアードゲ
ート信号ＢＬＩＲは接地電位になるため、ブロックＲは
ゲート回路によってセンスアンプから分離される。
ロック選択信号ＢＬＫＬがＬレベルからＨレベルに立上
がると、制御信号ＣＬはＬレベルからＨレベルに立上が
り、図９のＰチャネルＭＯＳトランジスタ９６ａは非導
通状態となり、制御信号ＡＬがＨレベルからＬレベルに
立下がり、ＰチャネルＭＯＳトランジスタ９２は導通状
態となる。したがって、３値回路から出力されるシェア
ードゲート信号ＢＬＩＬは外部電源電位ｅｘｖｄｄから
昇圧電位ＶＰＰまで電位が上昇する。一方、制御信号Ｂ
ＲはＬレベルからＨレベルへと立上がり、シェアードゲ
ート信号ＢＬＩＲは接地電位になるため、ブロックＲは
ゲート回路によってセンスアンプから分離される。
【００８１】時刻ｔ２において、ブロック選択信号ＢＬ
ＫＬはＨレベルからＬレベルに立下がり、応じて制御信
号ＢＲはＨレベルからＬレベルに立下がり、シェアード
ゲート信号ＢＬＩＲは接地電位から外部電源電位ｅｘｖ
ｄｄまで電位が上昇する。このときには、シェアードゲ
ート信号ＢＬＩＬは昇圧電位ＶＰＰのままに設定され
る。そして、時刻ｔ２から遅延時間Ｔｄが経過すると、
応じて制御信号ＡＬはＬレベルからＨレベルに立上が
り、制御信号ＣＬはＨレベルからＬレベルら立下がる。
応じてシェアードゲート信号ＢＬＩＬは昇圧電位ＶＰＰ
から電位が外部電源電位ｅｘｖｄｄに低下する。
ＫＬはＨレベルからＬレベルに立下がり、応じて制御信
号ＢＲはＨレベルからＬレベルに立下がり、シェアード
ゲート信号ＢＬＩＲは接地電位から外部電源電位ｅｘｖ
ｄｄまで電位が上昇する。このときには、シェアードゲ
ート信号ＢＬＩＬは昇圧電位ＶＰＰのままに設定され
る。そして、時刻ｔ２から遅延時間Ｔｄが経過すると、
応じて制御信号ＡＬはＬレベルからＨレベルに立上が
り、制御信号ＣＬはＨレベルからＬレベルら立下がる。
応じてシェアードゲート信号ＢＬＩＬは昇圧電位ＶＰＰ
から電位が外部電源電位ｅｘｖｄｄに低下する。
【００８２】時刻ｔ３においては、ブロック選択信号Ｂ
ＬＫＲがＬレベルからＨレベルに立上がり、応じて制御
信号ＢＬはＬレベルからＨレベルに立上がりシェアード
ゲート信号ＢＬＩＬは外部電源電位ｅｘｖｄｄから接地
電位に電位が低下する。一方、制御信号ＡＲはＨレベル
からＬレベルに立下がり、制御信号ＣＲはＬレベルから
Ｈレベルに立上がり、シェアードゲート信号ＢＬＩＲは
外部電源電位ｅｘｖｄｄから昇圧電位ＶＰＰに電位が上
昇する。
ＬＫＲがＬレベルからＨレベルに立上がり、応じて制御
信号ＢＬはＬレベルからＨレベルに立上がりシェアード
ゲート信号ＢＬＩＬは外部電源電位ｅｘｖｄｄから接地
電位に電位が低下する。一方、制御信号ＡＲはＨレベル
からＬレベルに立下がり、制御信号ＣＲはＬレベルから
Ｈレベルに立上がり、シェアードゲート信号ＢＬＩＲは
外部電源電位ｅｘｖｄｄから昇圧電位ＶＰＰに電位が上
昇する。
【００８３】時刻ｔ４において、ブロック選択信号ＢＬ
ＫＲがＨレベルからＬレベルに立下がると、制御信号Ｂ
ＬはＨレベルからＬレベルに立下がり、シェアードゲー
ト信号ＢＬＩＬは接地電位から外部電源電位ｅｘｖｄｄ
に電位が上昇する。そして、時刻ｔ４から遅延時間Ｔｄ
が経過すると、制御信号ＡＲはＬレベルからＨレベルに
立上がり、制御信号ＣＲはＨレベルからＬレベルに立下
がり、シェアードゲート信号ＢＬＩＲは昇圧電位ＶＰＰ
から外部電源電位ｅｘｖｄｄに電位が低下する。
ＫＲがＨレベルからＬレベルに立下がると、制御信号Ｂ
ＬはＨレベルからＬレベルに立下がり、シェアードゲー
ト信号ＢＬＩＬは接地電位から外部電源電位ｅｘｖｄｄ
に電位が上昇する。そして、時刻ｔ４から遅延時間Ｔｄ
が経過すると、制御信号ＡＲはＬレベルからＨレベルに
立上がり、制御信号ＣＲはＨレベルからＬレベルに立下
がり、シェアードゲート信号ＢＬＩＲは昇圧電位ＶＰＰ
から外部電源電位ｅｘｖｄｄに電位が低下する。
【００８４】図１６は、実施の形態４におけるデータの
読出動作を説明するための動作波形図である。
読出動作を説明するための動作波形図である。
【００８５】図６、図１６を参照して、時刻ｔ１におい
て、ブロック選択信号ＢＬＫＬがＬレベルからＨレベル
に立上がると、ブロックＬのメモリセルからのデータを
読出すために、イコライズ信号ＢＬＥＱＬはＬレベルに
立下がり、ビット線ＢＬＬ，／ＢＬＬのイコライズが解
除される。そして、シェアードゲート信号ＢＬＩＬは昇
圧電位ＶＰＰとなり、ビット線ＢＬ，／ＢＬはビット線
ＢＬＬ，／ＢＬＬにそれぞれ結合される。一方、シェア
ードゲート信号ＢＬＩＲは接地電位に立下がるため、ビ
ット線ＢＬ，／ＢＬはビット線ＢＬＲ，／ＢＬＲとそれ
ぞれ分離される。その後、ワード線ＷＬが活性化されビ
ット線の電位はイコライズ電位ＶＢＬからメモリセルＭ
Ｃに蓄積されたデータに応じて変化し、センスアンプ１
０２によってビット線対に生じた電位差が増幅され、デ
ータの読出が行なわれる。
て、ブロック選択信号ＢＬＫＬがＬレベルからＨレベル
に立上がると、ブロックＬのメモリセルからのデータを
読出すために、イコライズ信号ＢＬＥＱＬはＬレベルに
立下がり、ビット線ＢＬＬ，／ＢＬＬのイコライズが解
除される。そして、シェアードゲート信号ＢＬＩＬは昇
圧電位ＶＰＰとなり、ビット線ＢＬ，／ＢＬはビット線
ＢＬＬ，／ＢＬＬにそれぞれ結合される。一方、シェア
ードゲート信号ＢＬＩＲは接地電位に立下がるため、ビ
ット線ＢＬ，／ＢＬはビット線ＢＬＲ，／ＢＬＲとそれ
ぞれ分離される。その後、ワード線ＷＬが活性化されビ
ット線の電位はイコライズ電位ＶＢＬからメモリセルＭ
Ｃに蓄積されたデータに応じて変化し、センスアンプ１
０２によってビット線対に生じた電位差が増幅され、デ
ータの読出が行なわれる。
【００８６】時刻ｔ２において、読出動作が完了する
と、ブロック選択信号ＢＬＫＬはＬレベルに立下がる。
応じてイコライズ信号ＢＬＥＱＬはＨレベルに立上が
り、再びビット線ＢＬＬ，／ＢＬＬはイコライズ電位Ｖ
ＢＬに電位が設定される。このときに、シェアードゲー
ト信号ＢＬＩＬは昇圧電位ＶＰＰに保持されているた
め、ビット線ＢＬ，／ＢＬもイコライズ回路１０８によ
って電位ＶＢＬに充電される。したがって、ビット線Ｂ
Ｌ，／ＢＬをイコライズする期間においてゲート回路１
０４は導通抵抗が小さい状態に保持されるため、従来ビ
ット線ＢＬ，／ＢＬのイコライズ時間がΔｔＥＱ１であ
ったものが、ΔｔＥＱ２に短縮することができる。
と、ブロック選択信号ＢＬＫＬはＬレベルに立下がる。
応じてイコライズ信号ＢＬＥＱＬはＨレベルに立上が
り、再びビット線ＢＬＬ，／ＢＬＬはイコライズ電位Ｖ
ＢＬに電位が設定される。このときに、シェアードゲー
ト信号ＢＬＩＬは昇圧電位ＶＰＰに保持されているた
め、ビット線ＢＬ，／ＢＬもイコライズ回路１０８によ
って電位ＶＢＬに充電される。したがって、ビット線Ｂ
Ｌ，／ＢＬをイコライズする期間においてゲート回路１
０４は導通抵抗が小さい状態に保持されるため、従来ビ
ット線ＢＬ，／ＢＬのイコライズ時間がΔｔＥＱ１であ
ったものが、ΔｔＥＱ２に短縮することができる。
【００８７】以上説明したように、実施の形態４の半導
体記憶装置では、センスアンプに接続されているビット
線ＢＬ，／ＢＬをイコライズする時間を短縮するため
に、スタンバイ状態の外部で外部電源電位ｅｘｖｄｄに
電位を戻す前に所定の遅延時間だけシェアードゲート信
号を昇圧電位に保持しゲート回路の導通抵抗を小さい状
態にする。したがって、メモリセル側に配置されたイコ
ライズ回路からのビット線の高速充電を行なうことがで
きる。
体記憶装置では、センスアンプに接続されているビット
線ＢＬ，／ＢＬをイコライズする時間を短縮するため
に、スタンバイ状態の外部で外部電源電位ｅｘｖｄｄに
電位を戻す前に所定の遅延時間だけシェアードゲート信
号を昇圧電位に保持しゲート回路の導通抵抗を小さい状
態にする。したがって、メモリセル側に配置されたイコ
ライズ回路からのビット線の高速充電を行なうことがで
きる。
【００８８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８９】
【発明の効果】請求項１に記載の半導体記憶装置は、昇
圧電位における電力消費を抑えることができるので、昇
圧電位を発生する電圧発生回路のサイズを小さくするこ
とができ、チップサイズを小さくすることができる。し
たがって製造単価を抑えることができる。
圧電位における電力消費を抑えることができるので、昇
圧電位を発生する電圧発生回路のサイズを小さくするこ
とができ、チップサイズを小さくすることができる。し
たがって製造単価を抑えることができる。
【００９０】請求項２，３に記載の半導体記憶装置は、
請求項１に記載の半導体記憶装置の奏する効果に加え
て、シェアードゲート型メモリセルを有する場合に昇圧
電位を発生する電圧発生回路のサイズを小さくすること
ができ、チップサイズを小さくすることができる。
請求項１に記載の半導体記憶装置の奏する効果に加え
て、シェアードゲート型メモリセルを有する場合に昇圧
電位を発生する電圧発生回路のサイズを小さくすること
ができ、チップサイズを小さくすることができる。
【００９１】請求項４に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の奏する効果に加えて、活
性化電位が昇圧電位であるイコライズ信号を駆動する場
合に消費電力を小さくでき、昇圧電位を発生する電圧発
生回路のサイズを小さくすることができ、チップサイズ
を小さくすることができる。
項１に記載の半導体記憶装置の奏する効果に加えて、活
性化電位が昇圧電位であるイコライズ信号を駆動する場
合に消費電力を小さくでき、昇圧電位を発生する電圧発
生回路のサイズを小さくすることができ、チップサイズ
を小さくすることができる。
【００９２】請求項５〜８に記載の半導体記憶装置は、
パルス信号を制御信号して与えることにより昇圧電位か
ら外部電源電位へのリーク電流が生じず、昇圧電位にお
ける電力消費をさらに抑えることができる。
パルス信号を制御信号して与えることにより昇圧電位か
ら外部電源電位へのリーク電流が生じず、昇圧電位にお
ける電力消費をさらに抑えることができる。
【００９３】請求項９〜１２に記載の半導体記憶装置
は、スタンバイ時における制御信号の電位を外部電源電
位とするため、その間における電圧発生回路が出力する
昇圧電位において消費される電力を削減することができ
る。
は、スタンバイ時における制御信号の電位を外部電源電
位とするため、その間における電圧発生回路が出力する
昇圧電位において消費される電力を削減することができ
る。
【００９４】請求項１３に記載の半導体記憶装置は、セ
ンスアンプに接続されているビット線ＢＬ，／ＢＬをイ
コライズする時間を短縮するために、スタンバイ状態の
外部で外部電源電位ｅｘｖｄｄに電位を戻す前に所定の
遅延時間だけ制御信号を昇圧電位に保持しゲート回路の
導通抵抗を小さい状態にする。したがって、メモリセル
側に配置されたイコライズ回路からのビット線の高速充
電を行なうことができる。
ンスアンプに接続されているビット線ＢＬ，／ＢＬをイ
コライズする時間を短縮するために、スタンバイ状態の
外部で外部電源電位ｅｘｖｄｄに電位を戻す前に所定の
遅延時間だけ制御信号を昇圧電位に保持しゲート回路の
導通抵抗を小さい状態にする。したがって、メモリセル
側に配置されたイコライズ回路からのビット線の高速充
電を行なうことができる。
【図１】 本発明の半導体記憶装置１の全体構成を示す
概略ブロック図である。
概略ブロック図である。
【図２】 図１の行デコーダ２６に含まれる制御信号発
生部の構成を示すブロック図である。
生部の構成を示すブロック図である。
【図３】 図２に示した制御回路４２の構成を示す回路
図である。
図である。
【図４】 図３に示したレベル変換回路６６の構成を示
す回路図である。
す回路図である。
【図５】 図２に示した３値回路４４の構成を示す回路
図である。
図である。
【図６】 図１のメモリセルアレイ３２とセンスアンプ
３０の接続部である、シェアードセンスアンプ型メモリ
セルアレイの一部の構成を示した回路図である。
３０の接続部である、シェアードセンスアンプ型メモリ
セルアレイの一部の構成を示した回路図である。
【図７】 ３値回路４４の動作を説明するための動作波
形図である。
形図である。
【図８】 実施の形態１の３値回路のトランジスタの問
題点を説明するための図である。
題点を説明するための図である。
【図９】 実施の形態２で用いる３値回路４４ａの構成
を示した回路図である。
を示した回路図である。
【図１０】 図９に示した３値回路４４ａの動作を説明
するための動作波形図である。
するための動作波形図である。
【図１１】 実施の形態３で用いられる行デコーダに含
まれる制御信号発生部の構成を示したブロック図であ
る。
まれる制御信号発生部の構成を示したブロック図であ
る。
【図１２】 図１１に示した制御回路１２２の構成を示
した回路図である。
した回路図である。
【図１３】 実施の形態３の動作を説明するための動作
波形図である。
波形図である。
【図１４】 実施の形態４の制御回路１２２ａの構成を
示す回路図である。
示す回路図である。
【図１５】 制御回路１２２ａを用いた場合の３値回路
の動作を説明するための動作波形図である。
の動作を説明するための動作波形図である。
【図１６】 実施の形態４におけるデータの読出動作を
説明するための動作波形図である。
説明するための動作波形図である。
【図１７】 内部で発生する昇圧電位ＶＰＰを説明する
ための図である。
ための図である。
【図１８】 従来用いられている昇圧電位ＶＰＰでの消
費電力を抑えるための３値回路の構成を示す回路図であ
る。
費電力を抑えるための３値回路の構成を示す回路図であ
る。
【図１９】 図１８の３値回路の動作を説明するための
動作波形図である。
動作波形図である。
１ 半導体記憶装置、２ 制御信号入力端子、８ アド
レス入力端子群、１０電源端子、１２ 接地端子、１４
入出力端子、１８ ゲート回路、２０ データ入力バ
ッファ、２２ クロック発生回路、２４ 列アドレスバ
ッファ、２６行デコーダ、２８ 列デコーダ、３０ セ
ンスアンプ＋入出力制御回路、３２メモリセルアレイ、
３４ データ出力バッファ、３６ ＶＰＰ発生回路、４
２，４６，１２２，１２２ａ，１２６ 制御回路、４
４，４４ａ，４８，１２４，１２８ ３値回路、５２，
１５２ 遅延回路、５４ ＮＯＲ回路、５６，６０，６
６，１３４，１３６，１４２，１５６，１５８，１６４
レベル変換回路、５８，６２，７２，１３２，１３
８，１６０ インバータ、６４ ＡＮＤ回路、９２，９
６ａ ＰチャネルＭＯＳトランジスタ、９４，９６ Ｎ
チャネルＭＯＳトランジスタ、１０２ センスアンプ、
１０４，１０６ ゲート回路、１０８，１１０ イコラ
イズ回路、１１２ アクセストランジスタ、１１４ キ
ャパシタ、１４０，１６２ ＮＡＮＤ回路、１５４ Ｎ
ＯＲ回路、ＢＬ０，／ＢＬ０，／ＢＬＬ，／ＢＬＲ ビ
ット線、ＭＣ メモリセル、ＷＬ ワード線。
レス入力端子群、１０電源端子、１２ 接地端子、１４
入出力端子、１８ ゲート回路、２０ データ入力バ
ッファ、２２ クロック発生回路、２４ 列アドレスバ
ッファ、２６行デコーダ、２８ 列デコーダ、３０ セ
ンスアンプ＋入出力制御回路、３２メモリセルアレイ、
３４ データ出力バッファ、３６ ＶＰＰ発生回路、４
２，４６，１２２，１２２ａ，１２６ 制御回路、４
４，４４ａ，４８，１２４，１２８ ３値回路、５２，
１５２ 遅延回路、５４ ＮＯＲ回路、５６，６０，６
６，１３４，１３６，１４２，１５６，１５８，１６４
レベル変換回路、５８，６２，７２，１３２，１３
８，１６０ インバータ、６４ ＡＮＤ回路、９２，９
６ａ ＰチャネルＭＯＳトランジスタ、９４，９６ Ｎ
チャネルＭＯＳトランジスタ、１０２ センスアンプ、
１０４，１０６ ゲート回路、１０８，１１０ イコラ
イズ回路、１１２ アクセストランジスタ、１１４ キ
ャパシタ、１４０，１６２ ＮＡＮＤ回路、１５４ Ｎ
ＯＲ回路、ＢＬ０，／ＢＬ０，／ＢＬＬ，／ＢＬＲ ビ
ット線、ＭＣ メモリセル、ＷＬ ワード線。
Claims (13)
- 【請求項１】 外部から与えられたデータを記憶する行
列状に配列される複数のメモリセルを含むメモリセルア
レイと、 外部から第１の電源電位を受けて昇圧し、前記メモリセ
ルアレイとのデータ授受の際に使用する第２の電源電位
を発生する電圧発生回路と、 前記第２の電源電位で活性化される第１の内部ノード
と、 外部から与えられる入力信号に応じて前記第１の内部ノ
ードを駆動するための第１、第２の制御信号を発生する
第１の制御回路とを備え、 前記制御回路は、前記第１の制御信号を前記入力信号の
変化に応じて所定の時間だけ活性化し、前記入力信号の
変化から前記所定時間経過後に前記第２の制御信号を活
性化し、 前記第１、第２の電源電位を受けて、前記第１、第２の
制御信号に応じて前記第１の内部ノードの電位を前記第
２の電源電位に駆動する第１の駆動回路をさらに備え、 前記第１の駆動回路は、 前記第１の制御信号に応じて導通し、前記第１の電源電
位と前記第１の内部ノードとを結合する第１のスイッチ
回路と、 前記第２の制御信号に応じて導通し、前記第２の電源電
位と前記第１の内部ノードとを結合する第２のスイッチ
回路とを含む、半導体記憶装置。 - 【請求項２】 前記入力信号は、行アドレス信号であ
り、 前記行アドレス信号に応じて第３、第４の制御信号を発
生する第２の制御回路と、 前記第１、第２の電源電位を受けて、前記第３、第４の
制御信号に応じて第２の内部ノードの電位を前記第２の
電源電位に駆動する第２の駆動回路とをさらに備え、 前記メモリセルアレイは、 前記メモリセルの列に対応して設けられる第１のビット
線対と、 前記第１のビット線対間の電位差を増幅するセンスアン
プと、 前記センスアンプを共有する第２、第３のビット線対
と、 前記第１の内部ノードの電位に応じて前記第１のビット
線対と前記第２のビット線対とを接続する、第１のゲー
ト回路と、 前記第２の内部ノードの電位に応じて前記第１のビット
線対と前記第３のビット線対とを接続する、第２のゲー
ト回路とを含む、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第１のゲート回路は、 前記第１の内部ノードがゲートに接続され、前記第１の
ビット線対と前記第２のビット線対との間に接続される
ＮチャネルＭＯＳトランジスタの第１の対を有し、 前記第２のゲート回路は、 前記第２の内部ノードがゲートに接続され、前記第１の
ビット線対と前記第３のビット線対との間に接続される
ＮチャネルＭＯＳトランジスタの第２の対を有する、請
求項２に記載の半導体記憶装置。 - 【請求項４】 前記メモリセルアレイは、 前記メモリセルの列に対応して設けられ、第１、第２の
ビット線を有するビット線対と、 前記第１の駆動回路の出力に応じて、前記第１のビット
線の電位と前記第２のビット線の電位とを等しい電位と
するイコライズ回路とを含む、請求項１に記載の半導体
記憶装置。 - 【請求項５】 前記第１のスイッチ回路は、 前記第１の電源電位と前記第１の内部ノードとの間に結
合され、ゲートに前記第１の制御信号を受けるＮチャネ
ルＭＯＳトランジスタを有し、 前記第１の制御回路は、前記第１の制御信号の活性化電
位として前記第２の電源電位を出力する、請求項１に記
載の半導体記憶装置。 - 【請求項６】 前記第１のスイッチ回路は、 前記第１の電源電位と前記第１の内部ノードとの間に結
合され、ゲートに前記第１の制御信号を受けるＰチャネ
ルＭＯＳトランジスタを有する、請求項１に記載の半導
体記憶装置。 - 【請求項７】 前記ＰチャネルＭＯＳトランジスタは、
バックゲートが前記第２の電源電位に結合される、請求
項６に記載の半導体記憶装置。 - 【請求項８】 前記第１の制御回路は、前記第１の制御
信号の非活性化電位として前記第２の電源電位を出力
し、前記第１の制御信号の活性化電位として接地電位を
出力する、請求項６に記載の半導体記憶装置。 - 【請求項９】 外部から与えられたデータを記憶する行
列状に配列される複数のメモリセルを含むメモリセルア
レイと、 外部から第１の電源電位を受けて昇圧し、前記メモリセ
ルアレイとのデータ授受の際に使用する第２の電源電位
を発生する電圧発生回路と、 前記第１、第２の電源電位および接地電位を受けて、外
部から与えられる入力信号に応じて、第１の内部ノード
の電位を駆動する第１の駆動回路をさらに備え、 前記第１の駆動回路は、前記入力信号が前記メモリセル
アレイの第１の領域へのアクセスを示すときは、前記第
１の内部ノードの電位を前記第２の電源電位に活性化
し、前記入力信号が前記メモリセルアレイの第２の領域
へのアクセスを示すときは、前記第１の内部ノードの電
位を前記接地電位に非活性化し、前記入力信号が前記メ
モリセルアレイへのアクセスを示していないときには前
記第１の内部ノードの電位を前記第１の電源電位に結合
する、半導体記憶装置。 - 【請求項１０】 前記入力信号は、行アドレス信号であ
り、 前記第１の駆動回路は、前記第１の領域に対応して設け
られ、 前記第２の領域に対応して設けられ、第２の内部ノード
を駆動する第２の駆動回路をさらに備え、 前記第２の駆動回路は、前記入力信号が前記メモリセル
アレイの第２の領域へのアクセスを示すときは、前記第
２の内部ノードの電位を前記第２の電源電位に活性化
し、前記入力信号が前記メモリセルアレイの第１の領域
へのアクセスを示すときは、前記第２の内部ノードの電
位を前記接地電位に非活性化し、前記入力信号が前記メ
モリセルアレイへのアクセスを示していないときには前
記第２の内部ノードの電位を前記第１の電源電位に結合
する、請求項９に記載の半導体記憶装置。 - 【請求項１１】 前記メモリセルアレイは、 前記メモリセルの列に対応して設けられる第１のビット
線対と、 前記第１のビット線対間の電位差を増幅するセンスアン
プと、 前記センスアンプを共有し、前記第１、第２の領域にそ
れぞれ設けられる第２、第３のビット線対と、 前記第１の内部ノードの電位に応じて前記第１のビット
線対と前記第２のビット線対とを接続する、第１のゲー
ト回路と、 前記第２の内部ノードの電位に応じて前記第１のビット
線対と前記第３のビット線対とを接続する、第２のゲー
ト回路とを含む、請求項１０に記載の半導体記憶装置。 - 【請求項１２】 前記アドレス信号に応じて第１、第
２、第３の制御信号を出力して第１の駆動回路を制御す
る第１の制御回路をさらに備え、 前記第１の制御回路は、前記アドレス信号が前記第１の
領域を指定するときは、前記第１の制御信号を活性化
し、前記第２、第３の制御信号を非活性化し、前記アド
レス信号が前記第２の領域を指定するときは、前記第２
の制御信号を活性化し、前記第１、第３の制御信号を非
活性化し、前記アドレス信号が前記メモリセルアレイに
対するアクセスを示していないときは、前記第３の制御
信号を活性化し、前記第１、第２の制御信号を非活性化
し、 前記第１の駆動回路は、 前記第１の制御信号の活性化に応じて前記第１の内部ノ
ードを前記第２の電源電位に結合する第１のスイッチ回
路と、 前記第２の制御信号の活性化に応じて前記第１の内部ノ
ードを前記接地電位に結合する第２のスイッチ回路と、 前記第３の制御信号の活性化に応じて前記第１の内部ノ
ードを前記第１の電源電位に結合する第３のスイッチ回
路とを含む、請求項１１に記載の半導体記憶装置。 - 【請求項１３】 前記メモリアレイは、 前記第１の領域に設けられ前記第１の領域に対するアク
セスが行なわれていないときに前記第２のビット線対の
電位を等しい電位にするイコライズ回路をさらに含み、 前記第１の制御回路は、前記アドレス信号が前記第１の
領域を指定し、前記第１の領域へのアクセスが終了する
と、所定の時間後に前記第１の制御信号を非活性化す
る、請求項１２に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000168839A JP2001344970A (ja) | 2000-06-06 | 2000-06-06 | 半導体記憶装置 |
| US09/773,621 US6430091B2 (en) | 2000-06-06 | 2001-02-02 | Semiconductor memory device having reduced current consumption at internal boosted potential |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000168839A JP2001344970A (ja) | 2000-06-06 | 2000-06-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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ID=18671789
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006040466A (ja) * | 2004-07-29 | 2006-02-09 | Renesas Technology Corp | 半導体記憶装置 |
| JP2010198732A (ja) * | 2000-02-14 | 2010-09-09 | Renesas Electronics Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7245549B2 (en) * | 2003-03-14 | 2007-07-17 | Fujitsu Limited | Semiconductor memory device and method of controlling the semiconductor memory device |
| DE102007046729B4 (de) * | 2007-09-28 | 2013-11-28 | Qimonda Ag | Integrierte Schaltung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077912B2 (ja) | 1988-09-13 | 1995-01-30 | 株式会社東芝 | 昇圧回路 |
| JP3364523B2 (ja) * | 1993-05-31 | 2003-01-08 | 三菱電機株式会社 | 半導体装置 |
| JPH09288888A (ja) * | 1996-04-22 | 1997-11-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH10269765A (ja) * | 1997-03-24 | 1998-10-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6038186A (en) * | 1997-09-12 | 2000-03-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can have power consumption reduced during self refresh mode |
| KR100266750B1 (ko) * | 1997-11-20 | 2000-09-15 | 윤종용 | 행 프리 챠아지 시간을 줄일 수 있는 고밀도 반도체 메모리 장치 |
| US6072743A (en) * | 1998-01-13 | 2000-06-06 | Mitsubishi Denki Kabushiki Kaisha | High speed operable semiconductor memory device with memory blocks arranged about the center |
-
2000
- 2000-06-06 JP JP2000168839A patent/JP2001344970A/ja not_active Withdrawn
-
2001
- 2001-02-02 US US09/773,621 patent/US6430091B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010198732A (ja) * | 2000-02-14 | 2010-09-09 | Renesas Electronics Corp | 半導体装置 |
| JP2006040466A (ja) * | 2004-07-29 | 2006-02-09 | Renesas Technology Corp | 半導体記憶装置 |
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|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070807 |