JP2006040466A - 半導体記憶装置 - Google Patents

Abstract

【課題】アクセスタイムを遅延させたりセル面積を増大させたりすることなく安定性を高めることができる半導体記憶装置を提供する。
【解決手段】ワード線ＷＬの電位が電位Ｖｄｄまで立ち上がると、アクセストランジスタＭＡＢが導通するので、記憶ノードＮＢはビット線ＢＬＢに接続される。ビット線ＢＬＢは、キャパシタＣＢに蓄積されていたマイナス電荷が記憶ノードＮＢを介して流入することにより、電位が少し下がる。このとき、ワード線ＷＬの電位は、従来の場合のように電位Ｖｐｐまで上昇させるのではなく、電位Ｖｐｐより低い電位Ｖｄｄで所定の期間保持される。従って、この期間においては、従来の場合に比べて、アクセストランジスタＭＡＢのゲート電圧は低くなりアクセストランジスタＭＡＢに流れる電流値も小さくなるので、記憶ノードＮＢの電位の上昇は小さくなる。
【選択図】図６

Description

本発明は、半導体記憶装置に係り、特に、小型メモリセルにおけるアクセスタイムを向上させるための技術に関する。

従来のＣＭＯＳ型ＳＲＡＭセルは、１対のＰＭＯＳからなる負荷トランジスタ、１対のＮＭＯＳからなるドライバトランジスタおよび１対のＮＭＯＳからなるアクセストランジスタを含む６個のＭＯＳトランジスタから構成されている。そして、１対の負荷トランジスタおよび１対のドライバトランジスタがラッチを構成し、負荷トランジスタ及びドライバトランジスタ並びにアクセストランジスタの間の１対の記憶ノードにデータを記憶する。

従来のＣＭＯＳ型ＳＲＡＭセルのデータ読み出しにおいては、ワード線の電位をＨレベルに立ち上げてアクセストランジスタのゲートに入力しアクセストランジスタを導通させることにより記憶ノードをビット線に接続させる。このとき、ドライバトランジスタのオン抵抗により記憶ノードの電位が変化しメモリセルに記憶されたデータの安定性に影響を与える。

メモリセルの安定性を高めるためには、ドライバトランジスタとアクセストランジスタとの駆動力の比を表すベータレシオを大きくする必要がある。しかし、ベータレシオを大きくするためにドライバトランジスタのサイズを大きくした場合には、セル面積が増大してしまうという問題点があった。

このような問題点を解決するために、ＣＭＯＳ型ＳＲＡＭセルにおける負荷トランジスタとして、ＰＭＯＳに代えてＴＦＴ（Thin Film Transistor）型Ｐチャネルトランジスタを用いたＴＦＴ型ＳＲＡＭセルが考案されている。ＴＦＴはポリシリコンから形成されるので、ＴＦＴ型ＳＲＡＭセルにおいては、ＴＦＴをメモリセルのバルクトランジスタ上に形成することができる。従って、セル面積を低減することが可能となる。

上記のＴＦＴ型ＳＲＡＭセルにおいては、ワード線の電位は、電源電位にアクセストランジスタの閾値電圧を加えた電位以上に設定する必要がある。このようなＳＲＡＭセルの例は、例えば特許文献１〜３に開示されている。

特開平５−６６７５号公報 特開平４−２１２７８８号公報 米国特許第５６０４７０４号公報

上述したように、従来のＳＲＡＭセルにおいては、ワード線の電位は、比較的に高い値に設定する必要があるが、ワード線の電位が高くなると、ベータレシオは小さくなる。そのため、安定性が低くなってしまう。従って、非同期で動作を行う場合に、一旦ワード線の電位が立ち上がると、センスアンプ動作により記憶ノードのデータが安定化されるまでは、ワード線の電位を立ち下げることはできない。よって、アクセスタイムが遅延してしまう場合があるという問題点があった。

本発明は、このような問題点を解決するためになされたものであり、アクセスタイムを遅延させたりセル面積を増大させたりすることなく安定性を高めることができる半導体記憶装置を提供することを目的とする。

上記の課題を解決するために、本発明に係る半導体記憶装置は、ラッチを構成する高抵抗負荷素子及びドライバトランジスタ、並びにスイッチ用のアクセストランジスタを有するＳＲＡＭ（Ｓｔａｔｉｃ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルと、アクセストランジスタを制御するワード線と、アクセストランジスタを介してラッチの記憶ノードに接続されたビット線対と、ビット線対間の電位差を増幅するセンスアンプ回路とを備え、ワード線の電位を立ち上げて第一電位に保持した後に第一電位より高い第二電位に上昇させることを特徴とする。

本発明に係る半導体記憶装置は、ラッチを構成する高抵抗負荷素子及びドライバトランジスタ、並びにスイッチ用のアクセストランジスタを有するＳＲＡＭ（Ｓｔａｔｉｃ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルと、アクセストランジスタを制御するワード線と、アクセストランジスタを介してラッチの記憶ノードに接続されたビット線対と、ビット線対間の電位差を増幅するセンスアンプ回路とを備え、ワード線の電位を立ち上げて第一電位に保持した後に第一電位より高い第二電位に上昇させることを特徴とする。すなわち、記憶された情報を第一電位において安定させ増幅させた後に第二電位に上昇させる。従って、アクセスタイムを遅延させたりセル面積を増大させたりすることなく安定性を高めることができる。

＜実施の形態１＞
図１は、実施の形態１に係る半導体記憶装置が備えるメモリセル１００を示す等価回路図である。図１に示すように、メモリセル１００は、Ｐチャネル型ＴＦＴからなる負荷トランジスタＭＬＴ，ＭＬＢと、ＮＭＯＳからなるドライバトランジスタＭＤＴ，ＭＤＢと、ＮＭＯＳからなるドライバトランジスタＭＡＴ，ＭＡＢと、キャパシタＣＴ，ＣＢとを備える。

図１において、負荷トランジスタＭＬＴの一端は電源に接続されている。負荷トランジスタＭＬＴの他端は、記憶ノードＮＴを介してドライバトランジスタＭＤＴのドレインに接続されている。ドライバトランジスタＭＤＴのソースは、接地されている。

負荷トランジスタＭＬＢの一端は電源に接続されている。負荷トランジスタＭＬＢの他端は、記憶ノードＮＢを介してドライバトランジスタＭＤＢのドレインに接続されている。ドライバトランジスタＭＤＢのソースは、接地されている。

アクセストランジスタＭＡＴの一端は、ビット線ＢＬＴに接続されている。アクセストランジスタＭＡＴの他端は、記憶ノードＮＴを介してキャパシタＣＴの一端に接続されている。キャパシタＣＴの他端には、キャパシタ電圧Ｖｃｐが入力されている。

アクセストランジスタＭＡＢの一端は、ビット線ＢＬＢに接続されている。アクセストランジスタＭＡＢの他端は、記憶ノードＮＢを介してキャパシタＣＢの一端に接続されている。キャパシタＣＢの他端には、キャパシタ電圧Ｖｃｐが入力されている。

ドライバトランジスタＭＡＴ，ＭＡＢそれぞれのゲートは、ワード線ＷＬに接続されている。

負荷トランジスタＭＬＴおよびドライバトランジスタＭＤＴそれぞれのゲートは、記憶ノードＮＢに接続されている。

負荷トランジスタＭＬＢおよびドライバトランジスタＭＤＢそれぞれのゲートは、記憶ノードＮＴに接続されている。

すなわち、メモリセル１００は、それぞれラッチを構成する高抵抗の負荷トランジスタＭＬＴ，ＭＬＢ及びドライバトランジスタＭＤＴ，ＭＤＢ、並びにスイッチ用のアクセストランジスタＭＡＴ，ＭＡＢを有するＴＦＴ型ＳＲＡＭセルにおいて、１対の記憶ノードにそれぞれ１対のキャパシタを設けた構成となっている。以下ではこれをＣＳＲＡＭ（Capacitor SRAM）セルと呼ぶ。ＣＳＲＡＭセルにおいては、キャパシタに蓄積された電荷を用いることにより、ドライバトランジスタの駆動力に大きく依存することなくデータ読み出しを行うことができる。従って、メモリセルを構成するトランジスタのサイズを低減できるので、セル面積を低減することが可能となる。

図２は、メモリセル１００にセンスアンプ回路１２０およびビット線イコライズ回路１３０を接続させたメモリ列１１０を示す回路図である。図２では、図１におけるドライバトランジスタＭＡＴ，ＭＡＢ以外の４個のトランジスタは、図示の都合上省略し、これら４個のトランジスタをまとめて矩形で表している。

図２においては、ビット線ＢＬＴ，ＢＬＢからなるビット線対ＢＬＴ−ＢＬＢには、複数個のメモリセル１００が、複数個のワード線ＷＬ０〜ＷＬｊ（ｊは整数）を介して、接続されている。

また、ビット線対ＢＬＴ−ＢＬＢには、ＣＭＯＳクロスカップル型のセンスアンプ回路１２０が接続されている。センスアンプ回路１２０は、ＰＭＯＳからなるＰチャネルトランジスタＰ１〜Ｐ２とＮＭＯＳからなるＮチャネルトランジスタＮ３〜Ｎ５とを備える。

センスアンプ回路１２０において、ビット線ＢＬＴは、ＰチャネルトランジスタＰ１のドレイン、ＮチャネルトランジスタＮ３のドレイン、ＰチャネルトランジスタＰ２のゲートおよびＮチャネルトランジスタＮ４のゲートに接続されている。ビット線ＢＬＢは、ＰチャネルトランジスタＰ２のドレイン、ＮチャネルトランジスタＮ４のドレイン、ＰチャネルトランジスタＰ１のゲートおよびＮチャネルトランジスタＮ３のゲートに接続されている。ＰチャネルトランジスタＰ１，Ｐ２のソースは、電源に接続されている。ＮチャネルトランジスタＮ３，Ｎ４のソースは、ＮチャネルトランジスタＮ５のドレインに接続されている。ＮチャネルトランジスタＮ５のソースは接地されている。ＮチャネルトランジスタＮ５のゲートには、センスアンプ動作を制御するためのセンス制御信号ＳＥＮが入力される。

また、ビット線対ＢＬＴ−ＢＬＢには、ビット線対ＢＬＴ−ＢＬＢをイコライズするためのビット線イコライズ回路１３０が接続されている。ビット線イコライズ回路１３０は、ＮＭＯＳからなるＮチャネルトランジスタＮ６〜Ｎ８を備える。

ビット線イコライズ回路１３０において、ビット線ＢＬＴは、ＮチャネルトランジスタＮ６のソースおよびＮチャネルトランジスタＮ８の一端に接続されている。ビット線ＢＬＢは、ＮチャネルトランジスタＮ７のソースおよびＮチャネルトランジスタＮ８の他端に接続されている。ＮチャネルトランジスタＮ６，Ｎ７のドレインは、電源に接続されている。ＮチャネルトランジスタＮ６〜８のゲートには、ビット線イコライズを制御するためのビット線イコライズ制御信号ＢＬＥＱが入力される。

図３は、図２に示されるメモリ列１１０を複数並べたメモリアレイを示す回路図である。図３においては、複数対のビット線対に対して１対の信号線対ＬＩＯが対応し、コラム選択線ＣＳＬ０〜ｊにより選択された１対のビット線対が信号線対ＬＩＯに接続される。例えば、コラム選択線ＣＳＬｊがＨレベルになると、Ｈレベルをゲートに入力されたＮチャネルトランジスタＮ９，Ｎ１０が導通する。これにより、１対のビット線対を選択し信号線内ＬＩＯに接続することが可能となる。

信号線対ＬＩＯは、選択信号ＩＯＳＥＬによって信号線対ＧＩＯに接続され、信号線対ＧＩＯを介して、センスアンプ回路１２０とメモリアレイ外部との間でデータのやりとりを行うためのものである。例えば、データ書き込みの場合には、外部から与えられたデータは、コラム選択線ＣＳＬにより選択され信号線対ＬＩＯに接続された１対のビット線対だけに信号線ＧＩＯを介して書き込まれる。すなわち、ワード線ＷＬが選択されていたとしても、コラム選択線ＣＳＬにより選択されていないビット線対に対しては、書き込みは行われない。上記の信号線対ＬＩＯと信号線対ＧＩＯとの接続は、Ｈレベルの選択信号ＩＯＳＥＬをゲートに入力されたＮチャネルトランジスタＮ１１，１２が導通することにより行われる。

本発明は、図１〜３に示される構成において、ワード線ＷＬの電位を比較的に低い電位Ｖｄｄ（第一電位）に立ち上げて所定の期間保持した後に、電位Ｖｄｄより高い電位Ｖｐｐ（第二電位）まで上昇させることを特徴とする。この電位Ｖｄｄは、ドライバトランジスタとアクセストランジスタとの駆動力の比すなわちベータレシオを確保でき記憶ノードＮＴ，ＮＢに記憶された情報が破壊されることなく安定的に存在できるような電位とする。また、電位Ｖｐｐとしては、アクセストランジスタＭＡＴ，ＭＡＢの閾値電圧Ｖｔｈａを用いて、Ｖｐｐ＞Ｖｄｄ＋Ｖｔｈａを満たすものを用いることとする。

図４に、メモリセル１００においてワード線ＷＬの電位を電位Ｖｄｄに保持した状態で記憶ノードＮＴ，ＮＢそれぞれの電位を変化させた様子を示す。図４においては、記憶ノードＮＴの電位を電位Ｖｓｓから電位Ｖｄｄに振ったときの記憶ノードＮＢの電位曲線と記憶ノードＮＢの電位を電位Ｖｓｓから電位Ｖｄｄに振ったときの記憶ノードＮＴの電位曲線との間に、これらの電位曲線に内接する二個の円（セルの目）が存在する。一般的に、これらの円が大きいほど、過渡的な状態でのメモリセルの安定性が高く、記憶された情報が壊れにくい。従って、このようなセルの目ができるように電位Ｖｄｄを定めることにより、記憶ノードＮＴ，ＮＢに記憶された情報を安定的に保持することが可能となる。

また、図５に、メモリセル１００においてワード線ＷＬの電位を電位Ｖｐｐまで上昇させた状態で記憶ノードＮＴ，ＮＢそれぞれの電位を変化させた様子を示す。図５においては、電位Ｖｄｄに比べて電位Ｖｐｐが高いので、図４に示されるようなセルの目は存在せずメモリセルの安定性は低い。しかし、記憶ノードＮＴ，ＮＢに記憶された情報を比較的に低い電位Ｖｄｄで安定させ増幅させた後に電位Ｖｐｐに上昇させることにより、情報を安定的に保持することが可能となる。

図６は、図１〜３に示される構成におけるデータ読み出しを示すタイミングチャートである。以下では、図１において、ビット線ＢＬＴ，ＢＬＢが電位Ｖｄｄを、記憶ノードＮＴが電位Ｖｄｄ（電源電位）を、記憶ノードＮＢが電位Ｖｓｓ（接地電位）を、それぞれ最初に保持している場合におけるデータ読み出しを説明する。

まず、外部アドレス信号ｅｘｔ−ＡＤＤが切り替わると、ビット線設定動作が行われる。ビット線イコライズ制御信号ＢＬＥＱが立ち下がると、トランジスタＮ６〜Ｎ８が遮断するので、ビット線ＢＬＴ，ＢＬＢはフローティング状態となる。そして、ワード線ＷＬの電位が電位Ｖｄｄまで立ち上がると、アクセストランジスタＭＡＢが導通するので、記憶ノードＮＢはビット線ＢＬＢに接続される。ビット線ＢＬＢは、キャパシタＣＢに蓄積されていたマイナス電荷が記憶ノードＮＢを介して流入することにより、電位が少し下がる。このとき、ワード線ＷＬの電位は、従来の場合のように電位Ｖｐｐまで上昇させるのではなく、電位Ｖｐｐより低い電位Ｖｄｄで所定の期間保持される。従って、この期間においては、従来の場合に比べて、アクセストランジスタＭＡＢのゲート電圧は低くなりアクセストランジスタＭＡＢに流れる電流値も小さくなるので、記憶ノードＮＢの電位の上昇は小さくなる。上昇した記憶ノードＮＢの電位は、導通したドライバトランジスタＭＤＢを電流が流れることにより、電位Ｖｓｓへ下降する。よって、従来の場合と異なり、ドライバトランジスタＭＤＴは、ゲート電圧が閾値電圧Ｖｔｈｄを超えないので導通しない。また、アクセストランジスタＭＡＴも導通しないので、記憶ノードＮＴの電位は電位Ｖｄｄのまま変化しない。また、ビット線ＢＬＴの電位もＶｄｄのまま変化しない。従って、従来の場合に比べて、メモリセル１００を安定させることが可能となる。

次に、センスアンプ動作が行われる。上述したように、ビット線ＢＬＴの電位は電位Ｖｄｄのまま変化しないが、ビット線ＢＬＢの電位は電位Ｖｄｄより電位が少し下がるので、ビット線ＢＬＴ，ＢＬＢの間に小さい電位差が生じる。ここで、センス制御信号ＳＥＮが立ち上がると、図２に示されるセンスアンプ回路１２０において、ＮチャネルトランジスタＮ４を流れる電流はＮチャネルトランジスタＮ３を流れる電流より大きいので、ビット線ＢＬＢの電位はビット線ＢＬＴの電位に比べて速く下がっていく。一方、ＰチャネルトランジスタＰ１を流れる電流はＰチャネルトランジスタＰ２を流れる電流より大きいので、ビット線ＢＬＴの電位はビット線ＢＬＢの電位に比べて速く上がっていく。これにより、ビット線ＢＬＴの電位を電位Ｖｄｄに保持しつつビット線ＢＬＢの電位を電位Ｖｓｓに下げることができる。すなわち、センスアンプ回路１２０を活性化させてビット線ＢＬＴ，ＢＬＢの間の電位差を増幅することが可能となる。この直後に、ワード線ＷＬの電位は電位Ｖｐｐまで昇圧される。

次に、リセット動作が行われる。ワード線ＷＬの電位が立ち下がった後にセンス制御信号ＳＥＮが立ち下がり、その後にビット線イコライズ制御信号ＢＬＥＱが立ち上がる。これにより、トランジスタＮ６〜Ｎ８が導通するので、ビット線ＢＬＴ，ＢＬＢはいずれも電位Ｖｄｄにプリチャージされる。

図７は、図１〜３に示される構成におけるデータ書き込みを示すタイミングチャートである。以下では、図１において、ビット線ＢＬＴ，ＢＬＢが電位Ｖｄｄを、記憶ノードＮＴが電位Ｖｄｄを、記憶ノードＮＢが電位Ｖｓｓを、それぞれ最初に保持している場合におけるデータ書き込みを説明する。

まず、図４におけるデータ読み出しの場合と同様に、ビット線設定動作およびセンスアンプ動作が行われる。

次に、ビット線ＢＬＴ，ＢＬＢに、外部書き込み信号ｅｘｔ−／ＷＥに応答したタイミングで、現在設定されているデータとは逆のデータに対応する電位が設定され、ビット線ＢＬＴの電位が電位Ｖｓｓになり、ビット線ＢＬＢの電位が電位Ｖｄｄとなる。このとき、アクセストランジスタＭＡＴは導通しているので、記憶ノードＮＴの電位は電位Ｖｓｓまで下降する。また、ワード線ＷＬの電位は電位Ｖｐｐでありビット線ＢＬＢの電位よりも閾値電圧Ｖｔｈａ以上高い。従って、アクセストランジスタＭＡＢは、すぐには遮断せず記憶ノードＮＢの電位を電位Ｖｄｄまで上昇させることができる。これにより、記憶ノードＮＴ，ＮＢにデータを書き込むことが可能となる。

図８は、外部アドレス信号ｅｘｔ−ＡＤＤに遅延（スキュー）が生じた場合におけるデータ読み取りを示すタイミングチャートである。時刻Ｔまでの期間において、外部アドレス信号ｅｘｔ−ＡＤＤはアドレスＡｉを保持しているので、ビット線イコライズ制御信号ＢＬＥＱが立ち下がった後に、アドレスＡｉに対応するワード線ＷＬｉの電位が立ち上がる。時刻Ｔにおいて、スキューにより遅れた外部アドレス信号ｅｘｔ−ＡＤＤが、アドレスＡｊに切り替わる。このような場合、従来は、ワード線ＷＬｉの電位は電位Ｖｐｐまで達し動作が不安定となるので、一旦、センスアンプ回路１２０によりビット線ＢＬＴ，ＢＬＢの間の電位差を増幅させ記憶ノード線ＮＴ，ＮＴへの書き戻しを完了させた後に、ワード線ＷＬｉの電位を立ち下げワード線ＷＬｊの電位を立ち上げていた。従って、外部アドレス信号ｅｘｔ−ＡＤＤがアドレスＡｊに切り替えられてからアドレスＡｊに対応する出力データＱｊが信号ＤＱとして出力されるまでの時間すなわちアドレスアクセス時間ｔＡＡが長くなってしまうという問題点があった。上述したように、本実施の形態においては、ワード線ＷＬｉの電位が電位Ｖｄｄで保持される期間においては、記憶ノードＮＴの電位が電位Ｖｄｄのまま変化せずメモリセル１００の動作が安定している。従って、この期間において外部アドレス信号ｅｘｔ−ＡＤＤがスキューにより遅れてアドレスＡｉから切り替わった場合に、セルのデータを破壊することなく、すぐにワード線ＷＬｉの電位を立ち下げることが可能となる。そして、ワード線ＷＬｊの電位を立ち上げ、図６で説明した場合と同様の動作でデータ読み出しを行う。よって、ワード線ＷＬｊの電位を立ち上げるまで時間が短縮できるので、アドレスアクセス時間ｔＡＡを短縮することができる。

図９は、本実施の形態に係る半導体記憶装置におけるワード線駆動回路およびデコーダの一例を示した回路図である。また、図１０は、図９に示される回路におけるデータ読み出しを示すタイミングチャートである。

図９に示すように、ワード線駆動回路１５０は、ＰＭＯＳからなるＰチャネルトランジスタＭＰ１（第一Ｐチャネルトランジスタ）とＮＭＯＳからなるＮチャネルトランジスタＭＮ１（第一Ｎチャネルトランジスタ），ＭＮ２（第二Ｎチャネルトランジスタ）とを備える。また、デコーダ１６０は、ＰＭＯＳからなるＰチャネルトランジスタＭＰＤ１，ＭＰＤ２とＮＭＯＳからなるＮチャネルトランジスタＭＮＤ１，ＭＮＤ２と信号線ＷＬＳＲＣとを備える。

ワード線駆動回路１５０において、ＰチャネルトランジスタＭＰ１のソースは、電位Ｖｐｐを供給するための第二電源に接続されている。ＰチャネルトランジスタＭＰ１のドレインは、ＮチャネルトランジスタＭＮ１のドレインに接続されている。ＮチャネルトランジスタＭＮ１のソースは、接地されている。ＮチャネルトランジスタＭＮ２のドレインは、電位Ｖｄｄを供給するための第一電源に接続されている。ＮチャネルトランジスタＭＮ２のソースは、ＰチャネルトランジスタＭＰ１のドレインおよび信号線ＷＬＳＲＣに接続されている。ＰチャネルトランジスタＭＰ１およびＮチャネルトランジスタＭＮ１，ＭＮ２それぞれのゲートには、信号／ＷＬＤＲＶＰ（第一ゲート電位），ＷＬＤＩＳＣＨ，ＷＬＤＲＶＮ（第二ゲート電位）がそれぞれ入力される。

デコーダ１６０において、ＰチャネルトランジスタＭＰＤ１のソースは、信号線ＷＬＳＲＣに接続されている。ＰチャネルトランジスタＭＰＤ１のドレインは、ＮチャネルトランジスタＭＮＤ１のドレインに接続されている。ＮチャネルトランジスタＭＮＤ１のソースは、接地されている。ＰチャネルトランジスタＭＰＤ２のソースは、信号線ＷＬＳＲＣに接続されている。ＰチャネルトランジスタＭＰＤ２のドレインは、ＮチャネルトランジスタＭＮＤ２のドレインに接続されている。ＮチャネルトランジスタＭＮＤ２のソースは、接地されている。ＰチャネルトランジスタＭＰＤ１およびＮチャネルトランジスタＭＮＤ１それぞれのゲートには、信号／Ｘｉが入力される。ＰチャネルトランジスタＭＰＤ２およびＮチャネルトランジスタＭＮＤ２それぞれのゲートには、信号／Ｘｊが入力される。ＰチャネルトランジスタＭＰＤ１のソースの電位は、ワード線ＷＬｉに出力される。ＰチャネルトランジスタＭＰＤ２のソースの電位は、ワード線ＷＬｊに出力される。

図９において、電位Ｖｐｐとしては、ＮチャネルトランジスタＭＮ２の閾値電圧Ｖｔｈｎを用いて、Ｖｐｐ＞Ｖｄｄ＋Ｖｔｈｎを満たすものを用いることとする。

次に、図１０を用いて、ワード線駆動回路１５０およびデコーダ１６０におけるデータ読み出しについて説明する。

まず、最初は、信号ＷＬＤＩＳＣＨはＨレベルで、信号ＷＬＤＲＶＮはＬレベルで、信号／ＷＬＤＲＶＰはＨレベルであり、信号／Ｘｉ，／ＸｊはＨレベルである。従って、トランジスタＭＮ１，ＭＮＤ１，ＭＮＤ２は導通しトランジスタＭＰ１，ＭＮ２，ＭＰＤ１，ＭＰＤ２は遮断するので、信号線ＷＬＳＲＣおよびワード線ＷＬｉ，ＷＬｊの電位は、Ｖｓｓレベルに保持されている。

次に、時刻Ｔ０に、信号ＷＬＤＩＳＣＨがＬレベルに立ち下がりＮチャネルトランジスタＭＮ１が遮断する。

次に、時刻Ｔ１に、信号／ＸｉがＬレベルに立ち下がりＰチャネルトランジスタＭＰＤ１が導通しＮチャネルトランジスタＭＮＤ１が遮断する。これにより、ワード線ＷＬｉが選択状態となる。

次に、時刻Ｔ２に、信号ＷＬＤＲＶＮがＨレベルに立ち上がりＮチャネルトランジスタＭＮ２が導通する。これにより、信号線ＷＬＳＲＣは電位Ｖｄｄまで充電される。また、信号／Ｘｉで選択されたワード線ＷＬｉも、電位Ｖｄｄまで充電される。これにより、ワード線ＷＬｉが電位Ｖｄｄまで立ち上げられる。

次に、時刻Ｔ３に、信号／ＷＬＤＲＶＰがＬレベルに立ち下がりＰチャネルトランジスタＭＰ１が導通する。これにより、信号線ＷＬＳＲＣは電位Ｖｐｐまで充電される。また、信号／Ｘｉで選択されたワード線ＷＬｉも、電位Ｖｐｐまで充電される。これにより、ワード線ＷＬｉが電位Ｖｐｐまで立ち上げられる。このとき、ＮチャネルトランジスタＭＮ２のゲートに入力される電位すなわち信号ＷＬＤＲＶＮの電位を電位（Ｖｄｄ＋Ｖｔｈｎ）とすることで、信号線ＷＬＳＲＣから電位Ｖｄｄを供給するための第一電源に電流が逆流することを防止できる。

次に、時刻Ｔ４に、信号ＷＬＤＲＶＮがＬレベルに立ち下がりＮチャネルトランジスタＭＮ２が遮断する。また、信号／ＷＬＤＲＶＰがＨレベルに立ち上がりＰチャネルトランジスタＭＰ１が遮断する。

次に、時刻Ｔ５に、信号ＷＬＤＩＳＣＨがＨレベルに立ち上がりＮチャネルトランジスタＭＮ１が導通する。これにより、信号線ＷＬＳＲＣは電位Ｖｓｓまで放電される。また、信号／ＸｉがＨレベルに立ち上がりＰチャネルトランジスタＭＰＤ１が遮断しＮチャネルトランジスタＭＮＤ１が導通する。これにより、ワード線ＷＬｉが非選択状態となる。

以上のように動作させることで、所望のワード線ＷＬｉを選択し、その電位を立ち上げて電位Ｖｄｄに所定の期間保持した後に電位Ｖｐｐまで上昇させることが可能となる。

図１１は、図９に示される回路を動作させるためのタイミングチャートの他の例を示している。図１１は、図１０において、時刻Ｔ３で信号／ＷＬＤＲＶＰが立ち下がる前に信号ＷＬＤＲＶＮを電位Ｖｓｓまで立ち下げるように制御したものである。図１０においては、時刻Ｔ３から時刻Ｔ４までの期間には、ＰチャネルトランジスタＭＰ１およびＮチャネルトランジスタＭＮ２がいずれも導通する。従って、信号線ＷＬＳＲＣから電位Ｖｄｄを供給するための第一電源への電流の逆流を防止するために、ＮチャネルトランジスタＭＮ２のゲートに入力される電位すなわち信号ＷＬＤＲＶＮの電位を（Ｖｄｄ＋Ｖｔｈｎ）としている。図１１においては、時刻Ｔ３から時刻Ｔ４までの期間には、ＰチャネルトランジスタＭＰ１は導通するが、ＮチャネルトランジスタＭＮ２は遮断する。従って、信号ＷＬＤＲＶＮの電位を電位（Ｖｄｄ＋Ｖｔｈｎ）にする必要はないので、信号ＷＬＤＲＶＮの電位を電位Ｖｐｐとすることが可能となる。これにより、電源の種類を減らすことができる。

図１２は、本実施の形態に係る半導体記憶装置におけるワード線駆動回路およびデコーダの他の例を示した回路図である。図１２に示されるワード線駆動回路１７０は、図９に示されるワード線駆動回路１５０において、ＮチャネルトランジスタＭＮ２に代えてＰチャネルトランジスタＭＰ２（第二Ｐチャネルトランジスタ）を用いたものである。また、図１３は、図１２に示される回路におけるデータ読み出しを示すタイミングチャートである。図１３は、ＮチャネルトランジスタＭＮ２に代えてＰチャネルトランジスタＭＰ２を用いることに合わせて、図１１においける信号ＷＬＤＲＶＮの極性を反転させた信号／ＷＬＤＲＶＰＦを第二ゲート電位として用いたものである。このようにタイミング制御することにより、図１１の場合と同様に、電源の種類を減らすことができる。

なお、ＮチャネルトランジスタＭＮ２に代えてＰチャネルトランジスタＭＰ２を用いるときには、ＰチャネルトランジスタＭＰ２において、ドレインのＰ＋の電位がＮウェルの電位より高くなった場合にドレインのＰ＋からＮウェルへ電流が流れてしまうので、これを防ぐために、Ｎウェルの電位を電位Ｖｐｐとする。これにより、信号線ＷＬＳＲＣが電位Ｖｐｐまで立ち上がった場合においても、ドレインのＰ＋からＮウェルへ電流が流れてしまうことを防ぐことが可能となる。

このように、本実施の形態に係る半導体装置が備えるメモリセル１００においては、ワード線ＷＬの電位を立ち上げて比較的に低い電位Ｖｄｄに所定の期間保持した後に電位Ｖｐｐまで上昇させる。すなわち、記憶された情報を電位Ｖｄｄにおいて安定させ増幅させた後に電位Ｖｐｐに上昇させる。従って、アクセスタイムを遅延させたりセル面積を増大させたりすることなく安定性を高めることができる。よって、アクセスタイムを遅延させることなく低電圧で動作可能なチップ面積の小さいＳＲＡＭを得ることができる。

なお、上述においては、メモリセル１０が、キャパシタを有するＣＳＲＡＭセルである場合について説明したが、ＣＳＲＡＭセルに限らず、キャパシタを有さないＳＲＡＭセルであってもよい。

また、上述においては、ＴＦＴからなる負荷トランジスタを用いる場合について説明したが、ＴＦＴからなる負荷トランジスタに限らず、例えば、ポリシリコンから形成された高抵抗負荷素子を用いて高抵抗型セルを構成してもよい。

本発明の実施の形態１に係るメモリセルを示す回路図である。 本発明の実施の形態１に係るメモリ列を示す回路図である。 本発明の実施の形態１に係るメモリアレイを示す回路図である。 本発明の実施の形態１に係るメモリセルの安定性を示す図である。 本発明の実施の形態１に係るメモリセルの安定性を示す図である。 本発明の実施の形態１に係るデータ読み出しを示すタイミングチャートである。 本発明の実施の形態１に係るデータ書き込みを示すタイミングチャートである。 本発明の実施の形態１に係るデータ読み出しを示すタイミングチャートである。 本発明の実施の形態１に係るワード線駆動回路およびデコーダを示す回路図である。 本発明の実施の形態１に係るデータ読み出しを示すタイミングチャートである。 本発明の実施の形態１に係るデータ読み出しを示すタイミングチャートである。 本発明の実施の形態１に係るワード線駆動回路およびデコーダを示す回路図である。 本発明の実施の形態１に係るデータ読み出しを示すタイミングチャートである。

符号の説明

１００ メモリセル、１１０ メモリ列、１２０ センスアンプ回路、１３０ ビット線イコライズ回路。

Claims (8)

1. ラッチを構成する高抵抗負荷素子及びドライバトランジスタ、並びにスイッチ用のアクセストランジスタを有するＳＲＡＭ（Ｓｔａｔｉｃ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルと、
   前記アクセストランジスタを制御するワード線と、
   前記アクセストランジスタを介して前記ラッチの記憶ノードに接続されたビット線対と、
   前記ビット線対間の電位差を増幅するセンスアンプ回路と
   を備え、
   前記ワード線の電位を立ち上げて第一電位に保持した後に前記第一電位より高い第二電位に上昇させる
   ことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置であって、
   前記第一電位は前記ラッチに記憶される情報が安定的に存在できる電位であり、
   前記ワード線の電位は前記センスアンプ回路が活性化された後に前記第二電位に上昇する
   ことを特徴とする半導体記憶装置。
3. 請求項１又は請求項２に記載の半導体記憶装置であって、
   前記第二電位と前記第一電位との電位差は前記アクセストランジスタの閾値電圧よりも大きい
   ことを特徴とする半導体記憶装置。
4. 請求項１乃至請求項３のいずれかに記載の半導体記憶装置であって、
   前記ＳＲＡＭセルは、前記記憶ノードに接続されたキャパシタをさらに有する
   ことを特徴とする半導体記憶装置。
5. 請求項１乃至請求項４のいずれかに記載の半導体記憶装置であって、
   一端が前記第二電位を供給するための第二電源に接続された第一Ｐチャネルトランジスタ及び、
   一端が前記第一Ｐチャネルトランジスタの他端に接続され他端が接地された第一Ｎチャネルトランジスタ並びに、
   一端が前記第一電位を供給するための第一電源に接続され他端が前記前記第一Ｐチャネルトランジスタの他端に接続された第二Ｎチャネルトランジスタ
   を有するワード線駆動回路
   をさらに備えることを特徴とする半導体記憶装置。
6. 請求項５に記載の半導体記憶装置であって、
   前記第一Ｐチャネルトランジスタに入力される第一ゲート電位の最大値は前記第二電位に等しく、前記第二Ｎチャネルトランジスタに入力される第二ゲート電位の最大値は前記第一電位よりも大きく、前記第二ゲート電位の最大値と前記第一電位との電位差は前記第二Ｎチャネルトランジスタの閾値電圧に等しい
   ことを特徴とする半導体記憶装置。
7. 請求項５に記載の半導体記憶装置であって、
   前記第一Ｐチャネルトランジスタに入力される第一ゲート電位の最大値は前記第二電位に等しく、前記第二Ｎチャネルトランジスタに入力される第二ゲート電位の最大値は前記第一電位よりも大きく、前記第二ゲート電位の最大値と前記第一電位との電位差は前記第二Ｎチャネルトランジスタの閾値電圧より大きく、前記第二Ｎチャネルトランジスタは前記第一Ｐチャネルトランジスタが導通する前に遮断する
   ことを特徴とする半導体記憶装置。
8. 請求項５乃至請求項７のいずれかに記載の半導体記憶装置であって、
   前記第二Ｎチャネルトランジスタに代えて第二Ｐチャネルトランジスタを用いる
   ことを特徴とする半導体記憶装置。
   

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