JP2008027493A - 半導体記憶装置 - Google Patents

Abstract

【課題】データ保持の安定性を向上させる。
【解決手段】半導体記憶装置は、インバータ回路ＩＶ１の電源ノードＮ０とビット線ＢＬとの間に接続されたトランスファーゲートＴ０と、インバータ回路ＩＶ２の電源ノードＮ１とビット線／ＢＬとの間に接続されたトランスファーゲートＴ１と、トランスファーゲートＴ０，Ｔ１のゲート端子に接続されたワード線ＷＬと、電源ノードＮ０とワード線ＲＷＬとの間に接続され、かつそのゲート端子が記憶ノードＮ３に接続された読み出し用トランジスタＴＲ０と、電源ノードＮ１とワード線ＲＷＬとの間に接続され、かつそのゲート端子が記憶ノードＮ２に接続された読み出し用トランジスタＴＲ１と、データ読み出し時にワード線ＲＷＬに電源電圧より低い読み出し電圧を供給する供給回路１８とを含む。
【選択図】 図３

Description

本発明は、半導体記憶装置に係り、特にＳＲＡＭ（Static Random Access Memory）に関する。

半導体記憶装置の一種としてＳＲＡＭが知られている。このＳＲＡＭを構成するメモリセルには、例えば６個のＭＯＳ（Metal Oxide Semiconductor）トランジスタから構成されるＳＲＡＭセル（６Ｔｒ．型ＳＲＡＭセル）が用いられている。

６Ｔｒ．型ＳＲＡＭセルは、２組のインバータ回路を備え、一方のインバータ回路の出力端子を他方のインバータ回路の入力端子に接続した構造を有する。さらに、データの読み出し時及び書き込み時にインバータ回路のデータ記憶ノードをビット線に接続する２つのトランスファーゲートを備えている。

ＳＲＡＭの動作マージンを示す指標に、スタティックノイズ・マージン（ＳＮＭ）がある。スタティックノイズ・マージン（ＳＮＭ）は、ワード線が選択され、かつビット線が電源電圧Ｖｄｄにプリチャージされた場合の、２つのインバータ回路の入出力特性を重ね合わせたもので、この曲線間に書ける正方形の１辺の長さに相当する。

従来の６Ｔｒ．型ＳＲＡＭセルでは、データの読み出し時及び書き込み時に、選択されたワード線に接続されたすべての非選択ＳＲＡＭセルがディスターブを受けてしまう。これは、“Ｌ”データ保持側の記憶ノードがトランスファーゲートを介して、電源電圧Ｖｄｄにプリチャージされたビット線に接続されるために生じる。このディスターブにより、インバータ回路に“Ｈ”データを入力しても、出力がローレベル電圧（接地電圧Ｖｓｓ）まで下がらないため、データの読み出し時及び書き込み時にスタティックノイズ・マージン（ＳＮＭ）が低下してしまう。

一方、半導体集積回路の微細化が進み、各トランジスタの閾値電圧Ｖｔｈやサイズ（ゲート幅、ゲート長）のばらつきが深刻な問題となっている。トランジスタの特性がばらつくと、“Ｌ”データ保持側及び“Ｈ”データ保持側のスタティックノイズ・マージンに大きなばらつきが生じるため、スタティックノイズ・マージンが低下してしまう。これは、スタティックノイズ・マージンは、記憶ノードが保持するデータがノイズ等による破壊に耐えうる電圧を意味するため、２つのスタティックノイズ・マージンの小さい方で規定されるためである。

また、半導体集積回路では、素子の微細化や消費電力の削減の観点から、より低い電源電圧が使用されるようになってきている。その結果、スタティックノイズ・マージンは電源電圧が低くなるにつれて低下してしまう。
Koichi Takeda et al., "A 16Mb 400MHz Loadless CMOS Four-Transistor SRAM Macro", NEC Corp., IEEE International Solid-State Circuits Conference, 2000 Kenji Noda et al., "A Loadless CMOS Four-Transistor SRAM Cell in a 0.18-μm Logic Technology", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 48, No. 12, DECEMBER 2001, pp.2851-2855

本発明は、メモリセルにおけるデータ保持の安定性を向上させることが可能な半導体記憶装置を提供する。

本発明の第１の視点に係る半導体記憶装置は、ＭＯＳトランジスタから構成された第１及び第２のインバータ回路と、前記第１のインバータ回路の出力端子と前記第２のインバータ回路の入力端子とに接続された第１の記憶ノードと、前記第１のインバータ回路の入力端子と前記第２のインバータ回路の出力端子とに接続された第２の記憶ノードと、前記第１のインバータ回路の第１の電源ノードと第１のビット線との間に接続され、かつＰチャネルＭＯＳトランジスタから構成された第１のトランスファーゲートと、前記第２のインバータ回路の第２の電源ノードと第２のビット線との間に接続され、かつＰチャネルＭＯＳトランジスタから構成された第２のトランスファーゲートと、前記第１及び第２のトランスファーゲートのゲート端子に接続された第１のワード線と、前記第１の電源ノードと第２のワード線との間に接続され、かつＮチャネルＭＯＳトランジスタから構成され、かつそのゲート端子が前記第２の記憶ノードに接続された第１の読み出し用トランジスタと、前記第２の電源ノードと前記第２のワード線との間に接続され、かつＮチャネルＭＯＳトランジスタから構成され、かつそのゲート端子が前記第１の記憶ノードに接続された第２の読み出し用トランジスタと、前記第２のワード線に接続され、かつデータ読み出し時に前記第２のワード線に電源電圧より低い読み出し電圧を供給する供給回路とを具備する。

本発明の第２の視点に係る半導体記憶装置は、ＭＯＳトランジスタから構成された第１及び第２のインバータ回路と、前記第１のインバータ回路の出力端子と前記第２のインバータ回路の入力端子とに接続された第１の記憶ノードと、前記第１のインバータ回路の入力端子と前記第２のインバータ回路の出力端子とに接続された第２の記憶ノードと、前記第１のインバータ回路の第１の電源ノードと第１のビット線との間に接続され、かつＮチャネルＭＯＳトランジスタから構成された第１のトランスファーゲートと、前記第２のインバータ回路の第２の電源ノードと第２のビット線との間に接続され、かつＮチャネルＭＯＳトランジスタから構成された第２のトランスファーゲートと、前記第１及び第２のトランスファーゲートのゲート端子に接続された第１のワード線と、前記第１の電源ノードと第２のワード線との間に接続され、かつＰチャネルＭＯＳトランジスタから構成され、かつそのゲート端子が前記第２の記憶ノードに接続された第１の読み出し用トランジスタと、前記第２の電源ノードと前記第２のワード線との間に接続され、かつＰチャネルＭＯＳトランジスタから構成され、かつそのゲート端子が前記第１の記憶ノードに接続された第２の読み出し用トランジスタと、前記第２のワード線に接続され、かつデータ読み出し時に前記第２のワード線に接地電圧より高い読み出し電圧を供給する供給回路とを具備する。

本発明によれば、メモリセルにおけるデータ保持の安定性を向上させることが可能な半導体記憶装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳＲＡＭの構成を示すブロック図である。ＳＲＡＭは、スタティック型の複数のメモリセルＭＣから構成されたメモリセルアレイ１１を備えている。メモリセルアレイ１１には、それぞれがロウ方向に延在するように複数のワード線ＷＬ０〜ＷＬｍが配設されている。また、メモリセルアレイ１１には、それぞれがロウ方向に延在するように複数の読み出しワード線ＲＷＬ０〜ＲＷＬｍが配設されている。

メモリセルアレイ１１には、それぞれがカラム方向に延在するように複数のビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎが配設されている。メモリセルアレイ１１の行の選択は、ワード線ＷＬにより行われる。メモリセルアレイ１１の列の選択は、ビット線対ＢＬ，／ＢＬにより行われる。

複数のワード線ＷＬには、ワード線ドライバ回路１２を介してロウデコーダ１３が接続されている。ロウデコーダ１３は、ロウアドレス信号に基づいて、ワード線ＷＬの対応する１つを選択する。

複数のビット線対ＢＬ，／ＢＬには、データの検知増幅を行うセンスアンプ回路（図示せず）を介してカラム選択回路１４が接続されている。カラム選択回路１４には、カラムデコーダ１５が接続されている。カラムデコーダ１５は、カラムアドレス信号に基づいて、カラム選択回路１４にカラム選択信号を供給する。カラム選択回路１４は、カラム選択信号に基づいて、ビット線対ＢＬ，／ＢＬの対応する１対を選択する。

カラム選択回路１４には、書き込み／読み出し回路１６が接続されている。書き込み／読み出し回路１６は、カラム選択回路１４により選択された列に対してデータの書き込み及び読み出しを行う。すなわち、書き込み／読み出し回路１６は、外部回路から入力された入力データＤＩを書き込みデータとしてメモリセルアレイ１１に書き込む。また、書き込み／読み出し回路１６は、メモリセルアレイ１１から読み出された読み出しデータを出力データＤＯとして外部回路に出力する。

プリチャージ回路１７は、読み出し及び書き込み動作を実行する前に、ビット線対ＢＬ，／ＢＬをハイレベル電圧（例えば、電源電圧Ｖｄｄ）にプリチャージする。例えば、プリチャージ回路１７は、主制御回路１９から供給されるプリチャージ信号に基づいてプリチャージ動作を実行する。すなわち、プリチャージ回路１７は、プリチャージ信号が活性化された場合にビット線対ＢＬ，／ＢＬを電源電圧Ｖｄｄにプリチャージし、一方プリチャージ信号が非活性化された場合にプリチャージを解除する。

電圧供給回路１８は、データ読み出し時に、読み出しワード線ＲＷＬに読み出し電圧を供給する。電圧供給回路１８の構成については後述する。

主制御回路１９は、ＳＲＡＭ内の各回路を制御する。主制御回路１９には、外部回路からクロック信号ＣＬＫ、アドレス信号ＡＤＤ、及び制御信号ＣＮＴ等が入力される。主制御回路１９は、アドレス信号ＡＤＤに基づいて、ロウデコーダ１３に供給されるロウアドレス信号、及びカラムデコーダ１５に供給されるカラムアドレス信号を生成する。また、主制御回路１９は、例えば制御信号ＣＮＴに基づいて、プリチャージ動作、書き込み動作、及び読み出し動作等を制御する。

図２は、図１に示した電圧供給回路１８を説明する回路ブロック図である。電圧供給回路１８は、複数の読み出しワード線ＲＷＬ０〜ＲＷＬｍに対応して設けられた複数の読み出し用ＮチャネルＭＯＳトランジスタ１８Ａ−０〜１８Ａ−ｍと、リード信号生成回路１８Ｂと、電圧生成回路１８Ｃとを備えている。

ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）１８Ａのドレイン端子は、読み出しワード線ＲＷＬに接続されている。ＮＭＯＳトランジスタ１８Ａのソース端子は、電圧生成回路１８Ｃに接続されている。ＮＭＯＳトランジスタ１８Ａのゲート端子は、リード信号生成回路１８Ｂに接続されている。

リード信号生成回路１８Ｂは、データ読み出し時に活性化（ハイレベル）され、データ読み出し時以外（データ書き込み時及びデータ保持時を含む）に非活性化されるリード信号ＲＳ０〜ＲＳｍを生成する。リード信号生成回路１８Ｂは、主制御回路１９から供給される制御信号に基づいてリード信号ＲＳ０〜ＲＳｍを生成する。リード信号ＲＳ０〜ＲＳｍはそれぞれ、ＮＭＯＳトランジスタ１８Ａ−０〜１８Ａ−ｍのゲート端子に供給される。

電圧生成回路１８Ｃは、読み出し電圧（Ｈ´）を生成する。この読み出し電圧（Ｈ´）は、電源電圧Ｖｄｄより低く、かつ接地電圧Ｖｓｓ以上に設定される。好ましくは、読み出し電圧（Ｈ´）は、接地電圧Ｖｓｓに設定される。読み出し電圧（Ｈ´）は、各ＮＭＯＳトランジスタ１８Ａのソース端子に供給される。

図３は、図１に示したメモリセルＭＣを説明する回路図である。メモリセルＭＣは、８個のＭＯＳトランジスタから構成される８Ｔｒ．型ＳＲＡＭセルである。

メモリセルＭＣは、第１のインバータ回路ＩＶ１及び第２のインバータ回路ＩＶ２を備えている。第１のインバータ回路ＩＶ１は、負荷用ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）Ｌ０と駆動用ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Ｄ０とにより構成されている。ＰＭＯＳトランジスタＬ０及びＮＭＯＳトランジスタＤ０は、電源ノードＮ０と接地電圧Ｖｓｓ（例えば、接地電圧Ｖｓｓが印加される接地端子）との間に直列に接続されている。

第２のインバータ回路ＩＶ２は、負荷用ＰＭＯＳトランジスタＬ１と駆動用ＮＭＯＳトランジスタＤ１とにより構成されている。ＰＭＯＳトランジスタＬ１及びＮＭＯＳトランジスタＤ１は、電源ノードＮ１と接地端子との間に直列に接続されている。

具体的には、ＰＭＯＳトランジスタＬ０のソース端子は、電源ノードＮ０に接続されている。ＰＭＯＳトランジスタＬ０のドレイン端子は、記憶ノードＮ２を介してＮＭＯＳトランジスタＤ０のドレイン端子に接続されている。ＰＭＯＳトランジスタＬ０のゲート端子は、ＮＭＯＳトランジスタＤ０のゲート端子に接続されている。ＮＭＯＳトランジスタＤ０のソース端子は、接地端子に接続されている。

ＰＭＯＳトランジスタＬ１のソース端子は、電源ノードＮ１に接続されている。ＰＭＯＳトランジスタＬ１のドレイン端子は、記憶ノードＮ３を介してＮＭＯＳトランジスタＤ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＬ１のゲート端子は、ＮＭＯＳトランジスタＤ１のゲート端子に接続されている。ＮＭＯＳトランジスタＤ１のソース端子は、接地端子に接続されている。

ＰＭＯＳトランジスタＬ０のゲート端子は、記憶ノードＮ３に接続されている。ＰＭＯＳトランジスタＬ１のゲート端子は、記憶ノードＮ２に接続されている。換言すると、第１のインバータ回路ＩＶ１の出力端子は第２のインバータ回路ＩＶ２の入力端子に接続され、第２のインバータ回路ＩＶ２の出力端子は第１のインバータ回路ＩＶ１の入力端子に接続されている。

電源ノードＮ０は、ＰＭＯＳトランジスタからなるトランスファーゲートＴ０を介してビット線ＢＬに接続されている。トランスファーゲートＴ０のゲート端子は、ワード線ＷＬに接続されている。

電源ノードＮ１は、ＰＭＯＳトランジスタからなるトランスファーゲートＴ１を介してビット線／ＢＬに接続されている。トランスファーゲートＴ１のゲート端子は、ワード線ＷＬに接続されている。

ここで、トランスファーゲートＴ０，Ｔ１の閾値電圧は、オフ時にリーク電流（オフリーク電流）が発生するように設定される。具体的には、トランスファーゲートＴ０，Ｔ１の閾値電圧は、オフリーク電流により、ビット線対ＢＬ，／ＢＬと電源ノードＮ０，Ｎ１とが同じ電圧になるように設定される。

例えば、トランスファーゲートＴ０，Ｔ１の閾値電圧は、周辺回路のＰＭＯＳトランジスタのそれよりも小さく設定される。通常、周辺回路のＰＭＯＳトランジスタの閾値電圧は、オフリーク電流が極力発生しないように（或いは、オフリーク電流が小さくなるように）設定される。特に、第１及び第２のインバータ回路ＩＶ１，ＩＶ２に含まれるＰＭＯＳトランジスタＬ０，Ｌ１は、データを保持する必要があるため、オフリーク電流が小さくなるようにする必要がある。

従って、トランスファーゲートＴ０，Ｔ１の閾値電圧は、例えば、第１及び第２のインバータ回路ＩＶ１，ＩＶ２に含まれるＰＭＯＳトランジスタＬ０，Ｌ１のそれよりも小さく設定される。具体的には、トランスファーゲートＴ０，Ｔ１の閾値電圧を小さくするために、トランスファーゲートＴ０，Ｔ１のゲート幅は、ＰＭＯＳトランジスタＬ０，Ｌ１のそれよりも大きく設定される。

記憶ノードＮ３は、読み出し用ＮＭＯＳトランジスタＴＲ０のゲート端子に接続されている。ＮＭＯＳトランジスタＴＲ０のドレイン端子は、電源ノードＮ０に接続されている。ＮＭＯＳトランジスタＴＲ０のソース端子は、読み出しワード線ＲＷＬに接続されている。

記憶ノードＮ２は、読み出し用ＮＭＯＳトランジスタＴＲ１のゲート端子に接続されている。ＮＭＯＳトランジスタＴＲ１のドレイン端子は、電源ノードＮ１に接続されている。ＮＭＯＳトランジスタＴＲ１のソース端子は、読み出しワード線ＲＷＬに接続されている。

このように構成されたＳＲＡＭの動作について説明する。メモリセルＭＣには４つの状態があり、この４つの状態は、（ａ）データ保持状態、（ｂ）データ読み出し状態、（ｃ）データ書き込み状態（選択メモリセル）、（ｄ）データ書き込み状態（非選択メモリセル）の４つである。なお、選択メモリセルとは、ワード線ＷＬとビット線対ＢＬ，／ＢＬとにより選択されたメモリセルである。非選択メモリセルとは、活性化されたワード線ＷＬ（選択ワード線ＷＬ）に接続されかつビット線対ＢＬ，／ＢＬにより選択されていないメモリセルである。

先ず、メモリセルＭＣのデータ保持動作について説明する。図４は、データ保持動作を説明するためのメモリセルＭＣの回路図である。図５は、メモリセルＭＣのデータ保持動作を説明するタイミングチャートである。

ノーオペレーション（ＮＯＰ）時、メモリセルＭＣは、書き込まれたデータを保持している。なお、ＮＯＰとは、例えば、メモリセルアレイ１１がアクセスされていない状態（すなわち、全てのワード線ＷＬ０〜ＷＬｍが非活性化されている状態）、或いは、非活性のワード線ＷＬに接続されたメモリセルＭＣの動作状態である。

データ保持状態では、リード信号ＲＳはリード信号生成回路１８Ｂにより非活性化（ローレベル（Ｌ））され、読み出し用ＮＭＯＳトランジスタ１８Ａはオフしている。よって、インバータ回路の電源ノードＮ０及びＮ１と接地端子とをそれぞれ接続する電流パスは、データ保持と直接関係しない。図４において、データ保持と直接関係しない電流パスは破線で示している。

また、データ保持状態では、主制御回路１９からプリチャージ回路１７に供給されるプリチャージ信号が活性化され、プリチャージ回路１７は、ビット線対ＢＬ，／ＢＬにハイレベル電圧を供給する。このプリチャージ動作により、ビット線対ＢＬ，／ＢＬは、ハイレベル電圧に設定される。さらに、ワード線ＷＬは、非活性化（ハイレベル）される。ワード線ＷＬがハイレベルであるため、トランスファーゲートＴ０，Ｔ１は共にオフしている。

ここで、トランスファーゲートＴ０，Ｔ１の閾値電圧を第１及び第２のインバータ回路ＩＶ１，ＩＶ２に含まれるＰＭＯＳトランジスタＬ０、Ｌ１の閾値電圧よりも小さくしている。このため、トランスファーゲートＴ０，Ｔ１のオフリーク電流Ｉoff-pにより、電源ノードＮ０，Ｎ１は、ビット線対ＢＬ，／ＢＬと同じ電圧であるハイレベル電圧に設定される。このとき、第１のインバータ回路ＩＶ１と第２のインバータ回路ＩＶ２とはラッチ動作するため、記憶ノードＮ２，Ｎ３にデータが保持される。図４では、記憶ノードＮ２に“Ｈ”データ、記憶ノードＮ３に“Ｌ”データが保持されている場合を例示している。

次に、メモリセルＭＣのデータ読み出し動作について説明する。図６は、データ読み出し動作を説明するためのメモリセルＭＣの回路図である。図７は、メモリセルＭＣのデータ読み出し動作を説明するタイミングチャートである。なお、データ読み出し状態における選択メモリセルと非選択メモリセルとの条件の違いは、対応するビット線対ＢＬ，／ＢＬがプリチャージされているか（非選択メモリセル）、プリチャージが解除されている（選択メモリセル）かである。

データ読み出し状態では、“Ｈ”データ保持側の記憶ノードＮ２を有する第１のインバータ回路ＩＶ１の電源ノードＮ０は、ＮＭＯＳトランジスタＴＲ０がオフするためデータ読み出しと直接関係しない。図６において、データ読み出しと直接関係しない電流パスは破線で示している。

図６に示す構成を有するＳＲＡＭの特徴は、選択ワード線に接続された複数のメモリセルＭＣがディスターブを受けないことである。従来の６Ｔｒ．型のＳＲＡＭセルでは、“Ｌ”データ保持側の記憶ノードがトランスファーゲートを介して、プリチャージされたビット線と接続されるため、選択ワード線に接続された複数のメモリセルがディスターブを受ける。一方、図６に示す８Ｔｒ．型のＳＲＡＭセルでは、“Ｌ”データ保持側の記憶ノードＮ３とビット線／ＢＬとの間に、オフしたＰＭＯＳトランジスタＬ１があるためディスターブを受けない。

データ読み出し状態では、リード信号ＲＳはリード信号生成回路１８Ｂにより活性化（ハイレベル）され、ワード線ＷＬは活性化（ローレベル）される。リード信号ＲＳをハイレベルにすることで、“Ｌ”データ保持側の記憶ノードＮ３を有する第２のインバータ回路ＩＶ２の電源ノードＮ１は、直列に接続された２つのＮＭ０ＳトランジスタＴＲ１，１８Ａにより、読み出し電圧（Ｈ´）まで電圧が低下する。

図８は、記憶ノードＮ２に“Ｈ”データが保持された場合のメガネ特性を示す図である。なお、メガネ特性とは、第１及び第２のインバータ回路ＩＶ１，ＩＶ２の入出力特性を重ね合わせたものである。このとき、ワード線ＷＬは活性化（ローレベル）され、ビット線対ＢＬ，／ＢＬはハイレベル電圧にプリチャージされている。

図８において、横軸は記憶ノードＮ３の電圧Ｖ_Ｎ３、縦軸は記憶ノードＮ２の電圧Ｖ_Ｎ２を示している。記憶ノードＮ２は、第１のインバータ回路ＩＶ１の出力に対応し、かつ第２のインバータ回路ＩＶ２の入力に対応する。記憶ノードＮ３は、第１のインバータ回路ＩＶ１の入力に対応し、かつ第２のインバータ回路ＩＶ２の出力に対応する。

２つの曲線に囲まれた２つの領域に内接する最大正方形の１辺の長さをスタティックノイズ・マージン（ＳＮＭ）と定義する。このスタティックノイズ・マージンは、記憶データの安定性を示す指標となる。一般に、スタティックノイズ・マージンが大きいほどＳＲＡＭセルに記憶されたデータの安定性は高く、チップ内の電源電圧ノイズなどによるデータ破壊が起こりにくい。従って、スタティックノイズ・マージンを大きく取ることがＳＲＡＭセルを設計する上で重要なポイントとなる。

図８に示すように、“Ｈ”データ保持側のスタティックノイズ・マージンが大きくなっている。すなわち、“Ｈ”データを保持するための安定性が高くなっている。さらに、ワード線ＷＬが活性化されている間は、第２のインバータ回路ＩＶ２の電源ノードＮ１の電圧が下がり続ける。このため、データ保持の安定性はさらに増してゆく。

図９は、記憶ノードＮ２に“Ｌ”データが保持された場合のメガネ特性を示す図である。図９に示すように、“Ｌ”データ保持側のスタティックノイズ・マージンが大きくなっている。すなわち、“Ｌ”データを保持するための安定性が高くなっている。

図７に示すように、メモリセルＭＣからデータを読み出した後は、リード信号ＲＳが非活性化（ローレベル）され、同時にビット線対ＢＬ，／ＢＬのプリチャージが開始される。その後、電源ノードＮ０，Ｎ１がハイレベル電圧に変化した後に、ワード線ＷＬが非活性化（ハイレベル）される。

次に、選択メモリセルＭＣのデータ書き込み動作について説明する。図１０は、データ書き込み動作を説明するための選択メモリセルＭＣの回路図である。図１１は、選択メモリセルＭＣのデータ書き込み動作を説明するタイミングチャートである。

データ書き込み状態では、リード信号ＲＳはリード信号生成回路１８Ｂにより非活性化（ローレベル）され、読み出し用ＮＭＯＳトランジスタ１８Ａはオフしている。よって、インバータ回路の電源ノードＮ０及びＮ１と、読み出し電圧（Ｈ´）が供給される端子とをそれぞれ接続する電流パスは、データ書き込みと直接関係しない。図１０において、データ保持と直接関係しない電流パスは破線で示している。

また、データ書き込み状態では、主制御回路１９からプリチャージ回路１７に供給されるプリチャージ信号が非活性化され、ビット線対ＢＬ，／ＢＬのプリチャージが解除される。

次に、ビット線対ＢＬ，／ＢＬに書き込みデータがセットされ、ワード線ＷＬが活性化（ローレベル）される。このとき、“Ｌ”データを書き込む記憶ノードＮ３を内部に有するインバータ回路ＩＶ２の電源ノードＮ１の電圧は、トランスファーゲートＴ１の閾値電圧まで下がる。一方、“Ｈ”データを書き込む記憶ノードＮ２を内部に有するインバータ回路ＩＶ１の電源ノードＮ０は、ハイレベル電圧に遷移する。

トランスファーゲートＴ０，Ｔ１はＰＭＯＳトランジスタにより構成されているため、電源ノードＮ０，Ｎ１の電圧を十分下げきれずにデータの書き込みができないことが懸念される。しかし、トランスファーゲートＴ０，Ｔ１の閾値電圧を第１及び第２のインバータ回路ＩＶ１，ＩＶ２を構成するＰＭＯＳトランジスタＬ０，Ｌ１の閾値電圧より低く設定しているため、データの書き込みを行うことができる。

さらに、インバータ回路ＩＶ１，ＩＶ２の閾値電圧は、電源ノードＮ０，Ｎ１に設定されるローレベル電位によってもデータが書き込めるように設定される。例えば、インバータ回路ＩＶ１，ＩＶ２の閾値電圧は、Ｖｄｄ／２より低い電圧に設定される。

また、データを書き込むためには、書き込み時に、駆動用ＮＭＯＳトランジスタＤ０が負荷用ＰＭＯＳトランジスタＬ１より早くオフする必要がある。このため、インバータ回路ＩＶ１，ＩＶ２の閾値電圧は、データ書き込み（データを反転させる）状態において、駆動用ＮＭＯＳトランジスタＤ０が負荷用ＰＭＯＳトランジスタＬ１より早くオフするように設定される。このインバータ回路の閾値電圧は、インバータ回路を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタとの電流駆動力の比を変えることで、調整することができる。インバータ回路ＩＶ１，ＩＶ２の閾値電圧を上記のように設定することで、データの書き込みをより容易に行うことが可能となる。

データを書き込んだ後、ビット線対ＢＬ，／ＢＬをプリチャージする。そして、ビット線対ＢＬ，／ＢＬがハイレベル電圧に遷移した後、ワード線ＷＬを非活性化（ハイレベル）してトランスファーゲートＴ０，Ｔ１をオフさせる。

次に、データ書き込み状態における非選択メモリセルＭＣの動作について説明する。図１２は、データ書き込み状態における非選択メモリセルＭＣの回路図である。

データ書き込み状態では、リード信号ＲＳはリード信号生成回路１８Ｂにより非活性化（ローレベル）され、読み出し用ＮＭＯＳトランジスタ１８Ａはオフしている。よって、インバータ回路の電源ノードＮ０及びＮ１と、読み出し電圧（Ｈ´）が供給される端子とをそれぞれ繋ぐ電流パスは、データ書き込みと直接関係しない。図１２において、データ保持と直接関係しない電流パスは破線で示している。

データ書き込み状態における非選択メモリセルＭＣでは、主制御回路１９からプリチャージ回路１７に供給されるプリチャージ信号が活性化され、プリチャージ回路１７は、ビット線対ＢＬ，／ＢＬにハイレベル電圧を供給する。このプリチャージ動作により、ビット線対ＢＬ，／ＢＬは、ハイレベル電圧に設定される。

次に、ワード線ＷＬが活性化（ローレベル）されるので、トランスファーゲートＴ０，Ｔ１がオンする。これにより、電源ノードＮ０，Ｎ１がハイレベル電圧に設定されるため、２つのインバータ回路ＩＶ１，ＩＶ２はラッチ動作し、記憶ノードＮ２，Ｎ３のデータは保持される。

従来の６Ｔｒ．型のＳＲＡＭセルでは、選択ワード線に接続された非選択メモリセルは、ハイレベルにプリチャージされたビット線と“Ｌ”データ保持側の記憶ノードとがトランスファーゲートを介して接続されるため、ディスターブを受ける。一方、図１２に示す８Ｔｒ．型のＳＲＡＭセルでは、ハイレベル電圧にプリチャージされたビット線／ＢＬと“Ｌ”データ保持側の記憶ノードＮ３とは、ＰＭＯＳトランジスタＬ１がオフするために、電気的に接続されない。これにより、非選択メモリセルＭＣは、ディスターブを受けない。

以上詳述したように本実施形態によれば、活性化されたワード線ＷＬに接続され、かつプリチャージされたビット線対ＢＬ，／ＢＬに接続されたメモリセルＭＣ（非選択メモリセルＭＣ）がディスターブを受けるのを防止することが可能となる。

また、データ読み出し状態において、“Ｈ”データ保持側のスタティックノイズ・マージン、及び“Ｌ”データ保持側のスタティックノイズ・マージンを向上させることができる。これにより、データ保持の安定性を向上させることができる。この結果、微細化に伴う閾値電圧のばらつきや、電源電圧の低電圧化に対して十分に対応することが可能となる。

（第２の実施形態）
第２の実施形態は、メモリセルＭＣを構成するインバータ回路の低位側の電源ノードをトランスファーゲートを介してビット線に接続するようにしてＳＲＡＭを構成している。図１３は、本発明の第２の実施形態に係るＳＲＡＭのメモリセルＭＣを中心に示した回路図である。

メモリセルＭＣは、第１のインバータ回路ＩＶ１及び第２のインバータ回路ＩＶ２を備えている。第１のインバータ回路ＩＶ１は、駆動用ＰＭＯＳトランジスタＤ０と負荷用ＮＭＯＳトランジスタＬ０とにより構成されている。ＰＭＯＳトランジスタＤ０及びＮＭＯＳトランジスタＬ０は、電源電圧Ｖｄｄ（例えば、接地電圧Ｖｄｄが印加される電源電圧端子）と電源ノードＮ０との間に直列に接続されている。

第２のインバータ回路ＩＶ２は、駆動用ＰＭＯＳトランジスタＤ１と負荷用ＮＭＯＳトランジスタＬ１とにより構成されている。ＰＭＯＳトランジスタＤ１及びＮＭＯＳトランジスタＬ１は、電源電圧端子と電源ノードＮ１と間に直列に接続されている。

具体的には、ＰＭＯＳトランジスタＤ０のソース端子は、電源電圧端子に接続されている。ＰＭＯＳトランジスタＤ０のドレイン端子は、記憶ノードＮ２を介してＮＭＯＳトランジスタＬ０のドレイン端子に接続されている。ＰＭＯＳトランジスタＤ０のゲート端子は、ＮＭＯＳトランジスタＬ０のゲート端子に接続されている。ＮＭＯＳトランジスタＬ０のソース端子は、電源ノードＮ０に接続されている。

ＰＭＯＳトランジスタＤ１のソース端子は、電源電圧端子に接続されている。ＰＭＯＳトランジスタＤ１のドレイン端子は、記憶ノードＮ３を介してＮＭＯＳトランジスタＬ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＤ１のゲート端子は、ＮＭＯＳトランジスタＬ１のゲート端子に接続されている。ＮＭＯＳトランジスタＬ１のソース端子は、電源ノードＮ１に接続されている。

ＰＭＯＳトランジスタＤ０のゲート端子は、記憶ノードＮ３に接続されている。ＰＭＯＳトランジスタＤ１のゲート端子は、記憶ノードＮ２に接続されている。換言すると、第１のインバータ回路ＩＶ１の出力端子は第２のインバータ回路ＩＶ２の入力端子に接続され、第２のインバータ回路ＩＶ２の出力端子は第１のインバータ回路ＩＶ１の入力端子に接続されている。

電源ノードＮ０は、ＮＭＯＳトランジスタからなるトランスファーゲートＴ０を介してビット線ＢＬに接続されている。トランスファーゲートＴ０のゲート端子は、ワード線ＷＬに接続されている。

電源ノードＮ１は、ＮＭＯＳトランジスタからなるトランスファーゲートＴ１を介してビット線／ＢＬに接続されている。トランスファーゲートＴ１のゲート端子は、ワード線ＷＬに接続されている。

ここで、トランスファーゲートＴ０，Ｔ１の閾値電圧は、オフ時にリーク電流（オフリーク電流）が発生するように設定される。具体的には、トランスファーゲートＴ０，Ｔ１の閾値電圧は、オフリーク電流により、ビット線対ＢＬ，／ＢＬと電源ノードＮ０，Ｎ１とが同じ電圧になるように設定される。例えば、トランスファーゲートＴ０，Ｔ１の閾値電圧は、第１及び第２のインバータ回路ＩＶ１，ＩＶ２に含まれるＮＭＯＳトランジスタＬ０，Ｌ１のそれよりも小さく設定される。

記憶ノードＮ３は、読み出し用ＰＭＯＳトランジスタＴＲ０のゲート端子に接続されている。ＰＭＯＳトランジスタＴＲ０のドレイン端子は、電源ノードＮ０に接続されている。ＰＭＯＳトランジスタＴＲ０のソース端子は、読み出しワード線ＲＷＬに接続されている。

記憶ノードＮ２は、読み出し用ＰＭＯＳトランジスタＴＲ１のゲート端子に接続されている。ＰＭＯＳトランジスタＴＲ１のドレイン端子は、電源ノードＮ１に接続されている。ＰＭＯＳトランジスタＴＲ１のソース端子は、読み出しワード線ＲＷＬに接続されている。

読み出しワード線ＲＷＬには、電圧供給回路１８が接続されている。電圧供給回路１８は、読み出し用ＰＭＯＳトランジスタ１８Ａと、リード信号生成回路１８Ｂと、電圧生成回路１８Ｃとを備えている。

ＰＭＯＳトランジスタ１８Ａのドレイン端子は、読み出しワード線ＲＷＬに接続されている。ＰＭＯＳトランジスタ１８Ａのソース端子は、電圧生成回路１８Ｃに接続されている。ＰＭＯＳトランジスタ１８Ａのゲート端子には、リード信号生成回路１８Ｂによりリード信号ＲＳが供給される。このリード信号ＲＳは、データ読み出し時に活性化（ローレベル）され、データ読み出し時以外（データ書き込み時及びデータ保持時を含む）に非活性化される。

ＰＭＯＳトランジスタ１８Ａのソース端子には、電圧生成回路１８Ｃにより、読み出し電圧（Ｈ´）が供給される。この読み出し電圧（Ｈ´）は、接地電圧Ｖｓｓより高く、かつ電源電圧Ｖｄｄ以下に設定される。好ましくは、読み出し電圧（Ｈ´）は、電源電圧Ｖｄｄに設定される。

このように構成されたＳＲＡＭの動作について説明する。先ず、メモリセルＭＣのデータ保持動作について説明する。図１４は、メモリセルＭＣのデータ保持動作を説明するタイミングチャートである。

データ保持状態では、リード信号ＲＳはリード信号生成回路１８Ｂにより非活性化（ハイレベル）され、読み出し用ＰＭＯＳトランジスタ１８Ａはオフしている。また、主制御回路１９からプリチャージ回路１７に供給されるプリチャージ信号が活性化され、プリチャージ回路１７は、ビット線対ＢＬ，／ＢＬにローレベル電圧（接地電圧Ｖｓｓ）を供給する。このプリチャージ動作により、ビット線対ＢＬ，／ＢＬは、ローレベル電圧に設定される。さらに、ワード線ＷＬは、非活性化（ローレベル）される。ワード線ＷＬがローレベルであるため、トランスファーゲートＴ０，Ｔ１は共にオフしている。

ここで、トランスファーゲートＴ０，Ｔ１の閾値電圧を第１及び第２のインバータ回路ＩＶ１，ＩＶ２に含まれるＮＭＯＳトランジスタＬ０、Ｌ１の閾値電圧よりも小さくしている。このため、トランスファーゲートＴ０，Ｔ１のオフリーク電流Ｉoff-nにより、電源ノードＮ０，Ｎ１は、ビット線対ＢＬ，／ＢＬと同じローレベル電圧に設定される。このとき、第１のインバータ回路ＩＶ１と第２のインバータ回路ＩＶ２とはラッチ動作するため、記憶ノードＮ２，Ｎ３にデータが保持される。

次に、メモリセルＭＣのデータ読み出し動作について説明する。図１５は、メモリセルＭＣのデータ読み出し動作を説明するタイミングチャートである。

データ読み出し状態では、リード信号ＲＳはリード信号生成回路１８Ｂにより活性化（ローレベル）され、ワード線ＷＬは活性化（ハイレベル）される。リード信号ＲＳをローレベルにすることで、“Ｈ”データ保持側の記憶ノードを有するインバータ回路の電源ノードは、直列に接続された２つの読み出し用ＰＭ０Ｓトランジスタにより、読み出し電圧（Ｈ´）まで電圧が上昇する。このとき、“Ｈ”データ保持側の記憶ノードとビット線との間に、オフした負荷用ＮＭＯＳトランジスタがあるためディスターブを受けない。

メモリセルＭＣからデータを読み出した後は、リード信号ＲＳが非活性化（ハイレベル）され、同時にビット線のプリチャージが開始される。その後、電源ノードＮ０，Ｎ１がローレベル電圧に遷移した後に、ワード線ＷＬが非活性化（ローレベル）される。

次に、選択メモリセルＭＣのデータ書き込み動作について説明する。図１６は、選択メモリセルＭＣのデータ書き込み動作を説明するタイミングチャートである。

データ書き込み状態では、リード信号ＲＳはリード信号生成回路１８Ｂにより非活性化（ハイレベル）され、読み出し用ＰＭＯＳトランジスタ１８Ａはオフしている。また、主制御回路１９からプリチャージ回路１７に供給されるプリチャージ信号が非活性化され、ビット線対ＢＬ，／ＢＬのプリチャージが解除される。

次に、ビット線対ＢＬ，／ＢＬに書き込みデータがセットされ、ワード線ＷＬが活性化（ハイレベル）される。これにより、書き込みデータがメモリセルＭＣに書き込まれる。データを書き込んだ後、ビット線対ＢＬ，／ＢＬをローレベル電圧にプリチャージする。そして、ビット線対ＢＬ，／ＢＬがローレベル電圧に遷移した後、ワード線ＷＬを非活性化（ローレベル）してトランスファーゲートＴ０，Ｔ１をオフさせる。

次に、データ書き込み状態における非選択メモリセルＭＣの動作について説明する。データ書き込み状態における非選択メモリセルＭＣでは、主制御回路１９からプリチャージ回路１７に供給されるプリチャージ信号が活性化され、プリチャージ回路１７は、ビット線対ＢＬ，／ＢＬにローレベル電圧を供給する。このプリチャージ動作により、ビット線対ＢＬ，／ＢＬは、ローレベル電圧に設定される。

次に、ワード線ＷＬが活性化（ハイレベル）されるので、トランスファーゲートＴ０，Ｔ１がオンする。これにより、電源ノードＮ０，Ｎ１がローレベル電圧に設定されるため、２つのインバータ回路ＩＶ１，ＩＶ２はラッチ動作し、記憶ノードＮ２，Ｎ３のデータは保持される。

ここで、ローレベルにプリチャージされたビット線と“Ｈ”データ保持側の記憶ノードとは、これらの間の負荷用ＮＭＯＳトランジスタがオフするために、電気的に接続されない。これにより、非選択メモリセルＭＣは、ディスターブを受けない。

以上詳述したように本実施形態によれば、メモリセルＭＣを構成するインバータ回路の低位側の電源ノードをトランスファーゲートを介してビット線に接続するようにしてＳＲＡＭを構成した場合でも、活性化されたワード線ＷＬに接続された非選択メモリセルＭＣがディスターブを受けるのを防止することが可能となる。その他の効果は、上記第１の実施形態と同じである。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係るＳＲＡＭの構成を示すブロック図。 図１に示した電圧供給回路１８を説明する回路ブロック図。 図１に示したメモリセルＭＣを説明する回路図。 データ保持動作を説明するためのメモリセルＭＣの回路図。 メモリセルＭＣのデータ保持動作を説明するタイミングチャート。 データ読み出し動作を説明するためのメモリセルＭＣの回路図。 メモリセルＭＣのデータ読み出し動作を説明するタイミングチャート。 記憶ノードＮ２に“Ｈ”データが保持された場合のメガネ特性を示す図。 記憶ノードＮ２に“Ｌ”データが保持された場合のメガネ特性を示す図。 データ書き込み動作を説明するための選択メモリセルＭＣの回路図。 選択メモリセルＭＣのデータ書き込み動作を説明するタイミングチャート。 データ書き込み状態における非選択メモリセルＭＣの回路図。 本発明の第２の実施形態に係るＳＲＡＭのメモリセルＭＣを中心に示した回路図。 メモリセルＭＣのデータ保持動作を説明するタイミングチャート。 メモリセルＭＣのデータ読み出し動作を説明するタイミングチャート。 選択メモリセルＭＣのデータ書き込み動作を説明するタイミングチャート。

符号の説明

ＭＣ…メモリセル、ＢＬ，／ＢＬ…ビット線、ＷＬ…ワード線、ＲＷＬ…読み出しワード線、Ｌ０，Ｌ１…負荷用トランジスタ、Ｄ０，Ｄ１…駆動用トランジスタ、Ｎ０，Ｎ１…電源ノード、Ｎ２，Ｎ３…記憶ノード、Ｔ０，Ｔ１…トランスファーゲート、ＩＶ１，ＩＶ２…インバータ回路、ＴＲ０，ＴＲ１…読み出し用トランジスタ、１１…メモリセルアレイ、１２…ワード線ドライバ回路、１３…ロウデコーダ、１４…カラム選択回路、１５…カラムデコーダ、１６…書き込み／読み出し回路、１７…プリチャージ回路、１８…電圧供給回路、１８Ａ…読み出し用トランジスタ、１８Ｂ…リード信号生成回路、１８Ｃ…電圧生成回路、１９…主制御回路。

Claims (5)

1. ＭＯＳトランジスタから構成された第１及び第２のインバータ回路と、
   前記第１のインバータ回路の出力端子と前記第２のインバータ回路の入力端子とに接続された第１の記憶ノードと、
   前記第１のインバータ回路の入力端子と前記第２のインバータ回路の出力端子とに接続された第２の記憶ノードと、
   前記第１のインバータ回路の第１の電源ノードと第１のビット線との間に接続され、かつＰチャネルＭＯＳトランジスタから構成された第１のトランスファーゲートと、
   前記第２のインバータ回路の第２の電源ノードと第２のビット線との間に接続され、かつＰチャネルＭＯＳトランジスタから構成された第２のトランスファーゲートと、
   前記第１及び第２のトランスファーゲートのゲート端子に接続された第１のワード線と、
   前記第１の電源ノードと第２のワード線との間に接続され、かつＮチャネルＭＯＳトランジスタから構成され、かつそのゲート端子が前記第２の記憶ノードに接続された第１の読み出し用トランジスタと、
   前記第２の電源ノードと前記第２のワード線との間に接続され、かつＮチャネルＭＯＳトランジスタから構成され、かつそのゲート端子が前記第１の記憶ノードに接続された第２の読み出し用トランジスタと、
   前記第２のワード線に接続され、かつデータ読み出し時に前記第２のワード線に電源電圧より低い読み出し電圧を供給する供給回路と
   を具備することを特徴とする半導体記憶装置。
2. 前記第１のトランスファーゲートは、前記第１のワード線が非活性化された場合に、リーク電流により前記第１の電源ノードを前記第１のビット線の電圧と同じ電圧に設定し、
   前記第２のトランスファーゲートは、前記第１のワード線が非活性化された場合に、リーク電流により前記第２の電源ノードを前記第２のビット線の電圧と同じ電圧に設定することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１及び第２のトランスファーゲートの閾値電圧は、第１及び第２のインバータ回路に含まれるＰチャネルＭＯＳトランジスタのそれよりも低いことを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記供給回路は、ＮチャネルＭＯＳトランジスタから構成され、かつそのソース端子には前記読み出し電圧が供給され、そのドレイン端子が前記第２のワード線に接続された第３の読み出し用トランジスタと、データ読み出し時に前記第３の読み出し用トランジスタのゲート端子にハイレベル信号を供給する信号生成回路とを含むことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
5. ＭＯＳトランジスタから構成された第１及び第２のインバータ回路と、
   前記第１のインバータ回路の出力端子と前記第２のインバータ回路の入力端子とに接続された第１の記憶ノードと、
   前記第１のインバータ回路の入力端子と前記第２のインバータ回路の出力端子とに接続された第２の記憶ノードと、
   前記第１のインバータ回路の第１の電源ノードと第１のビット線との間に接続され、かつＮチャネルＭＯＳトランジスタから構成された第１のトランスファーゲートと、
   前記第２のインバータ回路の第２の電源ノードと第２のビット線との間に接続され、かつＮチャネルＭＯＳトランジスタから構成された第２のトランスファーゲートと、
   前記第１及び第２のトランスファーゲートのゲート端子に接続された第１のワード線と、
   前記第１の電源ノードと第２のワード線との間に接続され、かつＰチャネルＭＯＳトランジスタから構成され、かつそのゲート端子が前記第２の記憶ノードに接続された第１の読み出し用トランジスタと、
   前記第２の電源ノードと前記第２のワード線との間に接続され、かつＰチャネルＭＯＳトランジスタから構成され、かつそのゲート端子が前記第１の記憶ノードに接続された第２の読み出し用トランジスタと、
   前記第２のワード線に接続され、かつデータ読み出し時に前記第２のワード線に接地電圧より高い読み出し電圧を供給する供給回路と
   を具備することを特徴とする半導体記憶装置。

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