JP4661888B2 - 半導体記憶装置およびその動作方法 - Google Patents

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Description

本発明は、低電圧で動作する半導体記憶装置およびその動作方法に関し、特にトランジスタにより形成されたスタティックメモリセルをメモリセルとする半導体記憶装置に係り、特にスタティックメモリ（スタティック・ランダム・アクセス・メモリ：Static Random Access Memory、以下、ＳＲＡＭと略記）の低電圧に適した回路に関するものである。
ＳＲＡＭは、汎用メモリ、ロジック混載のメモリとして、広く用いられている。とりわけ、図１に示すように、負荷トランジスタとしてのｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１，ＰＴ２、ドライバトランジスタとしてのｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１，ＮＴ２、およびアクセストランジスタとしてのＮＭＯＳトランジスタＮＴ３，ＮＴ４の６トランジスタで構成されるＳＲＡＭ（以下、６Ｔｒ-ＳＲＡＭと略記）は、ロジックプロセスとの親和性が高く、また高速動作が可能なメモリとして、広く用いられている。
しかしながら、近年、半導体集積回路の微細化が進むと共にＳＲＡＭのセル面積も縮小され、ＳＲＡＭの動作安定性に対するＭＯＳトランジスタの特性バラツキの影響が問題となってきている。
また、半導体集積回路の消費電力抑制の手法として、ＳＲＡＭの駆動に対して、高速動作時には高い電圧で駆動させ、低速動作時、あるいはスタンバイ時には低い電圧で駆動させる方法がある。
この場合、ＳＲＡＭは供給される電源電圧（Ｖｄｄ）よりも低い電圧での動作が要求される為、動作安定性のマージンが小さくなり、ますますＭＯＳトランジスタの特性バラツキの影響が大きくなってしまう。
図２は、６Ｔｒ-ＳＲＡＭのデータ保持安定性を示すスタティックノイズマージン（Static Noise Margin、以下ＳＮＭと略記）の電源電圧依存性を示す図である。
図２からわかるように、６Ｔｒ-ＳＲＡＭでは、電源電圧が低くなるに従い、ＳＮＭが小さくなって行く。
ＳＮＭが小さくなるとＳＲＡＭのデータ保持が不安定になり、とりわけ、読み出し動作時にデータが誤書き込みされるなどの問題が生じてしまう。
図３は、ＭＯＳトランジスタの特性バラツキが大きな６Ｔｒ-ＳＲＡＭのＳＮＭを示す図である。
図３からわかるように、ＭＯＳトランジスタのバラツキにより左右のノード（Node）の出力特性のカーブがアンバランスで歪なものとなり、ＳＮＭが小さくなっている。
ＭＯＳトランジスタ特性バラツキの影響を小さくする方法としては、図４に示す５Ｔｒ-ＳＲＡＭ（特許文献１参照）を用いる方法がある。
ＳＲＡＭは通常インバータ対で形成されたフリップフロップ部でデータの保持を行っている。フリップフロップ部のデータ保持特性は、図５のように通常のインバータカーブを組み合わせたものとなる。
６Ｔｒ-ＳＲＡＭでは、フリップフロップ部で保持されているデータを、第１および第２のインバータＩＮＶ１，ＩＮＶ２の出力部（第１のノードＮＤ１および第２のノードＮＤ２）を第１のビット線ＢＬ１および第２のビット線ＢＬ２に、第１および第２のデータアクセス用ＮＭＯＳトランジスタＮＴ３，ＮＴ４を介して接続し、第１および第２のデータアクセス用ＮＭＯＳトランジスタＮＴ３、ＮＴ４を、ワード線ＷＬ１を介してオン（ＯＮ）状態にすることで、データの読み込みを行っている。
米国特許５８３１８９６号
ところが、６Ｔｒ-ＳＲＡＭでは、データアクセス用ＮＭＯＳトランジスタＮＴ３，ＮＴ４がＯＮ状態になると、フリップフロップ部の特性にデータアクセス用ＮＭＯＳトランジスタＭＴ３，ＮＴ４が影響を及ぼすことで、図２に示すような６Ｔｒ-ＳＲＡＭのデータ保持特性となり、トランジスタ特性のバラツキが大きくなると、図３に示すような歪を持った特性となってしまう。
したがって、６Ｔｒ-ＳＲＡＭでは、大きなＳＮＭを得るためには、ＳＲＡＭを構成する６つのトランジスタ全てのトランジスタ特性バラツキを抑制する必要がある。
一方、図４の５Ｔｒ-ＳＲＡＭでは、ビット線を１本とし、フリップフロップ部に接続するデータアクセス用ＮＭＯＳトランジスタを一つとすることで、フリップフロップ部のデータ保持特性に影響を及ぼすＮＭＯＳトランジスタが一つとなり、図６に示すようなデータ保持特性となる。
この特性で大きなＳＮＭを得るためには、データアクセス用ＮＭＯＳトランジスタＮＴ３と、これが接続しているインバータを構成するＮＭＯＳトランジスタＮＴ１およびＰＭＯＳトランジスタＰＴ１の計３つのトランジスタの特性バラツキを抑制すれば良く、６Ｔｒ-ＳＲＡＭと比較してＭＯＳトランジスタの特性バラツキの影響が小さくなる。
ただし、５Ｔｒ-ＳＲＡＭでは、データの書き込み動作に問題が生じてしまう。
６Ｔｒ-ＳＲＡＭでは２本のビット線を介してフリップフロップ部にアクセスし、フリップフロップに保持されているデータを反転させている。
これに対して、５Ｔｒ-ＳＲＡＭでは１本のビット線でフリップフロップに保持されているデータを反転させる必要があり、特に低電圧動作時に、ロー（Low：0）からハイ（High：１）にデータを反転させることができず、書き込みエラーを発生させてしまう。
本発明は、トランジスタ特性バラツキの影響を低減し、かつデータ書き込み動作マージンを確保するができ、スタティックメモリセルを低電圧で安定動作させることが可能な半導体記憶装置およびその動作方法を提供することにある。
本発明の第１の観点の半導体記憶装置は、１本のビット線と、第１のワード線および第２のワード線の２本のワード線とが接続され、書き込まれたデータを読み出し可能に保持するメモリセルを有し、上記メモリセルは、第１導電型の第１の負荷トランジスタと第２導電型の第１のドライバトランジスタとの一端子同士が接続され、当該接続点により第１のノードが形成された第１のインバータと、第１導電型の第２の負荷トランジスタと第２導電型の第２のドライバトランジスタとの一端子同士が接続され、当該接続点による第２のノードに上記第１の負荷トランジスタおよび上記第１のドライバトランジスタの制御端子が接続され、上記第２の負荷トランジスタおよび上記第２のドライバトランジスタの制御端子が上記第１のノードに接続され、上記第１のノードまたは上記第２のノードからデータ書き込み可能で、書き込まれたデータを上記第１のインバータとともに保持可能な第２のインバータと、制御端子が上記第１のワード線に接続され、一端子が上記第１のノードに接続され、他端子が上記ビット線に接続され、上記第１のインバータおよび上記第２のインバータにより保持させるデータを、１本の上記ビット線を通じて、上記第１のノードおよび上記第２のノードの一方である上記第１のノードから入出力するための第２導電型のアクセストランジスタと、制御端子が上記第１のワード線に接続され、一端子が上記第１の負荷トランジスタの他端子に接続され、他端子が電源電位に接続された第１の書き込みトランジスタと、制御端子が上記第２のワード線に接続され、一端子が上記第１のドライバトランジスタの他端子に接続され、他端子が基準電位に接続され、１本の上記ビット線を通じた上記メモリセルへのデータ書き込みの際に上記第１の書き込みトランジスタとともにオフに制御される第２の書き込みトランジスタと、を有し、上記第１のノードに接続されている上記アクセストランジスタ、上記第１の負荷トランジスタ、および上記第１のドライバトランジスタのうち、同じ第２導電型に形成される上記アクセストランジスタのアクティブ領域と上記第１のドライバトランジスタのアクティブ領域とが接して連続した１個の領域として形成され、第１導電型に形成される上記第１の負荷トランジスタのアクティブ領域を当該連続した１個の領域に隣接して配置する。
好適には、データ保持状態時には、上記第１のワード線により上記第１の書き込みトランジスタがオン状態に、上記アクセストランジスタがオフ状態に保持され、上記第２のワード線により上記第２の書き込みトランジスタがオン状態に保持される。
好適には、第１のレベルのデータの書き込み動作時には、上記ビット線が第１のレベルに設定され、上記第１のワード線により上記第１の書き込みトランジスタがオフ状態に、上記アクセストランジスタがオン状態に保持され、上記第２のワード線により上記第２の書き込みトランジスタがオフ状態に保持される。
好適には、第２レベルのデータの書き込み動作時には、上記ビット線が第２のレベルに設定され、上記第１のワード線により上記第１の書き込みトランジスタがオフ状態に、上記アクセストランジスタがオン状態に保持され、上記第２のワード線により上記第２の書き込みトランジスタがオフ状態に保持される。
好適には、データ読み出し動作時には、上記ビット線が第２のレベルに設定され、上記第１のワード線により上記第１の書き込みトランジスタがオフ状態に、上記アクセストランジスタがオン状態に保持され、上記第２のワード線により上記第２の書き込みトランジスタがオン状態に保持される。
本発明の第２の観点の半導体記憶装置は、書き込まれたデータを読み出し可能に保持する複数のメモリセルがマトリクス状に配列されたメモリセルアレイ部と、上記メモリセルの行配列に対応して各行に配線された複数の第１のワード線および複数の第２のワード線と、複数の上記メモリセルの列配列に対応して各列に配線された複数のビット線と、選択された上記第１のワード線および上記第２のワード線のレベルを個別に設定可能なワードドライバと、選択されたビット線の電位を動作に応じて設定可能なカラム系回路と、を有し、上記メモリセルは、第１導電型の第１の負荷トランジスタと第２導電型の第１のドライバトランジスタとの一端子同士が接続され、当該接続点により第１のノードが形成された第１のインバータと、第１導電型の第２の負荷トランジスタと第２導電型の第２のドライバトランジスタとの一端子同士が接続され、当該接続点による第２のノードに上記第１の負荷トランジスタおよび上記第１のドライバトランジスタの制御端子が接続され、上記第２の負荷トランジスタおよび上記第２のドライバトランジスタの制御端子が上記第１のノードに接続され、上記第１のノードまたは上記第２のノードからデータ書き込み可能で、書き込まれたデータを上記第１のインバータとともに保持可能な第２のインバータと、制御端子が上記第１のワード線に接続され、一端子が上記第１のノードに接続され、他端子が上記ビット線に接続され、上記第１のインバータおよび上記第２のインバータにより保持させるデータを、１本の上記ビット線を通じて、上記第１のノードおよび上記第２のノードの一方である上記第１のノードから入出力するための第２導電型のアクセストランジスタと、制御端子が上記第１のワード線に接続され、一端子が上記第１の負荷トランジスタの他端子に接続され、他端子が電源電位に接続された第１の書き込みトランジスタと、制御端子が上記第２のワード線に接続され、一端子が上記第１のドライバトランジスタの他端子に接続され、他端子が基準電位に接続され、１本の上記ビット線を通じた上記メモリセルへのデータ書き込みの際に上記第１の書き込みトランジスタとともにオフに制御される第２の書き込みトランジスタと、を有し、上記第１のノードに接続されている上記アクセストランジスタ、上記第１の負荷トランジスタ、および上記第１のドライバトランジスタのうち、同じ第２導電型に形成される上記アクセストランジスタのアクティブ領域と上記第１のドライバトランジスタのアクティブ領域とが接して連続した１個の領域として形成され、第１導電型に形成される上記第１の負荷トランジスタのアクティブ領域を当該連続した１個の領域に隣接して配置する。
本発明の第３の観点は、１本のビット線と、第１のワード線および第２のワード線の２本のワード線とが接続され、書き込まれたデータを読み出し可能に保持するメモリセルを有し、上記メモリセルは、第１導電型の第１の負荷トランジスタと第２導電型の第１のドライバトランジスタとの一端子同士が接続され、当該接続点により第１のノードが形成された第１のインバータと、第１導電型の第２の負荷トランジスタと第２導電型の第２のドライバトランジスタとの一端子同士が接続され、当該接続点による第２のノードに上記第１の負荷トランジスタおよび上記第１のドライバトランジスタの制御端子が接続され、上記第２の負荷トランジスタおよび上記第２のドライバトランジスタの制御端子が上記第１のノードに接続され、上記第１のノードまたは上記第２のノードからデータ書き込み可能で、書き込まれたデータを上記第１のインバータとともに保持可能な第２のインバータと、制御端子が上記第１のワード線に接続され、一端子が上記第１のノードに接続され、他端子が上記ビット線に接続され、上記第１のインバータおよび上記第２のインバータにより保持させるデータを、１本の上記ビット線を通じて、上記第１のノードおよび上記第２のノードの一方である上記第１のノードから入出力するための第２導電型のアクセストランジスタと、制御端子が上記第１のワード線に接続され、一端子が上記第１の負荷トランジスタの他端子に接続され、他端子が電源電位に接続された第１の書き込みトランジスタと、制御端子が上記第２のワード線に接続され、一端子が上記第１のドライバトランジスタの他端子に接続され、他端子が基準電位に接続され、１本の上記ビット線を通じた上記メモリセルへのデータ書き込みの際に上記第１の書き込みトランジスタとともにオフに制御される第２の書き込みトランジスタと、を有し、上記第１のノードに接続される上記アクセストランジスタ、上記第１の負荷トランジスタ、および上記第１のドライバトランジスタのうち、同じ第２導電型に形成されている上記アクセストランジスタのアクティブ領域と上記第１のドライバトランジスタのアクティブ領域とが接して連続した１個の領域として形成され、第１導電型に形成される上記第１の負荷トランジスタのアクティブ領域を当該連続した１個の領域に隣接して配置する半導体記憶装置の動作方法であって、データ保持状態時には、上記第１のワード線により上記第１の書き込みトランジスタをオン状態に、上記アクセストランジスタをオフ状態に保持し、上記第２のワード線により上記第２の書き込みトランジスタをオン状態に保持し、第１のレベルのデータの書き込み動作時には、上記ビット線を第１のレベルに設定し、上記第１のワード線により上記第１の書き込みトランジスタをオフ状態に、上記アクセストランジスタをオン状態に保持し、上記第２のワード線により上記第２の書き込みトランジスタをオフ状態に保持し、第２のレベルのデータの書き込み動作時には、上記ビット線を第２のレベルに設定し、上記第１のワード線により上記第１の書き込みトランジスタをオフ状態に、上記アクセストランジスタをオン状態に保持し、上記第２のワード線により上記第２の書き込みトランジスタをオフ状態に保持し、データ読み出し動作時には、上記ビット線を第２のレベルに設定し、上記第１のワード線により上記第１の書き込みトランジスタをオフ状態に、上記アクセストランジスタをオン状態に保持し、上記第２のワード線により上記第２の書き込みトランジスタをオン状態に保持する。
本発明によれば、低電圧でも安定動作するスタティックメモリセルを実現できる。
以下、本発明の実施形態を図面に関連付けて説明する。
図７は、本発明の実施形態に係る半導体記憶装置（半導体集積回路）の全体構成の一例を示す図である。
図８は、図７の半導体記憶装置のメモリセルアレイ部および周辺回路の構成例を示す図である。
本半導体記憶装置１０は、図７に示すように、メモリセルアレイ部１１、ワードドライバ（Word Driver）１２-１，１２-２、ダミードライバ(Dummy Driver)１３、ロウアドレスデコーダ(Row Address Decoder)１４、カラムアドレスデコーダ(Column Address Decoder)１５、デューティフリー回路(Duty Free Circuit)１６、セルフタイミング回路(Self Timing Circuit)１７、記憶回路(D FF)１８、遅延回路(D Latch)１９，２０、プリチャージ回路(PreCharge Circuit)２１、カラムセレクタ(Column Selector)２２、ライトバッファ(Write Buffer)２３、センスアンプ(Sense Amp(Amplifier))２４、遅延回路(D Latch)２５、およびラッチ回路(Latch)２６を有する。
プリチャージ回路２１、カラムセレクタ２２、ライトバッファ２３、センスアンプ２４等によりカラム系回路が構成される。
また、本実施形態でメモリセルに書き込まれるデータは０データ（第１のレベルのデータ）または１データ（第２のレベルのデータ）である。
メモリセルアレイ部１１は、図８に示すように、複数（ｍ×ｎ）個のメモリセルＭＣおよびｎ個のダミーメモリセルＤＭＣがマトリクス状に配列されている。
そして、メモリセルＭＣの行配列に対応して各行に第１のワード線ＷＬ１１（-１〜-ｍ）および第２のワード線ＷＬ１２（-１〜-ｍ）が配線され、ダミーメモリセルＤＭＣの行配列に対応してその行に第１のダミーワード線ＤＷＬ１１および第２のダミーワード線ＤＷＬ１２が配線されている。
そして、メモリセルＭＣの列配列に対応して各列にビット線ＢＬ１１（-１〜-ｎ）が配線されている。また、ダミーメモリセルＤＭＣの列配列に対応して各列にダミービット線ＤＢＬ１１（-１〜-ｎ）が配線されている。
本実施形態においては、メモリセルおよびダミーメモリセルＤＭＣは、１本のビット線ＢＬ１１と２本のワード線ＷＬ１１，ＷＬ１２に接続され、７つのＭＯＳトランジスタにより構成されるＳＲＡＭにより構成される。
図９は、本実施形態に係るＳＲＡＭセルの構成を示す回路図である。
ＳＲＡＭセル３０は、ビット線ＢＬ１１と、第１のワード線ＷＬ１１と、第２のワード線ＷＬ１２と、第１導電型（ｐ型（ｐチャネル）およびｎ型（ｎチャネル）のうち、本実施形態ではｐ型）の第１の負荷トランジスタとしてのＰＭＯＳトランジスタＰＴ３１と、ｐ型の第２の負荷トランジスタとしてＰＭＯＳトランジスタＰＴ３２と、第２導電型（本実施形態ではｎ型）の第１のドライバトランジスタとしてのＮＭＯＳトランジスタＮＴ３１と、ｎ型の第２のドライバトランジスタとしてのＮＭＯＳトランジスタＮＴ３２と、ｐ型の第１の書き込みトランジスタとしてのＰＭＯＳトランジスタＰＴ３３と、ｎ型の第２の書き込みトランジスタとしてのＮＭＯＳトランジスタＮＴ３３と、ｎ型のアクセストランジスタとしてのＮＭＯＳトランジスタＮＴ３４と、を有している。
ｐ型の第１の負荷トランジスタとしてのＰＭＯＳトランジスタＰＴ３１の一端子（本実施形態ではドレイン）とｎ型の第１のドライバトランジスタとしてのＮＭＯＳトランジスタＮＴ３１のドレインとが接続され（一端子同士が接続され）、その接続点により第１のノードＮＤ３１が形成された第１のインバータＩＮＶ３１と、ｐ型の第２の負荷トランジスタとしてのＰＭＯＳトランジスタＰＴ３２の一端子（本実施形態ではドレイン）とｎ型の第２のドライバトランジスタとしてのＮＭＯＳトランジスタＮＴ３２のドレインとが接続され（一端子同士が接続され）、その接続点により第２のノードＮＤ３２が形成された第２のインバータＩＮＶ３２と、が形成されている。
第１の書き込みトランジスタとしてのＰＭＯＳトランジスタＰＲ３３のドレイン（一端子）が第１のインバータＩＮＶ３１における第１の負荷トラジスタとしてのＰＭＯＳトランジスタＰＴ３１のソース（他端子）に接続され、ＰＭＯＳトランジスタＰＴ３３のソース（他端子）が電源電位Ｖｄｄの端子ＴＶｄｄに接続されている。
第２の書き込みトランジスタとしてのＮＭＯＳトランジスタＮＴ３３のドレイン（一端子）が第１のインバータＩＮＶ３１における第１のドライバトラジスタとしてのＮＭＯＳトランジスタＮＴ３１のソース（他端子）に接続され、ＮＭＯＳトランジスタＮＴ３３のソース（他端子）が基準電位Ｖｓｓ（たとえば接地電位ＧＮＤ）の端子ＴＶｓｓに接続されている。
アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ３４のドレイン（またはソース、一端子）が第１のインバータＩＮＶ３１における第１のノードＮＤ３１に接続され、ソース（またはドレイン、他端子）がビット線ＢＬ１１に接続されている。
第１のインバータＩＮＶ３１の第１の負荷トランジスタとしてのＰＭＯＳトランジスタＰＴ３１および第１のドライバトランジスタとしてのＮＭＯＳトランジスタＮＴ３１のゲート（制御端子）が第２のインバータＩＮＶ３２の第２のノードＮＤ３２に接続されている。
第２のインバータＩＮＶ３２に第２の負荷トランジスタとしてのＰＭＯＳトランジスタＰＴ３２および第２のドライバトランジスタとしてのＮＭＯＳトランジスタＮＴ３２のゲート（制御端子）が第１のインバータＩＮＶ３１の第１のノードＮＤ３１に接続されている。
このように、第１のインバータＩＮＶ３１と第２のインバータＩＮＶ３２の出力である第１のノードＮＤ３１および第２のノードＮＤ３２を、夫々のインバータを形成するＭＯＳトランジスタのゲートと接続することにより、フリップフロップが形成されている。
そして、第１の書き込みトランジスタとしてのＰＭＯＳトランジスタＰＴ３３のゲート（制御端子）およびアクセストランジスタとしてのＮＭＯＳトランジスタＮＴ３４のゲート（制御端子）が第１のワード線ＷＬ１１に接続され、第２の書き込みトランジスタとしてのＮＭＯＳトランジスタＮＴ３３のゲート（制御端子）が第２のワード線ＷＬ１２に接続されている。
本実施形態では、第１の書き込みトランジスタとしてのＰＭＯＳトランジスタＰＴ３３とアクセストランジスタとしてのＮＭＯＳトランジスタＮＴ３４は第１のワード線ＷＬ１１１のレベルにより相補的にオン、オフ制御される。
このように、本実施形態に係るＳＲＡＭセル３０は、１本のビット線と２本のワード線に接続され、７つのトランジスタにより構成される。
そして、７つのトランジスタのうち、２つがＰＭＯＳトランジスタで４つがＮＭＯＳトランジスタにより形成されている。
換言すれば、本実施形態のＳＲＡＭセルは、ビット線を１本、ワード線を２本とし、アクセスノード側（ビット線が接続する側）の第１のインバータＩＮＶ３１に書き込み制御用のＮＭＯＳトランジスタＮＴ３３およびＰＭＯＳトランジスタＰＴ３３を付加することで低電圧動作を安定させている。
このＳＲＡＭセル３０の動作（データ保持動作、０データ書き込み動作、１データ書き込み動作、データ読み出し動作）については後で詳述する。
なお、ダミーメモリセルＤＭＣも図９の構成と同様の構成を有する。
第１のワード線ＷＬ１１の一端側はワードドライバ１２−１に接続され、第２のワード線ＷＬ１２の一端側はワードドライバ１２−２に接続され、第１および第２のダミーワード線ＤＷＬ１１，ＤＷＬ１２はダミードライバ１３に接続されている。
第１のワードドライバ１２−１は、ロウアドレス信号を受け、特定の第１のワード線ＷＬ１１を選択し、選択した第１のワード線ＷＬ１１をハイレベルまたはローレベルに駆動する。
第２のワードドライバ１２−２は、ロウアドレス信号を受け、特定の第２のワード線ＷＬ１２を選択し、選択した第２のワード線ＷＬ１２をハイレベルまたはローレベルに駆動する。
ダミードライバ１３は、データ読み出し時に、ロウアドレス信号を受け、第１のダミーワード線ＤＷＬ１１および第２のダミーワード線ＤＷＬ１２を選択し、選択した第１のワード線ＷＬ１１をハイレベルおよびローレベルに駆動する。
図１０は、本実施形態に係るワードドライバおよびダミードライバの、書き込み、読み出し、データ保持動作時の第１および第２のワード線、第１および第２のダミーワード線の設定レベルを対応付けて示す図である。
半導体記憶装置１０のロウアドレスデコーダ１４、カラムアドレスデコーダ１５、デューティフリー回路１６、セルフタイミング回路１７、データ記憶回路１８、遅延回路(D Latch)１９，２０を含むコントロールブロックＣＴＢＬＫは、ハイレベルでアクティブのカラムセレクト信号ＣＬ、ローレベルでアクティブのライトイネーブル信号ＷＥが入力される。
したがって、書き込み（Write、ライト）動作時には、カラムセレクト信号ＣＬはハイレベル、ライトイネーブル信号ＷＥはローレベルで入力される。
読み出し（Read、リード）動作時には、カラムセレクト信号ＣＬはハイレベル、ライトイネーブル信号ＷＥはハイレベルで入力される。
データ保持動作時には、カラムセレクト信号ＣＬはローレベルで入力される。
そして、書き込み動作時には、第１のワードドライバ１２−１により選択された第１のワード線ＷＬ１１および第２のワードドライバ１２−２により選択された第２のワード線ＷＬ１２が共にハイレベルに設定される。
書き込み動作時には、ダミードライバ１３はダミーワード線を駆動しない。
読み出し動作時には、第１のワードドライバ１２−１により選択された第１のワード線ＷＬ１１がハイレベルに設定され、第２のワードドライバ１２−２により選択された第２のワード線ＷＬ１２がローレベルに設定される。
このとき、ダミードライバ１３により第１のダミーワード線ＤＷＬ１１がハイレベルに設定され、第２のダミーワード線ＤＷＬ１２がローレベルに設定される。
データ保持動作時には、第１のワードドライバ１２−１により選択された第１のワード線ＷＬ１１がローに設定され、第２のワードドライバ１２−２により選択された第２のワード線ＷＬ１２がハイレベルに設定される。
データ保持動作時には、ダミードライバ１３はダミーワード線を駆動しない。
ロウアドレスデコーダ１４は、ロウアドレスを入力してデコードし、データ記憶回路１８および遅延回路１９に出力する。
カラムアドレスデコーダ１５は、カラムアドレスを入力してデコードし、遅延回路２０に出力する。
デューティフリー回路１６は、デューティ比（一周期に対して信号がHighとなる時間の割合）の影響を受けることなく、外部クロック信号ＣＫと、コアイネーブル信号ＣＥから、入力データラッチ用クロック信号ＬＣＫと、内部クロック信号ＩＮＣＫを発生し、セルフタイミング回路１７、データ記憶回路１８、遅延回路１９，２０、第１のワードドライバ１２−１、および第２のワードドライバ１２−２に供給する。
セルフタイミング回路１７は、内部クロック信号ＩＮＣＫから書き込み信号ＷＲＥ、プリチャージ信号ＰＲＥ、およびセンスアンプ活性化信号ＳＡＥを発生し、カラムセレクタ２２、ライトバッファ２３、センスアンプ２４、遅延回路２５、およびラッチ回路２６に必要に応じて出力する。
データ記憶回路１８は、Ｄ型のフリップフロップ（D Flip-Flop）により構成され、図１１に示すように、クロック信号の立ち上がりに同期して、入力信号を出力する。図１１示すように、データ記憶回路１８においては、次のクロック信号の立ち上がりが入力されるまで、以前の出力信号の値が保持される。
遅延回路（Delay Latch）１９，２０は、図１２に示すように、クロック信号が「High」のときにだけ、入力信号をそのまま出力する。図１２に示すように、遅延回路１９，２０においては、クロック信号が「Low」のときには、以前の出力信号の値が保持される。
プリチャージ回路２１は、カラムセレクタ２２により選択されたビット線ＢＬ１１の電位（レベル）を「High」に保つ。
プリチャージ信号ＰＲＥが「High」の間、ビット線ＢＬ１１の電位が「High」となり、各ビットセル（Bit Cell）がプリチャージされる。
カラムセレクタ２２は、カラムセレクト信号ＣＬを受け、特定のビット線ＢＬ１１を選択、ビット線信号（ＢＬ）を出力する。
ライトバッファ２３は、書き込み動作時に、片方のビット線ＢＬ１１を「High」、他方のビット線、すなわちダミービット線ＤＢＬ１１を「Low」に固定する。
センスアンプ２４は、センスアンプ活性化信号ＳＡＥを受け、２つのビット線の電位差を増幅する。
図１３は、センスアンプの動作概念を説明するための図である。
センスアンプ２４は、図１３に示すように、ダミーメモリセルＤＭＣを1/2 Vddで動作させる。そして、ビット線ＢＬ１１とダミービット線ＤＢＬ１１との電圧を比較してデータの「０」または「１」の判定を行う。
図１４は、センスアンプの第１の構成例および動作を示す図である。
図１４のセンスアンプ４０は、ＰＭＯＳトランジスタＰＴ４１〜ＰＴ４３、およびＮＭＯＳトランジスタＮＴ４１〜ＮＴ４３により構成される。
ＰＭＯＳトランジスタＰＴ４１およびＰＴ４２のソースがＰＭＯＳトランジスタＰＴ４３のドレインに接続され、ＰＭＯＳトランジスタＰＴ４３のソースが電源電位Ｖｄｄのラインに接続されている。
ＰＭＯＳトランジスタＰＴ４１のドレインとＮＭＯＳトランジスタＮＴ４１のドレインが接続され、その接続点によりノードＮＤ４１が形成され、ノードＮＤ４１がダミービット線ＤＢＬ１１に接続されている。
ＰＭＯＳトランジスタＰＴ４２のドレインとＮＭＯＳトランジスタＮＴ４２のドレインが接続され、その接続点によりノードＮＤ４２が形成され、ノードＮＤ４２がビット線ＢＬ１１に接続されている。
ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタＮＴ４１のゲートがノードＮＤ４２に接続され、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタＮＴ４２のゲートがノードＮＤ４１に接続されている。
ＮＭＯＳトランジスタＮＴ４１およびＮＴ４２のソースがＮＭＯＳトランジスタＮＴ４３のドレインに接続され、ＮＭＯＳトランジスタＮＴ４３のソースが基準電位Ｖｓｓのラインに接続されている。
そして、ＮＭＯＳトランジスタＮＴ４３のゲートがセンスアンプ活性化信号ＳＡＥの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ４３のゲートがセンスアンプ活性化信号ＳＡＥの反転信号ＸＳＡＥの供給ラインに接続されている。
今、図１４（Ａ）に示すように、ビット線ＢＬ１１をＶｄｄに、ダミービット線ＤＢＬ１１を1/2Vddを設定している状態を考える。
センスアンプ２４による増幅を開始すると、センスアンプ活性化信号ＳＡＥがハイレベル（１）、その反転信号ＸＳＡＥがローレベル（０）になる。
ｎチャネルのＭＯＳトランジスタに着目すると、センスアンプ活性化信号ＳＡＥがハイレベル（１）に立ち上がると、電圧の関係から、ＮＭＯＳトランジスタＮＴ４１の方がＮＭＯＳトランジスタＮＴ４２より先にオンし、図１４（Ｂ）に示すように、ダミービット線ＤＢＬ１１の電位は1/2Vddから０Ｖになる。
次に、ｐチャネルのＭＯＳトランジスタに着目すると、ＰＭＯＳトランジスタＰＴ４２がＰＭＯＳトランジスタＰＴ４１より先にオンし、ビット線ＢＬ１１の電位はVdd→Vddになる。このとき、ＰＭＯＳトランジスタＰＴ４１は、図１４（Ｃ）に示すように、電圧の関係から、オフしている。
結果として、センスアンプ４０により、ビット線ＢＬ１１の電位Vdd、ダミービット線ＤＢＬ１１の電位1/2Vddだったデータが出力=Vdd、出力=0Vに増幅される。
図１５は、センスアンプの第２の構成例および動作を示す図である。
図１５のセンスアンプ５０は、インバータ型のセンスアンプとして構成されており、インバータ５１、およびフィードバックトランジスタのＰＭＯＳトランジスタＰＴ５１、ＰＴ５２を有する。
図１５の例では、ビット線（Bit Cell）は読み出し（Read）動作の初期化（initialize）状態は電源電位Ｖｄｄにチャージされている。
ビット線ＢＬ１１が電源電位Ｖｄｄにチャージされている状態では、フィードバックトランジスタＰＴ５１，ＰＴ５２はオン状態に保持され、ビット線ＢＬ１１には電圧Ｖｄｄが供給される。
ビット線ＢＬ１１がディスチャージ（Discharge）されると(センスアンプが反転すると）、フィードバックトランジスタＰＴ５２はオフ状態となり、ビット線ＢＬ１１への電圧Ｖｄｄが停止される。
ビットセルが１(Vdd)の場合、ビット線ＢＬ１１はＶｄｄにチャージされたままで、センスアンプ５０は常に０Ｖ（ローレベルの信号）を出力する。
ビットセルが０（0V）の場合、ビット線ＢＬ１１はディスチャージされ、徐々に０Ｖに近づいていき、何処かでセンスアンプ５０がインバータ出力が反転し１（Vdd）を出力する。
このように、センスアンプの出力をインバータ受けとすれば、ビットセルのデータと同じデータ０または１を出力できる。
このセンスアンプ方式では、ダミーセルとの比較による０，１の判定は必要ない。
以上、半導体記憶装置の全体構成および機能について説明した。
次に、本実施形態に係るＳＲＡＭセルの動作について説明する。
図１６（Ａ），（Ｂ）は、本実施形態に係るＳＲＡＭセルのデータ保持動作を説明するための図である。
図１６（Ａ），（Ｂ）においては、本実施形態（本発明）のメモリセルと６Ｔｒ−ＳＲＡＭセルのデータ保持状態を比較して示している。
データ保持動作では、ビット線ＢＬ１１の電位はハイレベル（Ｖｄｄ）でもローレベル（０Ｖ）でも良い。
この場合、第１のワード線ＷＬ１１がローレベルに設定され、第２のワード線ＷＬ１２がハイレベルに設定される。
これにより、第１のワード線ＷＬ１１により第１の書き込みトランジスタとしてのＰＭＯＳトランジスタＰＴ３３がオン状態に、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ３４がオフ状態に保持される。
また、第２のワード線ＷＬ１２により第２の書き込みトランジスタとしてのＮＭＯＳトランジスタＮＴ３３がオン状態に保持される。
このとき、第１のインバータＩＮＶ３１および第２のインバータＩＮＶ３４２共にＶｄｄおよびＶｓｓに接続されており６Ｔｒ−ＳＲＡＭセルと同じ動作となっている。
図１７（Ａ），（Ｂ）は、本実施形態に係るＳＲＡＭセルのデータ書き込み動作（１→０）を説明するための図である。
図１７（Ａ），（Ｂ）においては、本実施形態（本発明）のメモリセルと６Ｔｒ−ＳＲＡＭセルのデータ保持状態を比較して示している。
この場合、ビット線ＢＬ１１がローレベル（第１のレベル）に設定される。
また、第１のワード線ＷＬ１１がハイレベルに設定され、第２のワード線ＷＬ１２がローレベルに設定される。
これにより、第１のワード線ＷＬ１１により第１の書き込みトランジスタとしてのＰＭＯＳトランジスタＰＴ３３がオフ状態に、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ３４がオン状態に保持される。
また、第２のワード線ＷＬ１２により第２の書き込みトランジスタとしてのＮＭＯＳトランジスタＮＴ３３がオフ状態に保持される。
第１の書き込みトランジスタとしてのＰＭＯＳトランジスタＰＴ３３がオフ状態にあることから、第１のノードＮＤ３１に電源電圧が供給されなくなり、６Ｔｒ−ＳＲＡＭよりもデータ書き込み（1→0の反転）が安定する。
図１８（Ａ），（Ｂ）は、本実施形態に係るＳＲＡＭセルのデータ書き込み動作（０→１）を説明するための図である。
図１８（Ａ），（Ｂ）においては、本実施形態（本発明）のメモリセルと６Ｔｒ−ＳＲＡＭセルのデータ保持状態を比較して示している。
この場合、ビット線ＢＬ１１がハイレベル（第２のレベル）に設定される。
また、第１のワード線ＷＬ１１がハイレベル、第２のワード線ＷＬ１２がローレベルに設定される。
これにより、第１のワード線ＷＬ１１により第１の書き込みトランジスタとしてのＰＭＯＳトランジスタＰＴ３３がオフ状態に、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ３４がオン状態に保持される。
また、第２のワード線ＷＬ１２により第２の書き込みトランジスタとしてのＮＭＯＳトランジスタＮＴ３３がオフ状態に保持される。
ＮＭＯＳトランジスタＮＴ３３がオフ状態にあることから、第１のノードＮＤ３１が基準電位Ｖｓｓ（ＧＮＤ）から切り離されるため、従来の６Ｔｒ−ＳＲＡＭよりもデータ書き込み（0→1の反転）が安定する。
図１９（Ａ），（Ｂ）は、本実施形態に係るＳＲＡＭセルのデータ読み出し動作を説明するための図である。
図１９（Ａ），（Ｂ）においては、本実施形態（本発明）のメモリセルと６Ｔｒ−ＳＲＡＭセルのデータ保持状態を比較して示している。
この場合、ビット線ＢＬ１１はハイレベル（第２のレベル）にプリチャージされる。
また、第１のワード線ＷＬ１１がハイレベルに設定され、第２のワード線ＷＬ１２がハイレベルに設定される。
第１のワード線ＷＬ１１により第１の書き込みトランジスタとしてのＰＭＯＳトランジスタＰＴ３３がオフ状態に、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ３４がオン状態に保持される。
また、第２のワード線ＷＬ１２により第２の書き込みトランジスタとしてのＮＭＯＳトランジスタＮＴ３３がオン状態に保持される。
本実施形態のメモリセルは、ビット線が１本のため、アクセストランジスタとしてのＮＭＯＳトランジスタＮＴ３４が接続している（アクセスの影響を受ける）インバータは第１のインバータＩＮＶ３１のみのため、６Ｔｒ−ＳＲＡＭよりも広いＳＮＭを確保することができる。
また、トランジスタの特性バラツキに関しても、ＳＮＭに影響するトランジスタの数が６個から３個になるので、６Ｔｒ−ＳＲＡＭよりも有利となる。
なお、図９のメモリセルのセルレイアウトを図２０〜図２３に示す。
図２０は、図９の回路を実現するアクティブ、ゲート、第１（1st）_コンタクト、第１（1st）._メタル（Metal）のレイアウト例を示している。
図２１は、図９の回路を実現する第１（1st）_メタル（Metal）、第２（2nd）_コンタクト、第２（2nd）_メタル（Metal）のレイアウト例を示している。
図２２は、図９の回路を実現する第２（2nd）_メタル（Metal）、第３（3rd）_コンタクト、第３（3rd）_メタル（Metal）のレイアウト例を示している。
図２３は、図９の回路を実現する第３（3rd）_メタル（Metal）、第４（4th）_コンタクト、第４（4th）_メタル（Metal）のレイアウト例を示している。
以上説明したように、本実施形態によれば、トランジスタ特性バラツキの影響低減に関しては、５Ｔｒ−ＳＲＡＭのように、ビット線を１本化することで実現することができる。
ただし、５Ｔｒ−ＳＲＡＭではデータ書き込み特性が安定しないが、本実施形態においては、ワード線を２本とし、ビット線ＢＬ１１が接続されている側の第１のインバータＩＮＶ３１に、データ書き込み制御用のＮＭＯＳトランジスタＮＴ３３（Ｖｓｓ側）とＰＭＯＳトランジスタ（電源側）を付加することで、低電圧動作時の書き込み動作を安定させることが可能となる。
これにより、低電圧でも安定動作するスタティックメモリセルを実現できる。
６トランジスタで構成されるＳＲＡＭ（６Ｔｒ-ＳＲＡＭ）の構成を示す回路図である。 ６Ｔｒ-ＳＲＡＭのデータ保持安定性を示すスタティックノイズマージン（Static Noise Margin）の電源電圧依存性を示す図である。 ＭＯＳトランジスタの特性バラツキが大きな６Ｔｒ-ＳＲＡＭのＳＮＭを示す図である。 ５Ｔｒ-ＳＲＡＭの構成を示す回路図である。 ＳＲＡＭのインバータ対で形成されたフリップフロップ部のデータ保持特性を示す図である。 ５Ｔｒ-ＳＲＡＭのデータ保持特性を示す図である。 本発明の実施形態に係る半導体記憶装置（半導体集積回路）の全体構成の一例を示す図である。 図７の半導体記憶装置のメモリセルアレイ部および周辺回路の構成例を示す図である。 本実施形態に係るＳＲＡＭセルの構成を示す回路図である。 本実施形態に係るワードドライバおよびダミードライバの、書き込み、読み出し、データ保持動作時の第１および第２のワード線、第１および第２のダミーワード線の設定レベルを対応付けて示す図である。 本実施形態のデータ記憶回路のタイミングチャートである。 本実施形態の遅延回路のタイミングチャートである。 センスアンプの動作概念を説明するための図である。 センスアンプの第１の構成例および動作を示す図である。 センスアンプの第２の構成例および動作を示す図である。 本実施形態に係るＳＲＡＭセルのデータ保持動作を説明するための図である。 本実施形態に係るＳＲＡＭセルのデータ書き込み動作（１→０）を説明するための図である。 本実施形態に係るＳＲＡＭセルのデータ書き込み動作（０→１）を説明するための図である。 本実施形態に係るＳＲＡＭセルのデータ読み出し動作を説明するための図である。 図９の回路を実現するアクティブ、ゲート、第１（1st）_コンタクト、第１（1st）._メタル（Metal）のレイアウト例を示している。 図９の回路を実現する第１（1st）_メタル（Metal）、第２（2nd）_コンタクト、第２（2nd）_メタル（Metal）のレイアウト例を示している。 図９の回路を実現する第２（2nd）_メタル（Metal）、第３（3rd）_コンタクト、第３（3rd）_メタル（Metal）のレイアウト例を示している。 図９の回路を実現する第３（3rd）_メタル（Metal）、第４（4th）_コンタクト、第４（4th）_メタル（Metal）のレイアウト例を示している。
符号の説明
１０・・・半導体記憶装置、１１・・・メモリセルアレイ部、１２−１，１２−２・・・ワードドライバ、１３・・・ダミードライバ、１４・・・ロウアドレスデコーダ、１５・・・カラムアドレスデコード、１６・・・デューティフリー回路、１７・・・セルフタイミング回路、１８・・・データ記憶回路、１９，２０・・・遅延回路、２１・・・プリチャージ回路、２２・・・カラムセレクタ、２３・・・ライトバッファ、２４・・・センスアンプ、３０・・・ＳＲＡＭセル、ＰＴ３１・・・ＰＭＯＳトランジスタ（第１の負荷トランジスタ）、ＰＴ３２・・・ＰＭＯＳトランジスタ（第２の負荷トランジスタ）、ＮＴ３１・・・ＮＭＯＳトランジスタ（第１のドライバトランジスタ）、ＮＴ３２・・・ＮＭＯＳトランジスタ（第２のドライバトランジスタ）、ＰＴ３３・・・ＰＭＯＳトランジスタ（第１の書き込みトランジスタ）、ＮＴ３３・・・ＮＭＯＳトランジスタ（第２の書き込みトランジスタ）、ＮＴ３４・・・ＮＭＯＳトランジスタ（アクセストランジスタ）、ＮＤ３１・・・第１のノード，ＮＤ３２・・・第２のノード、ＩＮＶ３１・・・第１のインバータ、ＩＮＶ３２・・・第２のインバータ、ＢＬ１１・・・ビット線、ＷＬ１１・・・第１のワード線、ＷＬ１２・・・第２のワード線。

Claims (8)

  1. １本のビット線と、第１のワード線および第２のワード線の２本のワード線とが接続され、書き込まれたデータを読み出し可能に保持するメモリセルを有し、
    上記メモリセルは、
    第１導電型の第１の負荷トランジスタと第２導電型の第１のドライバトランジスタとの一端子同士が接続され、当該接続点により第１のノードが形成された第１のインバータと、
    第１導電型の第２の負荷トランジスタと第２導電型の第２のドライバトランジスタとの一端子同士が接続され、当該接続点による第２のノードに上記第１の負荷トランジスタおよび上記第１のドライバトランジスタの制御端子が接続され、上記第２の負荷トランジスタおよび上記第２のドライバトランジスタの制御端子が上記第１のノードに接続され、上記第１のノードまたは上記第２のノードからデータ書き込み可能で、書き込まれたデータを上記第１のインバータとともに保持可能な第２のインバータと、
    制御端子が上記第１のワード線に接続され、一端子が上記第１のノードに接続され、他端子が上記ビット線に接続され、上記第１のインバータおよび上記第２のインバータにより保持させるデータを、１本の上記ビット線を通じて、上記第１のノードおよび上記第２のノードの一方である上記第１のノードから入出力するための第２導電型のアクセストランジスタと、
    制御端子が上記第１のワード線に接続され、一端子が上記第１の負荷トランジスタの他端子に接続され、他端子が電源電位に接続された第１の書き込みトランジスタと、
    制御端子が上記第２のワード線に接続され、一端子が上記第１のドライバトランジスタの他端子に接続され、他端子が基準電位に接続され、１本の上記ビット線を通じた上記メモリセルへのデータ書き込みの際に上記第１の書き込みトランジスタとともにオフに制御される第２の書き込みトランジスタと、
    を有し、
    上記第１のノードに接続されている上記アクセストランジスタ、上記第１の負荷トランジスタ、および上記第１のドライバトランジスタのうち、
    同じ第２導電型に形成される上記アクセストランジスタのアクティブ領域と上記第１のドライバトランジスタのアクティブ領域とが接して連続した１個の領域として形成され、第１導電型に形成される上記第１の負荷トランジスタのアクティブ領域を当該連続した１個の領域に隣接して配置する
    半導体記憶装置。
  2. データ保持状態時には、
    上記第１のワード線により上記第１の書き込みトランジスタがオン状態に、上記アクセストランジスタがオフ状態に保持され、
    上記第２のワード線により上記第２の書き込みトランジスタがオン状態に保持される
    請求項１記載の半導体記憶装置。
  3. 第１のレベルのデータの書き込み動作時には、
    上記ビット線が第１のレベルに設定され、
    上記第１のワード線により上記第１の書き込みトランジスタがオフ状態に、上記アクセストランジスタがオン状態に保持され、
    上記第２のワード線により上記第２の書き込みトランジスタがオフ状態に保持される
    請求項１記載の半導体記憶装置。
  4. 第２のレベルのデータの書き込み動作時には、
    上記ビット線が第２のレベルに設定され、
    上記第１のワード線により上記第１の書き込みトランジスタがオフ状態に、上記アクセストランジスタがオン状態に保持され、
    上記第２のワード線により上記第２の書き込みトランジスタがオフ状態に保持される
    請求項１記載の半導体記憶装置。
  5. データ読み出し動作時には、
    上記ビット線が第２のレベルに設定され、
    上記第１のワード線により上記第１の書き込みトランジスタがオフ状態に、上記アクセストランジスタがオン状態に保持され、
    上記第２のワード線により上記第２の書き込みトランジスタがオン状態に保持される
    請求項１記載の半導体記憶装置。
  6. データ保持状態時には、
    上記第１のワード線により上記第１の書き込みトランジスタがオン状態に、上記アクセストランジスタがオフ状態に保持され、
    上記第２のワード線により上記第２の書き込みトランジスタがオン状態に保持され、
    第１のレベルのデータの書き込み動作時には、
    上記ビット線が第１のレベルに設定され、
    上記第１のワード線により上記第１の書き込みトランジスタがオフ状態に、上記アクセストランジスタがオン状態に保持され、
    上記第２のワード線により上記第２の書き込みトランジスタがオフ状態に保持され、
    第２のレベルのデータの書き込み動作時には、
    上記ビット線が第２のレベルに設定され、
    上記第１のワード線により上記第１の書き込みトランジスタがオフ状態に、上記アクセストランジスタがオン状態に保持され、
    上記第２のワード線により上記第２の書き込みトランジスタがオフ状態に保持され、
    データ読み出し動作時には、
    上記ビット線が第２のレベルに設定され、
    上記第１のワード線により上記第１の書き込みトランジスタがオフ状態に、上記アクセストランジスタがオン状態に保持され、
    上記第２のワード線により上記第２の書き込みトランジスタがオン状態に保持される
    請求項１記載の半導体記憶装置。
  7. 書き込まれたデータを読み出し可能に保持する複数のメモリセルがマトリクス状に配列されたメモリセルアレイ部と、
    上記メモリセルの行配列に対応して各行に配線された複数の第１のワード線および複数の第２のワード線と、
    複数の上記メモリセルの列配列に対応して各列に配線された複数のビット線と、
    選択された上記第１のワード線および上記第２のワード線のレベルを個別に設定可能なワードドライバと、
    選択されたビット線の電位を動作に応じて設定可能なカラム系回路と、を有し、
    上記メモリセルは、
    第１導電型の第１の負荷トランジスタと第２導電型の第１のドライバトランジスタとの一端子同士が接続され、当該接続点により第１のノードが形成された第１のインバータと、
    第１導電型の第２の負荷トランジスタと第２導電型の第２のドライバトランジスタとの一端子同士が接続され、当該接続点による第２のノードに上記第１の負荷トランジスタおよび上記第１のドライバトランジスタの制御端子が接続され、上記第２の負荷トランジスタおよび上記第２のドライバトランジスタの制御端子が上記第１のノードに接続され、上記第１のノードまたは上記第２のノードからデータ書き込み可能で、書き込まれたデータを上記第１のインバータとともに保持可能な第２のインバータと、
    制御端子が上記第１のワード線に接続され、一端子が上記第１のノードに接続され、他端子が上記ビット線に接続され、上記第１のインバータおよび上記第２のインバータにより保持させるデータを、１本の上記ビット線を通じて、上記第１のノードおよび上記第２のノードの一方である上記第１のノードから入出力するための第２導電型のアクセストランジスタと、
    制御端子が上記第１のワード線に接続され、一端子が上記第１の負荷トランジスタの他端子に接続され、他端子が電源電位に接続された第１の書き込みトランジスタと、
    制御端子が上記第２のワード線に接続され、一端子が上記第１のドライバトランジスタの他端子に接続され、他端子が基準電位に接続され、１本の上記ビット線を通じた上記メモリセルへのデータ書き込みの際に上記第１の書き込みトランジスタとともにオフに制御される第２の書き込みトランジスタと、
    を有し、
    上記第１のノードに接続されている上記アクセストランジスタ、上記第１の負荷トランジスタ、および上記第１のドライバトランジスタのうち、
    同じ第２導電型に形成される上記アクセストランジスタのアクティブ領域と上記第１のドライバトランジスタのアクティブ領域とが接して連続した１個の領域として形成され、第１導電型に形成される上記第１の負荷トランジスタのアクティブ領域を当該連続した１個の領域に隣接して配置する
    半導体記憶装置。
  8. １本のビット線と、第１のワード線および第２のワード線の２本のワード線とが接続され、書き込まれたデータを読み出し可能に保持するメモリセルを有し、
    上記メモリセルは、
    第１導電型の第１の負荷トランジスタと第２導電型の第１のドライバトランジスタとの一端子同士が接続され、当該接続点により第１のノードが形成された第１のインバータと、
    第１導電型の第２の負荷トランジスタと第２導電型の第２のドライバトランジスタとの一端子同士が接続され、当該接続点による第２のノードに上記第１の負荷トランジスタおよび上記第１のドライバトランジスタの制御端子が接続され、上記第２の負荷トランジスタおよび上記第２のドライバトランジスタの制御端子が上記第１のノードに接続され、上記第１のノードまたは上記第２のノードからデータ書き込み可能で、書き込まれたデータを上記第１のインバータとともに保持可能な第２のインバータと、
    制御端子が上記第１のワード線に接続され、一端子が上記第１のノードに接続され、他端子が上記ビット線に接続され、上記第１のインバータおよび上記第２のインバータにより保持させるデータを、１本の上記ビット線を通じて、上記第１のノードおよび上記第２のノードの一方である上記第１のノードから入出力するための第２導電型のアクセストランジスタと、
    制御端子が上記第１のワード線に接続され、一端子が上記第１の負荷トランジスタの他端子に接続され、他端子が電源電位に接続された第１の書き込みトランジスタと、
    制御端子が上記第２のワード線に接続され、一端子が上記第１のドライバトランジスタの他端子に接続され、他端子が基準電位に接続され、１本の上記ビット線を通じた上記メモリセルへのデータ書き込みの際に上記第１の書き込みトランジスタとともにオフに制御される第２の書き込みトランジスタと、
    を有し、
    上記第１のノードに接続される上記アクセストランジスタ、上記第１の負荷トランジスタ、および上記第１のドライバトランジスタのうち、
    同じ第２導電型に形成されている上記アクセストランジスタのアクティブ領域と上記第１のドライバトランジスタのアクティブ領域とが接して連続した１個の領域として形成され、第１導電型に形成される上記第１の負荷トランジスタのアクティブ領域を当該連続した１個の領域に隣接して配置する
    半導体記憶装置の動作方法であって、
    データ保持状態時には、
    上記第１のワード線により上記第１の書き込みトランジスタをオン状態に、上記アクセストランジスタをオフ状態に保持し、
    上記第２のワード線により上記第２の書き込みトランジスタをオン状態に保持し、
    第１のレベルのデータの書き込み動作時には、
    上記ビット線を第１のレベルに設定し、
    上記第１のワード線により上記第１の書き込みトランジスタをオフ状態に、上記アクセストランジスタをオン状態に保持し、
    上記第２のワード線により上記第２の書き込みトランジスタをオフ状態に保持し、
    第２のレベルのデータの書き込み動作時には、
    上記ビット線を第２のレベルに設定し、
    上記第１のワード線により上記第１の書き込みトランジスタをオフ状態に、上記アクセストランジスタをオン状態に保持し、
    上記第２のワード線により上記第２の書き込みトランジスタをオフ状態に保持し、
    データ読み出し動作時には、
    上記ビット線を第２のレベルに設定し、
    上記第１のワード線により上記第１の書き込みトランジスタをオフ状態に、上記アクセストランジスタをオン状態に保持し、
    上記第２のワード線により上記第２の書き込みトランジスタをオン状態に保持する
    半導体記憶装置の動作方法。
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