JP2008198242A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルにおけるデータ保持の安定性を向上させる。
【解決手段】半導体記憶装置は、第１及び第２のインバータ回路と、第１のインバータ回路の出力端子と第２のインバータ回路の入力端子とに接続された第１の記憶ノードと、第１のインバータ回路の入力端子と第２のインバータ回路の出力端子とに接続された第２の記憶ノードとを含む複数のメモリセルＭＣと、複数のメモリセルＭＣに接続されたワード線と、複数のメモリセルＭＣにそれぞれ接続された複数のビット線とを具備する。そして、半導体記憶装置は、データ書き込み時、選択されたメモリセルには入力データを書き込み、非選択のメモリセルにはそれに記憶されたデータを再書き込みする。
【選択図】 図１

Description

本発明は、半導体記憶装置に係り、例えばスタティック型のメモリセルを備えた半導体記憶装置に関する。

半導体記憶装置の一種としてＳＲＡＭが知られている。このＳＲＡＭを構成するメモリセルには、例えば６個のＭＯＳ（Metal Oxide Semiconductor）トランジスタから構成されるＳＲＡＭセル（６Ｔｒ．型ＳＲＡＭセル）が用いられている。

６Ｔｒ．型ＳＲＡＭセルは、２組のインバータ回路を備え、一方のインバータ回路の出力端子を他方のインバータ回路の入力端子に接続した構造を有する。さらに、データの読み出し時及びデータの書き込み時にインバータ回路のデータ記憶ノードをビット線に接続する２つのトランスファーゲートを備えている。

ＳＲＡＭの動作マージンを示す指標に、スタティックノイズマージン（ＳＮＭ：Static Noise Margin）がある。ＳＮＭは、ワード線が選択され、かつビット線が電源電圧にプリチャージされた場合の、２つのインバータ回路の入出力特性を重ね合わせたもので、この曲線間に書ける正方形の１辺の長さに相当する。

近年、半導体記憶装置の集積度向上のため、メモリセル等に用いられるトランジスタのサイズが縮小されている。また、電源電圧の低下に対応して、トランジスタの閾値電圧も低下している。これらに伴い、メモリセルを構成するトランジスタの閾値電圧ばらつきが大きくなるという問題が発生している。さらに、メモリセルを構成するトランジスタの閾値電圧ばらつきの影響により、ＳＮＭが低下してしまうという問題が発生している。

従って、このＳＮＭが低いためにデータ保持の安定性が低いメモリセルにおいては、メモリセルからデータを読み出す、或いはメモリセルにデータを書き込むためにメモリセルに接続されたワード線を活性化すると、データを記憶したインバータ対の記憶状態が反転し、データが破壊されてしまうという問題がある。

また、この種の関連技術として、データ読み出し時のＳＮＭを大きくすることで、データ保持特性を向上させることができるＳＲＡＭが開示されている（非特許文献１参照）。
Leland Chang et al., "Stable SRAM Cell Design for the 32 nm Node and Beyond", 2005 Symposium on VLSI Technology Digest of Technical Papers, pp.128-129

本発明は、メモリセルにおけるデータ保持の安定性を向上させることが可能な半導体記憶装置を提供する。

本発明の一視点に係る半導体記憶装置は、第１及び第２のインバータ回路と、前記第１のインバータ回路の出力端子と前記第２のインバータ回路の入力端子とに接続された第１の記憶ノードと、前記第１のインバータ回路の入力端子と前記第２のインバータ回路の出力端子とに接続された第２の記憶ノードとを含む複数のメモリセルと、前記複数のメモリセルに接続されたワード線と、前記複数のメモリセルにそれぞれ接続された複数のビット線とを具備する。そして、半導体記憶装置は、データ書き込み時、選択されたメモリセルには入力データを書き込み、非選択のメモリセルにはそれに記憶されたデータを再書き込みする。

本発明によれば、メモリセルにおけるデータ保持の安定性を向上させることが可能な半導体記憶装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳＲＡＭの構成を示すブロック図である。ＳＲＡＭは、スタティック型の複数のメモリセルＭＣが行列状に配置されたメモリセルアレイ１１を備えている。メモリセルアレイ１１には、それぞれがロウ方向に延在するように複数の書き込みワード線ＷＷＬ、それぞれがロウ方向に延在するように複数の読み出しワード線ＲＷＬが配設されている。また、メモリセルアレイ１１には、それぞれがカラム方向に延在するように複数の書き込みビット線対ＷＢＬ，／ＷＢＬ、それぞれがカラム方向に延在するように複数の読み出しビット線ＲＢＬが配設されている。書き込みワード線ＷＷＬ、及び読み出しワード線ＲＷＬは、ロウデコーダ（図示せず）により選択される。

なお、本実施形態では、４つのメモリセルＭＣ（ＭＣ０〜３）を一例として示している。また、図１には、これら４つのメモリセルＭＣに対応して、１本の書き込みワード線ＷＷＬ、１本の読み出しワード線ＲＷＬ、４本の書き込みビット線対ＷＢＬ０〜３，／ＷＢＬ０〜３、及び４本の読み出しビット線ＲＢＬ０〜３を示している。

書き込みビット線対ＷＢＬ，／ＷＢＬ、及び読み出しビット線ＲＢＬは、カラム選択／リフレッシュ回路１２に接続されている。カラム選択／リフレッシュ回路１２には、カラムデコーダ（図示せず）からカラム選択信号ＳＥＬ０〜３、及び制御回路（図示せず）から書き込み信号ＷＲＴが入力されている。書き込み信号ＷＲＴは、データ書き込み時に活性化（ハイレベル）される。また、カラム選択／リフレッシュ回路１２は、データ線ＤＩＮ、／ＤＩＮに接続され、これらデータ線ＤＩＮ、／ＤＩＮを介して外部回路から相補な入力データＤＩＮ、／ＤＩＮが入力される。

カラム選択／リフレッシュ回路１２は、データ書き込み時、選択カラム（カラム選択信号ＳＥＬがハイレベルのカラム）の書き込みビット線ＷＢＬ，／ＷＢＬに入力データＤＩＮ，／ＤＩＮを転送することで、選択メモリセルに入力データＤＩＮ，／ＤＩＮを書き込む。また、カラム選択／リフレッシュ回路１２は、データ書き込み時、非選択カラム（カラム選択信号ＳＥＬがローレベルのカラム）の書き込みビット線ＷＢＬ，／ＷＢＬにこの非選択カラムの読み出しビット線ＲＢＬに転送された読み出しデータを転送することで、非選択メモリセルに記憶データを再書き込み（リフレッシュ）する。

図２は、図１に示したメモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、８個のＭＯＳトランジスタから構成される８Ｔｒ．型ＳＲＡＭセルである。

メモリセルＭＣは、データ保持部１３、及び読み出し部１４から構成されている。データ保持部１３は、インバータ回路ＩＮＶ１、ＩＮＶ２を備えている。インバータ回路ＩＮＶ１は、負荷用ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＬＤ１と駆動用ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＤＶ１とにより構成されている。ＰＭＯＳトランジスタＬＤ１及びＮＭＯＳトランジスタＤＶ１は、電源電圧ＶＤＤが供給される電源端子と、接地電圧ＶＳＳが供給される接地端子との間に直列に接続されている。

インバータ回路ＩＮＶ２は、負荷用ＰＭＯＳトランジスタＬＤ２と駆動用ＮＭＯＳトランジスタＤＶ２とにより構成されている。ＰＭＯＳトランジスタＬＤ２及びＮＭＯＳトランジスタＤＶ２は、電源端子と接地端子との間に直列に接続されている。

具体的には、ＰＭＯＳトランジスタＬＤ１のソース端子は、電源端子に接続されている。ＰＭＯＳトランジスタＬＤ１のドレイン端子は、記憶ノードＮ１を介してＮＭＯＳトランジスタＤＶ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ１のゲート端子は、ＮＭＯＳトランジスタＤＶ１のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ１のソース端子は、接地されている。

ＰＭＯＳトランジスタＬＤ２のソース端子は、電源端子に接続されている。ＰＭＯＳトランジスタＬＤ２のドレイン端子は、記憶ノードＮ２を介してＮＭＯＳトランジスタＤＶ２のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、ＮＭＯＳトランジスタＤＶ２のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ２のソース端子は、接地されている。

ＰＭＯＳトランジスタＬＤ１のゲート端子は、記憶ノードＮ２に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、記憶ノードＮ１に接続されている。換言すると、インバータ回路ＩＮＶ１の出力端子はインバータ回路ＩＮＶ２の入力端子に接続され、インバータ回路ＩＮＶ２の出力端子はインバータ回路ＩＮＶ１の入力端子に接続されている。

記憶ノードＮ１は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ１を介して書き込みビット線／ＷＢＬに接続されている。記憶ノードＮ２は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ２を介して書き込みビット線ＷＢＬに接続されている。トランスファーゲートＸＦ２，ＸＦ２のゲート端子は、書き込みワード線ＷＷＬに接続されている。

読み出し部１４は、ＮＭＯＳトランジスタからなる読み出し用駆動トランジスタＲＤ、及びＮＭＯＳトランジスタからなる読み出し用トランスファーゲートＲＴから構成されている。駆動トランジスタＲＤのゲート端子は、記憶ノードＮ１に接続されている。駆動トランジスタＲＤのソース端子は、接地されている。駆動トランジスタＲＤのドレイン端子は、読み出し用トランスファーゲートＲＴを介して読み出しビット線ＲＢＬに接続されている。読み出し用トランスファーゲートＲＴのゲート端子は、読み出しワード線ＲＷＬに接続されている。

このように構成されたメモリセルＭＣにおいて、データ読み出し時には、読み出しワード線ＲＷＬが活性化（ハイレベル）され、書き込みワード線ＷＷＬは非活性化（ローレベル）のままである。これにより、読み出し用トランスファーゲートＲＴがオンし、記憶ノードＮ１のデータに応じて読み出しビット線ＲＢＬの電位が変化する。

具体的には、記憶ノードＮ１にデータ“１”（記憶ノードＮ２にデータ“０”）が記憶されている場合、駆動トランジスタＲＤがオンし、読み出しビット線ＲＢＬはローレベル電圧に設定される（読み出しビット線ＲＢＬにデータ“０”が転送される）。これは、記憶ノードＮ２のデータが読み出しビット線ＲＢＬに読み出されたのと同じである。

一方、記憶ノードＮ１にデータ“０”（記憶ノードＮ２にデータ“１”）が記憶されている場合、駆動トランジスタＲＤがオフし、読み出しビット線ＲＢＬはハイレベル電圧のままである。よって、読み出しビット線ＲＢＬには、記憶ノードＮ２のデータが読み出される。

図２に示したメモリセルＭＣでは、データ読み出し時、トランスファーゲートＸＦ１、ＸＦ２に接続された書き込みワード線ＷＷＬが活性化されないため、記憶ノードＮ１、Ｎ２の電位はワード線活性化による影響を受けない。従って、メモリセルＭＣのＳＮＭが大きくなり、データ保持の安定性が高いという長所がある。

次に、カラム選択／リフレッシュ回路１２の構成の一例について説明する。図３は、カラム選択／リフレッシュ回路１２の回路図である。なお、図３には、カラム選択／リフレッシュ回路１２のうち１つのカラム（カラム０）に対応する部分を示している。カラム選択／リフレッシュ回路１２に含まれる他のカラムについても図３と同じ構成である。

カラム選択／リフレッシュ回路１２は、４つのＮＡＮＤ回路１２−１〜１２−４、２つのインバータ回路１２−５、１２−６、及び２つのトランスファーゲート１２−７、１２−８から構成されている。トランスファーゲート１２−７、１２−８は、例えばＮＭＯＳトランジスタとＰＭＯＳトランジスタとが並列に接続されて構成されている。

データ線／ＤＩＮ及びＤＩＮはそれぞれ、ＮＡＮＤ回路１２−１及び１２−２の入力端子に接続されている。カラム選択信号ＳＥＬ０は０番地のカラム選択信号であり、０番地が選択された場合にハイレベル、０番地が非選択の場合にローレベルになる。このカラム選択信号ＳＥＬ０は、ＮＡＮＤ回路１２−１及び１２−２の入力端子に入力されている。

ＮＡＮＤ回路１２−３の２つの入力端子にはそれぞれ、ＮＡＮＤ回路１２−１の出力端子及び読み出しビット線ＲＢＬ０が接続されている。ＮＡＮＤ回路１２−４の２つの入力端子にはそれぞれ、ＮＡＮＤ回路１２−２の出力端子及びＮＡＮＤ回路１２−３の出力端子が接続されている。

ＮＡＮＤ回路１２−４の出力端子は、インバータ回路１２−５の入力端子に接続されている。インバータ回路１２−５の出力端子は、トランスファーゲート１２−７を介して書き込みビット線／ＷＢＬ０に接続されている。また、ＮＡＮＤ回路１２−４の出力端子は、トランスファーゲート１２−８を介して書き込みビット線ＷＢＬ０に接続されている。

書き込み信号ＷＲＴは、メモリセルＭＣへのデータ書き込み時にハイレベルとなり、それ以外ではローレベルとなる。書き込み信号ＷＲＴ、及び書き込み信号ＷＲＴがインバータ回路１２−６により反転された反転信号は、トランスファーゲート１２−７及び１２−８のゲート端子に供給されている。トランスファーゲート１２−７及び１２−８は、書き込み信号ＷＲＴがハイレベルの場合に導通状態になる。

このように構成されたカラム選択／リフレッシュ回路１２によって、選択カラム（カラム選択信号ＳＥＬがハイレベルのカラム）では、入力データＤＩＮ，／ＤＩＮが書き込みビット線対ＷＢＬ，／ＷＢＬに転送される。一方、非選択カラム（カラム選択信号ＳＥＬがローレベルのカラム）では、読み出しビット線ＲＢＬに読み出されたデータが書き込みビット線ＷＢＬに転送され、このデータの反転データが書き込みビット線／ＷＢＬに転送される。すなわち、非選択カラムでは、任意のメモリセルＭＣから読み出しビット線ＲＢＬに読み出されたデータが、この任意のメモリセルＭＣに書き戻される。

以下に、ＳＲＡＭの動作について説明する。図４は、データ書き込み時のデータの流れを説明する図である。図５は、データ書き込み時のＳＲＡＭのタイミングチャートである。図４に示すように、メモリセルＭＣ１が含まれるカラム１が選択され、それ以外のカラム（カラム０、２、３）が非選択である場合について説明する。図５には、選択カラム（カラム１）、及び非選択カラム（カラム０）についてのタイミングチャートを示している。例えば、入力データＤＩＮが“１”、入力データ／ＤＩＮが“０”である。非選択のメモリセルＭＣ０の記憶ノードＮ１にはデータ“１”、記憶ノードＮ２にはデータ“０”が記憶されているものとする。

データ書き込みでは、まず、読み出しワード線ＲＷＬがハイレベルになり、選択／非選択のカラムすべてについて、読み出しビット線ＲＢＬにセルデータが読み出される。次に、書き込み信号ＷＲＴがハイレベルになり、選択カラムの書き込みビット線対ＷＢＬ１，／ＷＢＬ１にはそれぞれ、入力データＤＩＮ，／ＤＩＮが転送される。一方、非選択カラムの書き込みビット線対ＷＢＬ，／ＷＢＬには、読み出しビット線ＲＢＬに読み出されたセルデータが転送される。

そして、書き込みワード線ＷＷＬがハイレベルになると、選択／非選択のカラムすべてについて、書き込みビット線対ＷＢＬ，／ＷＢＬのデータがメモリセルＭＣに書き込まれる。すなわち、選択カラムでは、入力データＤＩＮ，／ＤＩＮがメモリセルＭＣ１に書き込まれる。一方、非選択カラムでは、メモリセルＭＣに記憶されたデータが書き戻される。

以上詳述したように本実施形態では、まずデータ書き込み時に、読み出しワード線ＲＷＬをハイレベルにして全カラムのセルデータを読み出しビット線ＲＢＬに読み出し、次に書き込みワード線ＷＷＬをハイレベルにして、選択セルには外部入力データを書き込み、非選択セルには先に読み出しビット線ＲＢＬに読み出したセルデータを再書き込み（リフレッシュ）するようにしている。

従って本実施形態によれば、データ書き込み時に、書き込みワード線ＷＷＬが活性化されることによるライト・ディスターブを防ぐことができる。これにより、データ書き込み時に、ＳＮＭの低下を招くことがなく、データ保持の安定性が高いＳＲＡＭを構成することができる。

また、データ読み出し時に、トランスファーゲートＸＦ１、ＸＦ２のゲート端子に接続された書き込みワード線ＷＷＬが活性化されない。これにより、データ読み出し時でのＳＮＭの低下を防ぐことができる。

（第２の実施形態）
第２の実施形態は、読み出しビット線ＲＢＬと書き込みビット線ＷＢＬとを読み出し／書き込みビット線ＲＷＢＬとして共通化するようにしている。

図６は、本発明の第２の実施形態に係るＳＲＡＭの構成を示すブロック図である。メモリセルアレイ１１には、それぞれがロウ方向に延在するように複数の書き込みワード線ＷＷＬ、それぞれがロウ方向に延在するように複数の読み出しワード線ＲＷＬが配設されている。また、メモリセルアレイ１１には、それぞれがカラム方向に延在するように複数の書き込みビット線／ＷＢＬ、それぞれがカラム方向に延在するように複数の読み出し／書き込みビット線ＲＷＢＬが配設されている。

なお、本実施形態では、４つのメモリセルＭＣ（ＭＣ０〜３）を一例として示している。また、図６には、これら４つのメモリセルＭＣに対応して、１本の書き込みワード線ＷＷＬ、１本の読み出しワード線ＲＷＬ、４本の書き込みビット線／ＷＢＬ０〜３、及び４本の読み出し／書き込みビット線ＲＷＢＬ０〜３を示している。

図７は、図６に示したメモリセルＭＣの構成を示す回路図である。記憶ノードＮ２は、トランスファーゲートＸＦ２を介して読み出し／書き込みビット線ＲＷＢＬに接続されている。また、駆動トランジスタＲＤのドレイン端子は、読み出し用トランスファーゲートＲＴを介して読み出し／書き込みビット線ＲＷＢＬに接続されている。その他の構成は、図２に示したメモリセルＭＣと同じである。

図８は、図６に示したカラム選択／リフレッシュ回路１２の回路図である。なお、図８には、カラム選択／リフレッシュ回路１２のうち１つのカラム（カラム０）に対応する部分を示している。カラム選択／リフレッシュ回路１２に含まれる他のカラムについても図８と同じ構成である。

ＮＡＮＤ回路１２−３の一方の入力端子は、読み出し／書き込みビット線ＲＷＢＬ０に接続されている。ＮＡＮＤ回路１２−４の出力端子は、トランスファーゲート１２−８を介して読み出し／書き込みビット線ＲＷＢＬ０に接続されている。その他の構成は、第１の実施形態で示したカラム選択／リフレッシュ回路１２と同じである。

このように構成されたカラム選択／リフレッシュ回路１２によって、選択カラムでは、入力データ／ＤＩＮが書き込みビット線／ＷＢＬに転送され、入力データＤＩＮが読み出し／書き込みビット線ＲＷＢＬに転送される。一方、非選択カラムでは、読み出し／書き込みビット線ＲＷＢＬに読み出されたデータが再度読み出し／書き込みビット線ＲＷＢＬに転送され、このデータの反転データが書き込みビット線／ＷＢＬに転送される。

以下に、ＳＲＡＭの動作について説明する。図９は、データ書き込み時のデータの流れを説明する図である。図１０は、データ書き込み時のＳＲＡＭのタイミングチャートである。図９に示すように、メモリセルＭＣ１が含まれるカラム１が選択され、それ以外のカラム（カラム０、２、３）が非選択である場合について説明する。図１０には、選択カラム（カラム１）、及び非選択カラム（カラム０）についてのタイミングチャートを示している。例えば、入力データＤＩＮが“１”、入力データ／ＤＩＮが“０”である。非選択のメモリセルＭＣ０の記憶ノードＮ１にはデータ“１”、記憶ノードＮ２にはデータ“０”が記憶されているものとする。

本実施形態では、読み出し／書き込みビット線ＲＷＢＬが読み出しビット線及び書き込みビット線を兼ねるため、選択メモリセルでは読み出し／書き込みビット線ＲＷＢＬに読み出されたセルデータを入力データＤＩＮ、／ＤＩＮでオーバーライトする形で書き込みが行われる。また、非選択のメモリセルでは、読み出し／書き込みビット線ＲＷＢＬに読み出されたセルデータがカラム選択／リフレッシュ回路１２によりラッチされ、このラッチされたデータがメモリセルに書き戻される。

具体的には、データ書き込みでは、まず、読み出しワード線ＲＷＬがハイレベルになり、選択／非選択のカラムすべてについて、読み出し／書き込みビット線ＲＷＢＬにセルデータが読み出される。次に、書き込み信号ＷＲＴがハイレベルになり、選択カラムの読み出し／書き込みビット線ＲＷＢＬ１及び書き込みビット線／ＷＢＬ１にはそれぞれ、入力データＤＩＮ，／ＤＩＮが転送される。一方、非選択カラムの読み出し／書き込みビット線ＲＷＢＬ及び書き込みビット線／ＷＢＬには、読み出し／書き込みビット線ＲＷＢＬに読み出されたセルデータが転送される。

そして、書き込みワード線ＷＷＬがハイレベルになると、選択／非選択のカラムすべてについて、読み出し／書き込みビット線ＲＷＢＬ及び書き込みビット線／ＷＢＬのデータがメモリセルＭＣに書き込まれる。すなわち、選択カラムでは、入力データＤＩＮ，／ＤＩＮがメモリセルＭＣ１に書き込まれる。一方、非選択カラムでは、メモリセルＭＣに記憶されたデータが書き戻される。

以上詳述したように本実施形態によれば、読み出しビット線ＲＢＬと書き込みビット線ＷＢＬとを読み出し／書き込みビット線ＲＷＢＬとして共通化しているため、第１の実施形態と比べて、メモリセルあたりのビット線本数を３本から２本に減らすことができる。これにより、セル面積の縮小が可能となり、さらにビット線ピッチの緩和によるビット線容量の低減が可能になる。その他の効果は、第１の実施形態と同じである。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係るＳＲＡＭの構成を示すブロック図。 図１に示したメモリセルＭＣの構成を示す回路図。 図１に示したカラム選択／リフレッシュ回路１２の回路図。 第１の実施形態に係るデータ書き込み時のデータの流れを説明する図。 第１の実施形態に係るデータ書き込み時のＳＲＡＭのタイミングチャート。 本発明の第２の実施形態に係るＳＲＡＭの構成を示すブロック図。 図６に示したメモリセルＭＣの構成を示す回路図。 図６に示したカラム選択／リフレッシュ回路１２の回路図。 第２の実施形態に係るデータ書き込み時のデータの流れを説明する図。 第２の実施形態に係るデータ書き込み時のＳＲＡＭのタイミングチャート。

符号の説明

ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード線、ＷＢＬ…書き込みビット線、ＲＢＬ…読み出しビット線、ＲＷＢＬ…読み出し／書き込みビット線、ＤＩＮ…データ線、ＭＣ…メモリセル、１３…データ保持部、１４…読み出し部、ＩＮＶ１，ＩＮＶ２…インバータ回路、ＬＤ１，ＬＤ２…負荷用ＰＭＯＳトランジスタ、ＤＶ１，ＤＶ２…駆動用ＮＭＯＳトランジスタ、Ｎ１，Ｎ２…記憶ノード、ＸＦ１，ＸＦ２…トランスファーゲート、ＲＤ…読み出し用駆動トランジスタ、ＲＴ…読み出し用トランスファーゲート、ＳＥＬ…カラム選択信号、ＷＲＴ…書き込み信号、１１…メモリセルアレイ、１２…カラム選択／リフレッシュ回路、１２−１〜１２−４…ＮＡＮＤ回路、１２−５，１２−６…インバータ回路、１２−７，１２−８…トランスファーゲート。

Claims (5)

1. 第１及び第２のインバータ回路と、前記第１のインバータ回路の出力端子と前記第２のインバータ回路の入力端子とに接続された第１の記憶ノードと、前記第１のインバータ回路の入力端子と前記第２のインバータ回路の出力端子とに接続された第２の記憶ノードとを含む複数のメモリセルと、
   前記複数のメモリセルに接続されたワード線と、
   前記複数のメモリセルにそれぞれ接続された複数のビット線と、
   を具備し、
   データ書き込み時、選択されたメモリセルには入力データを書き込み、非選択のメモリセルにはそれに記憶されたデータを再書き込みすることを特徴とする半導体記憶装置。
2. 前記ワード線は、書き込みワード線、及び読み出しワード線からなり、
   前記ビット線は、第１の書き込みビット線、第２の書き込みビット線、及び読み出しビット線からなり、
   前記メモリセルは、
   前記第１の記憶ノードと前記第１の書き込みビット線との間に接続され、かつゲート端子が前記書き込みワード線に接続された第１のトランスファーゲートと、
   前記第２の記憶ノードと前記第２の書き込みビット線との間に接続され、かつゲート端子が前記書き込みワード線に接続された第２のトランスファーゲートと、
   ゲート端子が前記第１の記憶ノードに接続され、かつソース端子が電源に接続された駆動トランジスタと、
   前記駆動トランジスタのドレイン端子と前記読み出しビット線との間に接続され、かつゲート端子が前記読み出しワード線に接続された第３のトランスファーゲートと、
   を含むことを特徴とする請求項１に記載の半導体記憶装置。
3. データ書き込み時、前記選択されたメモリセルに接続された書き込みビット線に前記入力データを転送し、前記非選択のメモリセルに接続された書き込みビット線にこの非選択のメモリセルから読み出されたデータを転送するリフレッシュ回路をさらに具備し、
   前記書き込みワード線及び前記読み出しワード線はそれぞれ、データ書き込み時に活性化されることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記ワード線は、書き込みワード線、及び読み出しワード線からなり、
   前記ビット線は、第１及び第２のビット線からなり、
   前記メモリセルは、
   前記第１の記憶ノードと前記第１のビット線との間に接続され、かつゲート端子が前記書き込みワード線に接続された第１のトランスファーゲートと、
   前記第２の記憶ノードと前記第２のビット線との間に接続され、かつゲート端子が前記書き込みワード線に接続された第２のトランスファーゲートと、
   ゲート端子が前記第１の記憶ノードに接続され、かつソース端子が電源に接続された駆動トランジスタと、
   前記駆動トランジスタのドレイン端子と前記第２のビット線との間に接続され、かつゲート端子が前記読み出しワード線に接続された第３のトランスファーゲートと、
   を含むことを特徴とする請求項１に記載の半導体記憶装置。
5. データ書き込み時、前記選択されたメモリセルに接続されたビット線に前記入力データを転送し、前記非選択のメモリセルに接続されたビット線にこの非選択のメモリセルから読み出されたデータを転送するリフレッシュ回路をさらに具備し、
   前記書き込みワード線及び前記読み出しワード線はそれぞれ、データ書き込み時に活性化されることを特徴とする請求項４に記載の半導体記憶装置。

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