WO2011013298A1 - Ｓｒａｍセル - Google Patents

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WO2011013298A1
WO2011013298A1 PCT/JP2010/004354 JP2010004354W WO2011013298A1 WO 2011013298 A1 WO2011013298 A1 WO 2011013298A1 JP 2010004354 W JP2010004354 W JP 2010004354W WO 2011013298 A1 WO2011013298 A1 WO 2011013298A1
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WO
WIPO (PCT)
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line
inverter
transistor
signal node
node
Prior art date
Application number
PCT/JP2010/004354
Other languages
English (en)
French (fr)
Inventor
関川敏弘
松本洋平
小池帆平
Original Assignee
独立行政法人産業技術総合研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 独立行政法人産業技術総合研究所 filed Critical 独立行政法人産業技術総合研究所
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Priority to US13/384,648 priority patent/US8537603B2/en
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information

Definitions

  • the present invention relates to an SRAM (Static Random Access Memory) cell that performs a read operation and a write operation with one bit line.
  • SRAM Static Random Access Memory
  • a node of a circuit in an electric network is referred to as a node.
  • a node can play two roles. That is, if a partial circuit network having a certain function in a certain circuit network is called a partial circuit, when an electric signal of a partial circuit at one node is output (output signal node), When viewed from other partial circuits connected to the node, the node may be a node to which an electric signal is input (input signal node).
  • a wiring that supplies current to the circuit is referred to as a power supply line, and a wiring that feeds back a current passing through the circuit from the power supply line is referred to as a power supply feedback line.
  • a terminal refers to an electrode provided for electrical connection of circuit elements such as transistors, resistors, and capacitors used in the circuit to the outside. Electrically, a terminal can also serve as a node.
  • An electric circuit network that electrically performs a logical operation by associating a logical value with two representative values of different electric signals, for example, a high level and a low level of a signal amplitude is called a logic device.
  • the electric signal in this case is referred to as a logic signal, and the logic value is 1 or 0, which corresponds to high level, H or low level, and L, respectively.
  • the logic signal may be abbreviated as data.
  • An electric signal for controlling the electric operation of the electric circuit and the active element used therein is referred to as a control signal.
  • a logic signal may also serve as a control signal.
  • the wiring related to the control signal is called a control signal line, and the wiring related to the logic signal is called a data line.
  • a transistor is one embodiment of an electrical switch that has at least one control signal input terminal and at least two signal output terminals, and controls conduction and non-conduction between the two output terminals according to the control signal.
  • the transistor is generally an insulated gate field effect transistor (MOST), a bipolar transistor (BPT) or the like.
  • MOST insulated gate field effect transistor
  • BPT bipolar transistor
  • MOST its gate is used as a control signal input terminal
  • BPT bipolar transistor
  • the base is used as a control signal input terminal
  • the collector and emitter are used as two signal output terminals.
  • an inverter is an electrical circuit having a signal input terminal and a signal output terminal, and is a logic device capable of electrical logic operation, and a logic signal applied to the signal input terminal to the signal output terminal The inverted logic signal is output. Of course, it is connected to the power supply line and the power supply feedback line.
  • the SRAM cell using the MOST is, for example, the dual bit line SRAM cell 10 of FIG.
  • the “bit line” is a data line, and is a wiring through which a logic signal (data) related to stored contents is input / output (written or read) to / from the SRAM cell.
  • “Dual” means that there are two of them and the logic signals passing through them simultaneously are inverted.
  • bit lines for both write-only bit lines and read-only bit lines.
  • the drains of the P-type MOST (PMOST) 20 and the N-type MOST (NMOST) 22 are connected to the output signal node Q1, and the gate electrodes are connected to the input signal node I1.
  • the source of the PMOST20 is connected to the power supply line VDDL at the node VD1
  • the source of the NMOST22 is connected to the power supply feedback line VSSL at the node VS1 to constitute the inverter 12, and the drains of the PMOST24 and NMOST26 are connected to the output signal.
  • each gate is connected to input signal node I2
  • the source of PMOS T24 is connected to power supply line VDDL at node VD2
  • the source of NMOS T26 is connected to power supply feedback line VSSL at node VS2 to inverter 14 Is configured .
  • An inverter composed of PMOST and NMOST as described above is called a CMOS inverter.
  • the output signal node Q1 of the inverter 12 is connected to the input signal node I2 of the inverter 14, and the output signal node Q2 of the inverter 14 is connected to the input signal node I1 of the inverter 12 to be a positive feedback circuit (also called a latch circuit).
  • a positive feedback circuit also called a latch circuit
  • the output signal node Q2 of the inverter 14 is connected to the source (or drain) of the NMOS T16, which is an access transistor (a control transistor used for both reading and writing operations), and the drain (or The source) is connected to the bit line BL at the node D1, the output signal node Q1 of the inverter 12 is connected to the source (or drain) of the NMOST18 which is another access transistor, and the drain (or source) of the NMOST18 is connected to the bit at the node D2. It is connected to the bets line BLB, and is connected to the word line WL is one of the SRAM cells in NMOST16 and 18 respectively gates nodes P1 and P2 are configured.
  • the bit lines BL and BLB are opposite to each other when the potentials are viewed as logic signals, that is, they are complementary.
  • the logic signal levels of the output signal nodes Q1 and Q2 are also complementary in the steady state (if one is at the high level H, the other is at the low level L). For example, when the output signal node Q1 of the inverter 12 is at a low level and the output signal node Q2 of the inverter 14 is at a high level, the logic 1 is stored, and vice versa. The contents are decided.
  • the NMOSTs 16 and 18 are used as read control transistors when reading the stored contents of the SRAM cells to the bit lines BL and BLB, or as write control transistors when writing the logic signals of the bit lines BL and BLB to the SRAM cells. Further, the logic signal level in the SRAM cell may be different from the logic signal level of the logic circuit outside the memory device using the SRAM cell.
  • an SRAM device configured by arranging SRAM cells in an array is required to be capable of high-speed operation and to have a large storage capacity. For this reason, it is desirable to reduce the area of the SRAM cell, that is, to set the size of each transistor to the smallest possible size. However, when reading the stored contents of the SRAM cell, it is not possible to set all the transistors to the minimum size in order to prevent malfunctions that cause the stored contents to be reversed and to ensure that the stored contents are correctly written. .
  • the channel length of the NMOSTs 22 and 26 of the inverter is the minimum dimension (the channel width is often larger than the minimum dimension in consideration of the area and operation speed), and the access transistors 16 and 18 are larger than these.
  • the current driving capability is weakened (for example, the channel width is reduced, the channel length is increased, or both), and the current driving capability is stronger than the PMOST20 of the inverter 12 and the PMOST24 of the inverter 14 (for example, PMOST20 and 24).
  • the channel length is set to be longer than that of the access transistors 16 and 18, and the channel width is set to be smaller or both.
  • the channel width of each transistor must be set to be equal to or larger than the minimum dimension in consideration of this. Accordingly, the area of the SRAM cell is increased correspondingly, and the stray capacitance is increased, resulting in a decrease in the operation speed.
  • FIG. 2 A circuit shown in FIG. 2 is disclosed in Patent Document 1 below as a conventional SRAM cell in which the dimensional constraint imposed on each transistor constituting the SRAM cell is removed.
  • each drain of a P-type MOST (PMOST) 40 and an N-type MOST (NMOST) 42 is connected to an output signal node Q42, each gate electrode is connected to an input signal node I42, and the source of the PMOST40 is
  • the node VD42 is connected to the power supply line VDDL, and the source of the NMOST42 is connected to the power supply feedback line VSSL at the node VS42 to form the first inverter 32.
  • the drains of the PMOST44 and NMOST46 are connected to the output signal node Q44.
  • Each gate electrode is connected to the input signal node I44, the source of the PMOST44 is connected to the power supply line VDDL at the node VD44, and the source of the NMOST46 is connected to the power supply feedback line VSSL at the node VS44.
  • Inverter 34 It is configured. Further, the output signal node Q42 of the first inverter 32 is connected to the input signal node I44 of the second inverter 34, and the output signal node Q44 of the second inverter 34 is the drain (or source) of the PMOST50 which is a feedback control transistor.
  • the source (or drain) of the PMOS T50 is connected to the input signal node I42 of the first inverter 32 so that a positive feedback circuit (or latch circuit) is configured when the PMOS T50 is in a conductive state.
  • the gate of the PMOST 50 is connected to the word line CWL that supplies the feedback circuit control signal at the node P10
  • the input signal node I42 of the first inverter 32 is connected to the source (or drain) of the NMOS T52 that is the write control transistor
  • the drain (or source) of the NMOS T52 is connected to one bit line BL at a node D8, and the gate electrode is connected to a write control signal line WWL that supplies a write control signal at a node P8.
  • the output signal node Q44 of the second inverter 34 is connected to the source (or drain) of the NMOS T54 which is a read control transistor, the drain (or source) of the NMOS T54 is connected to the bit line BL at the node D9, and the gate of the NMOS T54.
  • the electrode is connected to a read control signal line RWL that supplies a read control signal at the node P9.
  • the control circuit 60 appropriately controls the potentials of the decoding circuit for selecting this cell, the WWL line, the CWL line, and the RWL line, and generates respective control signals.
  • the high level of the logic signal in the SRAM cell is set to the potential VDD of the power supply line VDDL, and the low level is set to the potential of the power supply feedback line VSSL (ground, GND, 0V).
  • FIG. 3 is a configuration diagram of a conventional SRAM cell and shows a circuit used for the simulation, but the sense circuit is omitted for convenience of explanation.
  • the value of VDD was 0.7V.
  • a memory device using an SRAM cell that performs a write operation and a read operation with one bit line as shown in FIG. 2 needs countermeasures against a malfunction caused by a noise voltage induced in the bit line (especially a malfunction in a read operation).
  • a so-called open bit line system can be adopted as a countermeasure.
  • an inverter 86 (partial circuit surrounded by a dotted line) is composed of a PMOST 70 and an NMOST72
  • an inverter 88 (partial circuit surrounded by a dotted line) is composed of a PMOST74 and an NMOST76, and an output signal node of the inverter 86.
  • the input signal node of the inverter 88 is connected. This node is called Vcellhold.
  • the input signal node of the inverter 86 is called Vcellwrite, and the output signal node of the inverter 88 is called Vcellread.
  • the conduction / non-conduction state of the NMOS T84 is determined by the control signal Vfbcont applied to its gate.
  • the nodes Vcellread and Vcellwrite are connected to one bit line BL by an NMOST80 which is a read control transistor and an NMOST82 which is a write control transistor, respectively.
  • the conduction and non-conduction states of the NMOSTs 80 and 82 are determined by control signals Vwrl and Vwwl applied to the respective gate electrode terminals.
  • a load capacitor Cbit was connected to the bit line BL on the assumption that many cells in other rows of the storage device array were connected.
  • the potential is controlled by the NMOS T90 to the bit line potential control signal source Vbitsource.
  • a control signal Vbitscont is applied to the gate electrode terminal of the NMOS T90, and the bit line BL can be brought into a high impedance state (a state in which charge discharge or charging is extremely restricted) by making the NMOS T90 non-conductive. Note that the symbol of the signal waveform of the node is also represented by the symbol of the node.
  • a conventional double insulated gate field effect transistor shown in the schematic diagram of FIG. 4 was used in which two gate electrodes were connected in common and operated in three terminals.
  • 91 is a substrate
  • 92 is an insulating film
  • 93 is a source region
  • 94 is a drain region
  • 95 is a channel region
  • 96-1 is a first gate oxide film
  • 96-2 is a second gate oxide film
  • Reference numeral 97 denotes a first gate
  • 98 denotes a second gate
  • 99 denotes an insulating film.
  • FIG. 5 shows a control signal waveform of the write operation
  • FIG. 6 shows a signal waveform of each node of the SRAM cell at that time.
  • Table 1 shows sampling values of control signal waveforms in the write operation of FIG.
  • the horizontal axis of FIG. 5 represents Time (time) (s: second), and the vertical axis represents Signal Swing (signal amplitude) (V).
  • ⁇ is the Vfbcont (feedback control signal line CWL signal, that is, feedback control signal) characteristic
  • ⁇ indicates the characteristics of Vwwl (the signal of the write control signal line WWL, that is, the write control signal). From the characteristics of FIG. 5, Vfbcont and Vwwl take a constant value alternately in time.
  • Table 2 shows sampling values of signal waveforms at the respective nodes of the SRAM cell during the write operation of FIG.
  • the horizontal axis of FIG. 6 represents Time (time) (s: second), and the vertical axis represents Signal Swing (signal amplitude) (V).
  • V Signal Swing (signal amplitude)
  • the solid line shows the Vcellread (cell read voltage, ie, output node voltage of the second inverter) characteristic, * Indicates Vbitline (bit line voltage) characteristics.
  • the amplitude of the control signal is larger than VDD, and is set to 1.4 V as an example. This is to avoid a threshold voltage drop of the signal level at the time of signal transfer of each control NMOST 80, 82 and NMOST84.
  • the NMOS T90 that controls the potential of the bit line BL is in a conductive state. That is, the control signal Vbitscont is maintained at 1.4 V, the potential Vbitline of the bit line BL follows the potential of the control power supply Vbitsource, and the bit line BL is in a low impedance state (a state in which charge charge and discharge is extremely easy). ing.
  • Vbitline is charged to a high level (0.7 V)
  • the feedback control signal Vfbcont is changed from 1.4 V to 0.0 V to make the NMOS T84 nonconductive, and the nodes Vcellwrite and Vcellread Disconnect between.
  • the write control signal Vwwl is changed from 0.0 V to 1.4 V to make the NMOS T82 conductive, and the potential of Vbitline is transferred to the node Vcellwrite. Then, as shown in FIG.
  • Vcellwrite changes from the low level to the high level, so that the potential of Vcellhold changes to the low level and the potential of Vcellread changes sequentially to the high level.
  • Vwwl is returned to 0.0 V
  • NMOST 82 is returned to a non-conductive state
  • Vfbcont is returned to 1.4 V
  • NMOST 84 is returned to a conductive state
  • a latch circuit is configured by inverters 86 and 88.
  • the stored content is held.
  • the period during which Vfbcont is maintained at 1.4 V is the holding state. In this way, the state when the nodes Vcellwrite and Vcellread are at the high level (0.7 V), and therefore Vcellhold is at the low level (0.0 V), the stored content is referred to as the high level.
  • the high-level memory content is rewritten to the low-level memory content.
  • the potential of Vbitline is changed from a high level to a low level.
  • the feedback control signal Vfbcont is changed from 1.4 V to 0.0 V in the same manner as the write procedure described above to make the NMOS T84 non-conductive, and the node Vcellwrite and Vcellread are disconnected.
  • the write control signal Vwwl is changed from 0.0 V to 1.4 V to make the NMOS T82 conductive, and the potential of Vbitline is transferred to the node Vcellwrite.
  • the potential of each node of Vcellwrite, Vcellhold, and Vcellread is inverted and written to the low-level storage contents.
  • FIG. 7 shows signal waveforms at each node when the contents of the conventional SRAM cell of FIG. 2 are read from the SRAM cell in which the stored contents are held at a low level.
  • the horizontal axis of FIG. 7 represents Time (time) (s: second), and the vertical axis represents Signal Swing (signal amplitude) (V).
  • ⁇ indicates Vcellhold (cell hold voltage) characteristics
  • ⁇ is Vcellwrite (cell write voltage) characteristics
  • ⁇ is the Vcellread (cell read voltage) characteristic
  • X indicates Vfbcont (feedback control signal line CWL signal, that is, feedback control signal) characteristic
  • -Solid line with Vbitsource voltage of pulse power supply to give bit line potential
  • a chain line with ⁇ indicates Vbitscont (a pulse voltage for applying a potential of the bit line and a gate voltage applied to NMOST for controlling a connection state of the bit line).
  • Table 3 shows sample values of signal waveforms at each node in FIG.
  • the bit line BL is charged to VDD / 2.
  • the control signal Vbitscont that controls the potential of the bit line BL is changed from 1.4 V to 0.0 V, so that the NMOS T90 is turned off and the bit line BL is put into a high impedance state.
  • the feedback control signal Vfbcont is changed from 1.4V to 0.0V to make the NMOS T84 non-conductive, and the node Vcellwrite and Vcellread are disconnected.
  • the read control signal Vwr1 is changed from 0.0 V to 1.4 V to make the NMOS T80 conductive, and the bit line BL and the node Vcellread are connected.
  • the node Vcellread is in a low impedance state because the NMOS T76 of the inverter 88 is in a conductive state.
  • the electric charge charged in the bit line BL is discharged through the NMOSTs 80 and 76, and the potential Vbitline decreases from VDD / 2. With this lowered potential, the sense amplifier can detect that the stored content is at a low level. Note that the potential of the node Vcellread was initially 0.0 V, but increases immediately after the read operation starts.
  • the degree is determined by the ratio of the impedances of the NMOSTs 80 and 76, but is clearly lower than the potential VDD / 2 set at the beginning of the read operation of the bit line BL. However, even if the potential of the bit line BL further rises due to noise or the like not considered in the simulation, even if the potential of the node Vcellread exceeds the logic threshold value (about VDD / 2) of the inverter 86, Since the nodes Vcellwrite and Vcellread are disconnected, the stored contents are not reversed.
  • the control signal is returned to 0.0 V, and the NMOS T80 is again turned off. Further, the feedback control signal Vfbcont is returned to 1.4 V, the NMOS T84 is again turned on, the SRAM cell is returned to the low level memory holding state, and the inversion of the memory content does not occur.
  • FIG. 8 shows signal waveforms at each node when the contents of the conventional SRAM cell of FIG. 2 are read from the SRAM cell in which the stored contents are held at a high level.
  • the horizontal axis of FIG. 8 represents Time (time) (s: second), and the vertical axis represents Signal Swing (signal amplitude) (V).
  • ⁇ indicates Vcellhold (cell hold voltage) characteristics
  • Front ⁇ is Vcellwrite (cell write voltage) characteristics
  • ⁇ is the Vcellread (cell read voltage) characteristic
  • the chain line with x is the Vfbcont (feedback control signal line CWL signal, that is, feedback control signal) characteristic
  • the chain line with + is the Vwrl (read control signal line WRL signal, that is, read control signal) characteristic
  • the rear ⁇ is the Vbitsource (pulse power supply voltage for applying bit line potential) characteristics
  • a chain line with ⁇ indicates Vbitscont (a pulse voltage for applying a potential of the bit line and a gate voltage applied to NMOST for controlling a connection state of the bit line).
  • Table 4 shows sample values of signal waveforms at each node in FIG.
  • the control signal Vbitscont that controls the potential of the bit line BL is changed from 1.4V to 0.0V, the NMOS T90 is turned off, and the bit line BL is set to high impedance. Put it in a state.
  • the feedback control signal Vfbcont is changed from 1.4V to 0.0V to make the NMOS T84 non-conductive, and the node Vcellwrite and Vcellread are disconnected.
  • the read control signal Vwr1 is changed from 0.0 V to 1.4 V to make the NMOS T80 conductive, and the bit line BL and the node Vcellread are connected.
  • the bit line BL is further charged through the NMOST80 and the PMOST74 as shown in FIG. 8, and the potential Vbitline rises from VDD / 2. .
  • This increased potential allows the sense amplifier to detect that the stored content is at a high level.
  • the potential of the node Vcellread was initially 0.7 V, but the potential decreases immediately after the read operation starts. The degree is determined by the ratio of the impedances of the NMOS T80 and the PMOS T74. Since the node Vcellwrite and the Vcellread are disconnected, this potential is not taken into consideration in the simulation. Even if the value falls below the value, the stored contents are not reversed.
  • control signal is returned to 0.0 V, and the NMOS T80 is again turned off. Further, the feedback control signal Vfbcont is returned to 1.4 V, the NMOS T84 is again turned on, and the SRAM cell returns to the high level memory holding state. In this case as well, it can be seen that the stored contents are not inverted.
  • the potential of the node Vcellwrite in FIGS. 7 and 8 decreases when the feedback control signal Vfbcont changes from 1.4V to 0.0V. In the case of FIG. 7, it temporarily changes to a negative potential, and in the case of FIG. 8, it is lower than the high level potential VDD.
  • the cause is that the node Vcellwrite is in a high impedance state due to the non-conduction of the NMOST84, that is, a state where there is no passage through which the electric charge is discharged or charged by a sufficient amount to maintain the potential, and therefore the node Vcellwrite is loaded.
  • the SRAM cell of FIG. 2 has three control signal lines for one set of read and write ports, and it is desirable that the number is small.
  • feedback in the row direction independent of the read control signal line RWL and the write control signal line WWL in the row direction of the SRAM memory device is performed in order to control the feedback control transistor to be non-conductive during the write operation and the read operation.
  • the control signal line CWL was required.
  • the control signal line can be reduced by one by connecting the gate electrode terminal to the write control signal line WWL with the feedback control transistor as the PMOST. That is, when the write control NMOST is non-conductive or conductive, the feedback control transistor may be conductive or non-conductive. However, since the feedback control PMOST becomes conductive during the read operation, the noise margin during the read operation is reduced.
  • Patent Document 2 discloses an SRAM cell 100 shown in FIG. 9 in which a read buffer including a read control transistor and a buffer transistor and a read-only bit line are separately added.
  • the drains of the PMOST110 and NMOST112 are connected to form an output signal node Q102, and their gates are connected to form an input signal node I102.
  • the source of the PMOST110 is connected to the power supply line VDDL.
  • the source of the NMOST 112 is connected to the power supply feedback line VSSL to constitute the inverter 102.
  • the drains of the PMOST 114 and the NMOS T116 are connected to form an output signal node Q104, the gates are connected to the input signal node I104, the source of the PMOST114 is connected to the power supply line VDDL, and the source of the NMOST116 is connected to the power supply feedback line VSSL.
  • Inverter 104 is configured in connection with.
  • the output signal node Q102 of the inverter 102 is connected to the input signal node I104 of the inverter 104, and the output signal node Q104 is connected to the drain (or source) of the PMOST120 which is a feedback control transistor, and the source (or drain) of the PMOST120. Is connected to the input signal node I102 of the inverter 102 so that a positive feedback circuit (or latch circuit) is formed when the PMOST 120 is in a conductive state.
  • the gate of the PMOST 120 is connected to the write control signal line WWL
  • the input signal node I102 of the inverter 102 is connected to the source (or drain) of the NMOS T122 which is a write control transistor
  • the drain (or source) of the NMOS T122 is a write-only bit.
  • the output signal node Q102 of the inverter 102 is connected to the gate of the NMOS T124 that is a buffer transistor
  • the source of the NMOS T124 is connected to the power supply feedback line VSSL
  • the drain of the NMOS T124 is connected to the source (or drain) of the NMOS T126 that is a read control transistor.
  • the drain (or source) of the NMOS T126 is connected to the read-only bit line R-BL, and the gate of the NMOS T126 is connected to the read control signal line RWL.
  • the control circuit 130 gives an appropriate control signal to the decoding circuit for selecting this cell, WWL, and RWL.
  • the SRAM cell 100 in FIG. 9 has a pair of bit lines R-BL and W-BL (referred to as one write port and one read port), and there are 2 control signal lines for the read operation and write operation.
  • the feature is that there are few books and the noise margin in each operation can be increased simultaneously.
  • reading is performed.
  • a plurality of pairs of write and read-only bit lines W-BL and R-BL are required. Therefore, there is a concern that the number of wirings may increase extremely.
  • the write operation can only be performed in one word unit. However, if the write operation can be performed in units of a plurality of words at the same time, the operation speed and the diversity of functions as a storage device can be realized.
  • the object of the present invention is to eliminate the above-mentioned drawbacks and to have no restrictions on transistor dimensions due to ensuring the writing operation and the reading operation.
  • the SRAM cell can be easily multi-ported, and the write operation and the read operation can be performed by one bit line. In other words, an SRAM cell in which one bit line can be used for both the write operation and the read operation is provided. There is.
  • the present invention employs the following solutions in order to achieve the above object.
  • the SRAM cell of the present invention includes a feedback control transistor that controls connection or disconnection of a positive feedback circuit between two inverters, particularly a memory cell, and has a write control transistor and a read control transistor connected to one bit line. And a read buffer transistor connected to the read control transistor.
  • the SRAM cell includes a plurality of bit lines that can be shared for writing and reading operations of memory contents, and one read control line and one write control line corresponding to each bit line.
  • a plurality of transistor groups each including a transistor are included.
  • the SRAM cell has a plurality of bit lines that can be shared for writing and reading operations of memory contents, a single feedback control line, and a single read control line and a single write control corresponding to each bit line.
  • bit lines that can be shared for writing and reading operations of memory contents
  • a single feedback control line and a single read control line and a single write control corresponding to each bit line.
  • control signal line pairs of the same number as the bit lines, each bit line, the feedback control line, and each component of each control signal line pair.
  • it has a plurality of transistor pairs of the same number as the bit line, each having a write control transistor and a read control transistor as components, and further includes one buffer transistor and one feedback control transistor.
  • the SRAM memory device configured by arranging the SRAM cells in an array, various combinations of the read operation and the write operation are simultaneously performed on the SRAM cells in different row directions according to the number of bit lines.
  • a possible SRAM cell for a multiported SRAM device is constructed.
  • Configuration 1 an SRAM cell, One bit line (BL), A control signal line pair consisting of one write control signal line (WWL) and one read control signal line (RWL) corresponding to the bit line (BL); A feedback control transistor (220); A write control transistor (222), a read control transistor (224), a buffer transistor (226), opposite in polarity to the feedback control transistor (220), A first inverter (202) having an output signal node (Q202) and an input signal node (I202); A second inverter (204) having an output signal node (Q204) and an input signal node (I204); The first and second inverters (202, 204) operate by being connected to a power supply line (VDDL) and a power supply feedback line (VSSL), respectively.
  • VDDL power supply line
  • VSSL power supply feedback line
  • the output signal node (Q202) of the first inverter (202) is connected to the input signal node (I204) of the second inverter (204), and the output signal node (Q204) of the second inverter (204).
  • the input signal node (I202) of the first inverter (202) are connected by the feedback control transistor (220), and the input signal node (I202) of the first inverter (202) and the bit line (BL ) Are connected by the write control transistor (222),
  • the gates of the feedback control transistor (220) and the write control transistor (222) are connected to the write control signal line (WWL),
  • the gate of the buffer transistor (226) is connected to the output signal node (Q204) of the second inverter (204), the source of the buffer transistor (226) is connected to the power supply feedback line (VSSL), and the buffer The drain of the transistor (226) and the bit line (BL) are connected by the read control transistor (224),
  • the gate of the read control transistor (224) is connected to the read control signal
  • Configuration 2 SRAM cell, A plurality of bit lines (BL1, BL2); The bit lines (BL1, BL2) corresponding to the bit lines (BL1, BL2) and comprising one write control signal line (WWL1, WWL2) and one read control signal line (RWL1, RWL2) The same number of control signal line pairs; Read control transistors (320, 322) corresponding to the respective bit lines (BL1, BL2), write control transistors (330, 332) having opposite polarities to the feedback control transistors (320, 322), and reading A plurality of transistor groups having the same number as the bit lines (BL1, BL2), each including a control transistor (334, 336) and a buffer transistor (324, 326); A first inverter (302) having an output signal node (Q302) and an input signal node (I302); A second inverter (304) having an output signal node (Q304) and an input signal node (I304); The first and second inverters (302, 304) operate by being connected to a power supply line (VDDL) and
  • the output signal node (Q302) of the first inverter (302) is connected to the input signal node (I304) of the second inverter (304), and the output signal node (Q304) of the second inverter (304).
  • the feedback control transistors (320, 322) are all connected in series between the input signal node (I302) of the first inverter (302) and the input signal node (I302) of the first inverter (302).
  • the bit lines (BL1, BL2) are connected by the corresponding write control transistors (330, 332), Gates of the feedback control transistors (320, 322) and the write control transistors (330, 332) are connected to the corresponding write control signal lines (WWL1, WWL2),
  • the gate of each buffer transistor (324, 326) is connected to the output signal node (Q304) of the second inverter (304), and the source of each buffer transistor (324, 326) is the power supply feedback line (VSSL).
  • the corresponding read control transistors (334, 336) between the drains of the buffer transistors (324, 326) and the corresponding bit lines (BL1, BL2),
  • the gates of the read control transistors (334, 336) are connected to the read control signal lines (RWL1, RWL2).
  • Configuration 3 SRAM cell, A plurality of bit lines (BL1, BL2, BL3); The bit consisting of one write control signal line (WWL1, WWL2, WWL3) and one read control signal line (RWL1, RWL2, RWL3) corresponding to each bit line (BL1, BL2, BL3) A plurality of control signal line pairs equal in number to the lines (BL1, BL2, BL3); One feedback control line (CWL); A feedback control transistor (420); A buffer transistor (422); Write control transistors (430, 432, 434) and read control transistors (424, 426, 428) corresponding to the respective bit lines (BL1, BL2, BL3) and having opposite polarities to the feedback control transistors (420), respectively.
  • WWL1, WWL2, WWL3 write control signal line
  • RWL1, RWL2, RWL3 read control signal line
  • a plurality of transistor groups having the same number as the bit lines (BL1, BL2, BL3), A first inverter (402) having an output signal node (Q402) and an input signal node (I402); A second inverter (404) having an output signal node (Q404) and an input signal node (I404);
  • the first and second inverters (402, 404) operate by being connected to a power supply line (VDDL) and a power supply feedback line (VSSL),
  • the output signal node (Q402) of the first inverter (402) is connected to the input signal node (I404) of the second inverter (404), and the output signal node (Q404) of the second inverter (404)
  • the input signal node (I402) of the first inverter (402) is connected by the feedback control transistor (420),
  • the gate of the feedback control transistor (420) is connected to the feedback control line (CWL),
  • Configuration 4 SRAM cell, A plurality of bit lines (BL1, BL2, BL3); It consists of one write control signal line (WWL1) and one read control signal line (RWL1) corresponding to at least one bit line (BL1) of the bit lines (BL1, BL2, BL3).
  • a control signal line pair A write control signal line (WWL2) or a read control signal line (RWL2) corresponding to the other bit lines (BL2, BL3); One feedback control line (CWL); A feedback control transistor (520); The write control transistors (530, 532) corresponding to the write control signal lines (WWL1, WWL2); Read control transistors (524, 526) corresponding to the read control lines (RWL1, RWL2), A buffer transistor (522); A first inverter (502) having an output signal node (Q502) and an input signal node (I502); A second inverter (504) having an output signal node (Q504) and an input signal node (I504); The first and second inverters (502, 504) operate by being connected to a power supply line (VDDL) and a power supply feedback line (VSSL), The output signal node (Q502) of the first inverter (502) is connected to the input signal node (I504) of the second inverter (504), and the output signal node (Q50
  • the input signal node (I502) of the first inverter (502) are connected by the feedback control transistor (520),
  • the gate of the feedback control transistor (520) is connected to the feedback control line (CWL)
  • the input signal node (I502) of the first inverter (502) is connected to the corresponding bit line (BL1, BL2) through the write control transistor (530, 532),
  • the gate of each write control transistor (530, 532) is connected to the corresponding write control signal line (WWL1, WWL2)
  • the buffer transistor (522) has a gate connected to an output signal node (Q504) of the second inverter (504), a source of the buffer transistor (522) connected to the power supply feedback line (VSSL), and the buffer
  • the drain of the transistor (522) is connected to the corresponding bit line (BL1, BL3) through the read control transistor (524, 526),
  • the gates of the read control transistors (524, 526) are connected to the corresponding read control signal lines (RWL1, RWL2).
  • Configuration 5 In the SRAM cell according to any one of Configurations 1 to 4, the first and second inverters (202, 302, 402, 502: 204, 304, 405, 504) have a P-type field effect. It is characterized by comprising transistors (210, 310, 410, 510) and N-type field effect transistors (212, 312, 412, 512).
  • Configuration 6 The SRAM cell according to Configuration 5 is characterized in that each of the transistors is a fin-shaped double insulated gate field effect transistor, and two gate electrodes are commonly connected to operate in a three-terminal manner.
  • the feedback control transistor (220, 320, 322, 420, 520) includes a P-type field effect transistor, and the buffer transistor (226, 226). 324, 326, 422, 522), write control transistors (222, 330, 332, 430, 432, 434, 530, 532), and read control transistors (224, 334, 336, 424, 426, 428, 524, 526). ) Is an N-type field effect transistor.
  • Configuration 8 The SRAM cell according to Configuration 7, wherein each of the transistors is a fin-shaped double insulated gate field effect transistor, and two gate electrodes are connected in common to operate in three terminals. .
  • the positive feedback circuit since the positive feedback circuit is disconnected in the write operation, the stored contents can be easily written. That is, since the input signal node (write node) of the inverter written in the SRAM cell has a high impedance, it is sufficient to apply an input signal for setting the output to a high level or a low level in the same manner as a normal inverter. It is.
  • the read operation since the positive feedback circuit is configured, the write node does not become high impedance, and the read buffer transistor prevents the bit line potential from affecting the write node. Since it is highly resistant to noise, it is not necessary to adjust and set the dimensions of the read or write control transistor with respect to the transistors constituting the inverter in order to ensure a noise margin for the read operation.
  • FIG. 1 shows a schematic diagram of a double insulated gate field effect transistor having a conventional fin-shaped structure and having two independent gate electrodes.
  • FIG. 3 shows a control signal waveform diagram of the write operation, which is a simulation result of the write operation of the conventional SRAM cell of FIG.
  • FIG. 3 shows signal waveforms at respective nodes when the contents of the conventional SRAM cell of FIG. 2 are read from the SRAM cell in which the stored contents are held at a low level.
  • FIG. 3 shows signal waveforms at each node when reading the contents of the SRAM cell in which the stored contents of the conventional SRAM cell of FIG. 2 are held at a high level.
  • FIG. 2 shows a configuration diagram of a conventional SRAM cell in which a read buffer including a read control transistor and a buffer transistor and a read-only bit line are separately added.
  • 1 shows a configuration diagram of Embodiment 1 of an SRAM cell of the present invention.
  • FIG. FIG. 3 is a circuit configuration diagram used for simulation including the SRAM cell of Example 1 of the present invention in order to confirm the operation.
  • 12 is a simulation result of a high-level write operation in the SRAM cell of FIG. 11 of the present invention.
  • 12 is a simulation result of a low-level write operation in the SRAM cell of FIG. 11 of the present invention.
  • the simulation result of the read operation at that time is shown.
  • the potential of the output signal node Q204 is held at a low level (0.0 V), and the simulation result of the read operation at that time is shown.
  • FIG. 10 is a block diagram of the SRAM cell according to the first embodiment of the present invention.
  • An SRAM circuit 200 having a single bit line BL, a write control signal line WWL, and a read control signal line RWL.
  • the drains of the PMOST 210 and the NMOS T212 are connected to form an output signal node Q202, and each gate electrode is
  • the first inverter 202 is configured by connecting to the input signal node I202, the source of the PMOST 210 being connected to the power supply line VDDL, and the source of the NMOS T212 being connected to the power supply feedback line VSSL.
  • the drains of PMOST 214 and NMOST 216 are connected to form output signal node Q204, the gate electrodes are connected to form input signal node I204, the source of PMOS T214 is connected to power supply line VDDL, and the source of NMOS T216 is fed back to power supply feedback.
  • a second inverter 204 is configured by connecting to the line VSSL.
  • the output signal node Q202 of the first inverter 202 is connected to the input signal node I204 of the second inverter 204, and the output signal node Q204 is connected to the drain (or source) of the PMOST220 that is a feedback control transistor.
  • the gate of the PMOST 220 is connected to the write control signal line WWL
  • the input signal node I202 of the first inverter 202 is connected to the source (or drain) of the NMOS T222 which is a write control transistor
  • the drain (or source) of the NMOS T222 is It is connected to the bit line BL, and its gate is connected to the write control signal line WWL.
  • the output signal node Q204 of the second inverter 204 is connected to the gate of the NMOS T226 that is a buffer transistor, the source of the NMOS T226 is connected to the power supply feedback line VSSL, and the drain of the NMOS T226 is the source (or drain) of the NMOS T224 that is a read control transistor.
  • the drain (or source) of the NMOS T224 is connected to the bit line BL, and the gate of the NMOS T224 is connected to the read control signal line RWL.
  • the control circuit 230 appropriately controls the potential of the decoding circuit for selecting the cell, the write control signal line WWL, and the read control signal line RWL.
  • the circuit operation of the SRAM cell 200 is performed based on the read control signal line RWL and the write control signal line WWL from the control circuit 230.
  • both the write control signal line WWL and the read control signal line RWL to which the SRAM cell 200 is connected have a low potential (normally Is the same as the potential of the power supply feedback line VSSL)
  • the NMOST 222 and the NMOST 224 are non-conductive
  • the SRAM cell 200 is disconnected from the bit line BL
  • the PMOST 220 is conductive and the first inverter 202 and the second Since the positive feedback circuit is configured with the inverter 204, the SRAM cell 200 is disconnected from the external circuit (sense circuit, other SRAM cell, etc.), and the stored contents are held. It has become.
  • the potential of the bit line BL is set to a logic level corresponding to the content to be written, that is, high level (VDDL potential) or low level (VSSL potential), and the power is supplied through a low impedance state (usually a conductive transistor). It is connected to the supply line VDDL or the power supply feedback line VSSL and is in a state where charge and discharge of charge are extremely easy.
  • the potential of the write control signal line WWL is increased, and the NMOST 222 is turned on and the PMOST 220 is turned off at the same time.
  • the logic level of the bit line BL is transferred to the input signal node of the first inverter 202 through the NMOS T222, the output signal node Q202 of the first inverter 202 becomes its inverted level, and the output signal node of the second inverter 204 Q204 is an inversion level of the logic level of the output signal node Q202 of the first inverter 202. That is, the output signal node Q204 of the second inverter 204 and the input signal node I202 of the first inverter 202 have the same logic level.
  • the level transferred to the input signal node I202 of the first inverter 202 decreases by the threshold voltage of the NMOS 222, so that the high potential value of the write control signal line WWL is set to the power supply.
  • the potential of the supply line VDDL may be set higher by at least the threshold voltage.
  • the potential of the write control signal line WWL is set to a low potential so that the NMOS T222 is turned off, and at the same time, the PMOST 220 is turned on to shift to a state of holding the stored memory contents.
  • the potential of the input signal node I202 of the first inverter 202 is held by a parasitic capacitor such as a transistor connected to the first inverter 202, so that the memory content to be written is not inverted.
  • the bit line BL is connected to the power supply line VDDL or the power supply feedback line VSSL through a high impedance state (usually a non-conductive transistor or the like. (Discharge is extremely difficult).
  • the potential of the read control signal line RWL is set to a high potential, and the NMOS T224 is turned on.
  • the output signal node Q204 of the second inverter 204 is at a high level, the NMOS T226 is in a conducting state. Accordingly, a discharge path for the charge of the bit line BL is formed through the NMOSTs 224 and 226.
  • bit line BL Since the bit line BL is initially in a high impedance state and the further supply of electric charge is extremely small, the potential thereof decreases. This continues as long as the NMOST 224 is in a conductive state, and finally falls to the potential level (low level) of the power supply feedback line VSSL. On the other hand, if the output signal node Q204 of the second inverter 204 is at a low level, the NMOS T226 is in a non-conducting state, the charge discharge path of the bit line BL cannot be formed, and the bit line potential does not decrease.
  • FIG. 11 is a circuit configuration diagram used for a simulation including the SRAM cell 200 of Example 1 of the present invention for confirming the operation.
  • the same reference numerals as those in the embodiment of FIG. 10 have the same configuration and function, and the description thereof is omitted here.
  • the control circuit 230 and the sense circuit are omitted.
  • the potential of the power supply line VDDL is VDD (0.7 V in the simulation), and the potential of the power supply feedback line VSSL is the ground potential GND (0.0 V).
  • the bit line BL is connected to the pulse signal source through the NMOS T240.
  • the signal of the pulse signal source is represented by Vbitsource.
  • a signal of the bit line BL is represented by Vbitline.
  • Another independent pulse signal source is connected to the gate of the NMOS T240, and the conduction and non-conduction of the NMOS T240 (at this time, the bit line BL is in a low impedance state and a high impedance state) are controlled by the signal Vbitscont.
  • the potential of the write control signal line WWL is driven by another independent pulse signal source, and the signal is represented by Vwwl.
  • the potential of the read control signal line RWL is driven by another independent pulse signal source, and the signal is represented by Vwr1.
  • Vcellwrite is the signal of the input signal node I202 of the first inverter 202
  • Vcellhold is the signal of the output signal node Q202 of the first inverter 202 and the input signal node I204 of the second inverter 204
  • Vcellread is the second inverter 204.
  • Vrbfn represents a signal at a connection point between the drain of the NMOS T226 and the NMOS T224.
  • FIG. 12 shows a simulation result of a high level write operation in the SRAM cell of FIG. 11 of the present invention.
  • the horizontal axis of FIG. 12 represents Time (time) (s: second), and the vertical axis represents Signal Swing (signal amplitude) (V).
  • ⁇ indicates Vcellhold (cell hold voltage) characteristics
  • ⁇ is Vcellwrite (cell write voltage) characteristics
  • ⁇ is the Vcellread (cell read voltage) characteristic
  • X indicates a characteristic of Vwwl (a signal of the write control signal line WWL, that is, a write control signal).
  • Table 5 shows the sampling values of the simulation results in FIG.
  • the state of the SRAM cell is that Vcellwrite and Vcellread are at a low level (0.0 V) and Vcellhold is at a high level (0.7 V), and a write operation is performed so as to reverse this state.
  • Vbitline of the bit line BL reaches a high level
  • the potential of the write control signal line WWL is set to a high potential to make the NMOS T222 conductive, and at the same time, the PMOS T220 is made nonconductive to start the second inverter 204 from the second inverter 204.
  • the positive feedback circuit to one inverter 202 is disconnected, and the first inverter 202 and the second inverter 204 are simply connected in cascade.
  • the potential Vbitline of the bit line BL is transferred to the input signal node I202 of the first inverter 202, and the potential Vcellwrite of the input signal node I202 of the first inverter 202 changes to high level.
  • the potential Vcellhold of the output signal node Q202 is sequentially changed to a low level, and the potential Vcellread of the output signal node Q204 of the second inverter 204 is sequentially changed to a high level.
  • the potential of the write control signal line WWL is returned to a low potential to make the NMOST 222 nonconductive, and at the same time, the PMOST220 is made conductive to make a positive feedback circuit from the second inverter 204 to the first 202.
  • FIG. 12 shows that Vcellwrite and Vcellread are maintained at a high level and Vcellhold is maintained at a low level when a time that can be regarded as a steady state elapses although there is a small potential drop transiently.
  • FIG. 13 shows a simulation result of a low level write operation in the SRAM cell of FIG. 11 of the present invention.
  • the horizontal axis in FIG. 13 represents Time (time) (s: second), and the vertical axis represents Signal Swing (signal amplitude) (V).
  • ⁇ indicates Vcellhold (cell hold voltage) characteristics
  • ⁇ is Vcellwrite (cell write voltage) characteristics
  • ⁇ is the Vcellread (cell read voltage) characteristic
  • X indicates a characteristic of Vwwl (a signal of the write control signal line WWL, that is, a write control signal).
  • Table 6 shows the sampling values of the simulation results in FIG.
  • the state of the SRAM cell is that Vcellwrite and Vcellread are at a high level (0.7 V) and Vcellhold is at a low level (0.0 V), and a write operation is performed so as to reverse this state.
  • Vbitline of the bit line BL reaches a low level
  • the potential of the write control signal line WWL is set to a high potential to make the NMOST 222 conductive, and at the same time, the PMOST220 is made nonconductive to start the second inverter 204 from the second inverter 204.
  • the positive feedback circuit to one inverter 202 is disconnected, and the first inverter 202 and the second inverter 204 are simply connected in cascade.
  • the potential Vbitline of the bit line BL is transferred to the input signal node I202 of the first inverter 202, and the potential Vcellwrite of the input signal node I202 of the first inverter 202 changes to a low level, so that the output signal of the first inverter 202
  • the potential Vcellhold of the node Q202 is sequentially changed to a high level, and the potential of the output signal node Q204 of the second inverter 204 is sequentially changed to a low level.
  • the potential of the write control signal line WWL is returned to a low potential to make the NMOS T222 nonconductive, and at the same time, the PMOST220 is made conductive to positively feed back from the second inverter 204 to the first inverter 202.
  • a circuit is configured, and the state in which the written content is retained is entered.
  • FIG. 13 certainly shows that Vcellwrite and Vcellread are kept at a low level and Vcellhold is kept at a high level.
  • the low-level transfer efficiency of the PMOST 220 is poor, it is not in a non-conductive state but is in a high resistance state unless the potential of the write control signal line WWL is made lower than its threshold voltage by more than 0.0V.
  • the impedance of the input signal node I202 of one inverter 202 is higher than that of the output signal node Q204 in the low impedance state of the second inverter 204. Therefore, when the hold state is entered, the input signal node I202 potential Vcellwrite of the first inverter 202 is affected by the redistribution of electric charge, and becomes a potential level slightly lower than the expected low level value of 0.0V. However, this does not cause inversion of stored contents. Even if the potential of the input signal node I202 of the first inverter 202 rises due to the influence of noise or the like, if the absolute value of the threshold voltage of the PMOST220 rises, the PMOST220 becomes in a low resistance state and becomes low.
  • the output signal node Q204 of the second inverter 204 Since it is connected to the output signal node Q204 of the second inverter 204 in the impedance state, further increase is suppressed, and the inversion of the stored contents does not occur. If the absolute value of the threshold voltage of the PMOST 220 is reduced to approach 0 V, or rather set to a positive value, the above phenomenon is reduced. That is, the potential Vcellwrite of the input signal node I202 of the first inverter 202 can be kept close to 0.0 V that is an expected low level value.
  • FIG. 14 shows a simulation result of the read operation at that time assuming that the potential Vcellread of the output signal node Q204 of the second inverter 204 is held at a high level (0.7 V) in the SRAM cell of FIG. 11 of the present invention. Show.
  • the horizontal axis of FIG. 14 represents Time (time) (s: second), and the vertical axis represents Signal Swing (signal amplitude) (V).
  • ⁇ indicates Vcellhold (cell hold voltage) characteristics
  • ⁇ is Vcellwrite (cell write voltage) characteristics
  • ⁇ is the Vcellread (cell read voltage) characteristic
  • X indicates Vwwl (signal of write control signal line WWL, that is, write control signal) characteristic ( no arrow )
  • ⁇ is the Vwrl (read control signal line WRL signal, that is, read control signal) characteristic
  • ⁇ Indicates Vbitscont (a gate voltage applied to NMOST for controlling the connection state between the pulse power supply for applying the potential of the bit line and the bit line).
  • Table 7 shows the sampling values of the simulation results in FIG.
  • the NMOST 226 is in a conductive state and the drain potential Vrbfn is at a low level (0.0 V).
  • the bit line BL is set to a high level, and after the potential is stabilized, the Vbitscont is set to a low potential to make the NMOS T240 nonconductive, and the bit line BL is set to a high impedance state.
  • the potential Vwrl of the read control signal line WRL is set to a high potential, so that the NMOS T224 is changed from a non-conductive state to a conductive state.
  • a discharge path to ground potential GND is formed through NMOST 224 and NMOST 226.
  • bit line BL Since the bit line BL initially maintains a high impedance state and no charge charging path, its potential Vbitline starts to decrease as shown in FIG. At the same time, Vrbfn temporarily increases but does not exceed Vbitline, and finally decreases as shown in FIG. 14 as Vbitline decreases. This state continues while Vwrl is at a high potential, and eventually Vbitline and Vrbfn should settle to the GND level (0.0 V).
  • Vwrl when Vwrl is kept at a high potential to some extent and then returned to a low potential again, the discharge path disappears, so the decrease in Vbitline does not proceed, and the value of Vbitline at that time is maintained.
  • Vbrfn does not change that the NMOST 226 is in a conductive state, and further decreases faster because the parasitic capacitance is smaller than that of the bit line BL, and finally becomes the GND level (0.0).
  • the holding state is entered, but as shown in FIG. 14, since Vcellread and Vcellwrite are both kept at the high level before the read operation, and Vcellhold is kept at the low level, the read operation does not invert the stored contents. I understand that.
  • FIG. 15 shows that in the SRAM cell 200 of FIG. 11 of the present invention, the potential Vcellread of the output signal node Q204 of the second inverter 204 is held at a low level (0.0V), and Vcellhold is held at a high level (0.7V). The simulation result of the read operation at that time is shown. In the figure, Vcellread remains at 0.0 V, so the display is omitted to avoid complexity of the figure.
  • the horizontal axis of FIG. 15 represents Time (time) (s: second), and the vertical axis represents Signal Swing (signal amplitude) (V).
  • ⁇ indicates Vcellhold (cell hold voltage) characteristics
  • ⁇ is Vcellwrite (cell write voltage) characteristics
  • ⁇ indicates Vwrl (read control signal line WRL signal, that is, read control signal) characteristics
  • * Vbitline (bit line voltage) characteristics + Is the Vrbfn (buffer transistor drain voltage) characteristic
  • ⁇ Indicates Vbitscont (a gate voltage applied to NMOST for controlling the connection state between the pulse power supply for applying the potential of the bit line and the bit line).
  • Table 8 shows the sampling values of the simulation results in FIG.
  • the NMOST 226 is in a non-conductive state, but the drain potential Vrbfn is set to a low level (0.0 V). This is because if it is kept for a long time, it will be very close to the low level due to the influence of the leakage current of the NMOS T226, and the output signal node Q204 of the second inverter 204 is set to the high level as described above. This is because if there is a history to become low level.
  • the bit line BL is set to the high level, and after the potential is stabilized, the Vbitscont is set to the low potential to make the NMOS T240 nonconductive, and the bit line BL is set to the high impedance state.
  • the potential Vwrl of the read control signal line WRL is set to a high potential, and the NMOS T224 is changed from a non-conductive state to a conductive state.
  • the NMOST 226 since the NMOST 226 is non-conductive, a discharge path from the bit line BL to the ground potential GND is not formed, so the potential Vbitline of the bit line BL should not decrease.
  • the drain of the NMOS T226 receives the supply of charge from the bit line BL, and its potential Vrbfn increases. At the same time, the potential of Vbitline is lowered corresponding to the loss of the charge. Eventually, Vbitline and Vrbfn become constant values in a state where they almost coincide.
  • This phenomenon is a so-called charge redistribution phenomenon.
  • the parasitic capacitance of the bit line is sufficiently larger than the parasitic capacitance of the drain of the NMOS T 226, so that the decrease amount of Vbitline should actually be smaller than the case of FIG.
  • the bit line BL and the drain of the NMOS T226 remain in a high impedance state, so that Vbitline and Vrbfn almost coincide with each other. And kept at a constant value.
  • Vcellhold is kept at the high level before the reading operation (Vcellread is at the low level). It can be seen that there is no reversal of the stored contents in the operation. Note that Vcellwrite is negative because the read operation is performed after the low level is written as shown in FIG. 13, so that the input signal node I202 of the first inverter 202 is the same as described in FIG. This is because the output signal node Q204 of the second inverter 204 is connected with a high resistance. As a result, the stored contents were not reversed in the simulation.
  • the absolute value of the threshold voltage of the PMOST 220 is used. For example, there is a means of making the size smaller temporarily or permanently only in the holding state.
  • the sense circuit can determine what the stored content is based on the difference in the value of Vbitline. For example, if an input of an inverter having the same logic threshold value as that of the inverter of this SRAM cell is connected, the determination can be made based on the output.
  • FIG. 16 is a configuration diagram of an SRAM cell according to the second embodiment of the present invention.
  • FIG. 16 shows a plurality of bit lines and a plurality of control signal line pairs corresponding to each bit line, the number of which is the same as the number of bit lines, each including one write control signal line and one read control signal line.
  • SRAM cell 300 having Using this SRAM cell 300, a multi-port SRAM device can be constructed. That is, in the SRAM device in which the SRAM cells are arranged in an array, when reading or writing is performed on each cell in one row direction (word direction), the same operation is performed on each cell in another row direction at the same time. Thus, an SRAM device can be configured.
  • a pair of control lines is common to SRAM cells arranged in the same row direction, and a plurality of bit lines are common to SRAM cells arranged in the same column direction. . Different control line pairs are used for different rows, and the same plurality of bit lines different from those of other columns are used for different columns. However, the operation is the same.
  • FIG. 16 there are two bit lines BL1 and BL2 that are common in the column direction, and corresponding to the bit line BL1, a first write control signal line WWL1 and a read control signal line RWL1 that are common in the row direction.
  • An SRAM cell 300 having two control signal line pairs, one control signal line pair and a second control signal line pair consisting of a write control signal line WWL2 and a read control signal line RWL2, corresponding to the bit line BL2. Show.
  • the drains of the PMOST 310 and the NMOS T312 are connected to form an output signal node Q302, the gate electrodes are connected to form an input signal node I302, the source of the PMOST310 is connected to the power supply line VDDL, and the source of the NMOST312 is the power supply feedback line.
  • a first inverter 302 is configured by connecting to VSSL.
  • the drains of the PMOST 314 and the NMOS T316 are connected to form an output signal node Q304, the gate electrodes are connected to the input signal node I304, the source of the PMOST314 is connected to the power supply line VDDL, and the source of the NMOST316 is connected to the power supply feedback.
  • a second inverter 304 is configured by connecting to the line VSSL.
  • the output signal node Q302 of the first inverter 302 is connected to the input signal node I304 of the second inverter 304.
  • the output signal node Q304 of the second inverter 304 and the input signal node I302 of the first inverter 302 are connected by providing two feedback control transistors, PMOST320 and 322, which are connected in series.
  • NMOSTs 330 and 332 which are write control transistors, are prepared corresponding to the write control signal lines WWL1 and WWL2 belonging to each control signal line pair, and the respective sources are connected to the input signal node I302 of the first inverter 302. The other drain is connected to the corresponding bit lines BL1 and BL2.
  • NMOSTs 334 and 336 as read control transistors and NMOSTs 324 and 326 as buffer transistors are prepared corresponding to the read control signal lines RWL1 and RWL2, and the sources of the NMOSTs 334 and 336 are connected to the drains of the NMOSTs 324 and 326, respectively.
  • NMOSTs 334 and 336 are connected to corresponding bit lines BL1 and BL2, respectively, and the gates are connected to corresponding read control signal lines RWL1 and RWL2, respectively. Further, the gates of the PMOSTs 320 and 322 are connected to the write control signal lines WWL1 and WWL2, respectively.
  • Read operation is performed in the same manner as in the first embodiment by selecting either one or all of the read control signal lines, that is, setting the potential to a high potential. At this time, it is a matter of course that the bit line for performing the read operation is kept in a potential state for that purpose. In the read operation, two or more read control signal lines connected to the same SRAM cell can be selected simultaneously. A simultaneous read operation is also possible for SRAM cells arranged in different rows. However, the bit lines used should be different. Furthermore, for each of the SRAM cells arranged in different rows, a certain row can be a write operation, and another row can be a read operation.
  • each bit line can be used for various combinations of read and write operations.
  • the bit line on which the read operation and the write operation are performed should be different.
  • the SRAM cell In the hold state, the SRAM cell is disconnected from each bit line. However, the non-conducting NMOST is in a connected state, and a leakage current or the like may flow. However, they are separated in the sense that the stored contents are not inverted by the potential change of the bit line. Further, the PMOSTs 320 and 322, which are two feedback control transistors, are in a conductive state to form a positive feedback circuit.
  • the NMOS transistors 324 and 326 which are buffer transistors, can be replaced by a single buffer transistor having the same size and structure.
  • the number of cases will be small, when reading the stored contents to a plurality of different bit lines at the same time, the reading speed decreases because the resistance of the buffer transistor in the discharge path increases multiple times in the worst case. If the speed reduction is within an allowable range, the common use has an effect of reducing the area increase in realizing the SRAM cell. When the above case cannot be ignored, the embodiment of FIG. 16 is effective.
  • FIG. 17 is a configuration diagram of an SRAM cell according to the third embodiment of the present invention.
  • FIG. 17 shows the case where the SRAM cell has three bit lines.
  • the SRAM cell 400 of FIG. 17 has three bit lines BL1, BL2, and BL3, and a control signal having one write control signal line and one read control signal line corresponding to each bit line as constituent elements. It has line pairs (WWL1, RWL1), (WWL2, RWL2) and (WWL3, RWL3), and one feedback control signal line CWL.
  • the control circuit 440 outputs an appropriate signal to each component of each control signal line pair.
  • the first inverter 402 is composed of a PMOST 410 and an NMOST 412, and its input signal node is I 402 and its output signal node is Q 402.
  • the second inverter 404 includes a PMOST 414 and an NMOS T416, and its input signal node is I404 and its output signal node is Q404.
  • the output signal node Q402 of the first inverter 402 and the input signal node I404 of the second inverter 404 are connected.
  • the output signal node Q404 of the second inverter 404 and the input node I402 of the first inverter 402 are connected through one feedback control transistor, PMOST420, and the gate of the PMOST420 is connected to the feedback control signal line CWL.
  • the output signal node Q404 of the second inverter 404 is connected to the gate of the NMOS T422 that is one buffer transistor, and the source of the NMOS T422 is connected to the power supply feedback line VSSL.
  • the drain of the NMOS T422 is connected to the sources of the NMOSTs 424, 426 and 428 which are read control transistors.
  • the drains of the NMOSTs 424, 426, and 428 are connected to the bit lines BL1, BL2, and BL3, respectively, and the gates are read control signal lines RWL1, RWL2, and RWL3, which are components of the control signal line pair corresponding to each bit line. Are connected to each.
  • the input signal node I402 of the first inverter 402 is connected to the sources of NMOSTs 430, 432, and 434, which are write control transistors, and the drains thereof are connected to the bit lines BL1, BL2, and BL3, respectively, and the gates are connected to the respective bits.
  • NMOSTs 430, 432, and 434 which are write control transistors
  • the drains thereof are connected to the bit lines BL1, BL2, and BL3, respectively, and the gates are connected to the respective bits.
  • write control signal lines WWL1, WWL2, and WWL3 which are components of the control signal line pair corresponding to the line.
  • the PMOST 420 sets the potential of the feedback control signal line CWL to a high potential and makes it non-conductive only when the write operation is selected.
  • a positive feedback circuit is configured between the first inverter 402 and the second inverter 404 in a conductive state.
  • the signal of the feedback control signal line CWL may be logically the logical sum of the signals of the write control signal lines WWL1, WWL2, and WWL3.
  • An NMOST may be used instead of the PMOST, but the logic of the signal on the feedback control signal line CWL is the above inversion.
  • one feedback control transistor is used to reduce the number of transistors. Instead, one feedback control signal line is provided, and the gate is controlled from the feedback control signal line so that the feedback control transistor is turned off during the write operation. A signal is applied. Furthermore, the buffer transistor is also shared to reduce the increase in the number of transistors.
  • the above embodiment shows the case where there are three bit lines, there may be two or three or more.
  • the number of transistors in the SRAM cell need only be increased by 2 for each bit line. Therefore, when an SRAM memory device is realized as an integrated circuit, the ratio of the area increase to the bit line increase of the SRAM cell can be reduced.
  • FIG. 18 is a configuration diagram of an SRAM cell according to the fourth embodiment of the present invention.
  • the first inverter 502 includes a PMOST 510 and an NMOS T512, and its input signal node is I502 and its output signal node is Q502.
  • the second inverter 504 includes a PMOST 514 and an NMOST 516, and its input signal node is I504 and its output signal node is Q504.
  • the output signal node Q502 of the first inverter 502 and the input signal node I504 of the second inverter 504 are connected.
  • the output signal node Q504 of the second inverter 504 and the input signal node I502 of the first inverter 502 are connected through one feedback control transistor PMOST520, and the gate of the PMOST520 is connected to the feedback control signal line CWL.
  • the output signal node Q504 of the second inverter 504 is connected to the gate of the NMOS T522 which is one buffer transistor, and the source of the NMOS T522 is connected to the power supply feedback line VSSL.
  • the drain of the NMOST 522 is connected to the sources of the NMOSTs 524 and 526 which are read control transistors.
  • the drains of the NMOSTs 524 and 526 are connected to the bit lines BL1 and BL3, respectively, and the gates are connected to the read control signal lines RWL1 and RWL2 corresponding to the bit lines, respectively.
  • the input signal node I502 of the first inverter 502 is connected to the sources of the NMOSTs 530 and 532 which are write control transistors, the drains thereof are connected to the bit lines BL1 and BL2, respectively, and the gates thereof are connected to the respective bit.
  • the write control signal lines WWL1 and WWL2 corresponding to the lines are respectively connected.
  • the PMOST 520 sets the potential of the feedback control signal line CWL to a high potential and makes it non-conductive only when the write operation is selected. In other cases, a positive feedback circuit is configured between the first inverter 502 and the second inverter 504 in a conductive state.
  • bit line BL1 and one control signal line pair (WWL1, RWL1) corresponding thereto there is one bit line BL1 and one control signal line pair (WWL1, RWL1) corresponding thereto, the other bit line BL2 is used exclusively for writing, and the bit line BL3 is used exclusively for reading.
  • One write control line WWL2 corresponds to the bit line BL2
  • one read control line RWL2 corresponds to the bit line BL3.
  • the write control signal line and the corresponding write control transistor can be reduced, or the read control signal line and the corresponding read control transistor can be reduced. Can be suppressed.
  • a function as a flexible storage device can be realized by a function of a target storage device such as a combination of reading out two lines.
  • each transistor used was a fin-shaped double insulated gate field effect transistor shown in the schematic diagram of FIG. .
  • 601 is a first gate electrode
  • 602 is a second gate electrode
  • 603 is a first gate oxide film
  • 604 is a second gate oxide film
  • 605 is a source region
  • 606 is a source region 605.
  • the first electrode, 607 is the second electrode of the source region 605, 608 is the channel region
  • 609 is the drain region
  • 610 is the first electrode of the drain region 609
  • 611 is the second electrode of the drain region 609.
  • Each electrode is provided on the side surface of a fin-shaped semiconductor layer (semiconductor section having a rectangular cross section made up of 605, 608, and 609), and each electrode functions as a so-called heat radiating fin, and has the effect of widening the cooling or heat transfer area. is there.
  • the length of the gate electrodes 601 and 602 was 50 nm, the thickness of the fin was 10 nm, and the height of the fin was 100 nm. In the three-terminal operation, twice the fin height corresponds to the so-called channel width. In order to speed up the change of the bit line potential, only NMOST is dared to be five times. This can be realized by, for example, a method of connecting five NMOSTs having the same structure as the NMOST in parallel. Table 9 shows constants such as dimensions of the MOS transistors used in the simulation.
  • the voltage VDD of the power supply line of the SRAM cell was 0.7V, and the voltage VSS of the power supply feedback line was 0.0V.
  • a so-called fin-type double-insulated gate-gate field effect that is configured in crystalline silicon on an insulating layer on a substrate as disclosed in Patent Document 3 and Patent Document 4, and in which current flows parallel to the substrate.
  • transistors two gate electrodes are formed integrally with a channel sandwiched between them and others are electrically separated as shown in FIG. 4
  • the channel width is the height of the fin. It is not easy to change the height of each transistor.
  • the SRAM cell when configured using these fin-shaped double insulated gate field effect transistors, if the present invention is applied, it can be configured with the same channel width.
  • a storage device can be configured.

Landscapes

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Abstract

　書き込み動作および読み出し動作を確実にすることに起因するトランジスタ寸法への制約条件が無く、ポートあたりの制御信号線が少なく、読み出し動作のみならず書き込み動作においてもマルチポート化が容易であって、書き込み動作と読み出し動作を一つのビット線で行えるＳＲＡＭセルを提供する。　ＳＲＡＭセルは、メモリセル、特に二つのインバータ間の正帰還回路を接続または切断制御する帰還制御トランジスタを備え、一本のビット線に接続された書き込み制御トランジスタおよび読み出し制御トランジスタおよびこれに接続された読み出しバッファトランジスタを有する。

Description

ＳＲＡＭセル
　本発明は、読み出し動作と書き込み動作を１つのビット線で行うＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）セルに関する。
　本願では電気回路網での回路の結節点をノードと称することにする。当然のことながら、あるノードは二つの役割をすることがある。すなわち、ある一つの回路網の中である一定の機能を有する部分回路網を部分回路と称することにすると、一つのノードにある部分回路の電気信号が出力されるとき（出力信号ノード）、そのノードにつながる他の部分回路から見るとそのノードは電気信号が入力されるノード（入力信号ノード）になっていることがある。また、特に回路に電流を供給する配線を電源供給線、電源供給線から回路を通った電流が帰還される配線を電源帰還線と称する。さらにまた、端子とは回路に用いられているトランジスタ、抵抗、容量などの回路素子の、外部との電気的接続のために設けられた電極を言う。電気的には端子がノードを兼ねることがあり得る。
　電気信号の異なる二つの代表値、例えば信号振幅のハイレベル、ローレベルに論理値を対応させて電気的に論理操作を実行する電気回路網を論理装置と称する。その場合の電気信号を論理信号と称し、論理値は１または０であって、それぞれハイレベル、Ｈまたはローレベル、Ｌを対応させる。論理信号はデータと略称されることがある。電気回路やそれに用いられている能動素子の電気的動作を制御するための電気信号を制御信号と称する。論理信号が制御信号を兼ねることがある。制御信号に関わる配線を制御信号線、論理信号に関わる配線をデータ線と称する。
　トランジスタとは、少なくとも一つの制御信号入力端子と少なくとも二つの信号出力端子とを有し、制御信号によって、二つの出力端子間の導通、非導通状態を制御する電気的スイッチの具体化形態の一つである。そのトランジスタは一般に絶縁ゲート電界効果トランジスタ（ＭＯＳＴ）やバイポーラトランジスタ（ＢＰＴ）等である。ＭＯＳＴの場合はそのゲートが制御信号入力端子として用いられ、ドレインとソースが二つの信号出力端子として用いられる。ＢＰＴの場合は、ベースが制御信号入力端子として用いられ、コレクタとエミッタが二つの信号出力端子として用いられる。
　さらに、インバータとは、信号入力端子と信号出力端子とを有する電気回路で、かつ電気的な論理操作が可能な論理装置であって、その信号出力端子にその信号入力端子に印加された論理信号の反転論理信号を出力するものである。もちろん電源供給線と電源帰還線に接続されて動作する。
　以下の本発明の説明ではトランジスタとしてＭＯＳＴを用いた場合を例にとって述べる。このＭＯＳＴを用いたＳＲＡＭセルは、例えば、図１のデュアルビットラインＳＲＡＭセル１０がある。ここで、「ビットライン」とはデータ線であって、これを通してＳＲＡＭセルに記憶内容に関わる論理信号（データ）の入出力（書き込みや読み出し）が行われる配線である。「デュアル」とはそれらが二本あり、かつそれらを同時に通過する論理信号が互いに反転であることを表す。書き込み専用ビット線や読み出し専用ビット線、両方が行われるビット線がある。
　さて、図１において、極性がＰ形のＭＯＳＴ（ＰＭＯＳＴ）２０および極性がＮ形のＭＯＳＴ（ＮＭＯＳＴ）２２の各ドレインを出力信号ノードＱ１に接続し、各ゲート電極を入力信号ノードＩ１に接続し、ＰＭＯＳＴ２０のソースはノードＶＤ１において電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ２２のソースはノードＶＳ１において電源帰還線ＶＳＳＬに接続してインバータ１２が構成されており、またＰＭＯＳＴ２４およびＮＭＯＳＴ２６の各ドレインを出力信号ノードＱ２に接続し、各ゲートを入力信号ノードＩ２に接続し、ＰＭＯＳＴ２４のソースはノードＶＤ２において電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ２６のソースはノードＶＳ２において電源帰還線ＶＳＳＬに接続してインバータ１４が構成されている。上記のようにＰＭＯＳＴとＮＭＯＳＴで構成されたインバータをＣＭＯＳインバータと称する。
　次に、インバータ１２の出力信号ノードＱ１はインバータ１４の入力信号ノードＩ２に接続し、そのインバータ１４の出力信号ノードＱ２はインバータ１２の入力信号ノードＩ１に接続して正帰還回路（ラッチ回路とも言う）を構成し、さらにインバータ１４の出力信号ノードＱ２はアクセストランジスタ（読み出し動作にも書き込み動作にも用いられる制御トランジスタである）であるＮＭＯＳＴ１６のソース（またはドレイン）に接続され、ＮＭＯＳＴ１６のドレイン（またはソース）はノードＤ１においてビット線ＢＬに接続され、インバータ１２の出力信号ノードＱ１は他のアクセストランジスタであるＮＭＯＳＴ１８のソース（またはドレイン）に接続され、ＮＭＯＳＴ１８のドレイン（またはソース）はノードＤ２においてビット線ＢＬＢに接続され、ＮＭＯＳＴ１６および１８のゲートはそれぞれノードＰ１およびＰ２においてワード線ＷＬに接続されて一つのＳＲＡＭセルが構成されている。ビット線ＢＬとＢＬＢでは、その電位を論理信号としてみる時は互いに相手の反転となっている、すなわち相補的である。また、出力信号ノードＱ１とＱ２の論理信号レベルも定常状態においては相補的（一方がハイレベルＨであれば他方はローレベルＬとなっている）となっている。例えば、インバータ１２の出力信号ノードＱ１がローレベルでインバータ１４の出力信号ノードＱ２がハイレベルのときは論理１を記憶しているとし、その逆は論理０を記憶しているとする等と記憶内容が決められている。ＮＭＯＳＴ１６および１８はＳＲＡＭセルの記憶内容をビット線ＢＬおよびＢＬＢに読み出す時の読み出し制御トランジスタとしても、あるいはビット線ＢＬおよびＢＬＢの論理信号をＳＲＡＭセルに書き込む時の書き込み制御トランジスタとしても用いられる。さらに、ＳＲＡＭセルでの論理信号レベルは、それを用いたメモリ装置外部の論理回路の論理信号レベルと異なる場合がある。
　さて、ＳＲＡＭセルをアレイ状に配置して構成したＳＲＡＭ装置は、高速動作が可能であって、かつ記憶容量を大きくすることが求められている。そのため、ＳＲＡＭセルの面積を小さくすること、すなわち各トランジスタの寸法は実現可能な最小寸法とすることが望ましい。しかし、ＳＲＡＭセルの記憶内容を読み出す時、記憶内容が反転してしまう誤動作を防ぐことや、正しく記憶内容が書き込まれることを保証するなどのため、すべてのトランジスタを最小寸法とすることは出来ない。概略、インバータのＮＭＯＳＴである２２および２６のチャネル長は最小寸法、（チャネル幅は面積、動作速度を勘案して最小寸法よりは大きくする場合が多い）とし、アクセストランジスタ１６および１８はこれらよりも電流駆動能力を弱く（例えばチャネル幅を小さくしたり、チャネル長を長くしたり、あるいはその両方とする）し、インバータ１２のＰＭＯＳＴ２０およびインバータ１４のＰＭＯＳＴ２４よりは電流駆動能力を強く（例えばＰＭＯＳＴ２０および２４のチャネル長をアクセストランジスタ１６および１８よりも長くしたり、チャネル幅については逆に小さくしたり、またはその両方とする）するように設定される。ただし、チャネル幅については実現可能な最小寸法より小さくすることは出来ないと言う制約条件があるので、これを勘案して各トランジスタのチャネル幅を最小寸法以上に設定しなければならない。したがって、その分ＳＲＡＭセルの面積は増加するし、浮遊容量が増加することによってその動作速度の低下を招く。
　上記のＳＲＡＭセルを構成する各トランジスタに課せられる寸法の制約条件を除去した従来のＳＲＡＭセルとして図２に示す回路が下記特許文献１で開示されている。
　図２においては、Ｐ形のＭＯＳＴ（ＰＭＯＳＴ）４０およびＮ形のＭＯＳＴ（ＮＭＯＳＴ）４２の各ドレインを出力信号ノードＱ４２に接続し、各ゲート電極を入力信号ノードＩ４２に接続し、ＰＭＯＳＴ４０のソースはノードＶＤ４２において電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ４２のソースはノードＶＳ４２において電源帰還線ＶＳＳＬに接続して第一のインバータ３２が構成されており、またＰＭＯＳＴ４４およびＮＭＯＳＴ４６の各ドレインを出力信号ノードＱ４４に接続し、各ゲート電極を入力信号ノードＩ４４に接続し、ＰＭＯＳＴ４４のソースはノードＶＤ４４において電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ４６のソースはノードＶＳ４４において電源帰還線ＶＳＳＬに接続して第二のインバータ３４が構成されている。さらに、第一のインバータ３２の出力信号ノードＱ４２は第二のインバータ３４の入力信号ノードＩ４４に接続し、第二のインバータ３４の出力信号ノードＱ４４は帰還制御トランジスタであるＰＭＯＳＴ５０のドレイン（またはソース）に接続され、ＰＭＯＳＴ５０のソース（またはドレイン）は第一のインバータ３２の入力信号ノードＩ４２に接続して、ＰＭＯＳＴ５０が導通状態のときに正帰還回路（またはラッチ回路）が構成されるようになっている。さらに、ＰＭＯＳＴ５０のゲートはノードＰ１０において帰還回路制御信号を供給するワード線ＣＷＬに接続され、第一のインバータ３２の入力信号ノードＩ４２は書き込み制御トランジスタであるＮＭＯＳＴ５２のソース（またはドレイン）に接続され、ＮＭＯＳＴ５２のドレイン（またはソース）はノードＤ８において一本のビット線ＢＬに接続され、ゲート電極はノードＰ８において書き込み制御信号を供給する書き込み制御信号線ＷＷＬに接続されている。また第二のインバータ３４の出力信号ノードＱ４４は読み出し制御トランジスタであるＮＭＯＳＴ５４のソース（またはドレイン）に接続され、ＮＭＯＳＴ５４のドレイン（またはソース）はノードＤ９において上記ビット線ＢＬに接続され、ＮＭＯＳＴ５４のゲート電極はノードＰ９において読み出し制御信号を供給する読み出し制御信号線ＲＷＬに接続されている。制御回路６０はこのセルを選択するためのデコード回路やＷＷＬ線、ＣＷＬ線やＲＷＬ線の電位を適切に制御し、それぞれの制御信号を生成する。
　以下においては、ＳＲＡＭセル内における論理信号のハイレベルを電源供給線ＶＤＤＬの電位ＶＤＤとし、ローレベルは電源帰還線ＶＳＳＬの電位（接地、ＧＮＤ、０Ｖ）として動作の概略をシミュレーションにより説明する。
　図３は、従来のＳＲＡＭセルの構成図で、シミュレーションに用いた回路を示すが、センス回路は説明の都合上省略した。またＶＤＤの値は０．７Ｖとした。
　図２のような一つのビット線で書き込み動作及び読み出し動作を行うＳＲＡＭセルを用いた記憶装置はビット線に誘起する雑音電圧による誤動作（特に読み出し動作においての誤動作）の対策が必要であるが、１キャパシタＤＲＡＭと同様にいわゆるオープンビットライン方式を採用してその対策とすることができる。図３において、インバータ８６（点線で囲まれた部分回路）はＰＭＯＳＴ７０およびＮＭＯＳＴ７２とで構成され、インバータ８８（点線で囲まれた部分回路）はＰＭＯＳＴ７４およびＮＭＯＳＴ７６とで構成され、インバータ８６の出力信号ノードとインバータ８８の入力信号ノードが結線されている。このノードをＶｃｅｌｌｈｏｌｄと呼ぶ。また、インバータ８６の入力信号ノードをＶｃｅｌｌｗｒｉｔｅと、インバータ８８の出力信号ノードをＶｃｅｌｌｒｅａｄと呼ぶが、これらは帰還制御トランジスタであるＮＭＯＳＴ８４で接続されている。ＮＭＯＳＴ８４の導通、非導通状態はそのゲートに印加される制御信号Ｖｆｂｃｏｎｔにより定まる。ノードＶｃｅｌｌｒｅａｄおよびＶｃｅｌｌｗｒｉｔｅはそれぞれ読み出し制御トランジスタであるＮＭＯＳＴ８０および書き込み制御トランジスタであるＮＭＯＳＴ８２により一つのビット線ＢＬに接続されている。ＮＭＯＳＴ８０および８２の導通、非導通状態はそれぞれのゲート電極端子に印加される制御信号ＶｗｒｌおよびＶｗｗｌによって定まる。ビット線ＢＬには、記憶装置アレイの他の行のセルが多数接続されていることを想定して負荷容量Ｃｂｉｔを接続した。またその電位はＮＭＯＳＴ９０によりビット線電位制御信号源Ｖｂｉｔｓｏｕｒｃｅに制御される。ＮＭＯＳＴ９０のゲート電極端子には制御信号Ｖｂｉｔｓｃｏｎｔが印加され、ＮＭＯＳＴ９０を非導通状態とすることによりビット線ＢＬを高インピーダンス状態（電荷の放電や充電が極めて制限された状態）にすることができる。なお、ノードの記号でそのノードの信号波形の記号も表すことにする。
　シミュレーションには、図４の模式図で示される従来から用いられる二重絶縁ゲート電界効果トランジスタを二つのゲート電極を共通接続して三端子動作させたものを用いた。図４において、９１は基板、９２は絶縁膜、９３はソース領域、９４はドレイン領域、９５はチャネル領域、９６－１は第１のゲート酸化膜、９６－２は第２のゲート酸化膜、９７は第１のゲート、９８は第２のゲート、９９は絶縁膜である。
　まず、図２の従来のＳＲＡＭセルの書き込み動作についてのシミュレーション結果を図５及び図６に示す。図５は書き込み動作の制御信号波形であり、図６はそのときのＳＲＡＭセルの各ノードの信号波形を示す。
　図５の書き込み動作の制御信号波形のサンプリング値を表１に示す。図５の横軸はＴｉｍｅ（時間）（ｓ：秒）、縦軸はＳｉｇｎａｌ　Ｓｗｉｎｇ（信号振幅）（Ｖ）を表す。
△はＶfbcont（帰還制御信号線CWLの信号、すなわち帰還制御信号）特性、
●はＶwwl（書き込み制御信号線WWLの信号、すなわち書き込み制御信号）特性を示す。
 図５の特性より、ＶfbcontとＶwwlは時間的に交互に一定値をとる。
　また、図６の書き込み動作時のＳＲＡＭセルの各ノードの信号波形のサンプリング値を表２に示す。図６の横軸はＴｉｍｅ（時間）（ｓ：秒）、縦軸はＳｉｇｎａｌ　Ｓｗｉｎｇ（信号振幅）（Ｖ）を表す。
－はＶcellhold（セルのホールド電圧、すなわち第一のインバータの出力ノードの電圧）特性、
＋はＶcellwrite（セルの書き込み電圧、すなわち第一のインバータの入力ノード電圧）特性、
実線はＶcellread（セルの読み出し電圧、すなわち第二のインバータの出力ノード電圧）特性、
＊はＶbitline（ビット線電圧）特性を示す。
Figure JPOXMLDOC01-appb-T000001
  
Figure JPOXMLDOC01-appb-T000002
  
　制御信号の振幅はＶＤＤより大きくし、一例として１．４Ｖとした。これは各制御ＮＭＯＳＴ８０、８２およびＮＭＯＳＴ８４の信号転送時の信号レベルのしきい値電圧落ちを避けるためである。また、ビット線ＢＬの電位を制御するＮＭＯＳＴ９０は導通状態にある。すなわち、制御信号Ｖｂｉｔｓｃｏｎｔは１．４Ｖに保たれており、ビット線ＢＬの電位Ｖｂｉｔｌｉｎｅは制御電源Ｖｂｉｔｓｏｕｒｃｅの電位に従い、ビット線ＢＬはローインピーダンス状態（電荷の充電や放電が極めて容易な状態）となっている。
　ノードＶｃｅｌｌｗｒｉｔｅおよびＶｃｅｌｌｒｅａｄがローレベル（０Ｖ）、したがってＶｃｅｌｌｈｏｌｄがハイレベル（０．７Ｖ）のとき（この状態を記憶内容がローレベルと呼ぶことにする）、記憶内容を反転するように書き込みを行う。すなわち、Ｖｂｉｔｌｉｎｅをハイレベル（０．７Ｖ）に充電し、その後第図５に示されるように帰還制御信号Ｖｆｂｃｏｎｔを１．４Ｖから０．０Ｖに変化させてＮＭＯＳＴ８４を非導通とし、ノードＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄ間を切り離す。次に書き込み制御信号Ｖｗｗｌを０．０Ｖから１．４Ｖに変化させてＮＭＯＳＴ８２を導通状態としＶｂｉｔｌｉｎｅの電位をノードＶｃｅｌｌｗｒｉｔｅに転送する。そうすると図６に示されるようにＶｃｅｌｌｗｒｉｔｅの電位はローレベルからハイレベルに変化し、したがってＶｃｅｌｌｈｏｌｄの電位はローレベル、Ｖｃｅｌｌｒｅａｄの電位はハイレベルと順次変化する。これらの電位が安定した頃合いにＶｗｗｌを０．０Ｖに戻してＮＭＯＳＴ８２を非導通状態に戻し、さらにＶｆｂｃｏｎｔを１．４Ｖに戻してＮＭＯＳＴ８４を導通状態に戻し、インバータ８６および８８によるラッチ回路を構成して記憶内容の保持状態に入る。Ｖｆｂｃｏｎｔが１．４Ｖに保たれている期間が保持状態である。このように、ノードＶｃｅｌｌｗｒｉｔｅおよびＶｃｅｌｌｒｅａｄがハイレベル（０．７Ｖ）、したがってＶｃｅｌｌｈｏｌｄがローレベル（０．０Ｖ）のときの状態を記憶内容がハイレベルと呼ぶことにする。
　続いて、ハイレベル記憶内容をローレベルの記憶内容に書き換える。まず、Ｖｂｉｔｌｉｎｅの電位をハイレベルからローレベルに変化させる。続いて前述した書き込み手順と同様に帰還制御信号Ｖｆｂｃｏｎｔを１．４Ｖから０．０Ｖに変化させてＮＭＯＳＴ８４を非導通とし、ノードＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄ間を切り離す。次に書き込み制御信号Ｖｗｗｌを０．０Ｖから１．４Ｖに変化させてＮＭＯＳＴ８２を導通状態としＶｂｉｔｌｉｎｅの電位をノードＶｃｅｌｌｗｒｉｔｅに転送する。そうすると、図６に示されるようにＶｃｅｌｌｗｒｉｔｅ、Ｖｃｅｌｌｈｏｌｄ、Ｖｃｅｌｌｒｅａｄの各ノードの電位が反転し、ローレベルの記憶内容に書き込みされる。
　以上のように書き込み動作および記憶保持動作は正常に行われることが分かった。次に読み出し動作について述べる。読み出し動作中、ＮＭＯＳＴ８２は非導通状態にあるものとする。すなわち、書き込み制御信号Ｖｗｗｌは０．０Ｖに保たれているものとする。
　図７は、図２の従来のＳＲＡＭセルの記憶内容がローレベルに保持されているＳＲＡＭセルからその内容を読み出す場合の各ノードの信号波形を示す。図７の横軸はＴｉｍｅ（時間）（ｓ：秒）、縦軸はＳｉｇｎａｌ　Ｓｗｉｎｇ（信号振幅）（Ｖ）を表す。
◇はＶcellhold（セルのホールド電圧）特性、
□はＶcellwrite（セルの書き込み電圧）特性、
△はＶcellread（セルの読み出し電圧）特性、
×はＶfbcont（帰還制御信号線CWLの信号、すなわち帰還制御信号）特性、
＊はＶbitline（ビット線電圧）特性、
＋はＶwrl（読み出し制御信号線WRLの信号、すなわち読み出し制御信号）特性、
－付き実線はＶbitsource（ビット線の電位を与えるためのパルス電源の電圧）特性、
－付き鎖線はＶbitscont（ビット線の電位を与えるためのパルス電源とビット線の接続状態を制御するためのNMOSTに与えるゲート電圧）特性を示す。
　図７の各ノードの信号波形のサンプル値を表３に示す。
Figure JPOXMLDOC01-appb-T000003
  
　オープンビットライン方式でセンスすることを想定して、まずビット線ＢＬをＶＤＤ／２に充電する。その電位が安定した後にビット線ＢＬの電位を制御する制御信号Ｖｂｉｔｓｃｏｎｔを１．４Ｖから０．０Ｖに変化させて、ＮＭＯＳＴ９０を非導通状態とし、ビット線ＢＬをハイインピーダンス状態にする。その後、図７に示されるように帰還制御信号Ｖｆｂｃｏｎｔを１．４Ｖから０．０Ｖに変化させてＮＭＯＳＴ８４を非導通とし、ノードＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄ間を切り離す。次に読み出し制御信号Ｖｗｒｌを０．０Ｖから１．４Ｖに変化させてＮＭＯＳＴ８０を導通状態としビット線ＢＬとノードＶｃｅｌｌｒｅａｄ間を接続する。ノードＶｃｅｌｌｒｅａｄはインバータ８８のＮＭＯＳＴ７６が導通状態であるから、ローインピーダンス状態である。そうすると図７に示されるようにビット線ＢＬに充電されている電荷はＮＭＯＳＴ８０および７６を通して放電され、その電位ＶｂｉｔｌｉｎｅはＶＤＤ／２から低下していく。この低下した電位によりセンスアンプは記憶内容がローレベルであることを検知することができる。なお、ノードＶｃｅｌｌｒｅａｄの電位は、最初は０．０Ｖであったが読み出し動作が始まった直後に電位が上昇する。その程度はＮＭＯＳＴ８０および７６のインピーダンスの比で決まるが、ビット線ＢＬが読み出し動作開始初期に設定された電位、ＶＤＤ／２よりは明らかに低くなる。しかし、ビット線ＢＬの電位がシミュレーションでは考慮していない雑音などでさらに上昇することがあって、ノードＶｃｅｌｌｒｅａｄの電位がたとえインバータ８６の論理しきい値（約ＶＤＤ／２）を越えたとしても、ノードＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄ間が切り離されているため、記憶内容を反転させることはない。読み出し動作終了後は、制御信号は０．０Ｖに戻され、ＮＭＯＳＴ８０は再び非導通状態となる。さらに、帰還制御信号Ｖｆｂｃｏｎｔは１．４Ｖに戻され、ＮＭＯＳＴ８４は再び導通状態になりＳＲＡＭセルはローレベル記憶保持状態に戻り、記憶内容の反転は生じていない。
　図８は、図２の従来のＳＲＡＭセルの記憶内容がハイレベルに保持されているＳＲＡＭセルからその内容を読み出す場合の各ノードの信号波形を示す。図８の横軸はＴｉｍｅ（時間）（ｓ：秒）、縦軸はＳｉｇｎａｌ　Ｓｗｉｎｇ（信号振幅）（Ｖ）を表す。
◇はＶcellhold（セルのホールド電圧）特性、
前面□はＶcellwrite（セルの書き込み電圧）特性、
△はＶcellread（セルの読み出し電圧）特性、
×付き鎖線はＶfbcont（帰還制御信号線CWLの信号、すなわち帰還制御信号）特性、
＊はＶbitline（ビット線電圧）特性、
＋付き鎖線はＶwrl（読み出し制御信号線WRLの信号、すなわち読み出し制御信号）特性、
後面□はＶbitsource（ビット線の電位を与えるためのパルス電源の電圧）特性、
－付き鎖線はＶbitscont（ビット線の電位を与えるためのパルス電源とビット線の接続状態を制御するためのNMOSTに与えるゲート電圧）特性を示す。
　図８の各ノードの信号波形のサンプル値を表４に示す。
Figure JPOXMLDOC01-appb-T000004
  
　ビット線ＢＬの電位がＶＤＤ／２に安定した後にビット線ＢＬの電位を制御する制御信号Ｖｂｉｔｓｃｏｎｔを１．４Ｖから０．０Ｖに変化させて、ＮＭＯＳＴ９０を非導通状態とし、ビット線ＢＬをハイインピーダンス状態にする。その後、図８に示されるように帰還制御信号Ｖｆｂｃｏｎｔを１．４Ｖから０．０Ｖに変化させてＮＭＯＳＴ８４を非導通とし、ノードＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄ間を切り離す。次に読み出し制御信号Ｖｗｒｌを０．０Ｖから１．４Ｖに変化させてＮＭＯＳＴ８０を導通状態としビット線ＢＬとノードＶｃｅｌｌｒｅａｄ間を接続する。ノードＶｃｅｌｌｒｅａｄはインバータ８８のＰＭＯＳＴ７４が導通状態で電源ＶＤＤに接続されているので図８に示されるようにビット線ＢＬはＮＭＯＳＴ８０およびＰＭＯＳＴ７４を通してさらに充電され、その電位ＶｂｉｔｌｉｎｅはＶＤＤ／２から上昇していく。この上昇した電位によりセンスアンプは記憶内容がハイレベルであることを検知することができる。なお、ノードＶｃｅｌｌｒｅａｄの電位は、最初は０．７Ｖであったが読み出し動作が始まった直後に電位が低下する。その程度はＮＭＯＳＴ８０およびＰＭＯＳＴ７４のインピーダンスの比で決まるが、ノードＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄ間が切り離されているため、この電位がシミュレーションでは考慮していないことであるが、雑音などでたとえインバータ８６の論理しきい値より低下したとしても記憶内容を反転させることはない。読み出し動作終了後、制御信号は０．０Ｖに戻され、ＮＭＯＳＴ８０は再び非導通状態となる。さらに、帰還制御信号Ｖｆｂｃｏｎｔは１．４Ｖに戻され、ＮＭＯＳＴ８４は再び導通状態になりＳＲＡＭセルはハイレベル記憶保持状態に戻り、この場合も記憶内容の反転は生じていないことが分かる。
　以上のように読み出し動作も正常に動作することがわかったが、改良の余地もあることが分かった。それは図７及び図８のノードＶｃｅｌｌｗｒｉｔｅの電位が帰還制御信号Ｖｆｂｃｏｎｔを１．４Ｖから０．０Ｖに変化するとき、低下することである。図７の場合は負の電位に一時的に変化し、図８の場合はハイレベルの電位ＶＤＤより低下している。その原因は、ノードＶｃｅｌｌｗｒｉｔｅが、ＮＭＯＳＴ８４が非導通になることでハイインピーダンス状態、すなわち電荷がその電位を保つに十分な量だけ放電したり充電されたりする通路がない状態となり、そのためノードＶｃｅｌｌｗｒｉｔｅに負荷されている浮遊容量の一方の電位が変化すると浮遊容量にも電位の変化に対応した電荷が蓄積されると言う条件を満たすべく蓄積されている電荷の再配分が起るためである。すなわち、ＮＭＯＳＴ８４のゲートとノードＶｃｅｌｌｗｒｉｔｅ間の浮遊容量に蓄積されていた電荷量がＮＭＯＳＴ８４のゲート端子の電位が変化することで変化するためである。シミュレーションでは問題は起らなかったが、雑音などが付加すると図７の場合のように負の電位になることはゲートに起因するリーク電流の増加（いわゆるＧＩＤＬ）やゲート酸化膜破壊の原因となる場合もあるし、図８の場合のようにハイレベル電位からの低下は記憶内容反転の原因となる場合もあり、これらの要因を無くしたＳＲＡＭセルが望ましい。また、図２のＳＲＡＭセルは読み出しと書き込みポートの一組に対し制御信号線が三本あり、これも少ない方が望ましい。
　図２において、書き込み動作時および読み出し動作時に帰還制御トランジスタを非導通とするように制御するため、ＳＲＡＭ記憶装置の行方向の読み出し制御信号線ＲＷＬおよび書き込み制御信号線ＷＷＬと独立した行方向の帰還制御信号線ＣＷＬを必要とした。ただし、書き込み動作時の雑音余裕を確保するだけでよければ帰還制御トランジスタをＰＭＯＳＴとしてそのゲート電極端子を書き込み制御信号線ＷＷＬに接続すれば制御信号線を一本減らすことができる。すなわち、書き込み制御ＮＭＯＳＴが非導通または導通状態のとき帰還制御トランジスタはそれぞれ導通または非導通状態でよいからである。しかし、読み出し動作時には帰還制御ＰＭＯＳＴは導通状態となってしまうから、読み出し動作時の雑音余裕が小さくなってしまう。すなわち、読み出し動作時に第二のインバータ３４の出力信号ノードＱ４４（図３ではＶｃｅｌｌｒｅａｄ）の電位変化が即第一のインバータ３２の入力信号ノードＩ４２（図３ではＶｃｅｌｌｗｒｉｔｅ）の電位変化となり、雑音などの影響で第一のインバータ３２（図３ではインバータ８６）の出力が反転、すなわち記憶内容が反転する危険が増大する。これを回避するために、下記特許文献２において読み出し制御トランジスタおよびバッファトランジスタからなる読み出しバッファと読み出し専用ビット線を別途加えた図９に示すＳＲＡＭセル１００が開示されている。
　図９のＳＲＡＭセル１００においては、ＰＭＯＳＴ１１０およびＮＭＯＳＴ１１２の各ドレインを接続して出力信号ノードＱ１０２とし、それらの各ゲートを接続して入力信号ノードＩ１０２とし、ＰＭＯＳＴ１１０のソースは電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ１１２のソースは電源帰還線ＶＳＳＬに接続してインバータ１０２が構成されている。またＰＭＯＳＴ１１４およびＮＭＯＳＴ１１６の各ドレインを接続して出力信号ノードＱ１０４とし、各ゲートを接続して入力信号ノードＩ１０４とし、ＰＭＯＳＴ１１４のソースは電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ１１６のソースは電源帰還線ＶＳＳＬに接続してインバータ１０４が構成されている。さらに、インバータ１０２の出力信号ノードＱ１０２はインバータ１０４の入力信号ノードＩ１０４に接続され、その出力信号ノードＱ１０４は帰還制御トランジスタであるＰＭＯＳＴ１２０のドレイン（またはソース）に接続され、ＰＭＯＳＴ１２０のソース（またはドレイン）はインバータ１０２の入力信号ノードＩ１０２に接続して、ＰＭＯＳＴ１２０が導通状態のときに正帰還回路（またはラッチ回路）が構成されるようになっている。さらに、ＰＭＯＳＴ１２０のゲートは書き込み制御信号線ＷＷＬに接続され、インバータ１０２の入力信号ノードＩ１０２は書き込み制御トランジスタであるＮＭＯＳＴ１２２のソース（またはドレイン）に接続され、ＮＭＯＳＴ１２２のドレイン（またはソース）は書き込み専用ビット線Ｗ－ＢＬに接続されている。またインバータ１０２の出力信号ノードＱ１０２はバッファトランジスタであるＮＭＯＳＴ１２４のゲートに接続され、ＮＭＯＳＴ１２４のソースは電源帰還線ＶＳＳＬに接続され、ＮＭＯＳＴ１２４のドレインは読み出し制御トランジスタであるＮＭＯＳＴ１２６のソース（またはドレイン）に接続され、ＮＭＯＳＴ１２６のドレイン（またはソース）は読み出し専用ビット線Ｒ－ＢＬに接続され、ＮＭＯＳＴ１２６のゲートは読み出し制御信号線ＲＷＬに接続されている。制御回路１３０はこのセルを選択するためのデコード回路やＷＷＬやＲＷＬに適切な制御信号を与える。
特開２００９－１５１８４４号公報 米国特許第６８５３５７８号明細書 特許第３５４３１１７号公報 米国特許第７０６１０５５号明細書
　図９のＳＲＡＭセル１００はＲ－ＢＬおよびＷ－ＢＬなるビット線が一対あって（それぞれ書き込みポート及び読み出しポートが一つであると言う）、これに対する読み出し動作および書き込み動作の制御信号線が２本と少なく、さらにそれぞれの動作における雑音余裕が同時に大きくとれることが特徴である。しかし、例えばＳＲＡＭセルをアレイ状に配置して構成したＳＲＡＭ記憶装置で望まれるマルチポート化（異なる複数の行またはワードにおいて同時に記憶データ書き込みあるいは読み出しができる構成とすること）を考慮するとき、読み出し動作も書き込み動作もそれぞれ同時に複数のワード単位で行ないたいときは書き込み及び読み出し専用ビット線Ｗ－ＢＬとＲ－ＢＬの対が複数必要である。そのため、配線数の極端な増加の懸念が生じる。読み出し動作のみマルチポート化する場合には読み出し専用ビット線のみを増やせば良いが、書き込み動作は一つのワード単位しかできない。しかし、書き込み動作も同時に複数のワード単位で行うことができれば記憶装置としての動作の高速化と機能の多様性が実現できる。
　本発明の目的は、上記欠点を除去し、書き込み動作および読み出し動作を確実にすることに起因するトランジスタ寸法への制約条件が無く、ポートあたりの制御信号線が少なく、読み出し動作のみならず書き込み動作においてもマルチポート化が容易であって、書き込み動作と読み出し動作を一つのビット線で行える、言い換えれば、一つのビット線を書き込み動作と読み出し動作どちらにも使用することのできるＳＲＡＭセルを提供することにある。
　本発明は、上記目的を達成するために以下の解決手段を採用する。
　本発明のＳＲＡＭセルは、メモリセル、特に二つのインバータ間の正帰還回路を接続または切断制御する帰還制御トランジスタを備え、一本のビット線に接続された書き込み制御トランジスタと読み出し制御トランジスタとを有し、さらにその読み出し制御トランジスタに接続された読み出しバッファトランジスタを有する。
　また、ＳＲＡＭセルは、記憶内容の書き込みと読み出し動作に共用できる複数本のビット線と、その各ビット線に対応する、一本の読み出し制御線と一本の書き込み制御線とを構成要素とする、ビット線と同数の複数の制御信号線対と、各ビット線と各制御信号線対の各構成要素とに接続され、また各ビット線に対応した、書き込み制御トランジスタと、読み出し制御トランジスタおよびバッファトランジスタとを構成要素とする複数のトランジスタ群を有する。
　さらに、ＳＲＡＭセルは、記憶内容の書き込みと読み出し動作に共用できる複数本のビット線と、一本の帰還制御線と、各ビット線に対応する、一本の読み出し制御線と一本の書き込み制御線とを構成要素とする、ビット線と同数の複数の制御信号線対と、各ビット線と、帰還制御線と、各制御信号線対の各構成要素とに接続され、また各ビット線に対応した、書き込み制御トランジスタと、読み出し制御トランジスタとを構成要素とする、ビット線と同数の複数のトランジスタ対を有し、さらに一個のバッファトランジスタと一個の帰還制御トランジスタを有する。
　すなわち、ＳＲＡＭセルは、アレイ状にＳＲＡＭセルを配置して構成したＳＲＡＭ記憶装置において、ビット線の数に応じて、異なる行方向のＳＲＡＭセルに対して読み出し動作と書き込み動作の種々の組み合わせが同時に可能な、マルチポート化されたＳＲＡＭ装置のためのＳＲＡＭセルを構成する。
　具体的な解決手段は以下のようになる。
構成１：ＳＲＡＭセルであって、
　一本のビット線（ＢＬ）と、
　該ビット線（ＢＬ）に対応する、一本の書き込み制御信号線（ＷＷＬ）および一本の読み出し制御信号線（ＲＷＬ）からなる制御信号線対と、
　帰還制御トランジスタ（２２０）と、
　該帰還制御トランジスタ（２２０）とは極性が反対の、書き込み制御トランジスタ（２２２）と、読み出し制御トランジスタ（２２４）と、バッファトランジスタ（２２６）と、
　出力信号ノード（Ｑ２０２）および入力信号ノード（Ｉ２０２）を有する第一のインバータ（２０２）と、
　出力信号ノード（Ｑ２０４）および入力信号ノード（Ｉ２０４）を有する第二のインバータ（２０４）とを備え、
　前記第一および第二のインバータ（２０２，２０４）は電源供給線（ＶＤＤＬ）および電源帰還線（ＶＳＳＬ）にそれぞれ接続されて動作し、
　前記第一のインバータ（２０２）の出力信号ノード（Ｑ２０２）は前記第二のインバータ（２０４）の入力信号ノード（Ｉ２０４）に接続し、前記第二のインバータ（２０４）の出力信号ノード（Ｑ２０４）と前記第一のインバータ（２０２）の入力信号ノード（Ｉ２０２）間は前記帰還制御トランジスタ（２２０）で接続し、前記第一のインバータ（２０２）の入力信号ノード（Ｉ２０２）と前記ビット線（ＢＬ）間は前記書き込み制御トランジスタ（２２２）で接続し、
　前記帰還制御トランジスタ（２２０）および前記書き込み制御トランジスタ（２２２）のそれぞれのゲートは前記書き込み制御信号線（ＷＷＬ）に接続し、
　前記バッファトランジスタ（２２６）のゲートは前記第二のインバータ（２０４）の出力信号ノード（Ｑ２０４）に接続し、前記バッファトランジスタ（２２６）のソースは前記電源帰還線（ＶＳＳＬ）に接続し、前記バッファトランジスタ（２２６）のドレインと前記ビット線（ＢＬ）間は前記読み出し制御トランジスタ（２２４）で接続し、
　前記読み出し制御トランジスタ（２２４）のゲートは前記読み出し制御信号線（ＲＷＬ）に接続することを特徴とする。
構成２：ＳＲＡＭセルであって、
　複数本のビット線（ＢＬ１，ＢＬ２）と、
　該ビット線（ＢＬ１，ＢＬ２）に対応する、一本の書き込み制御信号線（ＷＷＬ１，ＷＷＬ２）および一本の読み出し制御信号線（ＲＷＬ１，ＲＷＬ２）とからなる、前記ビット線（ＢＬ１，ＢＬ２）と同数の複数の制御信号線対と、
　前記各ビット線（ＢＬ１，ＢＬ２）に対応する、帰還制御トランジスタ（３２０，３２２）、該帰還制御トランジスタ（３２０，３２２）とは極性がそれぞれ反対の、書き込み制御トランジスタ（３３０，３３２）と、読み出し制御トランジスタ（３３４，３３６）、バッファトランジスタ（３２４，３２６）とからなる、前記ビット線（ＢＬ１，ＢＬ２）と同数の複数のトランジスタ群と、
　出力信号ノード（Ｑ３０２）および入力信号ノード（Ｉ３０２）を有する第一のインバータ（３０２）と、
　出力信号ノード（Ｑ３０４）および入力信号ノード（Ｉ３０４）を有する第二のインバータ（３０４）とを備え、
　前記第一および第二のインバータ（３０２，３０４）は電源供給線（ＶＤＤＬ）および電源帰還線（ＶＳＳＬ）にそれぞれ接続されて動作し、
　前記第一のインバータ（３０２）の出力信号ノード（Ｑ３０２）は前記第二のインバータ（３０４）の入力信号ノード（Ｉ３０４）に接続し、前記第二のインバータ（３０４）の出力信号ノード（Ｑ３０４）と前記第一のインバータ（３０２）の入力信号ノード（Ｉ３０２）間は前記帰還制御トランジスタ（３２０，３２２）をすべて直列接続し、前記第一のインバータ（３０２）の入力信号ノード（Ｉ３０２）と前記ビット線（ＢＬ１，ＢＬ２）間は対応する前記書き込み制御トランジスタ（３３０，３３２）で接続し、
　前記各帰還制御トランジスタ（３２０，３２２）および前記書き込み制御トランジスタ（３３０，３３２）のゲートは、対応する前記書き込み制御信号線（ＷＷＬ１，ＷＷＬ２）に接続し、
　前記各バッファトランジスタ（３２４，３２６）のゲートは前記第二のインバータ（３０４）の出力信号ノード（Ｑ３０４）に接続し、前記各バッファトランジスタ（３２４，３２６）のソースは前記電源帰還線（ＶＳＳＬ）に接続し、前記各バッファトランジスタ（３２４，３２６）のドレインと対応する前記各ビット線（ＢＬ１，ＢＬ２）間は対応する前記各読み出し制御トランジスタ（３３４，３３６）で接続し、
　前記各読み出し制御トランジスタ（３３４，３３６）のゲートは前記読み出し制御信号線（ＲＷＬ１，ＲＷＬ２）に接続することを特徴とする。
構成３：ＳＲＡＭセルであって、
　複数本のビット線（ＢＬ１，ＢＬ２，ＢＬ３）と、
　前記各ビット線（ＢＬ１，ＢＬ２，ＢＬ３）に対応する、一本の書き込み制御信号線（ＷＷＬ１，ＷＷＬ２，ＷＷＬ３）および一本の読み出し制御信号線（ＲＷＬ１，ＲＷＬ２，ＲＷＬ３）とからなる、前記ビット線（ＢＬ１，ＢＬ２，ＢＬ３）と同数の複数の制御信号線対と、
　一本の帰還制御線（ＣＷＬ）と、
　帰還制御トランジスタ（４２０）と、
　バッファトランジスタ（４２２）と、
　前記各ビット線（ＢＬ１，ＢＬ２，ＢＬ３）に対応する、前記帰還制御トランジスタ（４２０）とは極性がそれぞれ反対の、書き込み制御トランジスタ（４３０，４３２，４３４）および読み出し制御トランジスタ（４２４，４２６，４２８）とからなる、前記ビット線（ＢＬ１，ＢＬ２，ＢＬ３）と同数の複数のトランジスタ群と、
　出力信号ノード（Ｑ４０２）および入力信号ノード（Ｉ４０２）を有する第一のインバータ（４０２）と、
　出力信号ノード（Ｑ４０４）および入力信号ノード（Ｉ４０４）を有する第二のインバータ（４０４）とを備え、
　前記第一および第二のインバータ（４０２，４０４）は電源供給線（ＶＤＤＬ）および電源帰還線（ＶＳＳＬ）に接続されて動作し、
　前記第一のインバータ（４０２）の出力信号ノード（Ｑ４０２）は第二のインバータ（４０４）の入力信号ノード（Ｉ４０４）に接続し、第二のインバータ（４０４）の出力信号ノード（Ｑ４０４）と前記第一のインバータ（４０２）の入力信号ノード（Ｉ４０２）間は前記帰還制御トランジスタ（４２０）で接続し、
　前記帰還制御トランジスタ（４２０）のゲートは前記帰還制御線（ＣＷＬ）に接続し、
　前記第一のインバータ（４０２）の入力信号ノード（Ｉ４０２）と前記各ビット線（ＢＬ１，ＢＬ２，ＢＬ３）間は対応する前記各書き込み制御トランジスタ（４３０，４３２，４３４）で接続し、
　前記バッファトランジスタ（４２２）のゲートは前記第二のインバータ（４０４）の出力信号ノード（Ｑ４０２）に接続し、前記バッファトランジスタ（４２２）のソースは前記電源帰還線（ＶＳＳＬ）に接続し、前記バッファトランジスタ（４２２）のドレインと前記各ビット線（ＢＬ１，ＢＬ２，ＢＬ３）間は対応する前記各読み出し制御トランジスタ（４２４，４２６，４２８）で接続し、前記読み出し制御トランジスタ（４２４，４２６，４２８）のゲートは前記ビット線（ＢＬ１，ＢＬ２，ＢＬ３）に対応する前記制御信号線対の前記各読み出し制御信号線（ＲＷＬ１，ＲＷＬ２，ＲＷＬ３）に接続したことを特徴とする。
構成４：ＳＲＡＭセルであって、
　複数本のビット線（ＢＬ１，ＢＬ２，ＢＬ３）と、
　該ビット線（ＢＬ１，ＢＬ２，ＢＬ３）のうちの少なくとも一本のビット線（ＢＬ１）に対応する、一本の書き込み制御信号線（ＷＷＬ１）と一本の読み出し制御信号線（ＲＷＬ１）とからなる制御信号線対と、
　他のビット線（ＢＬ２、ＢＬ３）に対応する書き込み制御信号線（ＷＷＬ２）または読み出し制御信号線（ＲＷＬ２）と、
　一本の帰還制御線（ＣＷＬ）と、
　帰還制御トランジスタ（５２０）と、
　前記書き込み制御信号線（ＷＷＬ１，ＷＷＬ２）に対応する前記書き込み制御トランジスタ（５３０，５３２）と、
　前記読み出し制御線（ＲＷＬ１，ＲＷＬ２）に対応する読み出し制御トランジスタ（５２４，５２６）と、
　バッファトランジスタ（５２２）と、
　出力信号ノード（Ｑ５０２）および入力信号ノード（Ｉ５０２）を有する第一のインバータ（５０２）と、
　出力信号ノード（Ｑ５０４）および入力信号ノード（Ｉ５０４）を有する第二のインバータ（５０４）とを備え、
　前記第一および第二のインバータ（５０２，５０４）は電源供給線（ＶＤＤＬ）および電源帰還線（ＶＳＳＬ）に接続されて動作し、
　前記第一のインバータ（５０２）の出力信号ノード（Ｑ５０２）は前記第二のインバータ（５０４）の入力信号ノード（Ｉ５０４）に接続し、前記第二のインバータ（５０４）の出力信号ノード（Ｑ５０４）と前記第一のインバータ（５０２）の入力信号ノード（Ｉ５０２）間は前記帰還制御トランジスタ（５２０）で接続し、
　前記帰還制御トランジスタ（５２０）のゲートは前記帰還制御線（ＣＷＬ）に接続し、
　前記第一のインバータ（５０２）の入力信号ノード（Ｉ５０２）は前記書き込み制御トランジスタ（５３０，５３２）を通して対応するビット線（ＢＬ１，ＢＬ２）に接続し、
　前記各書き込み制御トランジスタ（５３０，５３２）のゲートは対応する書き込み制御信号線（ＷＷＬ１，ＷＷＬ２）に接続し、
　前記バッファトランジスタ（５２２）のゲートは前記第二のインバータ（５０４）の出力信号ノード（Ｑ５０４）に接続し、前記バッファトランジスタ（５２２）のソースは前記電源帰還線（ＶＳＳＬ）に接続し、前記バッファトランジスタ（５２２）のドレインは前記読み出し制御トランジスタ（５２４，５２６）を通して対応するビット線（ＢＬ１，ＢＬ３）に接続し、
　前記読み出し制御トランジスタ（５２４，５２６）のゲートは対応する前記読み出し制御信号線（ＲＷＬ１，ＲＷＬ２）に接続することを特徴とする。
構成５：上記構成１から４のいずれか１つに記載のＳＲＡＭセルにおいて、前記第一および第二のインバータ（２０２，３０２，４０２，５０２：２０４，３０４，４０５，５０４）はＰ形電界効果トランジスタ（２１０，３１０，４１０，５１０）とＮ形電界効果トランジスタ（２１２，３１２，４１２，５１２）とで構成することを特徴とする。
構成６：上記構成５のＳＲＡＭセルにおいて、前記各トランジスタをフィン（ひれ）形構造の二重絶縁ゲート電界効果トランジスタとし、二つのゲート電極を共通接続して三端子動作させることを特徴とする。
構成７：上記構成１から４のいずれか１つに記載のＳＲＡＭセルにおいて、前記帰還制御トランジスタ（２２０，３２０，３２２，４２０，５２０）はＰ形電界効果トランジスタからなり、前記バッファトランジスタ（２２６，３２４，３２６，４２２，５２２）、書き込み制御トランジスタ（２２２，３３０，３３２，４３０，４３２，４３４，５３０，５３２）、および読み出し制御トランジスタ（２２４，３３４，３３６，４２４，４２６，４２８，５２４，５２６）はＮ形電界効果トランジスタからなることを特徴とする。
構成８：上記構成７記載のＳＲＡＭセルにおいて、前記各トランジスタをフィン（ひれ）形構造の二重絶縁ゲート電界効果トランジスタとし、二つのゲート電極を共通接続して三端子動作させることを特徴とする。
　上記構成においては書き込み動作において正帰還回路が切断されるので、記憶内容の書き込みは容易である。すなわち、ＳＲＡＭセルで書き込みされるインバータの入力信号ノード（書き込みノード）はハイインピーダンスとなっているので通常のインバータと同じようにその出力をハイレベルまたはローレベルにする入力信号を印加すれば良いからである。また読み出し動作においては、正帰還回路を構成した状態であるので、書き込みノードがハイインピーダンスにならず、さらに読み出しバッファトランジスタでビット線の電位が書き込みノードに影響を与えることを防止しているので、雑音に対する耐性が高く、そのため、読み出し動作の雑音余裕を確保するためにインバータを構成するトランジスタに対して読み出しあるいは書き込み制御トランジスタの寸法を調整して設定する必要は無い。また、データの書き込みおよび読み出しに用いるビット線は一本で、その両方の操作が可能となっている。したがって、マルチポート化した際に、セル面積の極端な増加を防止でき、また異なる行に配置されたＳＲＡＭセルに対しては、データの同時読み出しだけでなく、同時書き込みも、また一方は読み出しで、他方は書き込みなど種々の動作の組み合わせを同時にできる高性能なＳＲＡＭ装置を構成できる。トランジスタの寸法に対する制約条件が少なく設計が容易で、例えば、ＳＲＡＭセルを構成するすべてのトランジスタの寸法を同じとし、かつ最小寸法とすることも可能である。
従来のデュアルビットラインＳＲＡＭセルの構成図である。 従来の読み出し動作と書き込み動作で供与できるシングルビットラインＳＲＡＭセルの構成図である。 ＳＲＡＭセルを構成する各トランジスタに課せられる寸法の制約条件を除去した従来のＳＲＡＭセルの構成図である。 従来のフィン形構造で、二つの独立したゲート電極を有する二重絶縁ゲート電界効果トランジスタの模式図を示す。 図２の従来のＳＲＡＭセルの書き込み動作についてのシミュレーション結果である、書き込み動作の制御信号波形図を示す。 図２の従来のＳＲＡＭセルの書き込み動作についてのシミュレーション結果である、ＳＲＡＭセルの各ノードの信号波形を示す。 図２の従来のＳＲＡＭセルの記憶内容がローレベルに保持されているＳＲＡＭセルからその内容を読み出す場合の各ノードの信号波形を示す。 図２の従来のＳＲＡＭセルの記憶内容がハイレベルに保持されているＳＲＡＭセルからその内容を読み出す場合の各ノードの信号波形を示す。 読み出し制御トランジスタおよびバッファトランジスタからなる読み出しバッファと読み出し専用ビット線を別途加えた従来のＳＲＡＭセルの構成図を示す。 本発明のＳＲＡＭセルの実施例１の構成図を示す。 動作を確認するために本発明の実施例１のＳＲＡＭセルを含むシミュレーションに用いた回路構成図である。 本発明の図１１のＳＲＡＭセルにおけるハイレベルの書き込み動作のシミュレーション結果である。 本発明の図１１のＳＲＡＭセルにおけるローレベルの書き込み動作のシミュレーション結果である。 本発明の図１１のＳＲＡＭセルにおける、出力信号ノードＱ２０４の電位がハイレベル（０．７Ｖ）で保持されているとして、その時の読み出し動作のシミュレーション結果を示す。 本発明の図１１のＳＲＡＭセルにおける、出力信号ノードＱ２０４の電位がローレベル（０．０Ｖ）で保持されているとして、その時の読み出し動作のシミュレーション結果を示す。 本発明の実施例２のＳＲＡＭセルの構成図である。 本発明の実施例３のＳＲＡＭセルの構成図である。 本発明の実施例４のＳＲＡＭセルの構成図である。 本発明の各トランジスタとして用いられるフィン形構造の二重絶縁ゲート電界効果トランジスタの斜視図である。
　本発明の実施の形態を図に基づいて詳細に説明する。
　図１０は本発明のＳＲＡＭセルの実施例１の構成図を示す。
　それぞれ一本の、ビット線ＢＬ、書き込み制御信号線ＷＷＬおよび読み出し制御信号線ＲＷＬを有するＳＲＡＭ回路２００であって、まずＰＭＯＳＴ２１０およびＮＭＯＳＴ２１２の各ドレインを接続して出力信号ノードＱ２０２とし、各ゲート電極を接続して入力信号ノードＩ２０２とし、ＰＭＯＳＴ２１０のソースは電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ２１２のソースは電源帰還線ＶＳＳＬに接続して第一のインバータ２０２が構成されている。同様にＰＭＯＳＴ２１４およびＮＭＯＳＴ２１６の各ドレインを接続して出力信号ノードＱ２０４とし、各ゲート電極を接続して入力信号ノードＩ２０４とし、ＰＭＯＳＴ２１４のソースは電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ２１６のソースは電源帰還線ＶＳＳＬに接続して第二のインバータ２０４が構成されている。また、第一のインバータ２０２の出力信号ノードＱ２０２は第二のインバータ２０４の入力信号ノードＩ２０４に接続され、その出力信号ノードＱ２０４は帰還制御トランジスタであるＰＭＯＳＴ２２０のドレイン（またはソース）に接続され、ＰＭＯＳＴ２２０のソース（またはドレイン）は第一のインバータ２０２の入力信号ノードＩ２０２に接続して、ＰＭＯＳＴ２２０が導通状態のときに正帰還回路（またはラッチ回路）が構成されるようになっている。さらに、ＰＭＯＳＴ２２０のゲートは書き込み制御信号線ＷＷＬに接続され、第一のインバータ２０２の入力信号ノードＩ２０２は書き込み制御トランジスタであるＮＭＯＳＴ２２２のソース（またはドレイン）に接続され、ＮＭＯＳＴ２２２のドレイン（またはソース）はビット線ＢＬに接続され、そのゲートは書き込み制御信号線ＷＷＬに接続されている。また第二のインバータ２０４の出力信号ノードＱ２０４はバッファトランジスタであるＮＭＯＳＴ２２６のゲートに接続され、ＮＭＯＳＴ２２６のソースは電源帰還線ＶＳＳＬに接続され、ＮＭＯＳＴ２２６のドレインは読み出し制御トランジスタであるＮＭＯＳＴ２２４のソース（またはドレイン）に接続され、ＮＭＯＳＴ２２４のドレイン（またはソース）はビット線ＢＬに接続され、ＮＭＯＳＴ２２４のゲートは読み出し制御信号線ＲＷＬに接続されている。制御回路２３０はこのセルを選択するためのデコード回路や書き込み制御信号線ＷＷＬや読み出し制御信号線ＲＷＬの電位を適切に制御する。
　ＳＲＡＭセル２００の動作の概略を説明する。ＳＲＡＭセル２００の回路動作は制御回路２３０からの読み出し制御信号線ＲＷＬおよび書き込み制御信号線ＷＷＬに基づいて行われる。
　まず、このＳＲＡＭセル２００が読み出し動作のためにも書き込み動作のためにも選択されていないとき、すなわちＳＲＡＭセル２００が接続されている書き込み制御信号線ＷＷＬも読み出し制御信号線ＲＷＬも低電位（通常は電源帰還線ＶＳＳＬの電位と同じ）でＮＭＯＳＴ２２２およびＮＭＯＳＴ２２４が非導通のとき、ＳＲＡＭセル２００はビット線ＢＬから切り離されており、さらにＰＭＯＳＴ２２０は導通状態であって、第一のインバータ２０２と第二のインバータ２０４との間に正帰還回路が構成された状態になっているから、ＳＲＡＭセル２００は外部回路（センス回路、他のＳＲＡＭセル等）から切り離された状態で、記憶内容の保持状態になっている。
　次に書き込み動作について説明する。まず、ビット線ＢＬの電位を書き込みたい内容に対応する論理レベルとし、すなわちハイレベル（ＶＤＤＬの電位）かローレベル（ＶＳＳＬの電位）とし、かつローインピーダンス状態（通常は導通状態のトランジスタなどを通して電源供給線ＶＤＤＬあるいは電源帰還線ＶＳＳＬに接続されており、電荷の充電や放電が極めて容易な状態）にしておく。次に書き込み制御信号線ＷＷＬの電位を高くし、ＮＭＯＳＴ２２２を導通状態にすると同時にＰＭＯＳＴ２２０を非導通状態にする。そうすると、ビット線ＢＬの論理レベルがＮＭＯＳＴ２２２を通して第一のインバータ２０２の入力信号ノードに転送され、第一のインバータ２０２の出力信号ノードＱ２０２はその反転レベルとなり、さらに第二のインバータ２０４の出力信号ノードＱ２０４は第一のインバータ２０２の出力信号ノードＱ２０２の論理レベルの反転レベルとなる。すなわち第二のインバータ２０４の出力信号ノードＱ２０４と第一のインバータ２０２の入力信号ノードＩ２０２とは同じ論理レベルとなる。このとき、ビット線ＢＬがハイレベルのとき第一のインバータ２０２の入力信号ノードＩ２０２に転送されるレベルはＮＭＯＳ２２２のしきい値電圧分低下するので、書き込み制御信号線ＷＷＬの高電位の値を電源供給線ＶＤＤＬの電位よりも少なくともそのしきい値電圧分だけ高く設定することがある。その後、書き込み制御信号線ＷＷＬの電位を低電位としてＮＭＯＳＴ２２２を非導通状態とし、同時にＰＭＯＳＴ２２０を導通状態にして書き込まれた記憶内容の保持状態に移る。この遷移の間、第一のインバータ２０２の入力信号ノードＩ２０２の電位はそれらに接続されているトランジスタ等の寄生容量によって保持されるので書き込みたい記憶内容が反転するようなことはない。
　次に読み出し動作について説明する。まず、ビット線ＢＬの電位をハイレベルにしてからビット線ＢＬをハイインピーダンス状態（通常は非導通状態のトランジスタなどを通して電源供給線ＶＤＤＬあるいは電源帰還線ＶＳＳＬに接続されているが、電荷の充電や放電が極めて困難な状態）にする。その後読み出し制御信号線ＲＷＬの電位を高電位としＮＭＯＳＴ２２４を導通状態とする。このとき、もし第二のインバータ２０４の出力信号ノードＱ２０４がハイレベルであればＮＭＯＳＴ２２６は導通状態である。したがって、ＮＭＯＳＴ２２４と２２６を通してビット線ＢＬの電荷の放電通路ができる。ビット線ＢＬは当初はハイインピーダンスで、電荷の更なる供給は極めて少ない状態であったから、その電位は低下していく。これはＮＭＯＳＴ２２４が導通状態である限り続き、最終的には電源帰還線ＶＳＳＬの電位レベル（ローレベル）まで低下する。逆に第二のインバータ２０４の出力信号ノードＱ２０４がローレベルであればＮＭＯＳＴ２２６は非導通状態であって、ビット線ＢＬの電荷の放電通路はできず、ビット線電位の低下は起らない。ただし、この読み出し動作の直前にＮＭＯＳＴ２２６のドレインの電位がローレベルであると、ビット線ＢＬ上の電荷の一部がＮＭＯＳＴ２２４を通してＮＭＯＳＴ２２６のドレインに移動する、いわゆる電荷の再分布でビット線ＢＬの電位は、ビット線ＢＬの容量とＮＭＯＳＴ２２６のドレインにおける容量との比でほぼ決まる値分低下するが、それ以上の低下は起らない。記憶内容がハイレベルまたはローレベルであることに応じて生じるこれらビット線ＢＬの電位変化の差をインバータ等で構成したセンス回路で検出して記憶内容を読み出すことができる。
　図１１は動作を確認するための本発明の実施例１のＳＲＡＭセル２００を含むシミュレーションに用いた回路構成図である。図１１において、図１０の実施例と同じ符号は同じ構成および機能を有するものとして、ここでは説明を省略する。説明の都合上、制御回路２３０とセンス回路は省略している。電源供給線ＶＤＤＬの電位はＶＤＤ（シミュレーションでは０．７Ｖとした）とし電源帰還線ＶＳＳＬの電位は接地電位ＧＮＤ（０．０Ｖ）とする。ビット線ＢＬはＮＭＯＳＴ２４０を通してパルス信号源に接続されている。パルス信号源の信号をＶｂｉｔｓｏｕｒｃｅで表す。ビット線ＢＬの信号をＶｂｉｔｌｉｎｅで表す。ＮＭＯＳＴ２４０のゲートには別の独立したパルス信号源が接続されており、その信号ＶｂｉｔｓｃｏｎｔによりＮＭＯＳＴ２４０の導通、非導通（このときビット線ＢＬはそれぞれローインピーダンス、ハイインピーダンス状態になる）が制御される。書き込み制御信号線ＷＷＬの電位は他の独立したパルス信号源で駆動され、その信号をＶｗｗｌで表す。同様に、読み出し制御信号線ＲＷＬの電位は他の独立したパルス信号源で駆動され、その信号をＶｗｒｌで表す。Ｖｃｅｌｌｗｒｉｔｅは第一のインバータ２０２の入力信号ノードＩ２０２の信号を、Ｖｃｅｌｌｈｏｌｄは第一のインバータ２０２の出力信号ノードＱ２０２および第二のインバータ２０４の入力信号ノードＩ２０４の信号を、Ｖｃｅｌｌｒｅａｄは第二のインバータ２０４の出力信号ノードＱ２０４の信号を、ＶｒｂｆｎはＮＭＯＳＴ２２６のドレインとＮＭＯＳＴ２２４との接続点の信号をそれぞれ表す。
　図１２は本発明の図１１のＳＲＡＭセルにおけるハイレベルの書き込み動作のシミュレーション結果である。図１２の横軸はＴｉｍｅ（時間）（ｓ：秒）、縦軸はＳｉｇｎａｌ　Ｓｗｉｎｇ（信号振幅）（Ｖ）を表す。
◇はＶcellhold（セルのホールド電圧）特性、
□はＶcellwrite（セルの書き込み電圧）特性、
△はＶcellread（セルの読み出し電圧）特性、
＊はＶbitline（ビット線電圧）特性、
×はＶwwl（書き込み制御信号線WWLの信号、すなわち書き込み制御信号）特性を示す。
　図１２のシミュレーション結果のサンプリング値を表５に示す。
Figure JPOXMLDOC01-appb-T000005
　ＳＲＡＭセルの状態はＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄがローレベル（０．０Ｖ）で、Ｖｃｅｌｌｈｏｌｄがハイレベル（０．７Ｖ）であって、この状態を反転するように書き込み動作を行っている。まず、ビット線ＢＬの電位Ｖｂｉｔｌｉｎｅがハイレベルに達した後、書き込み制御信号線ＷＷＬの電位を高電位にしてＮＭＯＳＴ２２２を導通状態にすると同時に、ＰＭＯＳＴ２２０を非導通状態にして第二のインバータ２０４から第一のインバータ２０２への正帰還回路を切断して第一のインバータ２０２と第二のインバータ２０４が単にカスケードに接続された状態とする。そうするビット線ＢＬの電位Ｖｂｉｔｌｉｎｅは第一のインバータ２０２の入力信号ノードＩ２０２に転送されて第一のインバータ２０２の入力信号ノードＩ２０２の電位Ｖｃｅｌｌｗｒｉｔｅはハイレベルに変化し、したがって第一のインバータ２０２の出力信号ノードＱ２０２の電位Ｖｃｅｌｌｈｏｌｄはローレベルに、さらに第二のインバータ２０４の出力信号ノードＱ２０４の電位Ｖｃｅｌｌｒｅａｄはハイレベルに順次変化する。各電位が安定した後、書き込み制御信号線ＷＷＬの電位を低電位に戻してＮＭＯＳＴ２２２を非導通状態にすると同時に、ＰＭＯＳＴ２２０を導通状態にして第二のインバータ２０４から第一の２０２への正帰還回路を構成し、書き込まれた内容の保持状態に移行する。図１２によれば、過渡的には小さな電位低下はあるものの定常状態と見なせる時間が経過すると確かにＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄがハイレベルを、Ｖｃｅｌｌｈｏｌｄがローレベルを保っていることを示している。
　図１３は本発明の図１１のＳＲＡＭセルにおけるローレベルの書き込み動作のシミュレーション結果である。図１３の横軸はＴｉｍｅ（時間）（ｓ：秒）、縦軸はＳｉｇｎａｌ　Ｓｗｉｎｇ（信号振幅）（Ｖ）を表す。
◇はＶcellhold（セルのホールド電圧）特性、
□はＶcellwrite（セルの書き込み電圧）特性、
△はＶcellread（セルの読み出し電圧）特性、
＊はＶbitline（ビット線電圧）特性、
×はＶwwl（書き込み制御信号線WWLの信号、すなわち書き込み制御信号）特性を示す。
　図１３のシミュレーション結果のサンプリング値を表６に示す。
Figure JPOXMLDOC01-appb-T000006
　ＳＲＡＭセルの状態はＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄがハイレベル（０．７Ｖ）で、Ｖｃｅｌｌｈｏｌｄがローレベル（０．０Ｖ）であって、この状態を反転するように書き込み動作を行っている。まず、ビット線ＢＬの電位Ｖｂｉｔｌｉｎｅがローレベルに達した後、書き込み制御信号線ＷＷＬの電位を高電位にしてＮＭＯＳＴ２２２を導通状態にすると同時に、ＰＭＯＳＴ２２０を非導通状態にして第二のインバータ２０４から第一のインバータ２０２への正帰還回路を切断して第一のインバータ２０２と第二のインバータ２０４が単にカスケードに接続された状態とする。そうするとビット線ＢＬの電位Ｖｂｉｔｌｉｎｅは第一のインバータ２０２の入力信号ノードＩ２０２に転送されて第一のインバータ２０２の入力信号ノードＩ２０２の電位Ｖｃｅｌｌｗｒｉｔｅはローレベル変化し、したがって第一のインバータ２０２の出力信号ノードＱ２０２の電位Ｖｃｅｌｌｈｏｌｄはハイレベルに、さらに第二のインバータ２０４の出力信号ノードＱ２０４の電位はローレベルに順次変化する。各電位が安定した後、書き込み制御信号線ＷＷＬの電位を低電位に戻してＮＭＯＳＴ２２２を非導通状態にすると同時に、ＰＭＯＳＴ２２０を導通状態にして第二のインバータ２０４から第一のインバータ２０２への正帰還回路を構成し、書き込まれた内容の保持状態に移行する。図１３によれば、確かにＶｃｅｌｌｗｒｉｔｅとＶｃｅｌｌｒｅａｄがローレベルを、Ｖｃｅｌｌｈｏｌｄがハイレベルを保っていることを示している。ただし、ＰＭＯＳＴ２２０のローレベルの転送効率は悪いので、特に書き込み制御信号線ＷＷＬの電位を０．０Ｖよりそのしきい値電圧分さらに低くしない限り、非導通状態ではないものの高抵抗状態ではあり、第一のインバータ２０２の入力信号ノードＩ２０２のインピーダンスは第二のインバータ２０４のローインピーダンス状態の出力信号ノードＱ２０４のそれと比べると高くなっている。したがって、保持状態に入ったとき第一のインバータ２０２の入力信号ノードＩ２０２電位Ｖｃｅｌｌｗｒｉｔｅは電荷の再分布の影響を受け、期待されるローレベルの値である０．０Ｖより少し低い電位レベルとなる。しかしこのことにより記憶内容の反転などは起きない。また雑音などの影響で第一のインバータ２０２の入力信号ノードＩ２０２の電位が上昇するようなことがあっても、ＰＭＯＳＴ２２０のしきい値電圧の絶対値分だけ上昇するとＰＭＯＳＴ２２０は低抵抗状態となり、ローインピーダンス状態の第二のインバータ２０４の出力信号ノードＱ２０４と接続されるのでそれ以上の上昇は抑えられ、やはり記憶内容の反転などは起きない。ＰＭＯＳＴ２２０のしきい値電圧の絶対値を小さくし、０Ｖに近づけるか、むしろ正の値とすれば上記現象は軽減される。すなわち、第一のインバータ２０２の入力信号ノードＩ２０２の電位Ｖｃｅｌｌｗｒｉｔｅを期待されるローレベルの値である０．０Ｖ近くに保つようにすることができる。
　図１４は、本発明の図１１のＳＲＡＭセルにおける、第二のインバータ２０４の出力信号ノードＱ２０４の電位Ｖｃｅｌｌｒｅａｄがハイレベル（０．７Ｖ）で保持されているとして、その時の読み出し動作のシミュレーション結果を示す。図１４の横軸はＴｉｍｅ（時間）（ｓ：秒）、縦軸はＳｉｇｎａｌ　Ｓｗｉｎｇ（信号振幅）（Ｖ）を表す。
◇はＶcellhold（セルのホールド電圧）特性、
□はＶcellwrite（セルの書き込み電圧）特性、
△はＶcellread（セルの読み出し電圧）特性、
＊はＶbitline（ビット線電圧）特性、
×はＶwwl（書き込み制御信号線WWLの信号、すなわち書き込み制御信号）特性（矢印なし）、
○はＶwrl（読み出し制御信号線WRLの信号、すなわち読み出し制御信号）特性、
＋はＶrbfn（バッファトランジスタのドレインの電圧）特性、
－はＶbitscont（ビット線の電位を与えるためのパルス電源とビット線の接続状態を制御するためのNMOSTに与えるゲート電圧）特性を示す。
　図１４のシミュレーション結果のサンプリング値を表７に示す。
Figure JPOXMLDOC01-appb-T000007
　この場合は、ＮＭＯＳＴ２２６は導通状態でそのドレインの電位Ｖｒｂｆｎはローレベル（０．０Ｖ）となっている。まずビット線ＢＬをハイレベルとし、その電位が安定した後Ｖｂｉｔｓｃｏｎｔを低電位にしてＮＭＯＳＴ２４０を非導通状態にし、ビット線ＢＬをハイインピーダンス状態にする。その後、読み出し制御信号線ＷＲＬの電位Ｖｗｒｌを高電位としＮＭＯＳＴ２２４を非導通状態から導通状態にする。そうすると、ＮＭＯＳＴ２２４とＮＭＯＳＴ２２６を通して接地電位ＧＮＤへの放電通路が形成される。ビット線ＢＬは当初はハイインピーダンスで電荷の充電通路はない状態を保っているので、その電位Ｖｂｉｔｌｉｎｅは図１４に図示のように低下し始める。同時にＶｒｂｆｎは一時的に増加するがＶｂｉｔｌｉｎｅを越えることはなく、最終的にはＶｂｉｔｌｉｎｅの低下とともに図１４に図示のように低下していく。この状態はＶｗｒｌが高電位の間続き、最終的にはＶｂｉｔｌｉｎｅおよびＶｒｂｆｎともＧＮＤレベル（０．０Ｖ）に落ち着くはずである。
　図１４に示すように、Ｖｗｒｌを高電位の状態をある程度保った後再び低電位に戻すと、放電通路が無くなるからＶｂｉｔｌｉｎｅの低下は進まず、その時点のＶｂｉｔｌｉｎｅの値に保たれる。一方、ＶｂｒｆｎはＮＭＯＳＴ２２６が導通状態にあることには変わりはなく、また寄生容量がビット線ＢＬよりも小さいのでより速くさらに低下し、最終的にはＧＮＤレベル（０．０）となる。その後、保持状態に入るが、図１４に図示のように、ＶｃｅｌｌｒｅａｄもＶｃｅｌｌｗｒｉｔｅも読み出し動作前のハイレベルを、Ｖｃｅｌｌｈｏｌｄはローレベルをそれぞれ保っていることから、この読み出し動作で記憶内容の反転はないことが分かる。
　図１５は、本発明の図１１のＳＲＡＭセル２００における、第二のインバータ２０４の出力信号ノードＱ２０４の電位Ｖｃｅｌｌｒｅａｄがローレベル（０．０Ｖ）　、Ｖｃｅｌｌｈｏｌｄはハイレベル（０．７Ｖ）で保持されているとして、その時の読み出し動作のシミュレーション結果を示す。図において、Ｖｃｅｌｌｒｅａｄは０．０Ｖのままであるので図の複雑さを避けるため表示は省略した。
　図１５の横軸はＴｉｍｅ（時間）（ｓ：秒）、縦軸はＳｉｇｎａｌ　Ｓｗｉｎｇ（信号振幅）（Ｖ）を表す。
◇はＶcellhold（セルのホールド電圧）特性、
□はＶcellwrite（セルの書き込み電圧）特性、
○はＶwrl（読み出し制御 信号線WRLの信号、すなわち読み出し制御信号）特性、
＊はＶbitline（ビット線電圧）特性、
＋はＶrbfn（バッファトランジスタのドレインの電圧）特性、
－はＶbitscont（ビット線の電位を与えるためのパルス電源とビット線の接続状態を制御するためのNMOSTに与えるゲート電圧）特性を示す。
　図１５のシミュレーション結果のサンプリング値を表８に示す。
Figure JPOXMLDOC01-appb-T000008
  
　この場合は、ＮＭＯＳＴ２２６は非導通状態であるが、そのドレインの電位Ｖｒｂｆｎはローレベル（０．０Ｖ）とした。そのわけは、長時間そのまま保持状態にあればＮＭＯＳＴ２２６の漏洩電流の影響でローレベルに極めて近い値になるであろうし、また前記のように第二のインバータ２０４の出力信号ノードＱ２０４がハイレベルになる履歴があればやはりローレベルになるからである。さて、まずビット線ＢＬをハイレベルとし、その電位が安定した後Ｖｂｉｔｓｃｏｎｔを低電位にしてＮＭＯＳＴ２４０を非導通状態にし、ビット線ＢＬをハイインピーダンス状態にする。その後、読み出し制御信号線ＷＲＬの電位Ｖｗｒｌを高電位とし、ＮＭＯＳＴ２２４を非導通状態から導通状態にする。この場合は、ＮＭＯＳＴ２２６が非導通なのでビット線ＢＬから接地電位ＧＮＤへの放電通路が形成されないからビット線ＢＬの電位Ｖｂｉｔｌｉｎｅは低下しないはずである。しかし図１５図示のように、ＮＭＯＳＴ２２６のドレインはビット線ＢＬからの電荷の供給を受け、その電位Ｖｒｂｆｎは増加していく。同時に、Ｖｂｉｔｌｉｎｅの電位はその電荷を失った分に相当する電位の低下が起る。最終的にはＶｂｉｔｌｉｎｅとＶｒｂｆｎはほとんど一致した状態で一定値になる。この現象はいわゆる電荷の再配分現象であって、通常はビット線の寄生容量がＮＭＯＳＴ２２６のドレインの寄生容量より十分大きいので、Ｖｂｉｔｌｉｎｅの低下量は図１５の場合より実際は小さいはずである。さらに図１５に図示のように、Ｖｗｒｌを高電位の状態をある程度保った後再び低電位に戻すと、ビット線ＢＬとＮＭＯＳＴ２２６のドレインはハイインピーダンスのままであるからＶｂｉｔｌｉｎｅとＶｒｂｆｎはほとんど一致した状態で、一定値で保たれる。
　その後、保持状態に入るが、Ｖｒｂｆｎの値が記憶内容に影響は与えないので、図１５に図示のように、Ｖｃｅｌｌｈｏｌｄは読み出し動作前のハイレベル（Ｖｃｅｌｌｒｅａｄはローレベル）を保っているからこの読み出し動作で記憶内容の反転はないことが分かる。なお、Ｖｃｅｌｌｗｒｉｔｅが負になっているのは、図１３のようにローレベルを書き込んでからこの読み出し動作を行っているため、図１３で説明したように第一のインバータ２０２の入力信号ノードＩ２０２が第二のインバータ２０４の出力信号ノードＱ２０４と高抵抗で接続されている状態になったためである。このことによってシミュレーションでは記憶内容が反転することはなかった。しかし、先にも述べたが、この状態を改善し、ほぼＶｃｅｌｌｗｒｉｔｅを期待されるローレベル（０．０Ｖ）となるようにするのが望ましいが、そのためにはＰＭＯＳＴ２２０のしきい値電圧の絶対値を保持状態の時のみの一時的、あるいは恒常的により小さくするなどの手段がある。
　上記読み出し動作において、Ｖｂｉｔｌｉｎｅの値の違いによって記憶内容が何であるかをセンス回路で判定できる。例えば、このＳＲＡＭセルのインバータと同じ論理しきい値を持つインバータの入力を接続すればその出力で判定できる。
　図１６は、本発明の実施例２のＳＲＡＭセルの構成図である。図１６は、複数本のビット線と、各ビット線に対応する、一本の書き込み制御信号線及び一本の読み出し制御信号線を構成要素とした、ビット線と同数の複数の制御信号線対とを有するＳＲＡＭセル３００である。このＳＲＡＭセル３００を用いてマルチポートＳＲＡＭ装置が構成できる。すなわち、アレイ状に上記ＳＲＡＭセルを配置したＳＲＡＭ装置において、ある一つの行方向（ワード方向）の各セルに読み出しあるいは書き込み動作をしているとき、同時に他の行方向の各セルにおいても同様動作ができるようにしたＳＲＡＭ装置が構成できる。なお、同じ行方向に配置されているＳＲＡＭセルに対しては、制御線対は共通であり、同じ列方向に配置されているＳＲＡＭセルに対しては、同複数本のビット線は共通である。異なる行に対しては異なる制御線対が用いられ、異なる列に対しては他の列のものとは異なる同複数本のビット線が用いられる。ただし、作用は同様である。
　以下図１６には、列方向に共通な二本のビット線ＢＬ１およびＢＬ２を有し、ビット線ＢＬ１に対応して、行方向に共通した書き込み制御信号線ＷＷＬ１および読み出し制御信号線ＲＷＬ１からなる第一の制御信号線対と、ビット線ＢＬ２に対応して、書き込み制御信号線ＷＷＬ２および読み出し制御信号線ＲＷＬ２からなる第二の制御信号線対との二つの制御信号線対を有するＳＲＡＭセル３００を示している。
　まずＰＭＯＳＴ３１０およびＮＭＯＳＴ３１２の各ドレインを接続して出力信号ノードＱ３０２とし、各ゲート電極を接続して入力信号ノードＩ３０２とし、ＰＭＯＳＴ３１０のソースは電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ３１２のソースは電源帰還線ＶＳＳＬに接続して第一のインバータ３０２を構成する。同様にＰＭＯＳＴ３１４およびＮＭＯＳＴ３１６の各ドレインを接続して出力信号ノードＱ３０４とし、各ゲート電極を接続して入力信号ノードＩ３０４とし、ＰＭＯＳＴ３１４のソースは電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ３１６のソースは電源帰還線ＶＳＳＬに接続して第二のインバータ３０４を構成する。
　第一のインバータ３０２の出力信号ノードＱ３０２は第二のインバータ３０４の入力信号ノードＩ３０４に接続する。第二のインバータ３０４の出力信号ノードＱ３０４と第一のインバータ３０２の入力信号ノードＩ３０２は二個の帰還制御トランジスタであるＰＭＯＳＴ３２０と３２２とを用意し、これを直列接続したもので接続する。
　また、各制御信号線対に属する書き込み制御信号線ＷＷＬ１およびＷＷＬ２それぞれに対応して書き込み制御トランジスタであるＮＭＯＳＴ３３０および３３２を用意し、それぞれのソースを第一のインバータ３０２の入力信号ノードＩ３０２に接続し、他方のドレインはそれぞれ対応するビット線ＢＬ１およびＢＬ２に接続する。また、読み出し制御信号線ＲＷＬ１およびＲＷＬ２に対応して読み出し制御トランジスタであるＮＭＯＳＴ３３４および３３６とバッファトランジスタであるＮＭＯＳＴ３２４および３２６を用意し、ＮＭＯＳＴ３３４および３３６の各ソースはＮＭＯＳＴ３２４および３２６の各ドレインにそれぞれ接続し、ＮＭＯＳＴ３３４および３３６の各ドレインはそれぞれ対応するビット線ＢＬ１およびＢＬ２に接続し、各ゲートはそれぞれ対応する読み出し制御信号線ＲＷＬ１およびＲＷＬ２に接続する。さらに、ＰＭＯＳＴ３２０と３２２のゲートはそれぞれ書き込み制御信号線ＷＷＬ１およびＷＷＬ２に接続する。
　制御回路３４０の制御下でのＳＲＡＭセル３００の動作の概略を説明する。
書き込み制御信号線ＷＷＬ１およびＷＷＬ２のどちらかが選択されると、すなわちどちらかを高電位とすると、それに対応したどちらかのビット線ＢＬ１およびＢＬ２の電位が第一のインバータ３０２の入力信号ノードＩ３０２に転送される。このとき同時に、それに対応したどちらかのＰＭＯＳＴ３２０と３２２は非導通となるので正帰還回路は切断されており、第一の実施例と同様に書き込み動作が行われる。同じＳＲＡＭセルに接続されている二個以上の書き込み制御信号線を同時に選択することは正常動作の保証ができないので禁止すべきである。異なる行に配置されたＳＲＡＭセルに対しては同時書き込み動作可能である。
　読み出し動作は、どちらか一方あるいはすべての読み出し制御信号線を選択、すなわちその電位を高電位にして第一の実施例と同様に行われる。このとき、読み出し動作をするビット線はそのための電位状態にしておくことは無論である。読み出し動作では同じＳＲＡＭセルに接続されている二個以上の読み出し制御信号線を同時に選択可能である。また異なる行に配置されたＳＲＡＭセルに対しても同時読み出し動作可能である。ただし、用いられるビット線は異なるべきである。さらに異なる行に配置されたＳＲＡＭセルそれぞれに対して、ある行のものは書き込み動作で、他の行のものは読み出し動作とすることも可能である。
　上記のように、異なる行に配置されている本発明のＳＲＡＭセルに対しては、各ビット線を読み出し動作と書き込み動作の種々組み合わせに対して用いることが可能である。むろん、読み出し動作と書き込み動作が行われるビット線は異なるべきである。
　保持状態ではＳＲＡＭセルは各ビット線から切り離されている。ただし、非導通状態のＮＭＯＳＴでは接続された状態ではあり、漏洩電流等が流れることはある。しかし、ビット線の電位変化で記憶内容が反転したりすることはないと言う意味で切り離されている。また二個の帰還制御トランジスタであるＰＭＯＳＴ３２０と３２２は導通状態で正帰還回路が構成されている。
　図１６の実施例において、バッファトランジスタであるＮＭＯＳＴ３２４と３２６を同じ寸法と構造を有する一つのバッファトランジスタで置き換え共通とすることができる。ただし、場合の数は少ないであろうが、同時に異なる複数のビット線に記憶内容を読み出す場合は、最悪では放電通路のバッファトランジスタの抵抗が同複数倍に増加するので読み出し速度が低下する。この速度低下が許容範囲であれば共通にすることはこのＳＲＡＭセルを実現する上での面積増加を軽減する効果がある。上記場合が無視できない程度ある時は図１６の実施例が有効である。
　図１７は本発明の実施例３のＳＲＡＭセルの構成図である。
ＳＲＡＭセルが三本のビット線を有する場合について図１７に示す。図１７のＳＲＡＭセル４００は三本のビット線ＢＬ１、ＢＬ２およびＢＬ３を有し、各ビット線に対応する、一本の書き込み制御信号線と一本の読み出し制御信号線を構成要素とする制御信号線対（ＷＷＬ１、ＲＷＬ１）、（ＷＷＬ２、ＲＷＬ２）および（ＷＷＬ３、ＲＷＬ３）と、一本の帰還制御信号線ＣＷＬとを有する。制御回路４４０は上記各制御信号線対の各構成要素に適切な信号を出力する。
　第一のインバータ４０２はＰＭＯＳＴ４１０とＮＭＯＳＴ４１２とで構成され、その入力信号ノードはＩ４０２、出力信号ノードはＱ４０２である。同様に第二のインバータ４０４はＰＭＯＳＴ４１４とＮＭＯＳＴ４１６とで構成され、その入力信号ノードはＩ４０４、出力信号ノードはＱ４０４である。第一のインバータ４０２の出力信号ノードＱ４０２と第二のインバータ４０４の入力信号ノードＩ４０４は接続されている。第二のインバータ４０４の出力信号ノードＱ４０４と第一のインバータ４０２の入力ノードＩ４０２は一個の帰還制御トランジスタであるＰＭＯＳＴ４２０を通して接続され、ＰＭＯＳＴ４２０のゲートは帰還制御信号線ＣＷＬに接続されている。また、第二のインバータ４０４の出力信号ノードＱ４０４は一個のバッファトランジスタであるＮＭＯＳＴ４２２のゲートに接続され、ＮＭＯＳＴ４２２のソースは電源帰還線ＶＳＳＬに接続されている。ＮＭＯＳＴ４２２のドレインは読み出し制御トランジスタであるＮＭＯＳＴ４２４，４２６および４２８の各ソースに接続されている。ＮＭＯＳＴ４２４，４２６および４２８の各ドレインはそれぞれビット線ＢＬ１、ＢＬ２およびＢＬ３に接続されており、各ゲートは各ビット線に対応する制御信号線対の構成要素である読み出し制御信号線ＲＷＬ１、ＲＷＬ２およびＲＷＬ３にそれぞれ接続されている。第一のインバータ４０２の入力信号ノードＩ４０２は書き込み制御トランジスタであるＮＭＯＳＴ４３０，４３２および４３４の各ソースに接続され、その各ドレインはそれぞれビット線ＢＬ１、ＢＬ２およびＢＬ３に接続されており各ゲートは各ビット線に対応する制御信号線対の構成要素である書き込み制御信号線ＷＷＬ１、ＷＷＬ２およびＷＷＬ３にそれぞれ接続されている。
　ＰＭＯＳＴ４２０は、書き込み動作が選択された時のみ、帰還制御信号線ＣＷＬの電位を高電位として非導通状態とする。その他の場合は導通状態で、第一のインバータ４０２と第二のインバータ４０４との間で正帰還回路が構成される。帰還制御信号線ＣＷＬの信号は、論理的には書き込み制御信号線ＷＷＬ１、ＷＷＬ２およびＷＷＬ３の各信号の論理和とすれば良い。ＰＭＯＳＴの代わりにＮＭＯＳＴを用いても良いが、帰還制御信号線ＣＷＬの信号の論理は上記の反転となる。
　同図１７では帰還制御トランジスタを一個としてトランジスタ数を少なくし、その代わりに帰還制御信号線を一本設け、書き込み動作時に帰還制御トランジスタを非導通とするようにそのゲートに帰還制御信号線から制御信号を印加するようにしている。さらにバッファトランジスタも共通化してトランジスタ数の増加を軽減している。
　上記実施例は三本のビット線を有する場合を示したが、二本であってもまた三本以上であっても良い。増加する場合は、一本のビット線の増加に対してＳＲＡＭセルにおけるトランジスタ数の増加は二個ですむ。したがって、集積回路としてＳＲＡＭ記憶装置を実現する場合に、ＳＲＡＭセルのビット線増加に対する面積増加の割合を小さくすることができる。
　図１８は本発明の実施例４のＳＲＡＭセルの構成図である。
　第一のインバータ５０２はＰＭＯＳＴ５１０とＮＭＯＳＴ５１２とで構成され、その入力信号ノードはＩ５０２、出力信号ノードはＱ５０２である。同様に第二のインバータ５０４はＰＭＯＳＴ５１４とＮＭＯＳＴ５１６とで構成され、その入力信号ノードはＩ５０４、出力信号ノードはＱ５０４である。第一のインバータ５０２の出力信号ノードＱ５０２と第二のインバータ５０４の入力信号ノードＩ５０４は接続されている。第二のインバータ５０４の出力信号ノードＱ５０４と第一のインバータ５０２の入力信号ノードＩ５０２は一個の帰還制御トランジスタであるＰＭＯＳＴ５２０を通して接続され、ＰＭＯＳＴ５２０のゲートは帰還制御信号線ＣＷＬに接続されている。また、第二のインバータ５０４の出力信号ノードＱ５０４は一個のバッファトランジスタであるＮＭＯＳＴ５２２のゲートに接続され、ＮＭＯＳＴ５２２のソースは電源帰還線ＶＳＳＬに接続されている。ＮＭＯＳＴ５２２のドレインは読み出し制御トランジスタであるＮＭＯＳＴ５２４および５２６の各ソースに接続されている。ＮＭＯＳＴ５２４および５２６の各ドレインはそれぞれビット線ＢＬ１、ＢＬ３に接続されており、各ゲートは各ビット線に対応する読み出し制御信号線ＲＷＬ１およびＲＷＬ２にそれぞれ接続されている。第一のインバータ５０２の入力信号ノードＩ５０２は書き込み制御トランジスタであるＮＭＯＳＴ５３０および５３２の各ソースに接続され、その各ドレインはビット線ＢＬ１およびＢＬ２にそれぞれ接続されており、またその各ゲートは前記各ビット線に対応する書き込み制御信号線ＷＷＬ１およびＷＷＬ２にそれぞれ接続されている。
　ＰＭＯＳＴ５２０は、書き込み動作が選択された時のみ、帰還制御信号線ＣＷＬの電位を高電位として非導通状態とする。その他の場合は導通状態で、第一のインバータ５０２と第二のインバータ５０４との間で正帰還回路が構成される。
　この場合は一本のビット線ＢＬ１とそれに対応する一つの制御信号線対（ＷＷＬ１、ＲＷＬ１）があって、他のビット線ＢＬ２は書き込み専用に用いられ、ビット線ＢＬ３は読み出し専用に用いられている。そしてビット線ＢＬ２には一本の書き込み制御線ＷＷＬ２が対応し、ビット線ＢＬ３には一本の読み出し制御線ＲＷＬ２が対応している。この場合、図１７の実施例に比べて、書き込み制御信号線と対応する書き込み制御トランジスタを削減できるし、または読み出し制御信号線とそれに対応する読み出し制御トランジスタを削減できるので、ビット線増加に対する面積増加を抑制することができる。その場合においても、少なくとも一本のビット線は書き込みにも読み出しにも用いることができるので、二本のビット線を書き込みに用い、一本のビット線は読み出しとする組み合わせや、一本を書き込み、二本を読み出しとする組み合わせなど、目的とする記憶装置の機能によって融通性のある記憶装置としての機能を実現することができる。
　上記した本発明のシミュレーションでは、各トランジスタとしては図１９の模式図で示されるフィン形構造の二重絶縁ゲート電界効果トランジスタを二つのゲート電極を共通接続して三端子動作させたものを用いた。
　この図１９において、６０１は第１のゲート電極、６０２は第２のゲート電極、６０３は第１のゲート酸化膜、６０４は第２のゲート酸化膜、６０５はソース領域、６０６はソース領域６０５の第１の電極、６０７はソース領域６０５の第２の電極、６０８はチャネル領域、６０９はドレイン領域、６１０はドレイン領域６０９の第１の電極、６１１はドレイン領域６０９の第２の電極である。上記各電極はフィン形の半導体層（６０５、６０８、６０９からなる矩形断面の半導体層）の側面に設けられており、各電極がいわゆる放熱フィンとして働き、冷却または伝熱面積を広くする効果がある。
　ゲート電極６０１，６０２長は５０ｎｍ、そのフィンの厚さは１０ｎｍ、フィンの高さは１００ｎｍとした。三端子動作ではフィンの高さの２倍がいわゆるチャネル幅に相当する。そして、ビット線電位の変化を早くするため敢えてＮＭＯＳＴのみは５倍とした。これは例えば、ＮＭＯＳＴと同じ構造のＮＭＯＳＴを５個並列に接続する等の方法で実現できる。表９にシミュレーションに用いたＭＯＳトランジスタの寸法等の定数を示している。ＳＲＡＭセルの電源供給線の電圧ＶＤＤは０．７Ｖ、電源帰還線の電圧ＶＳＳは０．０Ｖとした。
Figure JPOXMLDOC01-appb-T000009
　特に、例えば、上記特許文献３、特許文献４に開示されているような基板上の絶縁層上の結晶シリコンに構成され、電流が基板に平行に流れるいわゆるフィン型の二重絶縁ゲートゲート電界効果トランジスタ（二つのゲート電極がチャネルを挟んで一体となって形成されているものと、図４のようにそれぞれ電気的に分離されているものとがある）においては、チャネル幅はフィンの高さで決まり、その高さをそれぞれのトランジスタで変更することは容易ではない。
　しかし、これらのフィン形構造の二重絶縁ゲート電界効果トランジスタを用いてＳＲＡＭセルを構成する場合、本発明を適用すれば同じチャネル幅で構成することができるので、より工程が簡単で、高性能な記憶装置の構成が可能である。

Claims (8)

  1. 　ＳＲＡＭセルであって、
    　一本のビット線と、
    　該ビット線に対応する、一本の書き込み制御信号線および一本の読み出し制御信号線からなる制御信号線対と、
    　帰還制御トランジスタと、
    　該帰還制御トランジスタとは極性が反対の、書き込み制御トランジスタと、読み出し制御トランジスタと、バッファトランジスタと、
    　出力信号ノードおよび入力信号ノードを有する第一のインバータと、
    　出力信号ノードおよび入力信号ノードを有する第二のインバータとを備え、
    　前記第一および第二のインバータは電源供給線および電源帰還線にそれぞれ接続されて動作し、
    　前記第一のインバータの出力信号ノードは前記第二のインバータの入力信号ノードに接続し、前記第二のインバータの出力信号ノードと前記第一のインバータの入力信号ノード間は前記帰還制御トランジスタで接続し、前記第一のインバータの入力信号ノードと前記ビット線間は前記書き込み制御トランジスタで接続し、
    　前記帰還制御トランジスタおよび前記書き込み制御トランジスタのそれぞれのゲートは前記書き込み制御信号線に接続し、
    　前記バッファトランジスタのゲートは前記第二のインバータの出力信号ノードに接続し、前記バッファトランジスタのソースは前記電源帰還線に接続し、前記バッファトランジスタのドレインと前記ビット線間は前記読み出し制御トランジスタで接続し、
    　前記読み出し制御トランジスタのゲートは前記読み出し制御信号線に接続することを特徴とするＳＲＡＭセル。
  2. 　ＳＲＡＭセルであって、
    　複数本のビット線と、
    　該ビット線に対応する、一本の書き込み制御信号線および一本の読み出し制御信号線とからなる、前記ビット線と同数の複数の制御信号線対と、
    　前記各ビット線に対応する、帰還制御トランジスタ、該帰還制御トランジスタとは極性がそれぞれ反対の、書き込み制御トランジスタと、読み出し制御トランジスタ、バッファトランジスタとからなる、前記ビット線と同数の複数のトランジスタ群と、
    　出力信号ノードおよび入力信号ノードを有する第一のインバータと、
    　出力信号ノードおよび入力信号ノードを有する第二のインバータとを備え、
    　前記第一および第二のインバータは電源供給線および電源帰還線にそれぞれ接続されて動作し、
    　前記第一のインバータの出力信号ノードは前記第二のインバータの入力信号ノードに接続し、前記第二のインバータの出力信号ノードと前記第一のインバータの入力信号ノード間は前記帰還制御トランジスタをすべて直列接続し、前記第一のインバータの入力信号ノードと前記ビット線間は対応する前記書き込み制御トランジスタで接続し、
    　前記各帰還制御トランジスタおよび前記書き込み制御トランジスタのゲートは、対応する前記書き込み制御信号線に接続し、
    　前記各バッファトランジスタのゲートは前記第二のインバータの出力信号ノードに接続し、前記各バッファトランジスタのソースは前記電源帰還線に接続し、前記各バッファトランジスタのドレインと対応する前記各ビット線間は対応する前記各読み出し制御トランジスタで接続し、
    　前記各読み出し制御トランジスタのゲートは前記読み出し制御信号線に接続することを特徴とするＳＲＡＭセル。
  3. 　ＳＲＡＭセルであって、
    　複数本のビット線と、
    　前記各ビット線に対応する、一本の書き込み制御信号線および一本の読み出し制御信号線とからなる、前記ビット線と同数の複数の制御信号線対と、
    　一本の帰還制御線と、
    　帰還制御トランジスタと、
    　バッファトランジスタと、
    　前記各ビット線に対応する、前記帰還制御トランジスタとは極性がそれぞれ反対の、書き込み制御トランジスタおよび読み出し制御トランジスタとからなる、前記ビット線と同数の複数のトランジスタ群と、
    　出力信号ノードおよび入力信号ノードを有する第一のインバータと、
    　出力信号ノードおよび入力信号ノードを有する第二のインバータとを備え、
    　前記第一および第二のインバータは電源供給線および電源帰還線に接続されて動作し、
    　前記第一のインバータの出力信号ノードは第二のインバータの入力信号ノードに接続し、第二のインバータの出力信号ノードと前記第一のインバータの入力信号ノード間は前記帰還制御トランジスタで接続し、
    　前記帰還制御トランジスタのゲートは前記帰還制御線に接続し、
    　前記第一のインバータの入力信号ノードと前記各ビット線間は対応する前記各書き込み制御トランジスタで接続し、
    　前記バッファトランジスタのゲートは前記第二のインバータの出力信号ノードに接続し、前記バッファトランジスタのソースは前記電源帰還線に接続し、前記バッファトランジスタのドレインと前記各ビット線間は対応する前記各読み出し制御トランジスタで接続し、前記読み出し制御トランジスタのゲートは前記ビット線に対応する前記制御信号線対の前記各読み出し制御信号線に接続したことを特徴とするＳＲＡＭセル。
  4. 　ＳＲＡＭセルであって、
    　複数本のビット線と、
    　該ビット線のうちの少なくとも一本のビット線に対応する、一本の書き込み制御信号線と一本の読み出し制御信号線とからなる制御信号線対と、
    　他のビット線に対応する書き込み制御信号線または読み出し制御信号線と、
    　一本の帰還制御線と、
    　帰還制御トランジスタと、
    　前記書き込み制御信号線に対応する前記書き込み制御トランジスタと、
    　前記読み出し制御線に対応する読み出し制御トランジスタと、
    　バッファトランジスタと、
    　出力信号ノードおよび入力信号ノードを有する第一のインバータと、
    　出力信号ノードおよび入力信号ノードを有する第二のインバータとを備え、
    　前記第一および第二のインバータは電源供給線および電源帰還線に接続されて動作し、
    　前記第一のインバータの出力信号ノードは前記第二のインバータの入力信号ノードに接続し、前記第二のインバータの出力信号ノードと前記第一のインバータの入力信号ノード間は前記帰還制御トランジスタで接続し、
    　前記帰還制御トランジスタのゲートは前記帰還制御線に接続し、
    　前記第一のインバータの入力信号ノードは前記書き込み制御トランジスタを通して対応するビット線に接続し、
    　前記各書き込み制御トランジスタのゲートは対応する書き込み制御信号線に接続し、
    　前記バッファトランジスタのゲートは前記第二のインバータの出力信号ノードに接続し、前記バッファトランジスタのソースは前記電源帰還線に接続し、前記バッファトランジスタのドレインは前記読み出し制御トランジスタを通して対応するビット線に接続し、
    　前記読み出し制御トランジスタのゲートは対応する前記読み出し制御信号線に接続することを特徴とするＳＲＡＭセル。 
  5. 　請求項１から４のいずれか１項記載のＳＲＡＭセルにおいて、前記第一および第二のインバータはＰ形電界効果トランジスタとＮ形電界効果トランジスタとで構成することを特徴とするＳＲＡＭセル。
  6. 　請求項５記載のＳＲＡＭセルにおいて、前記各トランジスタをフィン（ひれ）形構造の二重絶縁ゲート電界効果トランジスタとし、二つのゲート電極を共通接続して三端子動作させることを特徴とするＳＲＡＭセル。
  7. 　請求項１から４のいずれか１項記載のＳＲＡＭセルにおいて、前記帰還制御トランジスタはＰ形電界効果トランジスタからなり、前記バッファトランジスタ、書き込み制御トランジスタ、および読み出し制御トランジスタはＮ形電界効果トランジスタからなることを特徴とするＳＲＡＭセル。
  8. 　請求項７記載のＳＲＡＭセルにおいて、前記各トランジスタをフィン（ひれ）形構造の二重絶縁ゲート電界効果トランジスタとし、二つのゲート電極を共通接続して三端子動作させることを特徴とするＳＲＡＭセル。
     
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