JP6802313B2 - デュアルポートsram - Google Patents
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<半導体記憶装置の全体構成>
図1は、本実施形態1に基づく半導体記憶装置の全体構成の概略を説明する図である。
図2は、メモリセルMCの構成を説明する図である。
このデュアルポートSRAMのメモリセルMCの通常の書込動作について説明する。
ここで、第1のビット線対BLA,/BLAにそれぞれ「L」レベル、「H」レベルの電位を与える。
これに伴い、第1のビット線対BLAの「L」レベルの電位は、アクセスMOSトランジスタNQ3を通じて記憶ノードMNに伝達される。そして、第2のCMOSインバータにより反転されて記憶ノード/MNは、「H」レベルになる。
図3は、実施形態1に基づく第1の書込駆動回路6Aおよび第1のビット線対充電回路7Aの構成を説明する図である。
図4は、本実施形態1に従う第1および第2の書込補助回路5Aおよび5Bの構成について説明する図である。
当該第1のブースト信号BSTAは、第1の制御回路8Aから出力される。
図5に示されるように、記憶ノードMN,/MNが「H」レベル、「L」レベルの状態で、第1のワード線WLAと第1のビット線対BLA,/BLAを使用し、記憶ノードMN,/MNを「L」レベル、「H」レベルに反転させる場合について説明する。
一例として、第2のワード線WLBは、第1のワード線WLAと同じタイミングで動作する場合の波形が示されている。
第1の書込データDAに従って第1の入力回路4Aにより相補的な第1の書込入力データDN,/DNが第1の書込駆動回路6Aに入力される。そして、第1および第2の書込インバータの出力ノードCW,/CWに反転されて出力される。ここでは、一例として第1の書込入力データDN,/DNは「H」レベル,「L」レベルで、出力ノードCW,/CWは「L」レベル、「H」レベルとなる。
図6に示されるように、本例においては、メモリセルアレイ1の上層に金属配線層を形成した場合を示している。
図7に示されるように、半導体基板上にMOSトランジスタが設けられる。そして、その上層の金属配線層にビット線対BLA,/BLAが設けられる。そして、さらに上層にワード線WLAが設けられる。そして、さらに上層に電圧VDD,VSSの電源配線が設けられる。そして、同一の金属配線層に信号配線ML11A,ML12Aが設けられる。
図8に示されるように、メモリセルアレイ1と比較して、行方向に沿って上端から下端に対して信号配線を配置するのではなく、メモリセルアレイ1Aの行方向の長さの半分にすることも可能である。
図9に示されるように、メモリセルアレイ1Bに関して、第1の信号配線ML11A、第2の信号配線ML12Aに対して信号配線をさらに追加した点が異なる。
第2の信号配線ML12Aに対してサブ信号配線ML16Aを複数設ける。
上記においては、信号配線によりブースト容量素子を形成する場合について説明した。
負電圧のブースト時のビット線の電圧降下量(電位変化ΔV)はブースト容量と接地容量との比で決まる。
ここで、CG=Cg13A+Cg2T+Cg3T
CB=Cb13A
CGは、信号配線ML12Aに付いている寄生容量Cg13Aと、第1の書込インバータの出力ノードCWについている寄生容量Cg2Tと、第1のビット線BLAに付いている寄生容量Cg3Tの和である。
Call=CB+CG・・・(式2)
デュアルポートSRAMでは半選択状態(ワード線が選択、ビット線が非選択でプリチャージ状態)のポートのビット線から電流が流入し、ブースト時の負電圧が上昇することにより、アクセスMOSトランジスタの電流駆動能力の向上を阻害する。これはビット線が短く、ビット線容量が小さい場合に顕著となる。
図11は、本実施形態2に従う第1の書込補助回路5Aの構成について説明する図である。
本実施形態3においては、ブースト能力をさらに向上させる方式について説明する。
出力ノードNBSTAは、信号配線ML11Aと接続され、ノードWBSAは、信号配線ML12Aと接続される。信号配線ML11AおよびML12Aは、ビット線と並行に配置され、メモリセルアレイ1上に配置されている。
バッファBF2Aは、第2の書込補助回路5BPの内部に配置されている場合が示されているが、特に当該場所を特定するものではなく、どのような位置に配置してもよい。
図13を用いて本実施形態3においては、複数回、ブースト動作を行う場合について説明する。
バッファBF2Aにおける遅延時間は、ディスターブ側のビット線からの電流の流入により書込側のビット線の電位が0V近くまで上がるより短い時間に設定する。
一例として、第2のワード線WLBは、第1のワード線WLAと同じタイミングで動作する場合の波形を示している。
第1の書込データDAに従って第1の入力回路4Aにより相補的な第1の書込入力データDN,/DNは「H」レベル,「L」レベルで、出力ノードCW,/CWは「L」レベル、「H」レベルとなる。
Claims (2)
- メモリセルと、
前記メモリセルの上層に設けられた金属配線層と、
前記金属配線層において第1方向に沿って配置され、かつ、前記メモリセルに第1電圧を供給する第1配線と、
前記金属配線層において前記第1方向に沿って配置され、かつ、前記メモリセルに前記第1電圧とは異なる第2電圧を供給する第2配線と、
前記第1方向に沿って配置される第1ビット線対と、
第1書込データに従って、前記第1ビット線対にデータを転送する第1書込ドライバ回路と、
前記第1ビット線対の一方を前記第1電圧よりも低い第3電圧に駆動する書込補助回路とを備え、
前記書込補助回路は、
前記金属配線層において、前記第1方向に沿って配置される第1信号配線と、
第1制御信号に従って、前記第1信号配線を駆動する第1ドライバ回路と、
前記金属配線層において、前記第1方向に沿って配置され、前記第1ビット線対の低電位側のビット線に結合され、前記第1ドライバ回路の駆動により前記第1信号配線との間の結合容量に基づいて前記第3電圧を生成するよう動作可能な第2信号配線とを含み、
平面視において、前記第1および第2信号配線は、前記第1配線と前記第2配線との間に配置される、デュアルポートSRAM。 - 前記金属配線層において、前記第1方向に沿って配置され、かつ、前記メモリセルに前記第1電圧を供給する第3配線と、
前記第1方向に沿って配置される第2ビット線対と、
第2書込データに従って、前記第2ビット線対にデータを転送する第2書込ドライバ回路とを備え、
前記書込補助回路は、
前記金属配線層において、前記第1方向に沿って配置される第3信号配線と、
第2制御信号に従って、前記第3信号配線を駆動する第2ドライバ回路と、
前記金属配線層において、前記第1方向に沿って配置され、前記第2ビット線対の低電位側のビット線に結合され、前記第2ドライバ回路の駆動により前記第3信号配線との間の結合容量に基づいて前記第3電圧を生成するよう動作可能な第4信号配線とを含み、
平面視において、前記第3および第4信号配線は、前記第2配線と前記第3配線との間に配置される、請求項1記載のデュアルポートSRAM。
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