JPH10162579A

JPH10162579A - ビット線プリチャージ方法、半導体メモリ回路およびプリチャージ回路

Info

Publication number: JPH10162579A
Application number: JP8314015A
Authority: JP
Inventors: Yasuhiko Okamoto; 康彦岡本
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-11-25
Filing date: 1996-11-25
Publication date: 1998-06-19

Abstract

(57)【要約】【課題】ビット線のプリチャージ速度を増大させる。【解決手段】あるビット線対を構成するビット線−Ｂ
Ｌ_n と、このビット線対とは別のビット線対を構成する
ビット線ＢＬ_n+1 との間にｐＭＯＳＴ１１を具え、この
ｐＭＯＳＴ１１の第１主電極をビット線−ＢＬ_n に結合
し、このｐＭＯＳＴ１１の第２主電極をビット線ＢＬ
_n+1 に結合し、このｐＭＯＳＴ１１の制御電極を、プリ
チャージ時にプリチャージ信号が入力するようにプリチ
ャージ線に接続してある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、スタティックＲ
ＡＭ（Random Access Memory）等の半導体メモリ回路、
この半導体メモリ回路に配線されたビット線をプリチャ
ージするためのプリチャージ回路およびプリチャージ方
法に関する。

【０００２】

【従来の技術】スタティックＲＡＭ等の半導体メモリ回
路では、データ記憶素子としてのメモリセルがマトリク
ス状に配設され、その行と列とを指定するためにワード
線およびビット線が配線されている。ビット線は各メモ
リセルにデータの入出力（書込みおよび読出し）を行う
ための配線であり、一般的に半導体メモリ回路では、同
じ列に配列した複数のメモリセルを２本のビット線（こ
れらをビット線対と称している。）で結合する構成であ
る。そして、半導体メモリ回路は、そのビット線対の一
端に書込み回路および読出し回路を接続して具えてい
る。ところで、読出し時に、メモリセルに保持されてい
るデータとビット線に保持されているデータとが異なっ
ていると、ビット線の出力増幅を行うセンスアンプでの
データ出力遅延が大きくなることがある。また、この場
合には、間違ったデータが出力されてしまうおそれがあ
る。そこで、ビット線対の他端には、書込みまたは読出
しの誤差を補正するため、あるいは、書込みまたは読出
しの速度を増加させるために、ビット線対を構成する両
ビット線の電位の平衡化を行うプリチャージ回路（例え
ば、文献「ＵＬＳＩ設計技術電子情報通信学会平
成５年８月発行ｐ８１図３．１２の（ｂ）」の回路図
において、トランジスタＴＲ₅ およびＴＲ₆ とこれらト
ランジスタを制御するための回路）を結合して具えてい
る。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
たプリチャージ回路は、動作周波数が増大して高周波に
なると、ビット線をプリチャージしきれなくなるといっ
た問題がある。例えば、メモリセルアレイに２値の
「１」（電源電圧）を書き込み後に、同じビット線を共
有する２値の「０」（接地電圧）を保持したメモリセル
の情報を読み出そうとする場合を例に挙げる。この場
合、動作周波数が大きくなるに従い、書込みサイクルと
読出しサイクルとの間の時間が短くなる。やがて、ある
動作周波数以上になると、書込み動作によりビット線の
電位がＶ_DDレベル（電源電圧）に上りきる前に読出しサ
イクルになってしまうようになる。このとき、読出し回
路が誤動作を起こしたり、あるいは、データ読出しの時
間が長くかかってしまうといった不都合が発生する。

【０００４】また、プリチャージ速度（ビット線が電源
電圧まで上がるのに要する時間）を増大させるためにプ
リチャージ回路のドライブ能力を上げると、回路が大規
模化してしまい、回路占有面積の増加や消費電力の増加
といった問題が生じてしまう。

【０００５】従って、従来より、高周波動作が可能な半
導体メモリ回路あるいは高いプリチャージ速度を実現す
るプリチャージ回路の出現と、プリチャージ速度を上げ
るためのビット線プリチャージ方法の出現とが望まれて
いた。

【０００６】

【課題を解決するための手段】そこで、この発明のビッ
ト線プリチャージ方法によれば、２本のビット線からな
るビット線対を複数組具え、これらビット線を介してメ
モリセルにデータの入出力を行う半導体メモリ回路の当
該ビット線をプリチャージするに当たり、プリチャージ
させるビット線と、このビット線が属するビット線対と
は別のビット線対の一方のビット線との間に、プリチャ
ージ信号に応答して電荷供給のための補助ルートを形成
し、前記一方のビット線からこの補助ルートを経て前記
ビット線に補助的に電荷を供給することを特徴とする。

【０００７】このようにすると、或るビット線が保持し
ている電荷を、プリチャージしたいビット線側に導くこ
とができるから、従来に比べてプリチャージ速度を速く
することができる。

【０００８】この「プリチャージ」とは、ビット線の電
位を高電位状態で平衡化させることである。このプリチ
ャージ動作は、メモリセルの読出し動作や書込み動作の
際に前もって行われる。

【０００９】また、この発明の方法によれば、プリチャ
ージしたいビット線に対して複数箇所から電荷供給を行
っているので局所的電圧降下が低減され、従って、これ
に起因する回路誤動作を低減させることができる。

【００１０】また、この発明において、好ましくは、前
記別のビット線対を構成する前記一方のビット線を、高
電位状態にあるビット線とするのが良い。

【００１１】また、この発明の別のビット線プリチャー
ジ方法によれば、２本のビット線からなるビット線対を
複数組具え、これらビット線を介してメモリセルにデー
タの入出力を行う半導体メモリ回路の当該ビット線をプ
リチャージするに当たり、プリチャージさせるビット線
と、このビット線が属するビット線対とは別のビット線
対の第１ビット線との間に、プリチャージ信号に応答し
て電荷供給のための第１補助ルートを形成し、前記第１
ビット線からこの第１補助ルートを経て前記ビット線に
補助的に電荷を供給し、前記ビット線と、前記別のビッ
ト線対の第２ビット線との間に、前記プリチャージ信号
に応答して電荷供給のための第２補助ルートを形成し、
前記第２ビット線からこの第２補助ルートを経て前記ビ
ット線に補助的に電荷を供給することを特徴とする。

【００１２】このようにすると、或るビット線が保持し
ている電荷を、プリチャージしたいビット線側に導くこ
とができるから、従来に比べてプリチャージ速度を速く
することができる。

【００１３】また、この方法によれば、プリチャージし
たいビット線に対して複数箇所から電荷供給を行ってい
るので局所的電圧降下が低減され、従って、これに起因
する回路誤動作を低減させることができる。

【００１４】さらに、この方法によれば、第１および第
２ビット線のそれぞれから電荷供給を行えるので、これ
らのうちのいずれか一方のビット線は高電位状態であ
り、プリチャージしたいビット線に対して常に好適な電
荷供給が行える。

【００１５】また、この発明の半導体メモリ回路によれ
ば、２本のビット線からなるビット線対を複数組具え、
これらビット線をプリチャージするためのプリチャージ
線を具えており、前記ビット線を介してメモリセルにデ
ータの入出力を行う半導体メモリ回路において、第１主
電極を或るビット線対の一方のビット線に結合し、第２
主電極を前記或るビット線対とは別のビット線対の一方
のビット線に結合し、および制御電極を前記プリチャー
ジ線に結合した電気制御素子を電荷供給のための補助ル
ートとして具えることを特徴とする。

【００１６】このように、プリチャージしたいビット線
と他のビット線との間が、電気制御素子で結合すなわち
直接的または間接的に接続されるように構成してあり、
この電気制御素子の制御電極には所要のタイミングでプ
リチャージ信号が与えられるように構成してある。この
制御電極は、各ビット線をプリチャージさせるためのプ
リチャージ線に結合してあるので、ビット線をプリチャ
ージさせるタイミングで、電気制御素子の制御電極に信
号の印加ができるようになっている。従って、上述の電
気制御素子の第１および第２主電極間の抵抗の大きさを
制御電極に与える信号でもって制御することにより、プ
リチャージ時に、プリチャージしたいビット線と他のビ
ット線との間を電気的に低抵抗にすることができる。よ
って、プリチャージ時に、プリチャージしたいビット線
に対して上述した他のビット線から電荷が供給されるよ
うになるので（このことは、ビット線の電荷供給源の個
数あるいは規模が増大したことに相当する。）、ビット
線のプリチャージ速度が増加する。

【００１７】また、このように１つのビット線に寄与す
る電荷供給源が増えるので、局所的電圧降下が低減さ
れ、従って、これに起因する回路の誤動作が低減され
る。

【００１８】また、この発明の半導体メモリ回路の好適
な構成例によれば、複数個の前記電気制御素子を具えた
ことを特徴とする。このように、複数個の電気制御素子
の各々を互いに並列にして所定のビット線間を結合して
あるので、各電気制御素子の抵抗成分を分散させること
ができる。

【００１９】また、上述した半導体メモリ回路におい
て、好ましくは、前記電気制御素子として電界効果トラ
ンジスタを用いるのが良い。このように構成すれば、電
界効果トランジスタの制御電極にプリチャージ信号を与
えることにより、プリチャージ時にこの電界効果トラン
ジスタのチャネル領域の抵抗を低減させることができる
から、このチャネル領域と第１および第２主電極とを電
荷移動用の経路として用いることができる。

【００２０】また、この発明の別の半導体メモリ回路に
よれば、２本のビット線からなるビット線対を複数組具
え、これらビット線をプリチャージするためのプリチャ
ージ線を具えており、前記ビット線を介してメモリセル
にデータの入出力を行う半導体メモリ回路において、第
１主電極を或るビット線対の一方のビット線に結合し、
第２主電極を前記或るビット線対とは別のビット線対の
第１ビット線に結合し、および制御電極を前記プリチャ
ージ線に結合した第１電気制御素子を電荷供給のための
第１補助ルートとして具え、第１主電極を前記或るビッ
ト線対の一方のビット線に結合し、第２主電極を前記第
１ビット線とビット線対を構成する第２ビット線に結合
し、および制御電極を前記プリチャージ線に結合した第
２電気制御素子を電荷供給のための第２補助ルートとし
て具えることを特徴とする。

【００２１】このように、プリチャージしたいビット線
と第１ビット線との間が、第１電気制御素子で結合され
るように構成してあり、この第１電気制御素子の制御電
極には所要のタイミングでプリチャージ信号が与えられ
るように構成してある。また、上述のプリチャージした
いビット線と第２ビット線との間が、第２電気制御素子
で結合されるように構成してあり、この第２電気制御素
子の制御電極には所要のタイミングでプリチャージ信号
が与えられるように構成してある。これら制御電極には
各ビット線をプリチャージさせるためのプリチャージ線
が結合されているので、ビット線をプリチャージさせる
タイミングで各制御電極に信号が印加されるようになっ
ている。従って、上述の電気制御素子の第１および第２
主電極間の抵抗の大きさを制御電極に与える信号でもっ
て制御することにより、プリチャージ時に、プリチャー
ジしたいビット線と第１および第２ビット線との間を電
気的に低抵抗にすることができる。よって、プリチャー
ジ時にプリチャージしたいビット線に対して第１および
第２ビット線のそれぞれから電荷が供給されるようにな
り、このためビット線のプリチャージ速度が増大する。

【００２２】また、このように、１つのビット線に寄与
する電荷供給源が増えるので、局所的電圧降下が低減さ
れ、従って、これに起因する回路の誤動作が低減され
る。

【００２３】さらに、この発明の構成によれば、プリチ
ャージしたいビット線に対して、ビット線対を構成する
第１および第２ビット線の両者から電荷が供給されるよ
うにしてあるので、第１および第２ビット線の一方が低
電位状態であっても他方が高電位状態であるから、常に
好ましいプリチャージ動作が得られる。

【００２４】また、この発明の半導体メモリ回路の好適
な構成例によれば、複数組の前記第１および第２電気制
御素子を具えたことを特徴とする。このように、複数組
の第１および第２電気制御素子の各々を互いに並列にし
て所定のビット線間を結合してあるので、各電気制御素
子の抵抗成分を分散させることができる。

【００２５】また、上述した発明の半導体メモリ回路に
おいて、好ましくは、前記第１電気制御素子および前記
第２電気制御素子としてそれぞれ電界効果トランジスタ
を用いるのが良い。このように構成すれば、電界効果ト
ランジスタの制御電極にプリチャージ信号を与えること
により、プリチャージ時にこの電界効果トランジスタの
チャネル領域の抵抗を低減させることができ、このチャ
ネル領域と第１および第２主電極とを、電荷移動用の経
路として用いることができる。

【００２６】また、上述した発明の半導体メモリ回路に
おいて、好ましくは、前記電界効果トランジスタとして
エンハンスメント型のｐチャネルＭＯＳトランジスタを
用いるのが良い。このように、導電型がｐ型のＭＯＳ
（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏ
ｒ）トランジスタを用いることにより、プリチャージ時
にビット線の電位を電源電圧（Ｖ_ＤＤ）レベルまで引き
上げることが可能になる。また、エンハンスメント型の
ＭＯＳトランジスタであれば、メモリセルへの書込み時
および読出し時には非導通状態となっているので、動作
上好ましい。

【００２７】また、上述した発明の半導体メモリ回路に
おいて、好ましくは、当該半導体メモリ回路を、前記メ
モリセルとしてフリップフロップを用いたスタティック
ＲＡＭとするのが良い。メモリセルとしては、例えば、
ｐＭＯＳ負荷型、高抵抗負荷型、ポリｐＭＯＳ負荷型な
どのタイプを用いることができる（文献ｐ７９の図
３．９参照）。

【００２８】また、この発明のプリチャージ回路によれ
ば、２本のビット線からなるビット線対を複数組具え、
これらビット線のプリチャージを行うプリチャージ回路
を具えた半導体メモリ回路の当該プリチャージ回路にお
いて、第１主電極を或るビット線対の一方のビット線に
結合し、第２主電極を前記或るビット線対とは別のビッ
ト線対の一方のビット線に結合し、および制御電極を前
記プリチャージ線に結合した電気制御素子を電荷供給の
ための補助ルートとして具えることを特徴とする。

【００２９】このように、プリチャージしたいビット線
と他のビット線との間が、電気制御素子で結合されるよ
うに構成してあり、この電気制御素子の制御電極には所
要のタイミングでプリチャージ信号が与えられるように
構成してある。従って、ビット線をプリチャージさせる
タイミングで、電気制御素子の制御電極に信号の印加が
できるようになっている。従って、上述の電気制御素子
の第１および第２主電極間の抵抗の大きさを制御電極に
与える信号でもって制御することにより、プリチャージ
時に、プリチャージしたいビット線と他のビット線との
間を電気的に低抵抗にすることができる。よって、プリ
チャージ時に、プリチャージしたいビット線に対して上
述した他のビット線から電荷が供給されるようになるの
で、ビット線のプリチャージ速度が増加する。

【００３０】また、このように１つのビット線に寄与す
る電荷供給源が増えるので、局所的電圧降下が低減さ
れ、従って、これに起因する回路の誤動作が低減され
る。

【００３１】また、この発明のプリチャージ回路の好適
な構成例によれば、複数個の前記電気制御素子を具えた
ことを特徴とする。このように、複数個の電気制御素子
の各々を互いに並列にして所定のビット線間を結合して
あるので、各電気制御素子の抵抗成分を分散させること
ができる。

【００３２】また、上述したプリチャージ回路におい
て、好ましくは、前記電気制御素子として電界効果トラ
ンジスタを用いるのが良い。このように構成すれば、電
界効果トランジスタの制御電極にプリチャージ信号を与
えることにより、プリチャージ時にこの電界効果トラン
ジスタのチャネル領域の抵抗を低減させることができ、
このチャネル領域と第１および第２主電極とを、電荷移
動用の経路として用いることができる。

【００３３】また、この発明の別のプリチャージ回路に
よれば、２本のビット線からなるビット線対を複数組具
え、これらビット線のプリチャージを行うプリチャージ
回路を具えた半導体メモリ回路の当該プリチャージ回路
において、第１主電極を或るビット線対の一方のビット
線に結合し、第２主電極を前記或るビット線対とは別の
ビット線対の第１ビット線に結合し、および制御電極を
前記プリチャージ線に結合した第１電気制御素子を電荷
供給のための第１補助ルートとして具え、第１主電極を
前記或るビット線対の一方のビット線に結合し、第２主
電極を前記第１ビット線とビット線対を構成する第２ビ
ット線に結合し、および制御電極を前記プリチャージ線
に結合した第２電気制御素子を電荷供給のための第２補
助ルートとして具えることを特徴とする。

【００３４】このように、プリチャージしたいビット線
と第１ビット線との間が、第１電気制御素子で結合され
るように構成してあり、この第１電気制御素子の制御電
極には所要のタイミングでプリチャージ信号が与えられ
るように構成してある。また、上述のプリチャージした
いビット線と第２ビット線との間が、第２電気制御素子
で結合されるように構成してあり、この第２電気制御素
子の制御電極には所要のタイミングでプリチャージ信号
が与えられるように構成してある。これら制御電極には
各ビット線をプリチャージさせるためのプリチャージ線
が結合されているので、ビット線をプリチャージさせる
タイミングで各制御電極に信号が印加されるようになっ
ている。従って、上述の電気制御素子の第１および第２
主電極間の抵抗の大きさを制御電極に与える信号でもっ
て制御することにより、プリチャージ時に、プリチャー
ジしたいビット線と第１および第２ビット線との間を電
気的に低抵抗にすることができる。よって、プリチャー
ジ時にプリチャージしたいビット線に対して第１および
第２ビット線のそれぞれから電荷が供給されるようにな
るから、ビット線のプリチャージ速度が増加する。

【００３５】また、このように、１つのビット線に寄与
する電荷供給源が増えるので、局所的電圧降下が低減さ
れ、従って、これに起因する回路の誤動作が低減され
る。

【００３６】さらに、この発明の構成によれば、プリチ
ャージしたいビット線に対して、ビット線対を構成する
第１および第２ビット線の両者から電荷が供給されるよ
うにしてあるため、第１および第２ビット線の一方が低
電位状態であっても他方が高電位状態であるから、常に
好ましいプリチャージ動作が得られる。

【００３７】また、この発明のプリチャージ回路の好適
な構成例によれば、複数組の前記第１および第２電気制
御素子を具えたことを特徴とする。このように、複数組
の第１および第２電気制御素子の各々を互いに並列にし
て所定のビット線間を結合してあるので、各電気制御素
子の抵抗成分を分散させることができる。

【００３８】また、上述した発明のプリチャージ回路に
おいて、好ましくは、前記第１電気制御素子および前記
第２電気制御素子としてそれぞれ電界効果トランジスタ
を用いるのが良い。このように構成すれば、電界効果ト
ランジスタの制御電極にプリチャージ信号を与えること
により、プリチャージ時にこの電界効果トランジスタの
チャネル領域の抵抗を低減させることができ、このチャ
ネル領域と第１および第２主電極とを、電荷移動用の経
路として用いることができる。

【００３９】また、上述した発明のプリチャージ回路に
おいて、好ましくは、前記電界効果トランジスタとして
エンハンスメント型のｐチャネルＭＯＳトランジスタを
用いるのが良い。このように、導電型がｐ型のＭＯＳト
ランジスタを用いることにより、プリチャージ時にビッ
ト線の電位を電源電圧レベルまで引き上げることが可能
になる。また、エンハンスメント型のＭＯＳトランジス
タであれば、メモリセルへの書込み時および読出し時に
は非導通状態となっているので、動作上好ましい。

【００４０】さらに、上述した発明のプリチャージ回路
において、好ましくは、前記半導体メモリ回路をスタテ
ィックＲＡＭとするのが良い。

【００４１】

【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。尚、図は、この発明の構
成、接続関係および動作が理解できる程度に概略的に示
してあり、また、以下に記載する数値条件等は単なる好
適例として示しているに過ぎないから、従って、この発
明は、この実施の形態に何ら限定されることがない。

【００４２】［第１の実施の形態］（回路構成）図１は、第１の実施の形態のスタティック
ＲＡＭ（以下、ＳＲＡＭと略称する。）の構成を示す回
路図である。このＳＲＡＭは、従来の構成と同様に、２
本のビット線からなるビット線対を複数組具え、これら
ビット線をプリチャージするためのプリチャージ線を具
えている。図１には、図の簡略化のため、２組のビット
線対だけを示してある。図１において、一方のビット線
対はビット線ＢＬ_n および−ＢＬ_n で構成されていて、
また、他方のビット線対はビット線ＢＬ_n+1 および−Ｂ
Ｌ_n+1 で構成されている。また、同様の理由から、図１
には、２個のメモリセルだけを示してある。そして、ビ
ット線ＢＬ_n および−ＢＬ_n に接続されるメモリセルを
番号１４で表し、ビット線ＢＬ_n+1 および−ＢＬ_n+1 に
接続されるメモリセルを番号１６で表している。これら
メモリセルには上述した各ビット線を介してデータの入
出力が行われる。尚、図１には、ワード線を省略して示
してある。

【００４３】図２は、メモリセルの一例を示す回路図で
ある。この実施の形態では、図２に示すように、メモリ
セル１４として例えば高抵抗負荷形のメモリセルを用い
ることができる。この構成例のメモリセルは、抵抗と導
電型がｎ型のＭＯＳ電界効果トランジスタ（以下、単に
ｎＭＯＳと略称する。）とで構成されたインバータを２
つ具え、各インバータの入力および出力同士が互い違い
に接続されて構成されたフリップフロップと、このフリ
ップフロップの各入出力に接続される２つのｎＭＯＳと
を具えている。以下、メモリセル１４を例に取り、この
回路の接続関係について説明する。

【００４４】先ず、ｎＭＯＳＴ１のドレイン電極と抵抗
Ｒ１の一端とが接続点Ｐ１で接続され、その抵抗Ｒ１の
他端は電源Ｖ_DDに接続されている。また、ｎＭＯＳＴ１
のソース電極は接地端子ＧＮＤに接続される。次に、ｎ
ＭＯＳＴ２のドレイン電極と抵抗Ｒ２の一端とが接続点
Ｐ２で接続され、その抵抗Ｒ２の他端は電源Ｖ_DDに接続
されている。また、ｎＭＯＳＴ２のソース電極は接地端
子ＧＮＤに接続される。接続点Ｐ１はｎＭＯＳＴ１およ
び抵抗Ｒ１で構成されたインバータの出力端子であり、
この接続点Ｐ１には、ｎＭＯＳＴ２のゲート電極すなわ
ちｎＭＯＳＴ２および抵抗Ｒ２から構成されたインバー
タの入力端子が接続されている。また、接続点Ｐ２はｎ
ＭＯＳＴ２および抵抗Ｒ２で構成されたインバータの出
力端子であり、この接続点Ｐ２には、ｎＭＯＳＴ１のゲ
ート電極すなわちｎＭＯＳＴ１および抵抗Ｒ１から構成
されたインバータの入力端子が接続されている。このよ
うに構成されたフリップフロップの入出力端子である接
続点Ｐ１にはｎＭＯＳＴ３の一方の主電極が接続され、
そのｎＭＯＳＴ３の他方の主電極がビット線ＢＬ_ｎに接
続されている。また、このフリップフロップのもう一つ
の入出力端子である接続点Ｐ２にはｎＭＯＳＴ４の一方
の主電極が接続され、そのｎＭＯＳＴ４の他方の主電極
がビット線−ＢＬ_ｎに接続されている。これらｎＭＯ
ＳＴ３およびＴ４のゲート電極はワード線ＷＬに接続さ
れる。

【００４５】また、上述したビット線の一端には、ビッ
ト線対ごとに読出し回路１８および２０と書込み回路２
２および２４とが接続されている。つまり、ビット線Ｂ
Ｌ_nおよび−ＢＬ_n のそれぞれの一端が読出し回路１８
に接続されており、また、これらビット線ＢＬ_n および
−ＢＬ_n は書込み回路２２にも接続されている。同様
に、ビット線ＢＬ_n+1 および−ＢＬ_n+1 のそれぞれの一
端が読出し回路２０に接続されており、これらビット線
ＢＬ_n+1 および−ＢＬ_n+1 は書込み回路２４にも接続さ
れている。

【００４６】上述した読出し回路は、ビット線対を構成
する各ビット線に現れた信号同士の差分を、メモリセル
に保持されていたデータとして検出する回路である。こ
の読出し回路としては、例えば、文献ｐ８４の図３．
１６（ａ）に記載されているものを用いることができ
る。

【００４７】また、上述した書込み回路は、ビット線の
いずれか一方を低電位状態に落とすことにより、メモリ
セルにデータを記録する回路である。書込み回路には、
例えば、ＣＭＯＳバッファやＢｉＣＭＯＳバッファが用
いられる。図３に書込み回路の構成例を示す。この図３
に示す書込み回路２２は、２つのＮＡＮＤ回路２６およ
び２８と、インバータ３０と、ｎＭＯＳＴ５およびＴ６
とを具えており、この回路に入力される書込み制御信号
ＷＥＮと書込みデータＷＤＡＴＡとをもって書込み動作
を行うように構成された回路である。以下、この書込み
回路２２の接続関係について説明する。

【００４８】先ず、ＮＡＮＤ回路２６の第１入力端子と
ｎＭＯＳＴ５およびＴ６の各ゲート電極とに書込み制御
信号ＷＥＮが入力するように構成されている。ｎＭＯＳ
Ｔ５およびＴ６の各ドレイン電極は、それぞれビット線
ＢＬ_n および−ＢＬ_n の一端に接続されている。そし
て、ＮＡＮＤ回路２６の第２入力端子には書込みデータ
信号ＷＤＡＴＡが入力するようになっている。また、Ｎ
ＡＮＤ回路２８の第１入力端子に書込み制御信号ＷＥＮ
が入力し、ＮＡＮＤ回路２８の第２入力端子にインバー
タ３０を介して書込みデータＷＤＡＴＡが入力するよう
になっている。このように書込み回路２２は構成されて
いるので、例えば、書込み制御信号ＷＥＮが「１」の信
号状態であるとｎＭＯＳＴ５およびＴ６はＯＮ状態とな
り、書込みデータＷＤＡＴＡに応じて互いに異なる２値
を取るＮＡＮＤ回路２６および２８の各出力信号がそれ
ぞれビット線ＢＬ_n および−ＢＬ_n に出力されるように
動作する。

【００４９】そして、この実施の形態のＳＲＡＭは、各
ビット線をプリチャージさせるためのプリチャージ回路
３４を具えている。先ず、従来のプリチャージ回路の構
成と同様に、このプリチャージ回路３４は、前述した読
出し回路または書込み回路が接続する側とは別のビット
線の先端に、各ビット線にソース電極が接続されたビッ
ト線数分のｐＭＯＳを具えている。図１の回路図におい
ては、ビット線ＢＬ_nの先端にｐＭＯＳＴ７のソース電
極が接続され、ビット線−ＢＬ_n の先端にｐＭＯＳＴ８
のソース電極が接続され、ビット線ＢＬ_n+1 の先端にｐ
ＭＯＳＴ９のソース電極が接続され、およびビット線−
ＢＬ_n+1 の先端にｐＭＯＳＴ１０のソース電極が接続さ
れている。そして、これら各ｐＭＯＳＴ７、Ｔ８、Ｔ９
およびＴ１０のドレイン電極はそれぞれ電源Ｖ_DDに接続
されている。これらｐＭＯＳＴ７、Ｔ８、Ｔ９およびＴ
１０は、各々のゲート電極に入力する制御回路３６から
の信号に応答して動作する。尚、制御回路３６から出力
される信号は、プリチャージ線ＰＬにより各ｐＭＯＳの
ゲート電極に伝送されるようになっている。

【００５０】そして、この実施の形態のプリチャージ回
路３４は、第１主電極を或るビット線対の一方のビット
線に結合し、第２主電極を上述のビット線対とは別のビ
ット線対の一方のビット線に結合し、および制御電極を
プリチャージ線ＰＬに結合した電気制御素子を電荷供給
のための補助ルートとして具えている点に特色を有して
いる。この実施の形態では、上述の電気制御素子として
ｐＭＯＳＴ１１を用いており、このｐＭＯＳＴ１１の第
１主電極をビット線−ＢＬ_n に結合し、このｐＭＯＳＴ
１１の第２主電極をビット線ＢＬ_n+1 に結合し、このｐ
ＭＯＳＴ１１の制御電極（ゲート電極）をプリチャージ
線ＰＬに結合してある。上述の電気制御素子として、導
電型がｐ型のＭＯＳを用いているのは、ｎ型であるとビ
ット線の電位状態を電源レベルまで引き上げることがで
きないからである。また、このｐＭＯＳＴ１１としては
エンハンスメント型（ノーマリオフ型）のものを用いて
いる。これは、デプレッション型（ノーマリオン型）の
ものを用いた場合には、データの書込み時や読出し時に
も導通している状態となってしまうため、誤動作の発生
や消費電力等の面から好ましくないからである。

【００５１】（回路動作）次に、上述した実施の形態の
ＳＲＡＭの動作、特にプリチャージ回路３４の動作につ
き説明する。最初に、書込み回路２２でメモリセル１４
に「１」（高電位状態）のデータを書き込んだ後のプリ
チャージ動作につき説明する。メモリセル１４に「１」
のデータを書き込んだ後では、ビット線ＢＬ_n の電位は
電源レベル（以下、電源の記号と同じ記号Ｖ_DDで表
す。）となっており、また、ビット線−ＢＬ_n の電位は
グランドレベル（以下、接地端子の記号と同じ記号ＧＮ
Ｄで表す。）となっている。プリチャージ信号が入力さ
れる前は、ｐＭＯＳＴ７およびＴ８はオフ状態（高抵抗
状態）である。

【００５２】次に、書込みサイクルが終了すると、制御
回路３６がプリチャージ信号を発生させてプリチャージ
動作が開始する。このとき、プリチャージ信号がｐＭＯ
ＳＴ７およびＴ８の各ゲート電極に入力され、これらｐ
ＭＯＳＴ７およびＴ８はオン状態（低抵抗状態）とな
る。そして、ビット線ＢＬ_n および−ＢＬ_n のそれぞれ
の電位が電源レベルＶ_DDに引き上げられ始める。また、
これと同時にｐＭＯＳＴ９およびＴ１０の各ゲート電極
にもプリチャージ信号が入力されるから、これらｐＭＯ
ＳＴ９およびＴ１０もオン状態となり、ビット線ＢＬ
_n+1 および−ＢＬ_n+1 のそれぞれの電位も電源レベルＶ
_DDに引き上げられ始める。そして、これと同時にｐＭＯ
ＳＴ１１のゲート電極に対してもプリチャージ信号が入
力されるから、このｐＭＯＳＴ１１はオン状態となり、
従ってビット線−ＢＬ_n およびビット線ＢＬ_n+1 の間が
低抵抗となる。

【００５３】上述した通り、ビット線−ＢＬ_n およびビ
ット線ＢＬ_n+1 の間は低抵抗となり、この間には電荷移
動が可能な電荷供給ルートが形成される。このように、
ビット線−ＢＬ_n には、通常の電荷供給ルートであるこ
のビット線−ＢＬ_n 自体を経て電源Ｖ_DDから電荷が供給
されるばかりでなく、さらにｐＭＯＳＴ１１のチャネル
領域を経路とした補助的な電荷供給ルート（以下、単に
補助ルートと称する。）から電荷が供給されるようにな
る。従って、ビット線−ＢＬ_n に電荷の供給を行うため
の電荷供給源が増加するから、ビット線−ＢＬ_n の電位
を通常より速く上昇させることできる。

【００５４】次に、読出し回路１８で、メモリセル１４
に保持されているデータが読み出された後に行われるプ
リチャージ動作につき説明する。この読出し動作時は、
ｐＭＯＳＴ７およびＴ８は共にオフ状態である。

【００５５】そして、読出しサイクルが終了すると制御
回路３６がプリチャージ信号を発生させてプリチャージ
動作が開始する。このとき、各ｐＭＯＳＴ７およびＴ８
のゲート電極にプリチャージ信号が入力して、これらｐ
ＭＯＳＴ７およびＴ８はオン状態となる。また、これと
同時にプリチャージ信号がｐＭＯＳＴ９およびＴ１０に
入力して、これらｐＭＯＳＴ９およびＴ１０もオン状態
となる。そして、これらビット線ｐＭＯＳＴ７、Ｔ８、
Ｔ９およびＴ１０の電位は電源レベルＶ_DDに引き上げら
れ始める。さらに、これと同時にｐＭＯＳＴ１１のゲー
ト電極にもプリチャージ信号が入力するので、このｐＭ
ＯＳＴ１１もオン状態となる。よって、ｐＭＯＳＴ１１
のチャネル領域は低抵抗状態に変遷し、ビット線−ＢＬ
_n およびビット線ＢＬ_n+1 の間には電荷供給のための補
助ルートが形成される。従って、この補助ルートを介し
てビット線ＢＬ_n+1 からビット線−ＢＬ_n に電荷が供給
されるようになり、すなわち、このビット線−ＢＬ_n に
対する電荷供給源が増加し、通常よりも速くビット線−
ＢＬ_n の電位を上昇させることができる。

【００５６】（シミュレーション結果）図４は、従来構
成例のプリチャージ動作と第１の実施の形態の構成例の
プリチャージ動作とを対比して示す比較波形図である。
図４の横軸には経過時間をｎｓ（ナノセック）単位で
２．９から３．５まで０．０２（ｎｓ）ごとに目盛って
示してあり、縦軸には電圧レベルをＶ（ボルト）単位で
０から５まで０．１（Ｖ）ごとに目盛って示してある。
図４のグラフには、実線ＰＳでプリチャージ信号を示
し、破線Ｂ１およびＢ２で第１の実施の形態のビット線
ＢＬ_n および−ＢＬ_nの電位レベルをそれぞれ示し、破
線Ｂ３およびＢ４で従来のビット線ＢＬ_n および−ＢＬ
_n の電位レベルをそれぞれ示してある。

【００５７】また、図５は、図４の比較波形図を得るた
めに用いた構成例を示す回路図である。図５に示す回路
構成は、図１および図２を参照して説明した第１の実施
の形態のＳＲＡＭに相当している。但し、読出し回路、
書込み回路および制御回路は省略して示してある。この
ＳＲＡＭが具える各メモリセルは高抵抗負荷型としてあ
り、フリップフロップが有する負荷抵抗（図２のＲ１、
Ｒ２に相当する。）の抵抗値を１（ＴΩ）としてある。
また、このＳＲＡＭは、１組のビット線にｍ個（ｍは整
数）のメモリセルを接続して具えており、従ってワード
線（図５に記号ＷＬ１、ＷＬ２、・・・、ＷＬｍで示
す。）をｍ本具えた構成である。また、各ビット線は、
（ｍ＋１）個の抵抗を直列に接続して具えており、各抵
抗値は１０Ωである。また、各ビット線上のｍ箇所でキ
ャパシタが接地端子との間に接続されており、各キャパ
シタ容量は１（ｆＦ）である。この実施の形態では、ｍ
＝５１２としてある。この回路のビット線ＢＬ_n および
−ＢＬ_n の電位レベルの時間変化を、図４の破線Ｂ１お
よびＢ２でそれぞれ示している。

【００５８】また、上述した回路構成において、ビット
線−ＢＬ_n およびビット線ＢＬ_n+1の間を結合している
ｐＭＯＳＴ１１を取り去った構成が、従来のＳＲＡＭの
回路構成に相当する。この回路のビット線ＢＬ_n および
−ＢＬ_n の電位レベルの時間変化を、図４の破線Ｂ３お
よびＢ４でそれぞれ示している。

【００５９】図４の波形図は、ビット線−ＢＬ_n の電位
状態の時間的変化の様子を、回路シミュレータとしてＨ
ＳＰＩＣＥ（米国メタソフトウエア社製）を用いて求め
たものである。経過時間が３（ｎｓ）になる以前は、プ
リチャージ信号ＰＳおよびビット線ＢＬ_n の電位状態は
電源レベルの５（Ｖ）である。また、このときのビット
線−ＢＬ_n の電位状態はグランドレベルの０（Ｖ）であ
る。次に、経過時間が３（ｎｓ）になるとプリチャージ
信号ＰＳが電源レベルＶ_DD＝５（Ｖ）から下がり始め、
プリチャージ動作が開始する。そして、プリチャージ信
号が下がり始めたことに応答して、ビット線ＢＬ_n およ
びビット線−ＢＬ_n は一旦は下がり、やがて電源Ｖ_DDに
より高電位状態に引き上げられ始める。特に、第１の実
施の形態におけるビット線−ＢＬ_n の電位Ｂ２と従来の
ビット線−ＢＬ_n の電位Ｂ４とを比較して見ると、電位
Ｂ２が３．５（ｎｓ）の経過時間では完全に５（Ｖ）に
チャージアップされているのに対し、この時点では電位
Ｂ４は未だ４．９（Ｖ）程度にしか達していない。この
ように、電位Ｂ２の方が電位Ｂ４よりも速くプリチャー
ジされる。

【００６０】（変形例）次に、図６は、第１の実施の形
態のＳＲＡＭの変形例を示す図である。この図６に示す
変形例の構成は、図１を参照して説明した第１の実施の
形態のＳＲＡＭを構成する電気制御素子（ｐＭＯＳＴ１
１）を複数個にした構成である。すなわち、第１主電極
をビット線−ＢＬ_n に結合し、第２主電極をビット線Ｂ
Ｌ_n+1 に結合し、および制御電極をプリチャージ線ＰＬ
に結合した電気制御素子を電荷供給のための補助ルート
として複数個具えている。図６には、電気制御素子を２
つ具える構成を示し、これら電気制御素子としてｐＭＯ
ＳＴ１１およびｐＭＯＳＴ１２をそれぞれ具えた構成を
示してある。このように、補助ルートとしての電気制御
素子を複数個にし、ビット線−ＢＬ_n およびビット線Ｂ
Ｌ_n+1 の間を、これら電気制御素子を互いに並列にした
状態で接続させてあるので、２つの電気制御素子で形成
される補助ルートの合成抵抗は、１つだけの電気制御素
子で形成される補助ルートの抵抗に比べて低減する。従
って、さらにビット線−ＢＬ_n への電荷の供給が容易に
なるため、ビット線−ＢＬ_n のプリチャージ速度が増大
する。尚、図６には、電気制御素子を２つだけ具えた構
成を示したが、これに限らず３つ以上にしてもよく、さ
らに補助ルートの合成抵抗の低抵抗化を図ることができ
るようになる。

【００６１】以上説明した通り、この第１の実施の形態
の構成例によれば、ビット線のプリチャージ速度を、従
来に比べ増大させることが可能である。また、上述した
通り、この実施の形態の構成例は、１つのビット線に対
する電荷供給源が複数個になる構成であるから、従来の
回路構成のように１箇所に集中して電流を流し過ぎた場
合に生じる局所的電圧降下を低減させることができる。
また、上述したプリチャージ回路は、例えば、ＤＲＡＭ
等の他の半導体メモリ回路に対して用いることも可能で
ある。例えば、文献「超ＬＳＩメモリ１９９４年１
１月培風館発行ｐ８５」に記載されているように、ＤＲ
ＡＭではＶ_DD／２にプリチャージする方式が一般的であ
り、このプリチャージを行うために上述したプリチャー
ジ回路を適用することができる。

【００６２】［第２の実施の形態］（回路構成）図７は、第２の実施の形態のＳＲＡＭの構
成を示す回路図である。この第２の実施の形態のＳＲＡ
Ｍは、第１の実施の形態の構成に、ｐＭＯＳＴ１３を設
けた点が異なるので、この点だけについて述べ重複説明
を省略する。

【００６３】図７に示す通り、この実施の形態のＳＲＡ
Ｍも、各ビット線をプリチャージさせるためのプリチャ
ージ回路３４を具えている。この第２の実施の形態で
は、第１の実施の形態のプリチャージ回路３４と同様
に、第１主電極をビット線−ＢＬ_n に結合し、第２主電
極を第１ビット線としてのビット線ＢＬ_n+1 に結合し、
および制御電極をプリチャージ線ＰＬに結合した第１電
気制御素子を電荷供給のための第１補助ルートとして具
えている。そして、この第２の実施の形態では、この第
１電気制御素子とは別に、第１主電極をビット線−ＢＬ
_n に結合し、第２主電極を第１ビット線とビット線対を
構成する第２ビット線としてのビット線−ＢＬ_n+1 に結
合し、および制御電極をプリチャージ線ＰＬに結合した
第２電気制御素子を電荷供給のための第２補助ルートと
して具えている。この実施の形態では、第１電気制御素
子としてｐＭＯＳＴ１１を具え、第２電気制御素子とし
てｐＭＯＳＴ１３を具えている。これらｐＭＯＳＴ１１
およびｐＭＯＳＴ１３は、エンハンスメント型のものを
用いている。

【００６４】（回路動作）次に、上述した第２の実施の
形態のＳＲＡＭの動作を、特にプリチャージ回路３４の
動作を中心に説明する。最初に、書込み回路２２でメモ
リセル１４に「１」のデータを書き込んだ後のプリチャ
ージ動作につき説明する。先ず、メモリセル１４に
「１」のデータを書き込んだ後では、ビット線ＢＬ_n の
電位は電源レベルＶ_DDとなっており、また、ビット線−
ＢＬ_n の電位はグランドレベルＧＮＤとなっている。ま
た、プリチャージ信号が入力される以前では、ｐＭＯＳ
Ｔ７およびＴ８はオフ状態（高抵抗状態）となってい
る。

【００６５】次に、書込みサイクルが終了すると、制御
回路３６がプリチャージ信号を発生させてプリチャージ
動作が開始する。このとき、プリチャージ信号がｐＭＯ
ＳＴ７およびＴ８の各ゲート電極に入力され、これらｐ
ＭＯＳＴ７およびＴ８はオン状態（低抵抗状態）とな
る。そして、ビット線ＢＬ_n および−ＢＬ_n のそれぞれ
の電位が電源レベルＶ_DDに引き上げられ始める。また、
これと同時にｐＭＯＳＴ９およびＴ１０の各ゲート電極
にもプリチャージ信号が入力されるから、これらｐＭＯ
ＳＴ９およびＴ１０もオン状態となり、ビット線ＢＬ
_n+1 および−ＢＬ_n+1 のそれぞれの電位も電源レベルＶ
_DDに引き上げられ始める。そして、さらにこれと同時に
ｐＭＯＳＴ１１およびＴ１３の各ゲート電極に対しても
プリチャージ信号が入力される。このとき、これらｐＭ
ＯＳＴ１１およびＴ１３はオン状態となり、従ってビッ
ト線−ＢＬ_n およびビット線ＢＬ_n+1 の間が低抵抗とな
る。

【００６６】上述した通り、ビット線−ＢＬ_n およびビ
ット線ＢＬ_n+1 の間は低抵抗となり、この間には電荷移
動が可能な電荷供給ルートが形成される。このように、
ビット線−ＢＬ_n には、通常の電荷供給ルートであるこ
のビット線−ＢＬ_n 自体を経て電源Ｖ_DDから電荷が供給
されるばかりか、さらにｐＭＯＳＴ１１のチャネル領域
を経路とした第１の補助的な電荷供給ルート（第１補助
ルート）と、ｐＭＯＳＴ１３のチャネル領域を経路とし
た第２の補助的な電荷供給ルート（第２補助ルート）と
から電荷が供給されるようになる。このように、ビット
線−ＢＬ_n に電荷の供給を行うための電荷供給源が増加
するから、ビット線−ＢＬ_n の電位を通常より速く上昇
させることできる。

【００６７】次に、読出し回路１８で、メモリセル１４
に保持されているデータが読み出された後に行われるプ
リチャージ動作につき説明する。この読出し動作時に
は、ｐＭＯＳＴ７およびＴ８は共にオフ状態である。

【００６８】そして、読出しサイクルが終了すると制御
回路３６がプリチャージ信号を発生させてプリチャージ
動作が開始する。このとき、各ｐＭＯＳＴ７およびＴ８
のゲート電極にプリチャージ信号が入力して、これらｐ
ＭＯＳＴ７およびＴ８はオン状態となる。また、これと
同時にプリチャージ信号がｐＭＯＳＴ９およびＴ１０に
入力して、これらｐＭＯＳＴ９およびＴ１０もオン状態
となる。そして、これらビット線ｐＭＯＳＴ７、Ｔ８、
Ｔ９およびＴ１０の電位は電源レベルＶ_DDに引き上げら
れ始める。さらに、これと同時にｐＭＯＳＴ１１および
Ｔ１３の各ゲート電極にもプリチャージ信号が入力する
ので、これらｐＭＯＳＴ１１およびＴ１３もオン状態と
なる。よって、ｐＭＯＳＴ１１およびＴ１３の各チャネ
ル領域は低抵抗状態に変遷し、ビット線−ＢＬ_n および
ビット線ＢＬ_n+1 の間には電荷供給のための第１および
第２補助ルートが形成される。従って、これら第１およ
び第２補助ルートを介してビット線ＢＬ_n+1 からビット
線−ＢＬ_n に電荷が供給されるようになり、すなわち、
このビット線−ＢＬ_n に対する電荷供給源が増加し、通
常よりも速くビット線−ＢＬ_n の電位を上昇させること
ができる。

【００６９】（シミュレーション結果）図８は、第１の
実施の形態の構成例のプリチャージ動作と第２の実施の
形態の構成例のプリチャージ動作とを対比して示す比較
波形図である。図８の横軸には経過時間をｎｓ（ナノセ
ック）単位で２．９から３．５まで０．０２（ｎｓ）ご
とに目盛って示してあり、縦軸には電圧レベルをＶ（ボ
ルト）単位で０から５まで０．１（Ｖ）ごとに目盛って
示してある。図８のグラフには、破線ＰＳでプリチャー
ジ信号を示し、破線Ｂ１およびＢ２で第１の実施の形態
におけるビット線ＢＬ_n および−ＢＬ_n の電位レベルを
それぞれ示し、破線Ｂ５および実線Ｂ６で第２の実施の
形態におけるビット線ＢＬ_n および−ＢＬ_n の電位レベ
ルをそれぞれ示してある。

【００７０】また、図９は、図８の比較波形図を得るの
に用いた第２の実施の形態の構成例を示す回路図であ
る。図９に示す回路は、図５に示す回路構成にｐＭＯＳ
Ｔ１３を加えた構成に相当している。また、抵抗値等の
各数値も、第１の実施の形態で説明した値と同じにして
ある。第１の実施の形態と同様に、図８の波形図は、ビ
ット線−ＢＬ_n の電位状態の時間的変化の様子を、回路
シミュレータとしてＨＳＰＩＣＥ（米国メタソフトウエ
ア社製）を用いて求めたものである。

【００７１】先ず、経過時間が３（ｎｓ）になる以前で
は、プリチャージ信号ＰＳおよびビット線ＢＬ_n の電位
状態は電源レベルの５（Ｖ）である。また、このときの
ビット線−ＢＬ_n の電位状態はグランドレベルの０
（Ｖ）である。次に、経過時間が３（ｎｓ）になるとプ
リチャージ信号ＰＳが電源レベルＶ_DD＝５（Ｖ）から下
がり始めて、プリチャージ動作が開始する。そして、プ
リチャージ信号が下がり始めたことに応答して、ビット
線ＢＬ_n およびビット線−ＢＬ_n は一旦は下がり、やが
て電源Ｖ_DDにより高電位状態に引き上げられ始める。こ
のときの第１の実施の形態の回路（図５）におけるビッ
ト線−ＢＬ_n の電位Ｂ２と、第２の実施の形態の回路
（図９）におけるビット線−ＢＬ_n の電位Ｂ６とを比較
して見ると、例えば、経過時間が３．２（ｎｓ）の時点
では、電位Ｂ６が３．９（Ｖ）程度にチャージアップさ
れているのに対し、この時点では電位Ｂ２は未だ３．６
（Ｖ）程度である。このように、電位Ｂ６の方が電位Ｂ
２よりも速くプリチャージされる。

【００７２】（変形例）次に、図１０は、第２の実施の
形態のＳＲＡＭの変形例を示す図である。この図１０に
示す変形例の構成は、図７を参照して説明した第２の実
施の形態のＳＲＡＭを構成する第１電気制御素子（ｐＭ
ＯＳＴ１１）および第２電気制御素子（ｐＭＯＳＴ１
３）を複数組にした構成である。すなわち、第１主電極
をビット線−ＢＬ_n に結合し、第２主電極をビット線Ｂ
Ｌ_n+1 に結合し、および制御電極をプリチャージ線ＰＬ
に結合した第１電気制御素子と、第１主電極をビット線
−ＢＬ_n に結合し、第２主電極をビット線−ＢＬ_n+1 に
結合した第２電気制御素子とを、それぞれ電荷供給のた
めの第１および第２補助ルートとして複数個具えてい
る。図１０には、ｐＭＯＳＴ１１およびＴ１３の電気制
御素子の組と、ｐＭＯＳＴ１４およびＴ１５の電気制御
素子の組とを具えた構成を示してある。このように、補
助ルートとしての電気制御素子を２組設け、ビット線−
ＢＬ_n およびビット線ＢＬ_n+1 の間とビット線−ＢＬ_n
およびビット線ＢＬ_n+1 の間とを、これら電気制御素子
を互いに並列にした状態で接続させてあるので、２組の
電気制御素子で形成される補助ルートの合成抵抗は、１
組だけの電気制御素子で形成される補助ルートの抵抗に
比べて低減する。従って、さらにビット線−ＢＬ_n への
電荷の供給が容易になるため、ビット線−ＢＬ_n のプリ
チャージ速度が増大する。尚、図１０には、電気制御素
子を２組だけ具えた構成を示したが、これに限らず３組
以上にしてもよく、さらに補助ルートの合成抵抗の低抵
抗化を図ることができる。

【００７３】以上説明した各構成は２組のビット線対を
具えるＳＲＡＭであるが、次に、３組のビット線対に対
して第２の実施の形態の構成を適用する場合の接続の一
例を図１１の回路図に示す。図１１に示すように、ビッ
ト線対が３組の場合には、例えば、プリチャージしたい
ビット線を−ＢＬ_n-1 とするとき、このビット線−ＢＬ
_n-1 とビット線ＢＬ_n との間を第１のｐＭＯＳで結合
し、ビット線−ＢＬ_n-1とビット線−ＢＬ_n との間を第
２のｐＭＯＳで結合し、ビット線−ＢＬ_n-1 とビット線
ＢＬ_n+1 との間を第３のｐＭＯＳで結合し、および、ビ
ット線−ＢＬ_n-1とビット線−ＢＬ_n+1 との間を第４の
ｐＭＯＳで結合すれば良い。そして、これら４つのｐＭ
ＯＳの各ゲート電極をプリチャージ線ＰＬに接続する。

【００７４】以上説明した通り、この第２の実施の形態
の構成例によれば、ビット線のプリチャージ速度を、従
来に比べ増大させることが可能である。さらに、この第
２の実施の形態の構成例によれば、第１の実施の形態の
構成例に比べビット線のプリチャージ速度を増大させる
ことができる。これは、プリチャージしたいビット線−
ＢＬ_n と、ビット線対を構成する第１ビット線ＢＬ_n+1
および第２ビット線−ＢＬ_n+1 の両者とが補助ルートに
より結合され、第１の実施の形態に比べ補助ルートが多
く形成されるからである。そして、第１および第２ビッ
ト線のいずれか一方は高電位状態となっているから、第
１の実施の形態の構成のように、動作サイクルに応じて
ビット線が低電位状態の場合が発生してしまうといった
問題がない。

【００７５】例えば、第１の実施の形態の構成では、プ
リチャージしたいビット線−ＢＬ_nとビット線ＢＬ_n+1
との間がｐＭＯＳにより上述したように結合されている
とき、ビット線ＢＬ_n+1 および−ＢＬ_n+1 間に接続され
たメモリセルから出力されるデータに応じて、ビット線
ＢＬ_n+1 が低電位状態となってしまう場合がある。この
場合には、このｐＭＯＳが奏する効果が小さくなる（但
し、ビット線ＢＬ_n+1は０Ｖまで落ち切るわけではない
ので、このｐＭＯＳが全く機能を果たさなくなるわけで
はない。）。これに対して、第２の実施の形態の構成で
は、プリチャージしたいビット線と、電位レベルが
「１」（高電位状態）のビット線とが、常に低抵抗状態
で結合されるように構成されている。すなわち、電荷供
給のための補助ルートが、高電位状態のビット線が選択
されるように形成される構成となっている。この結果、
常に好ましいプリチャージ動作が得られるようになる。

【００７６】また、上述した通り、この第２の実施の形
態の構成例は、１つのビット線に対する電荷供給源が複
数個になる構成である。従って、従来の回路構成のよう
に、１箇所に集中して電流を流し過ぎた場合に生じる局
所的電圧降下を低減させることができる。また、上述し
たプリチャージ回路は、例えば、ＤＲＡＭ等の他の半導
体メモリ回路に用いることも可能である。

【００７７】

【発明の効果】この発明のビット線プリチャージ方法に
よれば、或るビット線が保持している電荷を、プリチャ
ージしたいビット線側に導くことができるから、従来に
比べてプリチャージ速度を速くすることができる。ま
た、この発明の方法によれば、プリチャージしたいビッ
ト線に対して複数箇所から電荷供給を行うので、局所的
電圧降下が低減され、従って、これに起因する回路誤動
作を低減させることができる。

【００７８】また、この発明の別のビット線プリチャー
ジ方法によれば、ビット線対を構成する２本のビット線
のそれぞれから電荷供給を行う。これらのうちのいずれ
か一方のビット線は高電位状態であるから、プリチャー
ジしたいビット線に対して常に好適な電荷供給が行え
る。

【００７９】また、この発明の半導体メモリ回路によれ
ば、プリチャージしたいビット線と他のビット線との間
が、電気制御素子で結合されるように構成してあり、こ
の電気制御素子の制御電極には所要のタイミングでプリ
チャージ信号が与えられるように構成してある。この制
御電極は、各ビット線をプリチャージさせるためのプリ
チャージ線に結合してあるので、ビット線をプリチャー
ジさせるタイミングで、電気制御素子の制御電極に信号
の印加ができるようになっている。従って、上述の電気
制御素子の第１および第２主電極間の抵抗の大きさを制
御電極に与える信号でもって制御することにより、プリ
チャージ時に、プリチャージしたいビット線と他のビッ
ト線との間を電気的に低抵抗にすることができる。よっ
て、プリチャージ時に、プリチャージしたいビット線に
対して上述した他のビット線から電荷が供給されるよう
になるので、ビット線のプリチャージ速度が増加する。
また、このように１つのビット線に寄与する電荷供給源
が増えるので、局所的電圧降下が低減され、従って、こ
れに起因する回路の誤動作が低減される。

【００８０】また、この発明の別の半導体メモリ回路に
よれば、プリチャージしたいビット線に対して、ビット
線対を構成する第１および第２ビット線の両者から電荷
が供給されるようにしてあるので、第１および第２ビッ
ト線の一方が低電位状態であっても他方が高電位状態で
あるから、常に好ましいプリチャージ動作が得られる。

【００８１】また、この発明のプリチャージ回路によれ
ば、プリチャージしたいビット線と他のビット線との間
が、電気制御素子で結合されるように構成してあり、こ
の電気制御素子の制御電極には所要のタイミングでプリ
チャージ信号が与えられるように構成してある。すなわ
ち、ビット線をプリチャージさせるタイミングで、電気
制御素子の制御電極に信号の印加ができるようになって
いる。従って、上述の電気制御素子の第１および第２主
電極間の抵抗の大きさを制御電極に与える信号でもって
制御することにより、プリチャージ時に、プリチャージ
したいビット線と他のビット線との間を電気的に低抵抗
にすることができる。よって、プリチャージ時に、プリ
チャージしたいビット線に対して上述した他のビット線
から電荷が供給されるようになるので、ビット線のプリ
チャージ速度が増加する。また、このように１つのビッ
ト線に寄与する電荷供給源が増えるので、局所的電圧降
下が低減され、従って、これに起因する回路の誤動作が
低減される。

【００８２】また、この発明の別のプリチャージ回路に
よれば、プリチャージしたいビット線に対して、ビット
線対を構成する第１および第２ビット線の両者から電荷
が供給されるようにしてあるため、第１および第２ビッ
ト線の一方が低電位状態であっても他方が高電位状態で
あるから、常に好ましいプリチャージ動作が得られる。

【図面の簡単な説明】

【図１】第１の実施の形態のＳＲＡＭの構成を示す図で
ある。

【図２】メモリセルの一例を示す図である。

【図３】書込み回路の一例を示す図である。

【図４】第１の実施の形態のプリチャージ動作の比較波
形図である。

【図５】第１の実施の形態のシミュレーション回路図で
ある。

【図６】第１の実施の形態のＳＲＡＭの変形例の構成を
示す図である。

【図７】第２の実施の形態のＳＲＡＭの構成を示す図で
ある。

【図８】第２の実施の形態のプリチャージ動作の比較波
形図である。

【図９】第２の実施の形態のシミュレーション回路図で
ある。

【図１０】第２の実施の形態のＳＲＡＭの変形例の構成
を示す図である。

【図１１】接続の一例を示す図である。

【符号の説明】

１４，１６：メモリセル１８，２０：読出し回路２２，２４：書込み回路２６，２８：ＮＡＮＤ回路３０：インバータ３４：プリチャージ回路３６：制御回路

Claims

【特許請求の範囲】

【請求項１】２本のビット線からなるビット線対を複
数組具え、これらビット線を介してメモリセルにデータ
の入出力を行う半導体メモリ回路の当該ビット線をプリ
チャージするに当たり、プリチャージさせるビット線と、該ビット線が属するビ
ット線対とは別のビット線対の一方のビット線との間
に、プリチャージ信号に応答して電荷供給のための補助
ルートを形成し、前記一方のビット線から該補助ルート
を経て前記ビット線に補助的に電荷を供給することを特
徴とするビット線プリチャージ方法。
【請求項２】請求項１に記載のビット線プリチャージ
方法において、前記別のビット線対を構成する前記一方のビット線を、
高電位状態にあるビット線とすることを特徴とするビッ
ト線プリチャージ方法。
【請求項３】２本のビット線からなるビット線対を複
数組具え、これらビット線を介してメモリセルにデータ
の入出力を行う半導体メモリ回路の当該ビット線をプリ
チャージするに当たり、プリチャージさせるビット線と、該ビット線が属するビ
ット線対とは別のビット線対の第１ビット線との間に、
プリチャージ信号に応答して電荷供給のための第１補助
ルートを形成し、前記第１ビット線から該第１補助ルー
トを経て前記ビット線に補助的に電荷を供給し、前記ビット線と、前記別のビット線対の第２ビット線と
の間に、前記プリチャージ信号に応答して電荷供給のた
めの第２補助ルートを形成し、前記第２ビット線から該
第２補助ルートを経て前記ビット線に補助的に電荷を供
給することを特徴とするビット線プリチャージ方法。
【請求項４】２本のビット線からなるビット線対を複
数組具え、これらビット線をプリチャージするためのプ
リチャージ線を具えており、前記ビット線を介してメモ
リセルにデータの入出力を行う半導体メモリ回路におい
て、第１主電極を或るビット線対の一方のビット線に結合
し、第２主電極を前記或るビット線対とは別のビット線対の
一方のビット線に結合し、および制御電極を前記プリチ
ャージ線に結合した電気制御素子を電荷供給のための補
助ルートとして具えることを特徴とする半導体メモリ回
路。
【請求項５】請求項４に記載の半導体メモリ回路にお
いて、複数個の前記電気制御素子を具えたことを特徴とする半
導体メモリ回路。
【請求項６】請求項４または請求項５に記載の半導体
メモリ回路において、前記電気制御素子として電界効果トランジスタを用いた
ことを特徴とする半導体メモリ回路。
【請求項７】２本のビット線からなるビット線対を複
数組具え、これらビット線をプリチャージするためのプ
リチャージ線を具えており、前記ビット線を介してメモ
リセルにデータの入出力を行う半導体メモリ回路におい
て、第１主電極を或るビット線対の一方のビット線に結合
し、第２主電極を前記或るビット線対とは別のビット線対の
第１ビット線に結合し、および制御電極を前記プリチャ
ージ線に結合した第１電気制御素子を電荷供給のための
第１補助ルートとして具え、第１主電極を前記或るビット線対の一方のビット線に結
合し、第２主電極を前記第１ビット線とビット線対を構成する
第２ビット線に結合し、および制御電極を前記プリチャ
ージ線に結合した第２電気制御素子を電荷供給のための
第２補助ルートとして具えることを特徴とする半導体メ
モリ回路。
【請求項８】請求項７に記載の半導体メモリ回路にお
いて、複数組の前記第１および第２電気制御素子を具え
たことを特徴とする半導体メモリ回路。
【請求項９】請求項７または請求項８に記載の半導体
メモリ回路において、前記第１電気制御素子および前記第２電気制御素子とし
てそれぞれ電界効果トランジスタを用いたことを特徴と
する半導体メモリ回路。
【請求項１０】請求項６または請求項９に記載の半導
体メモリ回路において、前記電界効果トランジスタとしてエンハンスメント型の
ｐチャネルＭＯＳトランジスタを用いたことを特徴とす
る半導体メモリ回路。
【請求項１１】請求項４から請求項１０のいずれか一
項に記載の半導体メモリ回路において、当該半導体メモリ回路は、前記メモリセルとしてフリッ
プフロップを用いたスタティックＲＡＭであることを特
徴とする半導体メモリ回路。
【請求項１２】２本のビット線からなるビット線対を
複数組具え、これらビット線のプリチャージを行うプリ
チャージ回路を具えた半導体メモリ回路の当該プリチャ
ージ回路において、第１主電極を或るビット線対の一方のビット線に結合
し、第２主電極を前記或るビット線対とは別のビット線対の
一方のビット線に結合し、および制御電極を前記プリチ
ャージ線に結合した電気制御素子を電荷供給のための補
助ルートとして具えることを特徴とするプリチャージ回
路。
【請求項１３】請求項１２に記載のプリチャージ回路
において、複数個の前記電気制御素子を具えたことを特徴とするプ
リチャージ回路。
【請求項１４】請求項１２または請求項１３に記載の
プリチャージ回路において、前記電気制御素子として電界効果トランジスタを用いた
ことを特徴とするプリチャージ回路。
【請求項１５】２本のビット線からなるビット線対を
複数組具え、これらビット線のプリチャージを行うプリ
チャージ回路を具えた半導体メモリ回路の当該プリチャ
ージ回路において、第１主電極を或るビット線対の一方のビット線に結合
し、第２主電極を前記或るビット線対とは別のビット線対の
第１ビット線に結合し、および制御電極を前記プリチャ
ージ線に結合した第１電気制御素子を電荷供給のための
第１補助ルートとして具え、第１主電極を前記或るビット線対の一方のビット線に結
合し、第２主電極を前記第１ビット線とビット線対を構成する
第２ビット線に結合し、および制御電極を前記プリチャ
ージ線に結合した第２電気制御素子を電荷供給のための
第２補助ルートとして具えることを特徴とするプリチャ
ージ回路。
【請求項１６】請求項１５に記載のプリチャージ回路
において、複数組の前記第１および第２電気制御素子を具えたこと
を特徴とするプリチャージ回路。
【請求項１７】請求項１５または請求項１６に記載の
プリチャージ回路において、前記第１電気制御素子および前記第２電気制御素子とし
てそれぞれ電界効果トランジスタを用いたことを特徴と
するプリチャージ回路。
【請求項１８】請求項１４または請求項１７に記載の
プリチャージ回路において、前記電界効果トランジスタとしてエンハンスメント型の
ｐチャネルＭＯＳトランジスタを用いたことを特徴とす
るプリチャージ回路。
【請求項１９】請求項１２から請求項１８のいずれか
一項に記載のプリチャージ回路において、前記半導体メモリ回路をスタティックＲＡＭとしたこと
を特徴とするプリチャージ回路。