JP2008176907A - 半導体記憶装置 - Google Patents

Abstract

【課題】スタティック型ランダムアクセスメモリ（ＳＲＡＭ）のようなフリップフロップ型のメモリセルの動作マージンを拡大する。
【解決手段】ハイデータとローデータを対で保持するクロスカップル接続された２つのインバータ及び２つのアクセストランジスタとを有したメモリセル１１と、複数のワード線と、複数のビット線とを備えた半導体記憶装置１００において、複数のワード線のうち、選択されたワード線の電位を、ローデータを保持するローデータ保持電源の読み出し動作時以外における電位と、アクセストランジスタの閾値電圧とを足した電位よりも低い電位にする。
【選択図】図１

Description

本発明は、フリップフロップ型メモリセルを備えた半導体記憶装置に関するものである。

近年、プロセスの微細化に伴い、半導体集積回路の省面積化や電源電圧の低電圧化が急速に進んでいる。その弊害として、例えば、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）のようなフリップフロップ型のメモリセルを備えた半導体記憶装置では、メモリセルを構成している各トランジスタの特性ばらつきや、電源電圧の低電圧化によって、安定な特性をもつメモリセルを設計することが非常に困難になってきている。そして、その結果として、メモリセルの動作マージンの劣化に起因する半導体記憶装置の歩留り低下が問題になっている。

ここで、メモリセルの動作マージンとは、書込み時の書込み易さを示す書込みマージン、読出し時やデータ保持時のノイズに対するマージンであるスタティックノイズマージン、読出し時のスピードマージンを示すセル電流である。

図１２は、ＣＭＯＳトランジスタで構成された一般的なフリップフロップ型のＳＲＡＭメモリセルであるメモリセル４００を示す図である。図１２に示すメモリセル４００において、ＱＮ１〜ＱＮ２はドライブトランジスタ、ＱＮ３〜ＱＮ４はアクセストランジスタ、ＱＰ１〜ＱＰ２はロードトランジスタである。また、ＷＬはワード線、ＢＬ、ＢＬＸはビット線、ＶＤＤＭはハイデータ保持電源（後述）、Ｖｓｓは接地電源である。

ロードトランジスタＱＰ１とドライブトランジスタＱＮ１とでインバータが構成され、またロードトランジスタＱＰ２とドライブトランジスタＱＮ２とでインバータが構成されている。そして、それぞれのインバータの入出力端子がクロスカップルに接続されることによって、フリップフロップが構成されている。ここで、各インバータの出力端子をデータ記憶ノードと呼ぶ。また、ロードトランジスタＱＰ１〜ＱＰ２のソースに供給される電源をハイデータ保持電源、ドライブトランジスタＱＮ１〜ＱＮ２に供給される電源をローデータ保持電源と呼ぶ。

アクセストランジスタＱＮ３とＱＮ４のゲート端子は、何れも同じワード線ＷＬに接続されている。また、アクセストランジスタＱＮ３のドレイン端子は、ビット線ＢＬに接続され、アクセストランジスタＱＮ４のドレイン端子は、ビット線ＢＬＸに接続されている。アクセストランジスタＱＮ３とＱＮ４のソース端子は、前記インバータの入出力端子にそれぞれ接続されている。

図１２のＳＲＡＭメモリセルへのデータの書き込みは、ワード線ＷＬをＬｏｗレベル（Ｌレベル）からＨｉｇｈレベル（Ｈレベル）にした状態（活性状態と呼ぶ）で、予めＨレベルにプリチャージされたビット線ＢＬ、ＢＬＸのうちの何れか一方のビット線の電位を、ＨレベルからＬレベルにすることで実現される。

図１３に、メモリセル４００をアレイ上に配置したメモリセルアレイの概略図を示す。メモリセルアレイ中のメモリセルは、図示せざる複数のビット線選択回路及びワード線ドライバの各１つが選択されることにより、行、列方向からそれぞれアクセスされ選択される。ここで、ビット線が配線される列方向のメモリセル配置をカラムと呼ぶ。

次に、ＳＲＡＭメモリセルの動作マージンに関わる特性について述べる。

書込み時のマージンは、メモリセルへの書き込みを行なうためのビット線の電圧で示される。ＳＲＡＭメモリセルへのデータの書き込み動作は、メモリセルを構成するフリップフロップの状態を反転させることによって行われる（但し、書き込みデータと同一のデータが、予めメモリセルに記憶してある場合には、フリップフロップの状態は反転しない）。このとき、メモリセルのフリップフロップの状態を反転することができるビット線の臨界電位を書込みマージンという。

例えば、書込みマージンが低いと、書き込み動作時に、ビット線ノイズ等による誤書き込みに対するマージン（スタティックノイズマージン）が大きくなるが、その反面、ビット線の電位が十分低いレベルにならないと、フリップフロップを反転させることができない。

逆に、書込みマージンが高いと、書き込みにかかる時間は速くなるが、誤書き込みに対するマージン（スタティックノイズマージン）が小さくなる。

一方、書込みマージンが低いということは、読み出し動作時に、ビット線ノイズ等により、メモリセルを構成するフリップフロップの状態が反転しにくい、つまり、スタティックノイズマージンが大きくなることを意味している。また、書込みマージンが高いということは、読み出し動作時に、メモリセルを構成するフリップフロップの状態が反転しやすい、つまり、スタティックノイズマージンが小さくなることを意味している。

また、読出しスピードを早くするために、ワード線ＷＬの電位を高くしたり、ドライブトランジスタや、アクセストランジスタのしきい値を低くしたりすると、アクセストランジスタを介して、フリップフロップの記憶ノードのデータが、ビット線ノイズに影響されやすくなり、スタティックノイズマージンが低下する。

さらに、スピードに関するマージンとしてセル電流がある。セル電流は選択されたメモリセルにおいて、ローデータ記憶ノード側にドレインが接続されたドライブトランジスタが、アクセストランジスタを介してビット線の電荷をソース電位であるＶＳＳＭに放電する際の電流値で、セル電流が大きいほど選択ビット線の放電速度が速く、ビット線対電位差を増幅して読み出す速度が速くなる。しかし、メモリセルトランジスタの閾値を小さくしたり、ワード線電位を高くしてセル電流を大きくしたりすると、ビット線のノイズを受け易く、スタティックノイズマージンが低減する。

以上のように、一般的に、書込みマージンとスタティックノイズマージンとセル電流（スピードマージン）は、一方の特性を満足しようとすると、他方の特性マージンが少なくなってしまうといった、相反する特性を持っている。

これに対しては、少なくとも一つの特性でも改善しようとする提案がなされている。例えば、スタティックノイズマージンを改善するために、ワード線の電位を、従来の電源電位から、少しだけ下げるように構成された半導体記憶装置が報告されている。例えばワード線電位を電源電位から僅かに下げて、スタティックノイズマージンを改善する試みがなされている（例えば非特許文献１を参照）。

また、書込みマージンだけを解決するために、書き込み動作時にメモリセルのハイデータ保持電源の電圧を低く制御して、書込みマージンを改善するように構成された半導体記憶装置が知られている（例えば特許文献１を参照）。

図１４に、上記の非特許文献１と特許文献１の両方の手法を用いた場合のメモリセルの各端子の電位の一例を示す。

非選択時にはメモリセルのハイデータ保持電源ＶＤＤＭ、ビット線対（ＢＬ、ＢＬＸ）には電源の電位であるＶｄｄ電位（１．１Ｖ）が供給され、メモリセルのローデータ保持電源ＶＳＳＭ、ワード線（ＷＬ）にはＶｓｓ電位（０Ｖ）が供給されている。

書込み動作時には、ワード線（ＷＬ）にはＶｄｄ電位よりも僅かに低い電位（１．０Ｖ）が供給され、選択カラムのハイデータ保持電源は、Ｖｄｄ電位よりも低い電位（０．７Ｖ）が供給される。このように、ワード線電位を僅かに下げることにより、選択されたメモリセルの書込みが困難になるが、ワード線下の行方向に配置された非選択メモリセルのアクセストランジスタのゲート電位を下げることで、非選択メモリセルのスタティックノイズマージンを僅かでも高くしてデータ破壊を防ぐ試みを行い、その上で選択カラム（列方向）の電源電位を下げることにより、選択メモリセルの書込みマージンを改善しようとしている。

一方、読出し動作時には、ワード線（ＷＬ）には書込み時と同様にＶｄｄ電位よりも低い電位（１．０Ｖ）が供給され、メモリセル内のローデータ記憶ノード側のドライブトランジスタによって、予め電源電位にプリチャージされたビット線が放電され、生じたビット線対間の電位差を増幅することで読み出される。

このように、ワード線電位を僅かに下げることにより、アクセストランジスタのゲート電位が下がり、選択されたメモリセルのセル電流は低下するが、選択ワード線下の非選択メモリセルのスタティックノイズマージンを僅かでも高くしてデータ破壊を防ごうとしている。

また、図１４に示すように、一般に、メモリセルトランジスタの閾値電圧を、メモリセル以外のロジックトランジスタの閾値電圧よりも高くすることで、ロジックトランジスタと同じ閾値電圧のトランジスタをメモリセルに用いた場合に比べて、ノイズに対して記憶データが反転しにくくなる。すなわち、これによりスタティックノイズマージンを高くしている。
２００６ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、ｐｐ．２０−２１． 特開昭５５−６４６８６号公報

しかしながら、上記の非特許文献１に記載された半導体記憶装置のように、ワード線の電位のみを下げて、スタティックノイズマージンを改善しようとする構成では、同じワード線電位で、メモリセルへの書込み動作も行わねばならず、ワード線の電位を下げるにつれて、スタティックノイズマージンは改善するが、反対に書込み動作時に書込みが困難になり、さらに、読み出し動作時のセル電流が小さくなり、読出しスピードが遅くなるという問題点があった。

また、将来のプロセス微細化に伴い、トランジスタの閾値ばらつきがさらに増加すると、ＳＲＡＭメモリセルのスタティックノイズマージンはさらに減少することが予想される。これに対応してスタティックノイズマージンを改善するには、ワード線電位をさらに低くする必要があるが、それでは、書込み動作時に、ビット線を０Ｖまで下げても、メモリセルにＬｏｗレベルを書込むことができず、また、読出し動作スピードがより遅くなるという問題点がある。

また、上記の特許文献１に記載された半導体記憶装置のように、メモリセルのハイデータ保持電源電圧を制御する半導体記憶装置では、書込みマージンは改善するものの、メモリセルのハイデータ保持電源電圧を書き込み時に低く制御すると、同一カラム上にある非選択メモリセルのハイデータ保持電源も低くなり、その非選択メモリセルのデータ保持のための電源電圧が減少して、データが破壊されるという問題点があった。

また、メモリセルトランジスタの閾値電圧をロジックトランジスタの閾値電圧よりも高くすることで、スタティックノイズマージンを高くしているが、逆に、書込みマージンやセル電流は、閾値電圧が高くなることで減少するという問題点があった。

さらに、閾値電圧を高くするために、メモリセル専用の閾値調整用不純物調整プロセス工程が必要であり、プロセスコストが増加するという問題点があった。

さらに、閾値電圧を高くするためにメモリセルトランジスタの不純物を増加させると、トランジスタの閾値電圧ばらつきが増大し、メモリセル動作マージンが減少するという問題点があった。

以上のように、従来の半導体記憶装置では、ＳＲＡＭメモリセルの動作マージンにおけるトレードオフの関係に束縛されて、一方の動作マージンを改善しようとすると、他方の動作マージンが悪化するために、全ての動作マージンを満足するためには、非常に狭い範囲の動作条件の中で最適化設計をしなければならないという問題点があった。

すなわち、ワード線の電位を最適化するために、相反する特性の、（１）スタティックノイズマージン、（２）書込みマージン、（３）セル電流を最適化する必要がある。また、書込み時のマージンを得るために、相反する特性の、（２）書込みマージン、（４）データ保持電圧を最適化しなければならないという問題点があった。

さらに、将来のプロセス微細化に伴うトランジスタ閾値電圧ばらつき増加に伴い、これらの特性を満足できる設計領域はさらに狭くなり、ＳＲＡＭメモリセルの設計が困難になるという問題点があった。

本発明は、上記の問題に着目してなされたものであり、ＳＲＡＭのようなフリップフロップ型メモリセルを備えた半導体記憶装置において、メモリセルの動作マージンを拡大することができる半導体記憶装置を提供することを目的としている。

前記の課題を解決するため、本発明の一態様は、
行列状に配置された複数のメモリセルを有したメモリセルアレイと、前記メモリセルの各行に対応して配置された複数のワード線と、前記メモリセルの各列に対応して配置された複数のビット線とを有する半導体記憶装置であって、
各メモリセルは、ハイデータとローデータを対で保持するクロスカップル接続された２つのインバータと、２つのアクセストランジスタとを有し、
前記２つのアクセストランジスタの夫々は、ゲートが、対応したワード線に接続され、ソースが、対応したビット線に接続され、ドレインが、それぞれ別の前記インバータの出力と接続され、
各メモリセルは、ハイデータを保持するハイデータ保持電源の電位が第１の電位、ローデータを保持するローデータ保持電源の読み出し動作時以外における電位が第２の電位であり、
前記複数のワード線のうち、選択されたワード線の電位は、前記第２の電位と前記アクセストランジスタの閾値電圧とを足した第３の電位よりも低い第４の電位であることを特徴とする。

また、本発明の一態様は、
行列状に配置された複数のメモリセルを有したメモリセルアレイと、前記メモリセルの各行に対応して配置された複数のワード線と、前記メモリセルの各列に対応して配置された複数のビット線とを有する半導体記憶装置であって、
各メモリセルは、ハイデータとローデータを対で保持するクロスカップル接続された２つのインバータと、２つのアクセストランジスタとを有し、
前記２つのアクセストランジスタの夫々は、ゲートが、対応したワード線に接続され、ソースが、対応したビット線に接続され、ドレインが、それぞれ別の前記インバータの出力と接続され、
各メモリセルは、ハイデータを保持するハイデータ保持電源の電位が第１の電位、ローデータを保持するローデータ保持電源の読み出し動作時以外における電位が第２の電位であり、
前記複数のワード線のうち、選択されたワード線の電位は、前記第２の電位に前記アクセストランジスタの閾値電圧を足した電位であることを特徴とする。

また、本発明の一態様は、
行列状に配置された複数のメモリセルを有したメモリセルアレイと、前記メモリセルの各行に対応して配置された複数のワード線と、前記メモリセルの各列に対応して配置された複数のビット線と、前記メモリセルの各列に対応して配置された複数のローデータ保持電源制御回路と、前記メモリセルの各列に対応して配置された複数のビット線プリチャージ回路と、前記メモリセルの各列に対応して配置された複数の書込み制御回路と、前記メモリセルの各行に対応して配置された複数のワード線ドライバとを有する半導体記憶装置であって、
各メモリセルは、ハイデータとローデータを対で保持するクロスカップル接続された２つのインバータと、２つのアクセストランジスタとを有し、
前記２つのアクセストランジスタの夫々は、ゲートが、対応したワード線に接続され、ソースが、対応したビット線に接続され、ドレインが、それぞれ別の前記インバータの出力と接続され、
前記２つのインバータのそれぞれのハイデータ保持用トランジスタのソースは、ハイデータを保持するハイデータ保持電源に接続され、ローデータ保持用トランジスタのソースは、前記メモリセルの各列毎に独立した複数の、ローデータを保持するローデータ保持電源にそれぞれ接続され、
前記ローデータ保持電源制御回路は、前記メモリセルアレイの対応する列のローデータ保持電源に接地電位と、接地電位より高い仮想接地電位を供給する手段を有し、
前記ビット線プリチャージ回路は、前記メモリセルアレイの対応する列のビット線に、前記仮想接地電位を供給する手段を有し、
前記書込み制御回路は、前記メモリセルアレイの対応する列のビット線に接地電位を供給する手段を有し、
前記メモリセルが非選択時には、前記ローデータ保持電源制御回路は、前記ローデータ保持電源に前記仮想接地電位を供給するとともに、前記プリチャージ回路が、前記ビット線に前記仮想接地電位を供給し、
前記メモリセルの書込み時には、選択された列に対応する前記書込み制御回路が、選択されたビット線に前記接地電位を供給し、
前記メモリセルの読み出し時には、選択された列に対応する前記ローデータ保持電源制御回路が、選択された前記ローデータ保持電源に接地電位を供給することを特徴とする。

本発明によれば、ＳＲＡＭのようなフリップフロップ型メモリセルを備えた半導体記憶装置において、相反する関係にある読出しマージン、書込みマージン、スピードマージン、及びデータ保持マージンを拡大することができる。

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。

《発明の実施形態１》
図１〜図４を用いて、本発明の実施形態１に係る半導体記憶装置１００について説明する。

（半導体記憶装置１００の構成）
図１は、半導体記憶装置１００の構成を示すブロック図である。なお、説明を簡単にするために、図１においては、センスアンプ等の出力系の回路は省略してある。

半導体記憶装置１００は、図１に示すように、ローデータ保持電源制御回路２０、ビット線プリチャージ回路３０、及び書込み制御回路４０をそれぞれ複数と、１つのメモリセルアレイ１０と、１つのローデコーダ５０（ｒｏｗ ｄｅｃｏｄｅｒ）とを備えている。

図１において、ＷＬ１〜ＷＬ２は行方向に配線されたワード線である。

ＢＬ１〜ＢＬ２、ＢＬＸ１〜ＢＬＸ２はカラム方向に配線されたビット線である。ＢＬ１とＢＬＸ１とがビット線対を構成し、ＢＬ２とＢＬＸ２とがビット線対を構成している。

ＰＣＧは、図示せざる行方向に配線された信号線で伝送される信号（プリチャージ制御信号ＰＣＧ）であり、ビット線プリチャージ回路３０を制御するための信号である。プリチャージ制御信号ＰＣＧは、ワード線が非活性状態（本実施形態ではワード線がＬｏｗレベル（以下、Ｌレベルと略記））の場合にＬレベルとなり、何れかのワード線が活性状態（本実施形態ではワード線がＨｉｇｈレベル（以下、Ｈレベルと略記））の場合にＨレベルとなるものとする。

また、ＣＡＤ１〜２は、カラムアドレス信号である。

ＤＩＮ、ＤＩＮＸは互いに相補の関係にある入力データである。

ＷＥは、書込みイネーブル信号。ＲＥは読出し読出しイネーブル信号である。

ＶＳＳＭ１〜ＶＳＳＭ２は、電源配線であり、各カラムに設けられている。ここで、ＶＳＳＭ１〜ＶＳＳＭ２をローデータ保持電源配線と呼ぶことにする。

メモリセルアレイ１０は、複数個のメモリセル１１を含んでいる。詳しくは、メモリセル１１は、ワード線（ＷＬ１〜ＷＬ２）と、ビット線対との交点に１つずつ配置されている。すなわち、このようにマトリクス状に配置されたメモリセル１１により、情報を記憶するメモリセルアレイ１０が構成されている。

メモリセル１１は、具体的には、ＰＭＯＳトランジスタであるロードトランジスタＱＰ１〜ＱＰ２、ＮＭＯＳトランジスタであるドライブトランジスタＱＮ１〜ＱＮ２、及びＮＭＯＳトランジスタであるアクセストランジスタＱＮ３〜ＱＮ４を備えている。メモリセル１１の各トランジスタの閾値電圧は、メモリセル以外のロジック用トランジスタの閾値電圧と同じであり、その値は例えば０．３Ｖである。

メモリセル１１においては、ロードトランジスタＱＰ１とドライブトランジスタＱＮ１とでインバータが構成され、またロードトランジスタＱＰ２とドライブトランジスタＱＮ２とでインバータが構成されている。そして、これらのインバータの入出力端子が相互に接続されることによって、フリップフロップが構成されている。これにより、各インバータの出力端子にハイデータとローデータ（データ０と１、ただしハイデータとローデータとをどの値と対応させるかは任意）を保持することが可能になる。なお、各インバータの出力端子をデータ記憶ノードとよぶ。特に、ローデータ（０Ｖ）が記憶されたデータ記憶ノードをローデータ記憶ノードとよぶことにする。

また、アクセストランジスタＱＮ３とＱＮ４のゲート端子は、同じワード線（そのメモリセルが対応するワード線であり、本実施形態ではＷＬ１又はＷＬ２の何れかである）に接続されている。また、アクセストランジスタＱＮ３のソース端子は、ビット線対の一方のビット線に接続され、アクセストランジスタＱＮ４のソース端子は、他方のビット線に接続されている。また、アクセストランジスタＱＮ３〜ＱＮ４のドレイン端子は、それぞれ別のインバータの入出力端子に接続されている。また、インバータを構成するドライブトランジスタＱＮ１とＱＮ２のソース端子は、そのメモリセル１１が属するカラムに対応したローデータ保持電源配線ＶＳＳＭ（ＶＳＳＭ１又はＶＳＳＭ２）に接続されている。

一方、ロードトランジスタＱＰ１〜ＱＰ２のソース端子は、何れもハイデータ保持電源ＶＤＤＭに接続されており、ハイデータ保持電源ＶＤＤＭには、電源Ｖｄｄが供給されている。電源Ｖｄｄの電位（Ｖｄｄ）は例えば１．１Ｖである。

ローデータ保持電源制御回路２０は、メモリセルアレイ１０のカラム毎に配置され、そのカラムに対応したローデータ保持電源配線ＶＳＳＭの電位を制御する。

ローデータ保持電源制御回路２０は、具体的には、ＮＭＯＳトランジスタＱＮ７〜ＱＮ８と、インバータ２２と、ＡＮＤ回路２１とを備えている。

ＡＮＤ回路２１には、何れか１つのカラムアドレス信号（本実施形態では、ＣＡＤ１〜２の何れか一方）と、読出しイネーブル信号ＲＥが入力されている。これらの信号によって、ローデータ保持電源制御回路２０は、選択状態あるいは非選択状態に制御され、選択状態であるか非選択状態であるかに応じ、対応したローデータ保持電源配線（ＶＳＳＭ１〜２）の電位を制御する。

ローデータ保持電源制御回路２０が非選択状態の場合は、ＮＭＯＳトランジスタＱＮ７が導通して、対応したローデータ保持電源配線ＶＳＳＭに、Ｖｓｓ電位（接地電位）とＶｄｄ電位との間の電位であるＶＧＮＤ電位を供給する。ＶＧＮＤ電位は、Ｖｓｓ電位に対して、アクセストランジスタＱＮ３〜ＱＮ４の閾値電圧分よりも高い電位に設定されており、例えばＶＧＮＤ電位は０．５Ｖである。

また、ローデータ保持電源制御回路２０が選択状態においては、ＮＭＯＳトランジスタＱＮ８が導通して、対応したローデータ保持電源配線ＶＳＳＭに、Ｖｓｓ電位（接地電位：０Ｖ）を供給する。

ビット線プリチャージ回路３０は、メモリセルアレイ１０のカラム毎に配置されている。ビット線プリチャージ回路３０は、具体的には、プリチャージトランジスタＱＰ３〜ＱＰ４、及びイコライズトランジスタＱＰ５を備えて構成され、プリチャージ制御信号ＰＣＧの信号線とビット線対との交点に１つずつ配置されている。なお、ビット線プリチャージ回路３０における各トランジスタは、Ｐ型ＭＯＳトランジスタである。

ビット線プリチャージ回路３０の各トランジスタのゲート端子には、プリチャージ制御信号ＰＣＧが入力されている。また、プリチャージトランジスタＱＰ３〜ＱＰ４は、ソース端子が電源Ｖｄｄに接続され、プリチャージトランジスタＱＰ３のドレイン端子は、イコライズトランジスタＱＰ５のソース端子と接続され、プリチャージトランジスタＱＰ４のドレイン端子は、ＮＭＯＳトランジスタＱＮ５のドレイン端子に接続されている。また、プリチャージトランジスタＱＰ３のドレイン端子は、ビット線対の一方のビット線に接続され、プリチャージトランジスタＱＰ４のドレイン端子は、他方のビット線に接続されている。

ビット線プリチャージ回路３０は、上記の構成により、プリチャージ制御信号ＰＣＧがＬレベルの場合には、接続されたビット線をＶｄｄ電位（Ｖｄｄレベル）にプリチャージする。プリチャージ制御信号ＰＣＧがＨレベルの場合には、ビット線プリチャージ回路３０を構成する全てのＰ型ＭＯＳトランジスタ（ＱＰ３〜ＱＰ５）がオフになり、ビット線に影響を与えない状態（ハイインピーダンス状態）となる。

書込み制御回路４０は、メモリセルアレイ１０のカラム毎に配置され、ＡＮＤ回路４１〜４２と、ＮＭＯＳトランジスタＱＮ５〜ＱＮ６とを備えている。

ＡＮＤ回路４１は、カラムアドレス信号ＣＡＤ１〜２の何れか一方と、入力データＤＩＮＸと、書込みイネーブル信号ＷＥとが入力され、ＡＮＤ回路４２は、ＡＮＤ回路４１と同じカラムアドレス信号と、入力データＤＩＮＸと、書込みイネーブル信号ＷＥとが入力されている。これにより、書込み制御回路４０は、カラムアドレス信号ＣＡＤ１〜２によって選択状態あるいは非選択状態になり、選択状態では、入力データＤＩＮ、ＤＩＮＸの値に応じて、ビット線をＶｄｄレベルからＶｓｓ電位（接地電位）にドライブする。

例えば、カラムアドレス信号ＣＡＤ１、及び入力データＤＩＮＸが選択状態の時には、図１の左端に配置されたＮＭＯＳトランジスタＱＮ５が選択され、ビット線ＢＬ１がプリチャージ電位であるＶｄｄレベルから、Ｖｓｓ電位（接地電位）に制御される。選択されていない他のビット線は、Ｖｄｄレベルのまま保持される。

ローデコーダ５０は、ワード線の電位を制御するワード線ドライバ６０を複数（具体的にはワード線の数分）含んでいる。各ワード線ドライバ６０は、複数のローアドレス（ｒｏｗ ａｄｄｒｅｓｓ）信号線（図示せず）にそれぞれ異なる組み合わせで接続され、１度のアクセスで１つのワード線ドライバ６０が選択されるようになっている。

各ワード線ドライバ６０は、何れか１つのワード線に対応しており、選択された時に、対応するワード線を所定の電位（後述）に駆動する。

図２は、ワード線ドライバ６０の回路構成の一例を示している。この例では、ワード線ドライバ６０は、ＮＡＮＤ回路６１、ドライバ回路６２を備えている。

ＮＡＮＤ回路６１は、ＮＭＯＳトランジスタＱＮ１０〜ＱＮ１２、及びＰＭＯＳトランジスタＱＰ１０〜ＱＰ１２を備えている。

ＮＭＯＳトランジスタＱＮ１０〜ＱＮ１２のソース端子は、Ｖｓｓ電位（接地電位）に接続され、ＰＭＯＳトランジスタＱＰ１０〜ＱＰ１２のソース端子は、Ｖｄｄ電位（１．１Ｖ）に接続され、各トランジスタのゲート端子は、ローアドレス信号ＲＡＤ０〜２の何れかが入力されている。また、ＰＭＯＳトランジスタＱＰ１０〜ＱＰ１２のソース端子は、ドライバ回路６２の入力に接続されている。

ドライバ回路６２は、ソース端子がＶｓｓ電位（接地電位）に接続されたＮＭＯＳトランジスタＱＮ１３と、ソース端子がＶＧＮＤ電位（０．５Ｖ）に接続されたＰＭＯＳトランジスタＱＰ１３から成る。このドライバ回路６２では、ＮＡＮＤ回路６１の出力が、ＰＭＯＳトランジスタＱＰ１３のゲート端子及びＮＭＯＳトランジスタＱＮ１３のゲート端子に入力され、ＮＭＯＳトランジスタＱＮ１３のドレイン端子が、対応したワード線に接続されている。

ローアドレス信号ＲＡＤ０〜２によって、ワード線ドライバ６０が選択されるとドライバ回路６２の出力信号の電位はＶＧＮＤ電位となる。また、ワード線ドライバ６０が非選択時には、出力信号の電位はＶｓｓ電位（接地電位）となる。

図３は、半導体記憶装置１００を応用したシステムの例を示すブロック図である。このシステムは、ＬＳＩ１０１とロジック用電源１０２とＳＲＡＭ用電源１０３とを備えている。

ＬＳＩ１０１は、複数の半導体記憶装置１００（図中では、ＳＲＡＭ１、ＳＲＡＭｎと表記している）と、ロジック回路１０４とを備えている。

ロジック回路１０４は、例えばＬＳＩ１０１の機能を実現するための所定の回路であり、複数のトランジスタを有している。

ロジック用電源１０２は、半導体記憶装置１００とロジック回路１０４にＶｄｄ電位を供給する。

また、ＳＲＡＭ用電源１０３は、半導体記憶装置１００にローデータ保持電源ＶＧＮＤを供給する。ローデータ保持電源ＶＧＮＤは、Ｖｄｄ電位とＶｓｓ電位との間の電位の電源である。

（半導体記憶装置１００の動作）
１．書込み動作
半導体記憶装置１００において、書込み動作が行われる場合について説明する。

書込み動作が行われる前の、何れのメモリセルも選択されていない状態では、プリチャージ制御信号ＰＣＧがＬレベルである。プリチャージ制御信号ＰＣＧがＬレベルの場合には、ビット線プリチャージ回路３０は、ビット線ＢＬ１〜２、ビット線ＢＬＸ１〜２をＶｄｄレベルにプリチャージする。

また、全てのワード線の電位は、メモリセル１１のドライブトランジスタＱＮ１〜ＱＮ２のソース電位であるＶＧＮＤ電位よりも低いＶｓｓ電位（接地電位）であり、メモリセル１１のアクセストランジスタＱＮ３、ＱＮ４は、何れも非導通状態である。

また、カラムアドレス信号ＣＡＤ１〜２、書込みイネーブル信号ＷＥ、読出しイネーブル信号ＲＥ、及び入力データＤＩＮ、ＤＩＮＸは、何れもＬレベルであり、全てのローデータ保持電源制御回路２０は、対応するローデータ保持電源配線（ＶＳＳＭ１〜２）に、ＶＧＮＤ電位を供給する。

書込み動作が開始されると、プリチャージ制御信号ＰＣＧがＬレベルからＨレベルに遷移する。これにより、ビット線プリチャージ回路３０は非選択状態となり、プリチャージトランジスタＱＰ３〜ＱＰ５が非導通状態となる。その結果、ビット線ＢＬ１〜２、ＢＬＸ１〜２へのＶｄｄ電位の供給が停止される。

次に、ローデコーダ５０によって、ワード線ＷＬ１〜２の何れかの電位が、Ｖｓｓ電位（接地電位）からＶＧＮＤ電位に遷移する。これにより、電位が遷移したワード線上に接続されたメモリセル１１では、アクセストランジスタＱＮ３、ＱＮ４のゲート電位がＶＧＮＤ電位となる。

次に、カラムアドレス信号ＣＡＤ１〜２の何れかと、書込みイネーブル信号ＷＥと、入力データＤＩＮ、ＤＩＮＸの何れかがＬレベルからＨレベルに遷移する。これにより、複数ある書込み制御回路４０の何れかが選択される。選択された書込み制御回路４０では、ＮＭＯＳトランジスタＱＮ５、ＱＮ６が活性化されて、対応するビット線（ＢＬ１〜ＢＬ２、ＢＬＸ１〜ＢＬＸ２の何れか）が選択される。その結果、選択されたビット線の電位が、ＶｄｄレベルからＶｓｓ電位（接地電位）に駆動される。

以上の動作により、選択されたメモリセル１１においては、アクセストランジスタＱＮ３〜ＱＮ４のゲート電位がＶＧＮＤ電位（０．５Ｖ）となり、アクセストランジスタＱＮ３〜ＱＮ４の何れかのソース電位がビット線電位であるＶｓｓ電位（０Ｖ）となる。その結果、ゲート−ソース間電位差（ＶＧＮＤ−Ｖｓｓ）が０．５Ｖ（すなわち、アクセストランジスタＱＮ３〜ＱＮ４の閾値電圧（０．３Ｖ）以上）となり、アクセストランジスタＱＮ３又はＱＮ４が導通する。これにより、メモリセル１１の保持電位を反転することが可能になり、書込みが行なわれる。

一方、選択されたワード線に繋がるメモリセル１１のうち非選択のメモリセル１１では、アクセストランジスタＱＮ３〜ＱＮ４のゲート電位がＶＧＮＤ（０．５Ｖ）、ソース電位がビット線電位であるＶｄｄ電位（１．１Ｖ）、ドレイン電位がメモリセル１１の記憶電位であるＶｄｄ電位又はＶＧＮＤ電位である。そのため、アクセストランジスタＱＮ３〜ＱＮ４は、ワード線が選択されているにも拘わらずカットオフ状態を保つ。

２．読出し動作
次に、半導体記憶装置１００において、読出し動作が行なわれる場合について説明する。

読出し動作が行われる前の、何れのメモリセルも選択されていない状態は、書込み動作が行なわれる前の何れのメモリセルも選択されていない状態と同じである。

読出し動作が開始されると、書込みイネーブル信号ＷＥ、データ入力信号ＤＩＮ、ＤＩＮＸはＬレベルのまま保持される。この場合は、書込み制御回路４０は非選択状態となり、ＮＭＯＳトランジスタＱＮ５〜ＱＮ６は非導通状態となる。すなわち、選択されたワード線の電位、及びビット線プリチャージ回路３０の動作は、書込み時と同じである。

同時に、カラムアドレス信号ＣＡＤ１〜２の何れかと、読出しイネーブル信号ＲＥがＬレベルからＨレベルに遷移して、複数あるローデータ保持電源制御回路２０の何れかが選択される。これにより、選択されたローデータ保持電源制御回路２０内のＮＭＯＳトランジスタＱＮ７が非導通状態となり、ＮＭＯＳトランジスタＱＮ８が導通状態となる。その結果、選択されたローデータ保持電源制御回路２０に対応したローデータ保持電源配線（ローデータ保持電源配線ＶＳＳＭ１〜２の何れか）の電位が、ＶＧＮＤ電位からＶｓｓ電位に遷移する。

以上の動作により、選択されたメモリセル１１において、アクセストランジスタＱＮ３〜ＱＮ４のゲート電位は、ＶＧＮＤ電位（０．５Ｖ）であり、アクセストランジスタＱＮ３〜ＱＮ４の内何れかのソース電位はローデータ保持電位であるＶｓｓ（０Ｖ）となる。その結果、ゲート−ソース間電位差（ＶＧＮＤ−Ｖｓｓ）が０．５Ｖ（すなわち、アクセストランジスタＱＮ３〜ＱＮ４の閾値電圧（０．３Ｖ）以上）となり、アクセストランジスタＱＮ３又はＱＮ４が導通する。これにより、メモリセル１１に保持されている電位をビット線（ビット線ＢＬ１〜２、ＢＬＸ１〜２の何れか）に読出すことができる。

一方、選択されたワード線に繋がるメモリセル１１のうち非選択のメモリセル１１では、アクセストランジスタＱＮ３〜ＱＮ４のゲート電位がＶＧＮＤ（０．５Ｖ）、ソース電位がビット線電位であるＶｄｄ電位（１．１Ｖ）、ドレイン電位がメモリセル１１の記憶電位であるＶｄｄ電位又はＶＧＮＤ電位であり、アクセストランジスタＱＮ３〜ＱＮ４は、ワード線が選択されているにも拘わらずカットオフ状態を保つ。

図４に、半導体記憶装置１００において書込み及び読出し動作が行なわれる時のメモリセル１１の各端子における電位の一例を示す。選択カラム、選択ワード線（選択ＷＬ）、非選択カラム、非選択ワード線（非選択ＷＬ）、読出し動作時、書き込み動作時でそれぞれ区別して表にまとめている。

図４に示す各端子の電位は、外部から半導体記憶装置１００に入力されるＶｄｄ電位、Ｖｓｓ電位、ＶＧＮＤの電位が、それぞれ１．１Ｖ、０．０Ｖ、０．５Ｖの時の値を示している。また、メモリセルトランジスタ（メモリセル１１を構成するトランジスタ）の閾値電圧は、ロジックトランジスタ（半導体記憶装置１００内において、メモリセル１１以外の回路を構成するトランジスタ）の閾値電圧と同じ０．３Ｖであるものとする。

同図からわかるように、半導体記憶装置１００の特徴は次の通りである。

（１）メモリセルへの書き込み動作時には、選択されたワード線の電位と、ローデータ保持電源配線ＶＳＳＭの電位（ＶＧＮＤ）との差が、メモリセル１１のアクセストランジスタ（ＱＮ３〜ＱＮ４）の閾値電圧よりも小さい値である。言い換えれば、選択されたワード線の電位は、ローデータ保持電源配線ＶＳＳＭの電位とアクセストランジスタの閾値電圧とを足した電位よりも低い電位である。この例では、差の値は、アクセストランジスタ（ＱＮ３〜ＱＮ４）の閾値電圧である０．３Ｖよりも小さい０Ｖ（０．５Ｖ−０．５Ｖ）である。

また、書き込み及び読み出し動作時に、非選択のメモリセル１１のアクセストランジスタをカットオフすることによって、選択されたワード線下においても、非選択のメモリセル１１は、ビット線からの電荷流入によるスタティックノイズマージンの低下を生じない。

（２）メモリセルへの書込み動作時には、選択カラムにおいてビット線対を構成するビット線の何れかの電位を、ローデータ保持電源配線ＶＳＳＭの電位（この例ではＶＳＳＭ＝０．５Ｖ）よりも低い電位（この例ではＶｓｓ電位（０Ｖ））とすることによって、メモリセル１１における記憶ノードの電位反転が容易になる。

また、従来のメモリセルのように、非選択のメモリセルのスタティックノイズマージンを減少させることなく、選択したメモリセルへの書き込みが可能になる。

また、書込み時のスタティックノイズマージンとの相反関係が生じず、書込みマージンをビット線ＢＬの電位降下量のみで調整可能になる。

さらに、従来のメモリセルのように、書込み時に選択カラムのメモリセル全ての電源電位を下げること無く書込みを行うので、選択カラム上の非選択メモリセルのデータ保持に影響を与えない。

（３）メモリセルからの読出し動作時には、選択カラムのローデータ保持電源配線ＶＳＳＭの電位を０．５Ｖから０Ｖに遷移させて読出しを行なう。そのため、非選択のメモリセルのスタティックノイズマージンを減少させることなく、選択したメモリセルのアクセストランジスタ（ＱＮ３〜ＱＮ４）を導通させて読み出しができる。

また、読出しのスピードマージンを決めるセル電流は、ローデータ保持電源配線ＶＳＳＭの電位降下量で調節することが可能になる。

（４）メモリセルからの読出し動作時には、非選択のワード線の電位は、ローデータ保持電源配線ＶＳＳＭの電位（この例ではＶＧＮＤ電位０．５Ｖ）よりも低い電位（この例では０Ｖ）なので、ビット線（電位は１．１Ｖ）からローデータ記憶ノード（０Ｖ）へ流れ込むリーク電流を低減することが可能になる。

（５）書き込み及び読み出し動作時に、選択されたワード線の電位を、非選択のメモリセルにおけるローデータ保持電源配線ＶＳＳＭの電位（この例では０．５Ｖ）と同じにしたので、従来のメモリセルのように、外部電源、又は内部発生電源によるワード線への電位供給を別途行なう必要がない。すなわち、回路面積、コストを低減することが可能になる。

（６）非選択のワード線と、書込み動作時に選択されたビット線と、読出し時に選択されたカラムのローデータ保持電源配線ＶＳＳＭの電位を同じ電位とし、外部供給電源Ｖｓｓ電位である０Ｖとするので、個別の電源供給回路を構成する必要がない。すなわち、電源回路、配線面積、コストを低減することが可能になる。

（７）書込み動作時に、従来のメモリセルとは異なり、メモリセル１１のハイデータ保持電源ＶＤＤＭの電位を下げない。これにより、メモリセルデータ保持電源のマージンを拡大することが可能になる。

（８）非選択のメモリセルのスタティックノイズマージンが拡大することにより、メモリセルトランジスタの閾値電圧を、ロジックトランジスタと同じ閾値電圧に低減することが可能になる（例えば従来の０．４Ｖから０．３Ｖに低減）。これにより、メモリセル専用の閾値電圧操作工程を省略することができ、プロセスコストの低減が可能になる。

（９）メモリセルトランジスタの閾値電圧をロジックトランジスタと同じ閾値電圧（０．３Ｖ）に低減することと、ハイデータ保持電源ＶＤＤＭを下げないことにより、メモリセル１１のデータ保持電源電圧を書込み時の電圧よりも低減することが可能になる（例えば従来の書込み時の電圧である０．７Ｖから０．６Ｖに低減）。これにより、ビット線及びローデータ保持電源配線ＶＳＳＭを、ローデータ保持電源配線ＶＳＳＭに対して負電位に制御するにも拘わらず、ハイデータ保持電源ＶＤＤＭとＶｓｓ間の電位として、Ｖｄｄ電源（例えば１．１Ｖの電源）を用いることが可能になる。

以上のように本実施形態によれば、上記（１）〜（９）に記述した効果を得ることができ、その実用的効果は大きい。

《発明の実施形態２》
次に、図５〜図６を用いて、本発明の実施形態２に係る半導体記憶装置２００について説明する。

図５は、半導体記憶装置２００の構成を示すブロック図である。なお、説明を簡単にするために、図５においてもセンスアンプ等の出力系の回路は省略してある。

半導体記憶装置２００は、具体的には、半導体記憶装置１００のビット線プリチャージ回路３０をビット線プリチャージ回路２１０に置き換えるとともに、ＰＭＯＳトランジスタＱＰ２０を追加し、さらに、メモリセル１１の各トランジスタの閾値電圧を変更したものである。

ビット線プリチャージ回路２１０は、ビット線プリチャージ回路３０におけるプリチャージトランジスタＱＰ３〜ＱＰ４のソース電源をＶＧＮＤ（０．５Ｖ）としたものである。すなわち、ビット線プリチャージ回路２１０の各トランジスタの構成は、半導体記憶装置１００におけるビット線プリチャージ回路３０の構成と同じである。なお、読出し動作時のセル電流はワード線電位（０．５Ｖ）とローデータ保持電源配線ＶＳＳＭの電位（０Ｖ）との差に大きく依存するので、ビット線プリチャージ電位を１．１Ｖから０．５Ｖに低減しても、ビット線電位がＶｄｄ電位である場合と比べ、セル電流の減少は極僅かである。

また、本実施形態では、メモリセル１１の各トランジスタの閾値電圧が、メモリセル１１以外のロジックトランジスタの閾値電圧よりも低く構成されている。ロジックトランジスタの閾値電圧が０．３Ｖであれば、例えば、メモリセル１１の各トランジスタの閾値電圧を０．２Ｖに設定する。これにより、メモリセルトランジスタに印加される最大電圧は、従来の最大電圧Ｖｄｄ−Ｖｓｓ＝１．１Ｖよりも低いＶＤＤＭ−Ｖｓｓ＝０．８Ｖとなるので、メモリセルトランジスタの絶縁膜信頼性が向上する。したがって、メモリセル１１の各トランジスタのゲート絶縁膜は、メモリセル以外のロジックトランジスタのゲート絶縁膜よりも薄く設定する。

ＰＭＯＳトランジスタＱＰ２０は、メモリセルアレイ１０の周辺に配置されており、ハイデータ保持電源ＶＤＤＭを生成するトランジスタである。ＰＭＯＳトランジスタＱＰ２０のソースは電源Ｖｄｄに接続され、ドレインとゲートはメモリセル１１のハイデータ保持電源ＶＤＤＭを生成している。ハイデータ保持電源ＶＤＤＭの電位は、Ｖｄｄ電位（１．１Ｖ）よりもＰＭＯＳトランジスタＱＰ２０の閾値電圧（０．３Ｖ）分だけ低い電位（０．８Ｖ）である。

メモリセル１１の各トランジスタの閾値電圧を０．３Ｖから０．２Ｖに低減したことにより、メモリセル１１のデータ保持電位であるハイデータ保持電源ＶＤＤＭの電位とＶＳＳＭ電位との電位差を、メモリセルトランジスタの閾値電圧に０．１Ｖマージンを持たせた０．３Ｖに低減できる。

半導体記憶装置２００における書込み動作及び読出し動作は、電源電位が異なる他は、実施形態１に係る半導体記憶装置１００と同じである。

図６に、半導体記憶装置２００において書込み及び読出し動作が行なわれる時のメモリセル１１の各端子の電位を示す。図６に示す各端子の電位は、外部から半導体記憶装置２００に入力されるＶｄｄ電位、Ｖｓｓ電位、ＶＧＮＤの電位がそれぞれ、１．０Ｖ、０．０Ｖ、０．５Ｖの時の値を示している。

同図からわかるように、半導体記憶装置２００の特徴は次の通りである。

（１０）メモリセル１１の各トランジスタの閾値電圧を低減（０．３Ｖから０．２Ｖに低減）したことにより、メモリセル１１のデータ保持マージン、セル電流、書き込みマージンが増加する。

また、閾値調整用不純物濃度が減るので、メモリセルトランジスタの閾値電圧のばらつきが低減し、メモリセルの動作マージンが拡大する。

また、メモリセルのデータ保持電源であるハイデータ保持電源ＶＤＤＭとローデータ保持電源配線ＶＳＳＭとの電源電位差（この例では０．３Ｖ）を低減することができるので、メモリセルのデータ保持マージンを増加させることが可能になる。

（１１）メモリセル１１のハイデータ保持電源ＶＤＤＭの電位（０．８Ｖ）を、外部の電源Ｖｄｄの電位（１．１Ｖ）よりも低くし、メモリセル１１に印加される最大電圧を従来よりも低くしたので、メモリセルトランジスタの信頼性が向上する。上記の例では、従来の最大電圧がＶｄｄ−Ｖｓｓ＝１．１Ｖであったものが、ＶＤＤＭ−Ｖｓｓ＝０．８Ｖになっている。

また、ビット線の電位を従来よりも低くしたので、低消費電力化が可能である。上記の例ではビット線の電位を１．１Ｖから０．８Ｖに低減している。

（１２）メモリセルトランジスタのゲート絶縁膜厚をロジックトランジスタや従来のメモリセルトランジスタの膜厚と比べて小さくできるので、一般的に膜圧に依存するトランジスタの閾値電圧ばらつきを低減することが可能になる。それゆえ、メモリセル１１の動作マージンを拡大することが可能になる。

（１３）メモリセル１１の周辺に配置するＰＭＯＳトランジスタＱＰ２０の閾値電圧を用いて、ハイデータ保持電源ＶＤＤＭを生成するので、容易な回路構成でハイデータ保持電源ＶＤＤＭを生成できる。そのため、専用電源を供給する場合に比べ、回路面積を抑えることが可能になる。

（１４）ビット線プリチャージ電位をＶｄｄ電位からＶＧＮＤ電位に低電圧化したので、書込み動作時のビット線電位が低下し、低消費電力化が可能になる。

以上のように本実施形態によれば、上記（１１）〜（１４）に記述した効果を得ることができ、その実用的効果は大きい。

《発明の実施形態３》
次に、図７〜図１１を用いて、本発明の実施形態３に係る半導体記憶装置３００について説明する。

（半導体記憶装置３００の構成）
図７は、本発明の実施形態３に係る半導体記憶装置３００の構成を示すブロック図である。なお、説明を簡単にするために、図７においてもセンスアンプ等の出力系の回路は省略してある。

半導体記憶装置３００は、半導体記憶装置２００のビット線プリチャージ回路２１０をビット線プリチャージ回路３１０に置き換え、ローデコーダ５０をローデコーダ３２０に置き換え、ローデータ保持電源制御回路２０をローデータ保持電源制御回路３４０に置き換え、そしてＮＭＯＳトランジスタＱＮ３０を追加して構成したものである。

ＮＭＯＳトランジスタＱＮ３０は、メモリセルアレイ１０の周辺に配置されており、ＶＧＮＤ電位を生成するトランジスタである。ＮＭＯＳトランジスタＱＮ３０のソースは、接地電源Ｖｓｓに接続され、ドレインとゲートはＶＧＮＤ電位を生成している。このＶＧＮＤ電位は、接地電源Ｖｓｓ（０Ｖ）よりも、ＮＭＯＳトランジスタＱＮ３０の閾値電圧分（０．３Ｖ）だけ高い電位である。

ビット線プリチャージ回路３１０は、ビット線プリチャージ回路２１０にＰＭＯＳトランジスタＱＰ３０を追加して構成したものである。ＰＭＯＳトランジスタＱＰ３０のソースは、電源Ｖｄｄに接続され、ゲートとドレインは何れも、プリチャージトランジスタＱＰ３及びプリチャージトランジスタＱＰ４のソースに接続されている。

ローデコーダ３２０は、ローデコーダ５０のワード線ドライバ６０をワード線ドライバ３３０に置き換えて構成したものである。

各ワード線ドライバ３３０は、何れか１つのワード線に対応しており、選択された時に、対応するワード線を所定の電位に駆動する。図８にワード線ドライバ３３０の回路構成例を示す。

ワード線ドライバ３３０は、図２に示したＮＡＮＤ回路６１と、ＰＭＯＳトランジスタＱＰ３１と、ＮＭＯＳトランジスタＱＮ３１〜ＱＮ３３を備えている。

ＮＡＮＤ回路６１の出力は、ＰＭＯＳトランジスタＱＰ３１のゲートとＮＭＯＳトランジスタＱＮ３１のゲートに接続されている。また、ＰＭＯＳトランジスタＱＰ３１のソースは、Ｖｄｄに接続され、ＮＭＯＳトランジスタＱＮ３１のソースは、Ｖｓｓ電位（接地電位）に接続されている。また、ＰＭＯＳトランジスタＱＰ３１のドレインとＮＭＯＳトランジスタＱＮ３１のドレインは、対応するワード線を駆動するようになっている。

また、ＮＭＯＳトランジスタＱＮ３２のゲートとソースは、対応するワード線に接続されている。ＮＭＯＳトランジスタＱＮ３３のゲートとソースは、ＮＭＯＳトランジスタＱＮ３２のドレインに接続され、ドレインはＶｓｓ電位（接地電位）に接続されている。

なお、ＮＭＯＳトランジスタＱＮ３２の閾値電圧は、メモリセルトランジスタの閾値電圧と同じであり、ＮＭＯＳトランジスタＱＮ３３の閾値電圧は、ロジックトランジスタの閾値電圧と同じである。

ローデータ保持電源制御回路３４０は、メモリセルアレイ１０のカラム毎に配置され、そのカラムに対応したローデータ保持電源配線ＶＳＳＭの電位を制御する。図９にローデータ保持電源制御回路３４０の回路構成例を示す。

この例では、ローデータ保持電源制御回路３４０は、ＡＮＤ回路２１と、ＰＭＯＳトランジスタＱＰ３６と、ＮＭＯＳトランジスタＱＮ３６〜ＱＮ３８と、ＮＡＮＤ回路３４１と、遅延素子３４２と、ＡＮＤ回路３４３とを備えている。

ローデータ保持電源制御回路３４０では、ＡＮＤ回路２１は、出力がＮＭＯＳトランジスタＱＮ３６とＮＡＮＤ回路３４１と遅延素子３４２とＡＮＤ回路３４３とに接続されている。ＮＡＮＤ回路３４１は、出力がＰＭＯＳトランジスタＱＰ３６のゲートとＡＮＤ回路３４３に接続されている。ＮＡＮＤ回路３４１と遅延素子３４２とは、パルス発生回路を構成しており、ＡＮＤ回路２１の出力が立ち下がると、遅延素子３４２の信号伝播遅延に依存したローパルスを発生する。ＮＭＯＳトランジスタＱＮ３７は、ドレインとゲートとがローデータ保持電源配線ＶＳＳＭに接続され、ソースがＶｓｓ電位（接地電位）に接続されている。ＡＮＤ回路３４３は、出力がＮＭＯＳトランジスタＱＮ３８のゲートに接続されている。ＮＭＯＳトランジスタＱＮ３８は、ソースがローデータ保持電源ＶＧＮＤに接続され、ドレインがローデータ保持電源配線ＶＳＳＭに接続されている。

図１０は、半導体記憶装置３００を応用したシステムの例を示すブロック図である。このシステムは、ＬＳＩ３０１とロジック用電源３０２とを備えている。

ＬＳＩ３０１は、複数の半導体記憶装置３００（図中では、ＳＲＡＭ１、ＳＲＡＭｎと表記している）と、ロジック回路１０４とを備えている。

ロジック用電源３０２は、半導体記憶装置３００とロジック回路１０４に、Ｖｄｄ電位を供給する。本実施形態におけるＶｄｄ電位は、例えば０．９Ｖである。

（半導体記憶装置３００の動作）
１．書込み動作
上記の半導体記憶装置３００において、書込み動作が行われる場合について説明する。

書込み動作が行われる前の、何れのメモリセルも選択されていない状態では、プリチャージ制御信号ＰＣＧがＬレベルである。この時、プリチャージトランジスタＱＰ３〜ＱＰ４は導通し、ＰＭＯＳトランジスタＱＰ３０を介してＶｄｄ電位（０．９Ｖ）よりも、ＰＭＯＳトランジスタＱＰ３０の閾値電圧だけ低い電位（例えば０．６Ｖ）に、ビット線ＢＬ１〜２、及びＢＬＸ１〜２をプリチャージする。この電位は、ＰＭＯＳトランジスタＱＰ２０によって生成されるハイデータ保持電源ＶＤＤＭと同じ電位である。

これにより、ビット線プリチャージ回路３１０は、ビット線ＢＬ１〜２、及びＢＬＸ１〜２を、ＶＤＤＭ電位と同じ電位にプリチャージする。

また、ワード線ドライバ３３０におけるＮＡＮＤ回路６１が非選択状態であるので、ＮＭＯＳトランジスタＱＮ３１のゲート入力電位はＨレベルであり、ワード線は、ローデータ保持電源ＶＧＮＤよりも低いＶｓｓ電位（接地電位）である。したがって、メモリセル１１のアクセストランジスタＱＮ３及びＱＮ４は何れも非導通状態である。

また、カラムアドレス信号ＣＡＤ１〜２、書込みイネーブル信号ＷＥ、読出しイネーブル信号ＲＥ、及び入力データＤＩＮ、ＤＩＮＸは、何れもＬレベルなので、ローデータ保持電源制御回路３４０におけるＡＮＤ回路２１は非選択状態である。そのため、ローデータ保持電源配線ＶＳＳＭにはＶＧＮＤ電位が供給される。

書込み動作が開始されると、プリチャージ制御信号ＰＣＧがＬレベルからＨレベルに遷移する。これにより、ビット線プリチャージ回路３１０は非選択状態となり、プリチャージトランジスタＱＰ３〜ＱＰ５が非導通状態となる。その結果、ビット線ＢＬ１〜２、及びＢＬＸ１〜２への、ＶＤＤＭ電位と同じ電位の供給は停止される。

次に、複数あるワード線ドライバ３３０の何れかがアドレス信号ＲＡＤ０〜２により選択されると、選択されたワード線ドライバ３３０のＮＭＯＳトランジスタＱＮ３１が非導通になり、ＰＭＯＳトランジスタＱＰ３１が導通する。その結果、選択されたワード線に電源Ｖｄｄから電荷が供給される。

この時、ワード線の電位がＮＭＯＳトランジスタＱＮ３２の閾値電圧とＮＭＯＳトランジスタＱＮ３３の閾値電圧の和よりも高くなると、ＮＭＯＳトランジスタＱＮ３２〜ＱＮ３３の双方が導通し、ワード線の電位は、双方の閾値電圧の和と同じ電位に抑えられる。このワード線の電位は、ＶＧＮＤ電位（０．３Ｖ、言い換えるとローデータ保持電源配線ＶＳＳＭの電位）とメモリセル１１のアクセストランジスタＱＮ３〜ＱＮ４の閾値電圧（０．２Ｖ）を足した値と同程度の電位になる。

即ち、ワード線の電位は、メモリセル１１のアクセストランジスタがカットオフから導通状態になる境界電位となる。したがって、アクセストランジスタＱＮ３〜ＱＮ４を流れる電流は、ワード線の電位がＶｄｄ電位である場合に比べて、極めて小さくなる。

次に、カラムアドレス信号ＣＡＤ１〜２の何れかと、書込みイネーブル信号ＷＥと、入力データＤＩＮ、ＤＩＮＸの何れかがＬレベルからＨレベルに遷移する。これにより、複数ある書込み制御回路４０のうちの何れかが選択され、選択された書込み制御回路４０内のＮＭＯＳトランジスタＱＮ５及びＱＮ６のうちの何れかが選択される。その結果、ビット線ＢＬ１〜ＢＬ２、ＢＬＸ１〜ＢＬＸ２のうちの何れかが選択され、選択されたビット線は、プリチャージ時の電位であるＶＤＤＭ電位と同じ電位からＶｓｓ電位（接地電位）に駆動される。

以上の動作により、選択されたメモリセル１１のアクセストランジスタＱＮ３〜ＱＮ４のゲート電位は、ローデータ保持電源電位であるＶＧＮＤ電位（０．３Ｖ）にアクセストランジスタＱＮ３〜ＱＮ４の閾値電圧（０．２Ｖ）を足した値である０．５Ｖになる。同時に、選択されたメモリセル１１のアクセストランジスタの内の何れかのドレイン電位は、ビット線電位であるＶｓｓ（０Ｖ）となり、アクセストランジスタのゲート−ドレイン間電位差が０．５Ｖとなり閾値電圧を超えるので、選択されたメモリセルのアクセストランジスタＱＮ３又はＱＮ４が導通状態となる。これにより、メモリセル１１の保持電位を反転させて書込みを行うことが可能になる。

一方、選択されたワード線下にある非選択のメモリセル１１においては、アクセストランジスタＱＮ３〜ＱＮ４のゲート電位が０．５Ｖ、ソース電位がビット線プリチャージ電位ある０．６Ｖ、ドレイン電位がメモリセル１１の記憶電位であるＶＤＤＭ（０．６Ｖ）又はＶＳＳＭ（０．３Ｖ）である。そのため、非選択のメモリセル１１のアクセストランジスタＱＮ３〜ＱＮ４は、カットオフから導通に至る境界の電位となる。すなわち、ビット線から記憶ノードに流れ込む電流は極めて小さく、非選択のメモリセル１１はビット線からのノイズの影響を受けにくい。

２．読み出し動作
次に、半導体記憶装置３００の、読出し動作が行なわれる場合について説明する。

読出し動作が行われる前の、何れのメモリセルも選択されていない状態は、書込み動作が行なわれる前の、何れのメモリセルも選択されていない状態と同じである。

読出し動作が開始されると、書込みイネーブル信号ＷＥ、データ入力信号ＤＩＮ、ＤＩＮＸはＬレベルのまま保持されているので、書込み制御回路４０は非選択状態となり、ＮＭＯＳトランジスタＱＮ５〜ＱＮ６は非導通状態となる。また、選択されたワード線（ＷＬ１〜２の何れか）の電位及びビット線プリチャージ回路３１０の動作は、書込み時と同じである。

一方、カラムアドレス信号ＣＡＤ１〜２の何れかと、読出しイネーブル信号ＲＥが、ＬレベルからＨレベルに遷移して、複数あるローデータ保持電源制御回路３４０の何れかが選択される。

次に、ローデータ保持電源制御回路３４０内のＮＭＯＳトランジスタＱＮ３６が導通し、予めＶＧＮＤ電位（０．３Ｖ）に充電されていたローデータ保持電源配線ＶＳＳＭ１〜２のうち、選択されたＶＳＳＭ配線が接地電源電位Ｖｓｓ（０Ｖ）に遷移する。

以上の動作により、選択されたメモリセル１１のアクセストランジスタＱＮ３〜ＱＮ４のゲート電位は、ローデータ保持電源電位であるＶＧＮＤ電位（０．３Ｖ）にアクセストランジスタＱＮ３〜ＱＮ４の閾値電圧（０．２Ｖ）を足した値である０．５Ｖになる。また、アクセストランジスタＱＮ３〜ＱＮ４のうちの何れかのソース電位は、ローデータ保持電位であるＶｓｓ（０Ｖ）となる。その結果、ゲート−ソース間電位差がアクセストランジスタＱＮ３〜ＱＮ４の閾値以上（０．５Ｖ）となり、選択されたメモリセル１１のアクセストランジスタＱＮ３又はＱＮ４が導通する。これにより、メモリセル１１の保持電位を、ビット線ＢＬ１〜２、ＢＬＸ１〜２の何れかに読出すことができる。

一方、選択されたワード線下にある非選択のメモリセル１１においては、アクセストランジスタＱＮ３〜ＱＮ４のゲート電位が０．５Ｖ、ソース電位がビット線プリチャージ電位ある０．６Ｖ、ドレイン電位がメモリセル１１の記憶電位であるＶＤＤＭ電位（０．６Ｖ）又はＶＳＳＭ電位（０．３Ｖ）である。したがって、非選択のメモリセル１１のアクセストランジスタＱＮ３〜ＱＮ４は、カットオフから導通に至る境界の電位となる。すなわち、ビット線から記憶ノードに流れ込む電流は極めて小さく、非選択のメモリセル１１は、ビット線からのノイズの影響を受けにくい。

読出し動作後は、読出しイネーブル信号ＲＥと、カラムアドレス信号ＣＡＤ１〜２が何れも非選択となるので、ローデータ保持電源配線ＶＳＳＭの電位は、Ｌレベルに遷移する。これにより、ローデータ保持電源制御回路３４０のＡＮＤ回路２１が非選択となって、その出力がＬレベルに遷移するので、ＮＭＯＳトランジスタＱＮ３６が非導通となるとともに、ＮＡＮＤ回路３４１が一定期間のローパルスを発生して、ＰＭＯＳトランジスタＱＰ３６を介して電源Ｖｄｄからローデータ保持電源配線ＶＳＳＭを充電する。

この時、ローデータ保持電源配線ＶＳＳＭの電位が上昇してＮＭＯＳトランジスタＱＮ３７の閾値電圧に達すると、ＮＭＯＳトランジスタＱＮ３７が導通し、ローデータ保持電源配線ＶＳＳＭの電位は、ＶＧＮＤ電位と同じレベルに設定される。次に、ＮＡＮＤ回路３４１のパルスが終了して、ＬレベルからＨレベルに遷移すると、ＡＮＤ回路３４３の出力がＬレベルからＨレベルに遷移して、ＮＭＯＳトランジスタＱＮ３８が導通する。これにより、ローデータ保持電源配線ＶＳＳＭの電位は、最終的にＶＧＮＤ電位とイコライズされて同電位となる。

図１１に、半導体記憶装置３００において書込み及び読出し動作が行なわれる時のメモリセル１１の各端子の電位の一例を示す。各端子の電位は、外部から半導体記憶装置３００に入力されるＶｄｄ電位、Ｖｓｓ電位がそれぞれ、０．９Ｖ、０．０Ｖ、内部で生成されるＶＤＤＭ電位、ＶＳＳＭ電位（ＶＧＮＤ）がそれぞれ、０．６Ｖ、０．３Ｖの時の値を例示している。

以上からわかるように、半導体記憶装置３００の特徴は次の通りである。

（１５）ワード線の電位を、メモリセルのアクセストランジスタのカットオフと導通状態の境界電位に近い値（上記の例では０．５Ｖ）にするので、従来のメモリセルのように、ワード線の電位がＶｄｄ電位に近い電位である場合に比べ、非選択のメモリセル１１のアクセストランジスタの電流供給能力は十分小さい。そのため、選択されたワード線下においても、非選択のメモリセル１１は、ビット線からの電荷流入が著しく小さく、非選択のメモリセル１１のスタティックノイズマージン低下を防ぐことが可能になる。

（１６）メモリセルのローデータ保持電源ＶＧＮＤを内部で生成することにより、ＬＳＩ外部からのＳＲＡＭ専用にローデータ保持電源ＶＧＮＤの供給が不要となる。すなわち、電源コスト、電源配線面積を低減することが可能になる。

（１７）ローデータ保持電源ＶＧＮＤ電位をＮＭＯＳトランジスタＱＮ３０の閾値電圧を用いて生成するので、構成が簡単で占有面積の小さいローデータ保持電源ＶＧＮＤ生成回路を構成することが可能になる。

（１８）ビット線のプリチャージ電位をＶＤＤＭ電位（０．６Ｖ）にするので、ローデータ保持電源ＶＧＮＤを低電圧化（例えば０．３Ｖ）にした場合に、半導体記憶装置２００と比べ、高いセル電流値を得ることができる。また、従来の半導体記憶装置のように、Ｖｄｄ電位（０．９Ｖ）にプリチャージする場合と比べ、充電振幅が小さく低消費電力化が可能になる。

（１９）メモリセル１１への書込み動作時には、上記（１５）のようにワード線の電位をアクセストランジスタの閾値電圧近辺（０．５Ｖ）に上げつつ、選択カラムのビット線（ＢＬ）対の何れかの電位を、メモリセル１１のローデータ保持電源ＶＧＮＤ（０．３Ｖ）よりも低いＶｓｓ電位（０Ｖ）に下げるので、半導体記憶装置１００や半導体記憶装置２００のようにワード線電位がＶＧＮＤ電位である場合と比べ、ローデータ保持電源ＶＧＮＤ（ＶＳＳＭ電位）と接地電位（Ｖｓｓ）との電位差を小さくすることができる。その結果、書込みマージンを保ちつつ、Ｖｄｄ電位とＶｓｓ間の電位差を従来よりも小さくすることができる（上記の例では１．１Ｖから０．６Ｖになっている）。すなわち、電源電圧の低電圧化ができて低消費電力化が可能になる。

（２０）メモリセル１１の読出し動作時には、上記（１５）のようにワード線の電位をアクセストランジスタの閾値電圧近辺（０．５Ｖ）に上げつつ、選択カラムのローデータ保持電源配線ＶＳＳＭを０．３Ｖから０Ｖに遷移させて読出しを行なうので、選択のメモリセルのセル電流を劣化させることなく読出すことが可能になる。また、ローデータ保持電源配線ＶＳＳＭの充放電振幅を低減できるので、消費電力の低減が可能になる。

（２１）メモリセル１１に印加される最大電源電圧（ＶＤＤＭ−Ｖｓｓ＝０．６Ｖ）が低減されるので、メモリセルトランジスタの絶縁膜をさらに薄膜化できる。それにより、メモリセルトランジスタのＶｔばらつきをさらに低減することができ、メモリセル１１の動作マージンを増加させることが可能になる。

（２２）外部電源Ｖｄｄからハイデータ保持電源ＶＤＤＭと同じ電位を生成するようにビット線プリチャージ回路３１０を構成したので、ビット線プリチャージ時にハイデータ保持電源ＶＤＤＭに与えるノイズがない。これにより、メモリセルのハイデータ保持電源ＶＤＤＭから直接ビット線にプリチャージ電荷を供給する場合に比べ、メモリセルアレイのハイデータ保持電源ＶＤＤＭの電位が安定する。すなわち、ノイズに伴うデータ破壊を防ぐことが可能になる。

（２３）外部電源Ｖｄｄからワード線電位（０．５Ｖ）を生成するようにワード線ドライバ３３０を構成したので、メモリセルのハイデータ保持電源ＶＤＤＭからワード線に電荷を供給する場合に比べ、ワード線充電時にハイデータ保持電源ＶＤＤＭに与えるノイズがなく、メモリセルアレイのハイデータ保持電源ＶＤＤＭの電位が安定する。これにより、ノイズに伴うデータ破壊を防ぐことが可能になる。

（２４）ＮＭＯＳトランジスタＱＮ３３とＮＭＯＳトランジスタＱＮ３２の閾値電圧を用いて、ワード線充電時のワード線電位をアクセストランジスタの導通閾値（０．５Ｖ）に設定するので、容易な構成でワード線電位を得ることができる。すなわち、専用の電源回路を構成する場合に比べ、ワード線ドライバの占有面積を抑えることが可能になる。

（２５）読出し動作後に、ローデータ保持電源配線ＶＳＳＭをＶｓｓ電位（０Ｖ）からローデータ保持電源ＶＧＮＤの電位（０．３Ｖ）に充電する際には、電源Ｖｄｄ（０．９Ｖ）からローデータ保持電源配線ＶＳＳＭに電荷を供給して充電する。そのため、ローデータ保持電源ＶＧＮＤに与えるノイズが無く、ローデータ保持電源ＶＧＮＤから電荷を供給する場合に比べ、メモリアレイのローデータ保持電源が安定する。すなわち、ノイズに伴うデータ破壊を防ぐことが可能になる。

（２６）ローデータ保持電源配線ＶＳＳＭの充電時の電位であるＶＧＮＤ電位と同じ電位（０．３Ｖ）を、ロジックトランジスタの閾値電圧を用いて生成するので、容易な構成でローデータ保持電源配線ＶＳＳＭに対してＶＧＮＤ電位と同電位を供給することができる。すなわち、ローデータ保持電源制御回路の占有面積を抑えることが可能になる。

（２７）ローデータ保持電源配線ＶＳＳＭの充電時に、電源ＶｄｄからＶＧＮＤ電位と同電位に充電してＶＧＮＤ電位とイコライズするので、ローデータ保持電源配線ＶＳＳＭの充電時の電位ばらつきを解消することが可能になる。

以上のように本実施形態によれば、上記（１５）〜（２７）に記述した効果を得ることができ、その実用的効果は大きい。

本発明に係る半導体記憶装置は、相反する関係にある読出しマージン、書込みマージン、スピードマージン、及びデータ保持マージンを拡大することができるという効果を有し、フリップフロップ型メモリセルを備えた半導体記憶装置等として有用である。

実施形態１に係る半導体記憶装置１００の構成を示すブロック図である。 ワード線ドライバ６０の回路構成の一例を示す図である。 半導体記憶装置１００を応用したシステムの例を示すブロック図である。 半導体記憶装置１００において書込み及び読出し動作が行なわれる時のメモリセル１１の各端子における電位の一例を示す表である。 実施形態２に係る半導体記憶装置２００の構成を示すブロック図である。 半導体記憶装置２００において書込み及び読出し動作が行なわれる時のメモリセル１１の各端子の電位を示す表である。 実施形態３に係る半導体記憶装置３００の構成を示すブロック図である。 ワード線ドライバ３３０の回路構成例を示す図である。 ローデータ保持電源制御回路３４０の回路構成例を示す図である。 半導体記憶装置３００を応用したシステムの例を示すブロック図である。 半導体記憶装置３００において書込み及び読出し動作が行なわれる時のメモリセル１１の各端子の電位の一例を示す表である。 ＣＭＯＳトランジスタで構成された一般的なフリップフロップ型のＳＲＡＭメモリセルを示す図である。 フリップフロップ型のＳＲＡＭメモリセルであるメモリセル４００をアレイ上に配置したメモリセルアレイの概略図である。 従来の半導体記憶装置におけるメモリセルの各端子の電位の一例を示す表である。

符号の説明

１０ メモリセルアレイ
１１ メモリセル
２０ ローデータ保持電源制御回路
２１ ＡＮＤ回路
２２ インバータ
３０ ビット線プリチャージ回路
４０ 書込み制御回路
４１、４２ ＡＮＤ回路
５０ ローデコーダ
６０ ワード線ドライバ
６１ ＮＡＮＤ回路
６２ ドライバ回路
１００ 半導体記憶装置
１０１ ＬＳＩ
１０２ ロジック用電源
１０３ ＳＲＡＭ用電源
１０４ ロジック回路
２００ 半導体記憶装置
２１０ ビット線プリチャージ回路
３００ 半導体記憶装置
３０１ ＬＳＩ
３０２ ロジック用電源
３１０ ビット線プリチャージ回路
３２０ ローデコーダ
３３０ ワード線ドライバ
３４０ ローデータ保持電源制御回路
３４１ ＮＡＮＤ回路
３４２ 遅延素子
３４３ ＡＮＤ回路
ＷＬ１〜２ ワード線
ＢＬ１〜２ ビット線
ＢＬＸ１〜２ ビット線
ＣＡＤ１〜２ カラムアドレス信号
ＰＣＧ プリチャージ制御信号
ＲＡＤ０〜２ ローアドレス信号
ＱＮ１〜ＱＮ２ ドライブトランジスタ
ＱＮ３〜ＱＮ４ アクセストランジスタ
ＱＮ５〜ＱＮ３８ ＮＭＯＳトランジスタ
ＱＰ１〜ＱＰ２ ロードトランジスタ
ＱＰ３〜ＱＰ５ プリチャージトランジスタ
ＱＰ１０〜ＱＰ３６ ＰＭＯＳトランジスタ

Claims (33)

1. 行列状に配置された複数のメモリセルを有したメモリセルアレイと、前記メモリセルの各行に対応して配置された複数のワード線と、前記メモリセルの各列に対応して配置された複数のビット線とを有する半導体記憶装置であって、
   各メモリセルは、ハイデータとローデータを対で保持するクロスカップル接続された２つのインバータと、２つのアクセストランジスタとを有し、
   前記２つのアクセストランジスタの夫々は、ゲートが、対応したワード線に接続され、ソースが、対応したビット線に接続され、ドレインが、それぞれ別の前記インバータの出力と接続され、
   各メモリセルは、ハイデータを保持するハイデータ保持電源の電位が第１の電位、ローデータを保持するローデータ保持電源の読み出し動作時以外における電位が第２の電位であり、
   前記複数のワード線のうち、選択されたワード線の電位は、前記第２の電位と前記アクセストランジスタの閾値電圧とを足した第３の電位よりも低い第４の電位であることを特徴とする半導体記憶装置。
2. 請求項１の半導体記憶装置であって、
   前記複数のビット線のうち、書込み動作時に選択されたビット線の電位は、前記第２の電位よりも低い電位であることを特徴とする半導体記憶装置。
3. 請求項１の半導体記憶装置であって、
   非選択のメモリセルにおける前記ローデータ保持電源の電位は、前記第２の電位であり、
   読出し時に選択されたメモリセルにおける前記ローデータ保持電源の電位は、前記第２の電位よりも低い電位であることを特徴とする半導体記憶装置。
4. 請求項１の半導体記憶装置であって、
   前記ローデータ保持電源電位は、前記行列の列単位で制御され、
   非選択の列のローデータ保持電源の電位は、前記第２の電位であり、読出し時に選択された列のローデータ保持電源の電位は、前記第２の電位よりも低い電位であることを特徴とする半導体記憶装置。
5. 請求項１の半導体記憶装置であって、
   前記複数のワード線のうち、非選択のワード線の電位は、前記第２の電位よりも低い電位であることを特徴とする半導体記憶装置。
6. 請求項１の半導体記憶装置であって、
   前記複数のワード線のうち、選択されたワード線の電位は、前記第２の電位であることを特徴とする半導体記憶装置。
7. 請求項１の半導体記憶装置であって、
   前記複数のビット線のうち、書込み動作時に選択されたビット線の電位と、読出し時に選択されたメモリセルにおける前記ローデータ保持電源の電位と、非選択のワード線の電位とは、同電位であることを特徴とする半導体記憶装置。
8. 請求項７の半導体記憶装置であって、
   前記複数のビット線のうち、書込み動作時に選択されたビット線の電位と、読出し時に選択されたメモリセルにおける前記ローデータ保持電源の電位と、非選択のワード線の電位とは、前記半導体記憶装置内の前記メモリセル以外のロジックトランジスタの接地電位であることを特徴とする半導体記憶装置。
9. 請求項１の半導体記憶装置であって、
   前記メモリセルに用いられるトランジスタの閾値電圧は、前記半導体記憶装置内の他のロジックトランジスタの閾値電圧と同じであることを特徴とする半導体記憶装置。
10. 請求項９の半導体記憶装置であって、
    前記第１の電位と前記第２の電位との差は、前記ロジックトランジスタ用の電源であるロジック電源の電位と前記ロジックトランジスタの接地電位との差よりも小さく、
    前記第１の電位は、前記ロジック電源の電位と同電位であることを特徴とする半導体記憶装置。
11. 請求項１の半導体記憶装置であって、
    前記メモリセルに用いられるトランジスタの閾値電圧は、前記半導体記憶装置内の前記メモリセル以外のロジックトランジスタの閾値電圧よりも小さいことを特徴とする半導体記憶装置。
12. 請求項１１の半導体記憶装置であって、
    前記第１の電位と前記第２の電位の差は、前記ロジックトランジスタ用の電源であるロジック電源の電位と前記ロジックトランジスタの接地電位との差よりも小さく、
    前記第１の電位は、前記ロジック電源の電位よりも低い電位であることを特徴とする半導体記憶装置。
13. 請求項１２の半導体記憶装置であって、
    前記メモリセルに用いられるトランジスタのゲート絶縁膜厚は、前記ロジックトランジスタのゲート絶縁膜厚よりも小さいことを特徴とする半導体記憶装置。
14. 請求項１１の半導体記憶装置であって、
    さらに、前記ハイデータ保持電源として電位を供給するハイデータ保持電位供給用トランジスタを備え、
    前記ハイデータ保持電源の電位は、前記ハイデータ保持電位供給用トランジスタの閾値電圧によって設定されることを特徴とする半導体記憶装置。
15. 請求項１の半導体記憶装置であって、
    前記複数のビット線のプリチャージ電位は、前記第２の電位であることを特徴とする半導体記憶装置。
16. 行列状に配置された複数のメモリセルを有したメモリセルアレイと、前記メモリセルの各行に対応して配置された複数のワード線と、前記メモリセルの各列に対応して配置された複数のビット線とを有する半導体記憶装置であって、
    各メモリセルは、ハイデータとローデータを対で保持するクロスカップル接続された２つのインバータと、２つのアクセストランジスタとを有し、
    前記２つのアクセストランジスタの夫々は、ゲートが、対応したワード線に接続され、ソースが、対応したビット線に接続され、ドレインが、それぞれ別の前記インバータの出力と接続され、
    各メモリセルは、ハイデータを保持するハイデータ保持電源の電位が第１の電位、ローデータを保持するローデータ保持電源の読み出し動作時以外における電位が第２の電位であり、
    前記複数のワード線のうち、選択されたワード線の電位は、前記第２の電位に前記アクセストランジスタの閾値電圧を足した電位であることを特徴とする半導体記憶装置。
17. 請求項１６の半導体記憶装置であって、
    前記第２の電位を供給する第２の電位供給用トランジスタをさらに備え、
    前記第２の電位供給用トランジスタは、前記半導体記憶装置内の前記メモリセル以外のロジックトランジスタの接地電位よりも閾値電圧分高い電位を供給することを特徴とする半導体記憶装置。
18. 請求項１６の半導体記憶装置であって、
    前記複数のビット線のプリチャージ電位は、前記第１の電位であることを特徴とする半導体記憶装置。
19. 請求項１８の半導体記憶装置であって、
    前記複数のビット線のうち、書込み動作時に選択されたビット線の電位は、前記ローデータ保持電源の電位よりも低い電位であることを特徴とする半導体記憶装置。
20. 請求項１９の半導体記憶装置であって、
    前記複数のビット線のうち、書込み動作時に選択されたビット線の電位は、前記半導体記憶装置内の前記メモリセル以外のロジックトランジスタの接地電位であることを特徴とする半導体記憶装置。
21. 請求項２０の半導体記憶装置であって、
    非選択のメモリセルにおける前記ローデータ保持電源の電位は、前記第２の電位であり、
    前記メモリセルから読み出しを行なう時の前記ローデータ保持電源の電位は、前記メモリセルが非選択の時よりも低い電位であることを特徴とする半導体記憶装置。
22. 請求項２１の半導体記憶装置であって、
    前記メモリセルから読み出しを行なう時の前記ローデータ保持電源の電位は、前記接地電位であることを特徴とする半導体記憶装置。
23. 請求項１８の半導体記憶装置であって、
    前記ビット線をプリチャージするビット線プリチャージ回路をさらに備え、
    前記ビット線プリチャージ回路は、前記半導体記憶装置内の前記メモリセル以外のロジックトランジスタの電源であるロジック電源からプリチャージ電位を生成するように構成されていることを特徴とする半導体記憶装置。
24. 請求項２３の半導体記憶装置であって、
    前記ビット線プリチャージ回路は、プリチャージ電位設定用トランジスタを備え、
    前記ビット線のプリチャージ電位は、前記プリチャージ電位設定用トランジスタの閾値電圧によって設定されることを特徴とする半導体記憶装置。
25. 請求項１８の半導体記憶装置であって、
    前記第２の電位に前記アクセストランジスタの閾値電圧を足した電位に前記ワード線を充電するワード線ドライバをさらに備え、
    前記ワード線ドライバは、前記半導体記憶装置内の前記メモリセル以外のロジックトランジスタの電源であるロジック電源から、前記ワード線を充電するための電位を生成するように構成されていることを特徴とする半導体記憶装置。
26. 請求項２５の半導体記憶装置であって、
    前記ワード線ドライバは、閾値電圧が前記アクセストランジスタと同じ第１のトランジスタと、閾値電圧が前記ロジックトランジスタと同じ第２のトランジスタとを備え、
    前記ワード線を充電する際の電位は、前記第１のトランジスタの閾値電圧と前記第２のトランジスタの閾値電圧とによって設定されることを特徴とする半導体記憶装置。
27. 請求項１８の半導体記憶装置であって、さらに、
    前記第２の電位を前記メモリセルに対して供給するローデータ保持電源配線と、
    前記ローデータ保持電源配線を、前記半導体記憶装置内の前記メモリセル以外のロジックトランジスタの電源であるロジック電源で、前記第２の電位に充電するローデータ保持電源制御回路と、
    を備えたことを特徴とする半導体記憶装置。
28. 請求項２７の半導体記憶装置であって、
    前記ローデータ保持電源制御回路は、前記ローデータ保持電源配線に接続された充電電位設定用トランジスタを備え、
    前記ローデータ保持電源配線の充電電位は、前記充電電位設定用トランジスタ閾値電圧によって設定されることを特徴とする半導体記憶装置。
29. 請求項２７の半導体記憶装置であって、
    前記ローデータ保持電源制御回路は、前記ロジック電源から前記ローデータ保持電源配線に充電した後に、前記ロジック電源と前記ローデータ保持電源配線との接続を切り離すとともに、前記ローデータ保持電源配線を、前記第２の電位を供給する電源と接続するように構成されていることを特徴とする半導体記憶装置。
30. 行列状に配置された複数のメモリセルを有したメモリセルアレイと、前記メモリセルの各行に対応して配置された複数のワード線と、前記メモリセルの各列に対応して配置された複数のビット線と、前記メモリセルの各列に対応して配置された複数のローデータ保持電源制御回路と、前記メモリセルの各列に対応して配置された複数のビット線プリチャージ回路と、前記メモリセルの各列に対応して配置された複数の書込み制御回路と、前記メモリセルの各行に対応して配置された複数のワード線ドライバとを有する半導体記憶装置であって、
    各メモリセルは、ハイデータとローデータを対で保持するクロスカップル接続された２つのインバータと、２つのアクセストランジスタとを有し、
    前記２つのアクセストランジスタの夫々は、ゲートが、対応したワード線に接続され、ソースが、対応したビット線に接続され、ドレインが、それぞれ別の前記インバータの出力と接続され、
    前記２つのインバータのそれぞれのハイデータ保持用トランジスタのソースは、ハイデータを保持するハイデータ保持電源に接続され、ローデータ保持用トランジスタのソースは、前記メモリセルの各列毎に独立した複数の、ローデータを保持するローデータ保持電源にそれぞれ接続され、
    前記ローデータ保持電源制御回路は、前記メモリセルアレイの対応する列のローデータ保持電源に接地電位と、接地電位より高い仮想接地電位を供給する手段を有し、
    前記ビット線プリチャージ回路は、前記メモリセルアレイの対応する列のビット線に、前記仮想接地電位を供給する手段を有し、
    前記書込み制御回路は、前記メモリセルアレイの対応する列のビット線に接地電位を供給する手段を有し、
    前記メモリセルが非選択時には、前記ローデータ保持電源制御回路は、前記ローデータ保持電源に前記仮想接地電位を供給するとともに、前記プリチャージ回路が、前記ビット線に前記仮想接地電位を供給し、
    前記メモリセルの書込み時には、選択された列に対応する前記書込み制御回路が、選択されたビット線に前記接地電位を供給し、
    前記メモリセルの読み出し時には、選択された列に対応する前記ローデータ保持電源制御回路が、選択された前記ローデータ保持電源に接地電位を供給することを特徴とする半導体記憶装置。
31. 請求項３０の半導体記憶装置であって、
    前記ワード線ドライバは、非選択時には対応する前記ワード線に接地電位を供給し、選択時には、対応する前記ワード線に前記仮想接地電位を供給することを特徴とする半導体記憶装置。
32. 請求項３０の半導体記憶装置であって、
    前記ハイデータ保持電源は、前記メモリセルアレイ以外のロジック電源に接続されたトランジスタのドレインに接続され、前記トランジスタの閾値だけ低いことを特徴とする半導体記憶装置。
33. 請求項３０の半導体記憶装置であって、
    前記ローデータ保持電源は、前記接地電位に接続されたトランジスタのドレインに接続され、前記トランジスタの閾値だけ高いことを特徴とする半導体記憶装置。

Images