JP2008210443A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルの読出特性の劣化を抑制しつつ、読出時のワード線立ち上がり速度を高速にし且つワード線電圧供給回路の素子サイズを縮小する。
【解決手段】電圧供給回路（ＷＳＣ）に、ドライバ電源電圧（ＬＣＶＤＤ）をメモリセル（ＭＣ）の電源電圧レベル（ＶＤＤ）までプリチャージする第１の電圧供給回路（ＷＳＣ１）と、ドライバ電源電圧（ＬＣＶＤＤ）にメモリセルの電源電圧レベル（ＶＤＤ）より低い電圧を供給する第２の電圧供給回路（ＷＳＣ２）とを設ける。
【選択図】図１

Description

この発明は、半導体記憶装置に関し、特に、データを安定に読み出すことのできるスタティック型半導体記憶装置の構成に関する。

「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を取ったものである。しかし、特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタと称す」）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善される。

例えば、ＭＯＳトランジスタにおいては、主としてソース／ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また、電気的特性を改善する観点から、ゲート絶縁膜の材料とし高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。

従って、「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。従って、ＭＯＳトランジスタという用語は、ゲート電極とソース／ドレインとが電気的に（直流的に）分離される絶縁ゲート型電界効果トランジスタを参照するものとして用いる。

トランジスタ素子の微細化が進むと、製造パラメータの変動の影響が大きくなり、メモリセルを構成するＭＯＳトランジスタのしきい値電圧のばらつきが大きくなり、その動作マージンが低下する。その結果、低電圧動作下の半導体記憶装置において、安定したデータの読出を行うことが困難となる。

このような動作状況下においても、安定したデータ読出の動作を確保することを目的とした構成が提案されている。

特許文献１（特開２００５−３８５５７号公報）は、ワード線ドライバに、レベル変換回路を用い、ワード線をメモリセルの電源電圧より低い電圧レベルで駆動する。その結果、読出時のマージン確保を図っている。
特開２００５−３８５５７号公報

特許文献１に示される構成においては、メモリセルトランジスタが、薄膜トランジスタ（以下ＴＦＴと称す）で構成される。ＴＦＴのしきい値電圧がばらつく場合においても、レベル変換回路により、選択ワード線の電圧振幅を変更することによって読出マージンを改善することを図っている。具体的には、この特許文献１においては、データ読出時に、選択ワード線をメモリセルの電源電圧よりも低い電圧レベルに駆動する。そうすると、メモリセルのアクセストランジスタのゲート電圧が低くなり、電流駆動能力が低下し、結果、スタティックノイズマージン（以下ＳＮＭと称す）を確保して、データ読出時のデータ破壊を防止することを図ることができる。

特許文献１に示される選択ワード線の電圧は、レベル変換回路により、メモリセルの電源電圧に対してシフトしている。しかし、その電圧レベルはワード線駆動時には固定されており、ワード線の立ち上がり速度に関しては考慮されていない。

また、ワード線を高速で選択状態へ駆動する場合、ワード線ドライバの電流駆動力を大きくするが、ワード線選択電圧を生成する回路の電流供給力を大きくすることが必要となる。しかしながら、このような電流駆動力を大きくする場合、トランジスタサイズが増大し、ワード線ドライバまたはワード線電圧を生成する回路の占有面積が増大する。特許文献１は、このようなワード線を選択状態へ駆動する回路の占有面積については考慮していない。

それゆえ、この発明の目的は、読出マージンを確保しながら、ワード線の立ち上がり速度を高速化することのできる半導体記憶装置を提供することである。

この発明の他の目的は、電圧供給回路のサイズを縮小する半導体記憶装置を提供することである。

本発明の一実施の形態によれば、この発明に係る半導体記憶装置において、ワード線立ち上げ時はメモリセルの電源電圧レベル、一定時間経過後はメモリセルの電源電圧レベルより低い電圧を供給する電圧供給回路を設ける。

電圧供給回路は、好ましくは、ワード線立ち上がり前にワード線ドライバのソース線をメモリセルの電源電圧レベルにプリチャージする第１の電圧供給回路と、メモリセルの電源電圧レベルより低めの電圧を供給する第２の電圧供給回路により構成される。

上記実施の形態の半導体記憶装置によれば、ワード線立ち上がり後に、ワード線ドライバの電源ノードの電圧をメモリセルの電源電圧より低く設定している。したがって、読出時の選択ワード線の電圧を低くすることができ、メモリセルのアクセストランジスタの駆動能力を低下させ、読出時のＳＮＭを改善、つまり、データ読出時のデータ破壊を防止することを図ることができる。

また、ワード線の立ち上がり時においては、ワード線ドライバの電源ノードの電圧を、メモリセルの電源電圧と同レベルにしている。したがって、ワード線の立ち上がり速度を高速に保つことができる。

さらに、第２の電圧供給回路とは別に、ワード線ドライバの電源ノードの電圧をメモリセルの電源電圧レベルまでプリチャージするトランジスタ素子を含む第１の電圧供給回路を設けることによって、電圧供給回路を構成するトランジスタ素子の面積を小さくすることが可能である。その結果、電圧供給回路全体の面積を縮小できる。

［実施の形態１］
図１は、この発明に従う半導体記憶装置１の全体の構成を概略的に示す図である。図１において、半導体記憶装置１は、メモリセルＭＣが行列状に配列されるメモリセルアレイＭＣＡを含む。図１には、一例として、メモリセルアレイＭＣＡにおいてメモリセルＭＣがｎ行・ｍ列に配列される。

メモリセルＭＣの各行に対応してワード線ＷＬ０−ＷＬｎが配列され、メモリセルＭＣがそれぞれ対応の行のワード線ＷＬに接続される。また、メモリセルＭＣの各列に対応してビット線対ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍが配設される。メモリセルＭＣは、スタティック型メモリセルであり、相補のビット線対ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍに相補のデータが伝達される。

ビット線ＢＬ、／ＢＬの対各々に対応してビット線負荷（ＢＬ負荷）ＢＬＬが設けられる。このビット線負荷ＢＬＬは、メモリセルデータ読出時に、対応のビット線電圧をプルアップし、また、カラム電流を対応のビット線対ＢＬ、／ＢＬに供給する。

この半導体記憶装置１は、さらに、内部行アドレス信号ＲＡに従って、行選択信号ＷＬＥＮ０−ＷＬＥＮｎを生成する行デコーダＲＤと、行デコーダＲＤからの行選択信号ＷＬＥＮ０−ＷＬＥＮｎに従って、メモリアレイＭＣの選択されたワード線ＷＬを選択状態へ駆動するワード線駆動回路ＷＤＣを含む。行デコーダＲＤは、外部電源ＥＸＴ．ＶＤＤから電源電圧ＶＤＤを動作電源電圧として受けて動作し、内部行アドレス信号ＲＡをデコードして行選択信号ＷＬＥＮ０−ＷＬＥＮｎを生成する。内部行アドレス信号ＲＡが指定する行に対応する行選択信号が選択状態に駆動され、残りの行選択信号は、非選択状態に維持される。

ワード線駆動回路ＷＤＣは、ワード線ＷＬ０−ＷＬｎそれぞれに対応して設けられるワード線ドライバＷＤＲ０−ＷＤＲｎを含む。これらのワード線ドライバＷＤＲ０−ＷＤＲｎは、それぞれ、行デコーダＲＤからの行選択信号ＷＬＥＮ０−ＷＬＥＮｎに従って、対応のワード線ＷＬを選択状態へ駆動する。ワード線ドライバＷＤＲ０−ＷＤＲｎは、電圧供給回路ＷＳＣからそれぞれのドライバ電源ノードＳＮ３０−ＳＮ３ｎに、ドライバ電源電圧ＬＣＶＤＤをドライバ電源線ＤＲＳＬを介して動作電源電圧として受け、対応のワード線ＷＬの選択時、ドライバ電源電圧ＬＣＶＤＤを対応のワード線ＷＬに伝達する。

ドライバ電源電圧ＬＣＶＤＤは、電圧供給回路ＷＳＣから与えられる。電圧供給回路ＷＳＣは、ワード線ＷＬ立ち上げ前に、ドライバ電源電圧ＬＣＶＤＤをメモリセルＭＣの電源電圧レベル（ＶＤＤ）にプリチャージする（図示しない容量を充電する）。電圧供給回路ＷＳＣは、ワード線ＷＬの立ち上げ時には、プリチャージにより容量に蓄えられるメモリセルＭＣの電源電圧レベルでドライバ電源電圧ＬＣＶＤＤを供給し、その後、メモリセルＭＣの電源電圧より低い電圧レベルでドライバ電源電圧ＬＣＶＤＤを供給する。この電圧供給回路ＷＳＣの動作については、後に詳細に説明する。

半導体記憶装置１は、さらに、内部列アドレス信号ＣＡに従って選択列に対応する相補のビット線対ＢＬ、／ＢＬを選択する列選択回路ＳＣと、データ書込時、列選択回路ＳＣにより選択された列に対応するビット線対ＢＬ、／ＢＬへ書込データを伝達する書込回路ＷＣと、データ読出時、列選択回路ＳＣにより選択された列に対応するビット線対ＢＬ、／ＢＬからのデータを検知し増幅して読出データを生成する読出回路ＲＣを含む。

この半導体記憶装置１はさらに、それぞれ外部から与えられるアドレス信号ＡＤ、書込指示信号ＷＥ、読出指示信号ＲＥおよびチップイネーブル信号ＣＥに従って、内部行アドレス信号ＲＡ、内部列アドレス信号ＣＡおよび各動作に必要な制御信号を生成する主制御回路ＣＣを含む。

主制御回路ＣＣは、外部書込指示信号ＷＥおよび外部読出指示信号ＲＥに応じて、電圧供給回路ＷＳＣの動作を制御する制御信号ＣＳを生成する。図１で示すように、主制御信号ＣＳには、複数の制御信号が含まれる。例えば、主制御信号ＣＳは、後述する、第１の制御信号ＰＲＥＮ、第２の制御信号ＵＰＥＮ、第３の制御信号ＤＷＥＮを含む。また、ワード線選択電圧を発生する電圧供給回路ＷＳＣを主制御回路ＣＣと区別して図示しているが、主制御回路ＣＣに電圧供給回路ＷＳＣが含まれる構成にしても良い。

書込回路ＷＣは、図示しない入力バッファおよび書込ドライブ回路を含み、データ書込時、外部からの書込データＤＩに従って、内部書込データを生成する。読出回路ＲＣは、図示しないセンスアンプ回路および出力バッファを含み、データ読出モード時、センスアンプ回路により検知、増幅されたデータを出力バッファでバッファ処理して、外部読出データＤＯを生成する。これらの書込回路ＷＣおよび読出回路ＲＣは、主制御回路ＣＣによりそれらの動作が制御される。

メモリセルアレイＭＣＡに対して、さらに、アレイ電源回路ＡＳＣが設けられる。このアレイ電源回路ＡＳＣからのアレイ電源電圧が、セル電源線ＰＶＬを介してメモリセルＭＣのＨ側電源ノードＶＨおよびＬ側電源ノードＶＬへ供給される。Ｈ側電源ノードＶＨに供給される電圧がメモリセルＭＣの電源電圧、Ｌ側電源ノードＶＬに供給される電圧がメモリセルＭＣの基準電圧である。図１においては、単一線で電源電圧および基準電圧が供給されるように省略して図示している。

図２は、図１に示すメモリセルＭＣの構成の一例を示す図である。図２において、メモリセルＭＣは、フルＣＭＯＳシングルポートのStatic Random Access Memory （以下、ＳＲＡＭと称す）セルで構成される。すなわち、メモリセルＭＣは、交差接続される２つのＣＭＯＳインバータＩＶ１およびＩＶ２で構成される。一方のインバータＩＶ１は、Ｈ側電源ノードＶＨとストレージノードＮＤ１との間に接続されかつそのゲートがストレージノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ:負荷トランジスタ）ＰＱ１と、ストレージノードＮＤ１とＬ側電源ノードＶＬとの間に接続され、かつそのゲートがストレージノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタＮＱ１（ドライブトランジスタ）で構成される。もう一方のインバータＩＶ２は、Ｈ側電源ノードＶＨとストレージノードＮＤ２の間に接続されかつそのゲートがストレージノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタ（負荷トランジスタ）ＰＱ２と、ストレージノードＮＤ２とＬ側電源ノードＶＬとの間に接続され、かつそのゲートがストレージノードＮＤ１に接続されるＮチャネルＭＯＳトランジスタＮＱ２（ドライブトランジスタ）で構成される。これらのインバータの入力および出力が、交差結合され、インバータラッチを構成する。したがって、ストレージノードＮＤ１およびＮＤ２には、互いに相補なデータが保持される。

この図２に示すメモリセルＭＣはさらに、ワード線ＷＬ上の電圧に従って、ストレージノードＮＤ１およびＮＤ２を、それぞれ、ビット線ＢＬおよび／ＢＬに結合する、ＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４（アクセストランジスタ）を含む。

ワード線ＷＬは、図１に示すワード線ＷＬ０−ＷＬｎのいずれかであり、ビット線ＢＬおよび／ＢＬは、それぞれ、図１に示すビット線対ＢＬ０−ＢＬｍおよび／ＢＬ０−／ＢＬｍのいずれかである。

図３は、この発明における電圧供給回路ＷＳＣの一例を示す図である。電圧供給回路ＷＳＣは、第１の電源電圧を供給する第１の電圧供給回路ＷＳＣ１と、第２の電源電圧を供給する第２の電圧供給回路ＷＳＣ２とを含む。この、電圧供給回路ＷＳＣから、ドライバ電源線ＤＲＳＬを介してワード線ドライバＷＤＲ０−ＷＤＲｎのドライバ電源ノードＳＮ３０−ＳＮ３ｎそれぞれに電圧を供給する。

第１の電圧供給回路ＷＳＣ１は、第１の電源ノードＳＮ１と、第１の電源ノードＳＮ１とドライバ電源線ＤＲＳＬとの間に接続される第１のＰチャネルＭＯＳトランジスタＴＲ１とを含む。この第１のＰチャネルＭＯＳＴＲ１は、プリチャージ指示信号（第１の制御信号）ＰＲＥＮに従って選択的に導通し、導通時、ドライバ電源線ＤＲＳＬに第１の電源ノードＳＮ１の電圧を伝達する。

第２の電圧供給回路ＷＳＣ２は、第２の電源ノードＳＮ２と基準ノードＧＮとの間に直列に接続される第２のＰチャネルＭＯＳトランジスタＴＲ２と第３のＰチャネルＭＯＳトランジスタＴＲ３とを含む。第２のＰチャネルＭＯＳトランジスタと第３のＰチャネルＭＯＳトランジスタは、中間ノードＭＮを介して接続される。第２のＰチャネルＭＯＳトランジスタＴＲ２は、アップ指示信号（第２の制御信号）ＵＰＥＮに従って選択的に導通し、導通時、第２の電源ノードＳＮ２の電圧をドライバ電源線ＤＲＳＬに伝達する。第３のＰチャネルＭＯＳトランジスタＴＲ３は、ダウン指示信号（第３の制御信号）ＤＷＥＮに従って選択的に導通し、導通時、ドライバ電源線ＤＲＳＬを基準ノードＧＮ上の基準電圧レベルに駆動する。

第１の電源ノードＳＮ１と第２の電源ノードＳＮ２に供給される電圧ＶＤＤは、メモリセルＭＣに供給される電源電圧（Ｈ側電源電圧）と同レベルの値である。第１の電源ノードＳＮ１および第２の電源ノードＳＮ２は、共通の外部電源ＥＸＴ．ＶＤＤから電圧ＶＤＤが供給される構成でも良い。第１および第２の電源ノードＳＮ１およびＳＮ２を同一の電源ノードに接続することにより、ワード線選択電圧を生成する電源の構成が簡略化される。しかしながら、第１の電源ノードＳＮ１と第２の電源ノードＳＮ２に供給される電圧は、別々の電源から異なる大きさの電圧が供給される構成でも良い。また、基準ノードＧＮに供給される電圧は例えば接地電圧レベルの基準電圧レベルである。

図１および図３では、第１の電圧供給回路ＷＳＣ１と第２の電圧供給回路ＷＳＣ２を、電圧供給回路ＷＳＣとしてまとめて配置しているが、それぞれを分散して配置してもよい。

電圧供給回路ＷＳＣを構成する第１のＰチャネルＭＯＳトランジスタＴＲ１、第２のＰチャネルＭＯＳトランジスタＴＲ２、第３のＰチャネルＭＯＳトランジスタＴＲ３それぞれの導通／非導通を制御する第１の制御信号ＰＲＥＮ、第２の制御信号ＵＰＥＮ、第３の制御信号ＤＷＥＮは、Ｈレベルのときに対応のＰチャネルＭＯＳトランジスタＴＲ１−ＴＲ３を非導通状態とし、Ｌレベルのときに対応のＰチャネルＭＯＳトランジスタＴＲ１−ＴＲ３を導通状態とする。

なお、図３においては、第１の電圧供給回路ＷＳＣ１が全てのワード線ドライバＷＤＲに対して共通に設けられているが、ワード線ドライバＷＤＲごとに設けられてもよい。

また、図３においては、電圧供給回路ＷＳＣの構成として、ＰチャネルＭＯＳトランジスタＴＲ１−ＴＲ３を用いているが、本発明の目的を達するためにはスイッチの役割を果たすものであれば他の素子で置き換えが可能である。例えば、ＮチャネルＭＯＳトランジスタに置き換えが可能である。第２のＰチャネルＭＯＳトランジスタＴＲ２に関しては、常にゲートにＬレベルの信号を入力するだけであれば、抵抗で置き換え可能である。

また、本実施の形態では、電圧供給回路ＷＳＣを構成するＭＯＳトランジスタは、全て同極性のＰチャネルＭＯＳトランジスタである。全てのＭＯＳトランジスタを同極性とすることによって、同一ウェル領域内で、レイアウトが可能という利点を有するからである。また、第２の電圧供給回路ＷＳＣ２を構成するＭＯＳトランジスタを、全て同極性とすることにより、しきい値電圧のばらつき対策ともなる（近傍領域に配置されるＭＯＳトランジスタのしきい値電圧は同一方向にバラツキ、相対的にしきい値電圧のばらつきの影響を相殺することができる）。これらの点を考慮しないのであれば、同極性のＭＯＳトランジスタのみで構成しなくても、本実施の形態は実現できる。

第１のＰチャネルＭＯＳトランジスタＴＲ１は、第１の電源ノードＳＮ１に接続されている。この第１のＰチャネルＭＯＳトランジスタＴＲ１が導通状態となることで、ドライバ電源電圧ＬＣＶＤＤは、第１の電源ノードＳＮ１に供給される電圧ＶＤＤレベルに引き上げられる。第２の電圧供給回路ＷＳＣ２においては、第２のＰチャネルＭＯＳトランジスタＴＲ２と第３のＰチャネルＭＯＳトランジスタＴＲ３とが双方とも導通すると、ドライバ電源線ＤＲＳＬ上の電圧が、電源ノードＳＮ２の電圧および基準ノードＧＮの電圧差を両トランジスタのサイズ比で分圧した電圧値に設定される。この分圧電圧が、ドライバ電源電圧ＬＣＶＤＤの値となる。従って、第２の電圧供給回路ＷＳＣ２から供給される電圧は、第２のＰチャネルＭＯＳトランジスタＴＲ２に接続されている第２の電源ノードＳＮ２に供給される電圧ＶＤＤ以下の値となる。

図４は、電圧供給回路ＷＳＣの動作を概略的に示す図である。図４では、実線で各動作を示しており、破線で信号および電圧のレベルを示している。電圧供給回路ＷＳＣの動作は、大きく分けて３つの状態に分けられる。スタンバイ状態、読出状態、そしてスタンバイ状態と読出状態の間のワード線立ち上げ状態である。

まず、スタンバイ状態時には、行選択信号ＷＬＥＮ０−ＷＬＥＮｎ（ＷＬＥＮｋを代表的に示す）が全てＨレベルであり、いずれのワード線ドライバＷＤＲ０−ＷＤＲｎも選択されていない。ワード線ＷＬ（ＷＬｋを代表的に示す）は、全て基準電圧レベルである。このスタンバイ状態時に、第１の制御信号ＰＲＥＮがＬレベルとされ、第１のＰチャネルＭＯＳトランジスタＴＲ１が導通状態となる。このとき、第１の電源供給回路ＷＳＣ１から供給される電圧により、ワード線ドライバのソース線（ドライバ電源線）ＤＲＳＬの寄生容量に電圧が蓄えられる（プリチャージの状態）。これにより、ドライバ電源電圧ＬＣＶＤＤは第１の電源ノードＳＮ１に供給される電圧ＶＤＤレベル、すなわち、メモリセルＭＣの電源電圧と同じレベルになっている。

このスタンバイ状態の期間においては、第３の制御信号ＤＷＥＮは、Ｈレベルに維持され、応じて、第３のＰチャネルＭＯＳトランジスタＴＲ３は、非導通状態である。第２の制御信号ＵＰＥＮは、Ｌレベルに維持され、第２のＰチャネルＭＯＳトランジスタＴＲ２は導通状態にあり、ドライバ電源線ＤＲＳＬへ電流を供給する（電源ノードＳＮ１およびＳＮ２の電圧がともにメモリセル電源電圧ＶＤＤレベルとする）。

ワード線ＷＬ立ち上げ状態においては、外部からの読出指示信号ＲＥに従って、アドレス指定された行に対応する行選択信号ＷＬＥＮｋがＨレベルからＬレベルへと駆動される。行選択信号ＷＬＥＮｋは、行選択信号ＷＬＥＮ０−ＷＬＥＮｎの内いずれかの信号である。また、読出指示信号ＲＥに従って、第１の制御信号ＰＲＥＮがＬレベルからＨレベルへと駆動される。応じて、第１のＰチャネルＭＯＳトランジスタＴＲ１は非導通状態となる。また、このとき未だ、第３の制御信号ＤＷＥＮはＨレベルである。

そして、選択ワード線ＷＬｋの電圧が、対応のワード線ドライバＷＤＲｋにより立ち上がる。このときのワード線ＷＬｋの立ち上がりは、スタンバイ状態時にワード線ドライバのソース線（ドライバ電源線）ＤＲＳＬの寄生容量に蓄えられた電圧ＶＤＤレベルの加算により急峻となる。その後、ソース線（ドライバ電源線）ＤＲＳＬの容量と選択ワード線ＷＬｋの容量の容量分割により、ドライバ電源電圧ＬＣＶＤＤのレベルは下がり始める。さらに、第３の制御信号ＤＷＥＮをＨレベルからＬレベルへと駆動する。これにより、第３のＰチャネルＭＯＳトランジスタＴＲ３が導通し、ドライバ電源線ＤＲＳＬの電圧ＬＣＶＤＤの電圧レベルが、トランジスタＴＲ２およびＴＲ３の分圧比により設定される電圧レベルとなる。

従って、読出状態においては、ドライバ電源電圧ＬＣＶＤＤはメモリセルＭＣの電源電圧よりも低い電圧（読出電圧）で安定する。このときのドライバ電源電圧ＬＣＶＤＤとして、第２のＰチャネルＭＯＳトランジスタＴＲ２と第３のＰチャネルＭＯＳトランジスタＴＲ３のサイズ比で分圧される電圧が供給される。この分圧された電圧値は電源電圧ＶＤＤよりも低いレベルであり、メモリセルＭＣの安定した読出動作が実行される。第１の制御信号ＰＲＥＮは、読出状態の間はＨレベルに維持される。

図４に示す、電圧供給回路ＷＳＣの動作状況下では、第２の制御信号ＵＰＥＮはＬレベルの信号で一定としている。しかしながら、本実施の形態では、スタンバイ状態やワード線立ち上げ状態時には、第２の制御信号ＵＰＥＮをＨレベルにして、第２のＰチャネルＭＯＳトランジスタＴＲ２を非導通状態としても良い。

また、ＳＲＡＭ（半導体記憶装置）の非動作時には、リーク電流の低減を目的として、第２のＰチャネルＭＯＳトランジスタＴＲ２を非導通とすることもある。そこで、本実施の形態では、第２のＰチャネルＭＯＳトランジスタＴＲ２のゲートに第２の制御信号ＵＰＥＮを与える構成としている。

選択ワード線ＷＬｋの立ち上がり前に、第１の制御信号ＰＲＥＮをＨレベル、行選択信号ＷＬＥＮｋをＬレベルへと駆動する。これらの２つの制御信号ＰＲＥＮおよびＷＬＥＮｋの切り替えるタイミングを変えることによって、ワード線ＷＬｋの立ち上がりの急峻さを制御することもできる。

先に行選択信号ＷＬＥＮｋをＬレベルに、少し遅らせて第１の制御信号ＰＲＥＮをＨレベルに、切り替えるように制御すれば、さらにワード線ＷＬｋの立ち上がりを急峻にすることができる。

一方、先に第１の制御信号ＰＲＥＮをＨレベルに、少し遅らせて行選択信号ＷＬＥＮｋをＬレベルに、切り替えるように制御すれば、ワード線ＷＬｋの立ち上がりの急峻さを、少し緩やかにすることができる。

図４のように、ドライバ電源電圧ＬＣＶＤＤを、ワード線ＷＬの立ち上がり時には、メモリセルＭＣの電源電圧と同レベル（ＶＤＤ）に設定し、その後は、メモリセルＭＣの電源電圧よりも低いレベルに設定する。その結果、ワード線ＷＬの立ち上がりにおいては、ワード線ＷＬの立ち上がりの高速化、ワード線ＷＬの立ち上がり後は、メモリセルＭＣの安定した読出動作を実現できる。

図５に、電圧供給回路ＷＳＣを構成するＰチャネルＭＯＳトランジスタＴＲ１−ＴＲ３のゲート制御信号を作成するゲート信号制御回路ＧＣＣの一例を示す。ゲート信号制御回路ＧＣＣは、図１に示す主制御回路ＣＣ内に配置されている。また、電圧供給回路ＷＳＣを主制御回路ＣＣと分けて図示しているが、前述のように主制御回路ＣＣ内に配置されても良い。

図５において、ゲート信号制御回路ＧＣＣは、読出指示信号を受ける２段の従属接続されるインバータで構成されるインバータバッファ回路ＩＶ３と、インバータバッファ回路ＩＶ３の出力信号を反転するインバータ回路ＩＶ４とを含む。インバータ回路ＩＶ４は、１段のインバータで構成される。インバータバッファ回路ＩＶ３から第１の制御信号ＰＲＥＮが生成され、インバータ回路ＩＶ４から第３の制御信号ＤＷＥＮが生成される。

第２のＰチャネルＭＯＳトランジスタＴＲ２のゲートに与えられる第２の制御信号ＵＰＥＮは、Ｌレベルで一定であるので、図５では等価な構成で簡略化して示している。すなわち、第２の制御信号ＵＰＥＮは、基準ノードＧＮ上の電圧レベルに維持される。

図６は、読出指示信号ＲＥと各制御信号の信号波形を示す図である。第１の制御信号ＰＲＥＮは、読出指示信号ＲＥをインバータバッファ回路ＩＶ３により合計２回反転させて生成する。このとき、第１の制御信号ＰＲＥＮは、インバータバッファ回路ＩＶ３を介して生成されるので、読出指示信号ＲＥに対して遅延する。

第３の制御信号ＤＷＥＮは、読出指示信号ＲＥをインバータバッファ回路ＩＶ３およびインバータ回路ＩＶ４により計３回反転させて生成する。従って、第３の制御信号ＤＷＥＮは、読出指示信号ＲＥに対して、インバータバッファ回路ＩＶ３およびインバータ回路ＩＶ４を介するので第１の制御信号ＰＲＥＮよりさらに遅延する。

結果、図６のような動作を実現できる各制御信号を生成できる。また、ゲート信号制御回路ＧＣＣに設ける各回路内のインバータの数を増やすことによって、遅延時間を変化させて、第１のＰチャネルＭＯＳトランジスタＴＲ１および第３のＰチャネルＭＯＳトランジスタＴＲ３の導通／非導通状態の切り替えタイミングをずらすことができる。

本実施の形態においては、ワード線ＷＬの非選択状態への駆動開始前には、ドライバ電源電圧ＬＣＶＤＤが、駆動レベル（プリチャージレベル）に対して大幅に低下しており、その電圧を駆動レベルにまでプリチャージする第１のＰチャネルＭＯＳトランジスタＴＲ１は、大きな駆動能力が要求される。スタティックメモリにおいては、ロウデコーダ等の回路はスタティックに動作しており、ワード線は、一旦全ワード線を非選択状態に駆動するプリチャージサイクルを経ることなく、連続的に選択状態に駆動することができる。従って、非選択ワード線を選択状態に駆動するためには、ドライバ電源線ＤＲＳＬのドライバ電源電圧ＬＣＶＤＤを高速でプリチャージ電圧レベルにまで復帰させる必要がある。

そのため、第１のＰチャネルＭＯＳトランジスタＴＲ１のゲート電極幅（チャネル幅）を大きくする必要があり、第１のＰチャネルＭＯＳトランジスタＴＲ１の面積が大きくなる。第１のＰチャネルＭＯＳトランジスタＴＲ１のゲート電極幅（チャネル幅）は、第２のＰチャネルＭＯＳトランジスタＴＲ２および第３のＰチャネルＭＯＳトランジスタＴＲ３のゲート電極幅（チャネル幅）と比較すると、プリチャージする容量（ドライバ電源線ＤＲＳＬの寄生容量）の大きさに依存するが、数倍から１０倍程度の大きさになる。

図７に、図３の電圧供給回路ＷＳＣの変形例を示す。図７の電圧供給回路ＷＳＣでは、図３の第３のＰチャネルＭＯＳトランジスタＴＲ３に換えて、複数の第３のＰチャネルＭＯＳトランジスタＴＲ３１−ＴＲ３ｎが設けられる。第３のＰチャネルＭＯＳトランジスタＴＲ３１−ＴＲ３ｎは、それぞれ一端（第１導通ノード）が基準ノードＧＮ１−ＧＮｎに接続され、他端（第２導通ノード）がドライバ電源線ＤＲＳＬに接続され、主制御回路ＣＣから出力される第３の制御信号ＤＷＥＮ１−ＤＷＥＮｎによって導通および非導通状態が設定される。基準ノードＧＮ１−ＧＮｎに供給される電圧は基準電圧レベルである。

図７の構成であれば、例えば、第３のＰチャネルＭＯＳトランジスタＴＲ３１−ＴＲ３ｎのゲート電極幅（チャネル幅）をそれぞれ同じ大きさで設計し（チャネル長は同一）、同時に導通させるＭＯＳトランジスタの数を制御することで、第２の電圧供給回路ＷＳＣ２により供給されるドライバ電源電圧ＬＣＶＤＤの電圧レベルを調整できる。

また、図７の構成であれば、第３のＰチャネルＭＯＳトランジスタＴＲ３１−ＴＲ３ｎのゲート電極幅（チャネル幅）をそれぞれ異なる大きさで設計し（チャネル長は同一）、第３のＰチャネルＭＯＳトランジスタＴＲ３１−ＴＲ３ｎそれぞれの駆動能力に差をつける。そして、ドライバ電源電圧ＬＣＶＤＤに要求される電圧値に応じて、最適な駆動能力のＭＯＳトランジスタを第３のＰチャネルＭＯＳトランジスタＴＲ３１−ＴＲ３ｎの中から選択し、選択されたＭＯＳトランジスタを導通させることにより、要求に応じたレベル／駆動力の電圧を生成することもできる。

第３のＰチャネルＭＯＳトランジスタＴＲ３１−ＴＲ３Ｎの選択的導通には、例えば、ヒューズプログラムにより、これらのトランジスタＴＲ３１ーＴＲ３Ｎのゲートの接続経路を設定する。非導通状態とされるトランジスタのゲ−トを電源ノードに接続し、導通状態とするトランジスタのゲートを第３の制御信号ＤＷＥＮを伝達する制御信号線に接続する。

例えば、電源ノードＳＮ２から供給される電圧ＶＤＤに対して、ドライバ電源電圧ＬＣＶＤＤの電圧レベルを大きく下げる場合には、第３のＰチャネルＭＯＳトランジスタＴＲ３１−ＴＲ３ｎの中から駆動能力の大きいトランジスタを選択して導通させる。等価的に、放電経路の第３のＰチャネルＭＯＳトランジスタの合成抵抗を小さくすることができ、ドライバ電源電圧ＬＣＶＤＤの電圧レベルを低下させることができる。また電流駆動力が大きくされ、低下した電圧を高速でプリチャージ電圧レベルに復帰させることができる。このような構成によって、第２の電圧供給回路ＷＳＣ２により供給されるドライバ電源電圧ＬＣＶＤＤの電圧を調整できる。

図７で示す構成の他に、第２の電源ノードＳＮ２に接続される第２のＰチャネルＭＯＳトランジスタＴＲ２を、複数のＰチャネルＭＯＳトランジスタに置き換える構成でも、同様の効果が得られる。

図８は、電圧供給回路ＷＳＣのさらに他の構成を示す図である。この図８に示す構成においては、図７の電圧供給回路ＷＳＣにおいて第１のＰチャネルＭＯＳトランジスタＴＲ１が設けられない。第１のＰチャネルＭＯＳトランジスタＴＲ１のプリチャージ機能を、第２のＰチャネルＭＯＳトランジスタＴＲ２でカバーする。

図８の第２のＰチャネルＭＯＳトランジスタＴＲ２にプリチャージ機能を付加するため、図８の第２のＰチャネルＭＯＳトランジスタＴＲ２は、図７の第１のＰチャネルＭＯＳトランジスタＴＲ１と同様の大きな駆動能力が要求され、図７の構成における第２のＰチャネルＭＯＳトランジスタＴＲ２よりも大きな駆動力を有する。

さらに、図８の第３のＰチャネルＭＯＳトランジスタＴＲ３１−ＴＲ３ｎも、第２のＰチャネルＭＯＳトランジスタＴＲ２によってプリチャージされる電圧を、すばやく低下させるために、それぞれ図７の第１のＰチャネルＭＯＳトランジスタＴＲ１と同程度の大きい駆動能力（導通状態とされるトランジスタの合計電流駆動力）が要求される。

図７と図８の電圧供給回路ＷＳＣを比較すると、図７の電圧供給回路ＷＳＣは、構成するＭＯＳトランジスタの数が、第１のＰチャネルＭＯＳトランジスタＴＲ１を設けるので、図８に示される電圧供給回路を構成するＭＯＳトランジスタの数よりも多くなる。

しかしながら、図８に示す電圧供給回路を構成する各ＰチャネルＭＯＳトランジスタは、図７の第１のＰチャネルＭＯＳトランジスタＴＲ１と同レベルの駆動能力が必要で、ゲート電極幅（チャネル幅）を大きくする必要がある。そのため、図８に示される電圧供給回路を構成する各ＰチャネルＭＯＳトランジスタは、図７に示される電圧供給回路を構成する第２のＰチャネルＭＯＳトランジスタＴＲ２および第３のＰチャネルＭＯＳトランジスタＴＲ３１−ＴＲ３ｎと比較すると、数倍から１０倍程度のゲート電極幅（チャネル幅）が必要となる。

そのため、図７と図８の電圧供給回路ＷＳＣ全体の面積を比較すると、図７の電圧供給回路ＷＳＣの面積の方が小さくできる。図７と図８の電圧供給回路ＷＳＣの面積差は、それぞれの第３のＰチャネルＭＯＳトランジスタＴＲ３１−ＴＲ３ｎの数を増やせば増やすほど大きくなる。つまり、図７のようにプリチャージ専用の第１のＰチャネルＭＯＳトランジスタＴＲ１を配置することで、電圧供給回路ＷＳＣ全体の面積を大幅に削減できる。

図９は、メモリセルＭＣのスタティックノイズマージンＳＮＭを示す図である。図９に示す伝達特性は、メモリセルＭＣに含まれる２つのＣＭＯＳインバータＩＶ１−ＩＶ２の入出力伝達特性である。図９においては、破線で示される曲線が、それぞれ選択ワード線ＷＬの電圧が電源電圧ＶＤＤレベルの場合の、ストレージノードＮＤ１およびＮＤ２の伝達特性を示す。スタティックノイズマージンＳＮＭは、破線で示される曲線間の破線の内接円の直径で示される（または正方形の対角線で示される）。

図９において、メモリセルＭＣの負荷トランジスタＰＱ１−ＰＱ２のしきい値電圧の絶対値が大きくなると、メモリセルＭＣのインバータの入力論理しきい値が低い方向にシフトする。また、この状態においては、負荷トランジスタＰＱ１−ＰＱ２の電流駆動能力が小さくなり、アクセストランジスタＮＱ３−ＮＱ４の電流駆動能力により、１つのインバータの出力ノードの放電がより強く行なわれ、保持データが破壊される可能性が高くなる。このため、データ保持が悪化し、この破線で示す伝達曲線の内接円の直径、すなわち、スタティックノイズマージンＳＮＭが小さくなる。

この状態において、立ち上がり時を除き、メモリセルＭＣの電源電圧レベル（ＶＤＤ）よりも低いドライバ電源電圧ＬＣＶＤＤを、選択ワード線ＷＬの電圧レベルとして設定する。

この場合、アクセストランジスタＮＱ３−ＮＱ４のコンダクタンスが小さくなり、メモリセルＭＣのストレージノードのＬレベル電圧の上昇が抑制され、破線の伝達特性に比べ、実線の伝達特性曲線が左下側領域に広がる。応じて、実線の内接円の直径で示されるように、スタティックノイズマージンＳＮＭが大きくなり、読出マージンが改善される効果がある。

また、ワード線ＷＬが立ち上がる時のワード線ドライバＷＤＲの駆動能力は、メモリセルＭＣの電源電圧レベルで駆動されているため大きく、メモリセルＭＣの電源電圧よりも低いドライバ電源電圧ＬＣＶＤＤに選択ワード線ＷＬの電圧レベルを設定する場合と比べ、急峻にワード線電圧が立ち上がる効果がある。

［実施の形態２］
図１０は、この発明の実施の形態２である電圧供給回路ＷＳＣとその周辺部を概略的に示す図である。図１０に示す電圧供給回路ＷＳＣの構成は、ワード線ドライバのソース線（ドライバ電源線）ＤＲＳＬにＭＯＳ容量ＭＣＡＰを配置している点において、図３に示す電圧供給回路ＷＳＣの構成と異なる。図１０に示す回路の他の構成は、図３に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

実施の形態１では、ワード線ドライバのソース線（ドライバ電源線）ＤＲＳＬの配線容量を利用し、配線容量に蓄えられる電圧によって、ワード線ＷＬの立ち上がりを高速化している。つまり、ワード線ドライバのソース線（ドライバ電源線）ＤＲＳＬの配線容量が大きければ、ワード線ＷＬの立ち上がりの高速化が可能となる。そこで、図１０のようにワード線ドライバのソース線ＤＲＳＬにＭＯＳ容量ＭＣＡＰを配置すれば、安定して容量確保が可能となりワード線ＷＬの高速立ち上げが可能となる。

図１０に示す様に、ＭＯＳ容量ＭＣＡＰを付加し、容量を確保する他に、同様の効果を得るためには、ワード線ドライバのソース線ＤＲＳＬの配線幅を太くする方法がある。一例としては、ワード線ドライバＷＤＲに標準的に配置されている配線幅に対して、ワード線ドライバのソース線（ドライバ電源線）ＤＲＳＬの配線幅を２倍の配線幅とする。

ワード線ドライバのソース線ＤＲＳＬの配線幅を太くした場合、抵抗値が下がるので、電圧供給回路ＷＳＣから供給された近端の電位は、遠端部まで電位が下がらずに供給され、ワード線ドライバＷＤＲの両端でレベル差が発生しにくいという効果もある。また、異なる配線層に配置された２本の配線を利用して、配線幅を２倍とすることもできる。

［実施の形態３］
図１１は、この発明の実施の形態３に従う電圧供給回路ＷＳＣとその周辺部を示す図である。図１１に示す電圧供給回路ＷＳＣの構成は、ワード線ドライバのソース線（ドライバ電源線）ＤＲＳＬの通常の配線に加えて、さらにワード線ＷＬ方向に配線ＷＩを走らせる点において図３に示す電圧供給回路ＷＳＣの構成と異なる。この配線ＷＩの寄生容量をドライバ電源線ＤＲＳＬのプリチャージ電圧を保持する容量として利用する。

図１１に示す回路の他の構成は図３に示す回路の構成と同じであり、対応する部分には同一参照符号を付し、その詳細説明は省略する。

図１２に、システムＬＳＩ（ＬＳＩ：Large Scale Integration）の半導体チップＣＨの構成の一例を示す。図１２において、半導体チップＣＨには、論理部ＬＯ、アナログ部ＡＮ、第１のスタティック型メモリ部ＳＲ１、および第２のスタティック型メモリ部ＳＲ２の多数の機能が集積される。

システムＬＳＩは、その用途毎に集積される機能が異なるので、最終製品となるチップは、各々異なることになる。こうしたシステムＬＳＩでは、集積されるＳＲＡＭについての形状、レイアウトも一意ではなく、チップ毎で異なるものが製造されることが多い。したがって、図１２に示すように、ＳＲＡＭが、論理部ＬＯやアナログ部ＡＮ等、他の機能と一緒に組み込まれる場合は、多種のワード線ＷＬ数と多種のビット線ＢＬ数の組み合わせの構成となる。例えば、第１のスタティック型メモリ部ＳＲ１および第２のスタティック型メモリ部ＳＲ２のような構成である。一般的には、必要なワード線ＷＬ数とビット線ＢＬ数の組み合わせの構成を自動で作成し、多数の構成のスタティック型半導体記憶装置ＳＲＡＭを搭載していく手法がとられる。

図１３にワード線ＷＬ数、ビット線ＢＬ数可変のＳＲＡＭの構成を示す。図１３のスタティック型メモリＳＲは、ワード線ドライバ回路ブロックＷＤＣＢ、メモリセルアレイブロックＭＣＡＢ、制御回路ブロックＣＣＢ、入出力ブロックＩＯＢによって構成されている。

論理部ＬＯやアナログ部ＡＮと一緒に同一チップ上に組み込まれるＳＲＡＭは、制御回路ブロックＣＣＢはそのままで、所定のワード線ＷＬ数とビット線ＢＬ数の構成に合わせてメモリアレイブロックＭＣＡＢはもちろん、ワード線ドライバ回路ブロックＷＤＣＢや入出力ブロックＩＯＢも変えて作成する。単位数のワード線およびビット線を有するブロック（基本ユニット）を組合わせて必要な数のワード線およびビット線を有するメモリセルアレイブロックを生成する。

図１４に、図１３の構成の中で、特にワード線方向（ワード線延在方向）がビット線方向（ビット線延在方向）に比べて極端に長くなるＳＲＡＭの構成を示す。電圧供給回路ＷＳＣは、制御回路ブロックＣＣＢに配置されるのが一般である。したがって、図１４に示す様に、ワード線方向がビット線方向に比べて極端に長くなる構成では、ワード線ドライバＷＤＲのソース線（ドライバ電源線）ＤＲＳＬの配線長が短く、寄生容量を十分にとることができない。さらに、ワード線ＷＬの容量は重たくなり、ワード線ＷＬの活性時にワード線ドライバＷＤＲのソース線（ドライバ電源線）ＤＲＳＬの配線容量とワード線ＷＬの容量との容量分割が原因で、一時的に、ドライバ電源電圧ＬＣＶＤＤレベルが極端に落ち込み、ワード線ＷＬの立ち上がりタイミングが極端に遅くなる可能性がある。

すなわち、ワード線ＷＬ数とビット線ＢＬ数の組み合わせによっては、ワード線ＷＬの立ち上がり速度が変化する問題が発生する。一般的に、主制御回路ＣＣは、同一の回路を使用するため、ワード線ＷＬ数とビット線ＢＬ数の組み合わせによってタイミングのミスマッチが発生する可能性がある。

そこで、図１１に示すように、ワード線ドライバのソース線ＤＲＳＬの通常の配線に加えて、さらにワード線ＷＬ方向に配線ＷＩを設ける構成にする。これにより行方向が列方向に比べて極端に長くなる場合でも、ワード線ドライバのソース線ＤＲＳＬの寄生容量は、十分大きくなり、ワード線ＷＬ立ち上がり時の容量分割が安定して実施され、ワード線ＷＬの立ち上がるスピードは、極端に遅れない効果がある。

本発明では、配線ＷＩの容量を利用してワード線ＷＬの高速立ち上げを実施している。ワード線ＷＬの立ち上がり速度は、配線の容量の大きさに依存する。そこで、本発明においては、意図的にソース線（ドライバ電源線）ＤＲＳＬを太くするなど、配線の容量を大きくするための容量手段を設けている。容量手段とは、実施の形態２および実施の形態３に記載する手段のことである。

この発明は、スタティック型半導体記憶装置に対して適用することにより、安定にデータを読み出すことのできるメモリ装置を実現することができる。特に、ＳＯＣ（ＳＯＣ：System On a Chip）のように、他のプロセッサなどのロジックと同一半導体チップ上に搭載される場合、チップ面積が小さく、安定に動作するメモリシステムを提供することができる。

実施の形態１に従う半導体記憶装置の全体構成を概略的に示す図である。 図１のメモリセルの構成の一例を示す図である。 実施の形態１に従う電圧供給回路の一例を示す図である。 図３の電圧供給回路の動作を示す図である。 ゲート信号制御回路の一例を示す図である。 外部入力と各ゲート制御信号の動作の関係を示す図である。 図３の電圧供給回路の変形例を示す図である。 図７の電圧供給回路の変形例を示す図である。 図１のメモリセルのスタティックノイズマージンを示す図である。 実施の形態２に従う電圧供給回路とその周辺部を概略的に示す図である。 実施の形態３に従う電圧供給回路とその周辺部を概略的に示す図である。 システムＬＳＩのチップ構成の一例を示す図である。 ワード線数・ビット線数可変のＳＲＡＭの構成を示す図である。 図１３の構成の中で、特にワード線方向がビット線方向に比べて極端に長くなるＳＲＡＭの構成を示す図である。

符号の説明

ＷＳＣ 電圧供給回路、ＷＳＣ１ 第１の電圧供給回路、ＷＳＣ２ 第２の電圧供給回路、ＡＳＣ アレイ電源回路、ＭＣＡ メモリセルアレイ、ＢＬＬ ビット線負荷、ＷＤＣ ワード線駆動回路、ＭＣ メモリセル、ＷＬ０−ＷＬｎ ワード線、ＷＤＲ０−ＷＤＲｎ ワード線ドライバ、ＢＬ，／ＢＬ ビット線、ＲＤ 行レコーダ、ＳＣ 列選択回路、ＣＣ 主制御回路、ＷＣ 書込回路、ＲＣ 読出回路、ＷＬＥＮ０−ＷＬＥＮｎ 行選択信号、ＩＶ１−ＩＶ４ インバータ回路、ＴＲ１−ＴＲ３ ＰチャネルＭＯＳトランジスタ、ＰＲＥＮ 第１の制御信号、ＵＰＥＮ 第２の制御信号、ＤＷＥＮ 第３の制御信号、ＳＮ１−ＳＮ２ 電源ノード、ＭＮ 中間ノード、ＧＮ 基準ノード、ＬＣＶＤＤ ドライバ電源電圧、ＤＲＳＬ ワード線ドライバのソース線、ＭＣＡＰ ＭＯＳ容量、ＷＩ 配線、ＣＨ チップ、ＬＯ 論理部、ＡＮ アナログ部、ＳＲ１−ＳＲ２ スタティック型メモリ部、ＳＲ スタティック型メモリ、ＷＤＣＢ ワード線ドライバ回路ブロック、ＣＣＢ 制御回路ブロック、ＭＣＡＢ メモリアレイブロック、ＩＯＢ 入出力ブロック。

Claims (14)

1. 複数のスタティック型メモリセルが行列状に配列されたメモリセルアレイ、
   各前記メモリセル行に対応するように設けられ、各々が対応の行のメモリセルに接続される複数のワード線、
   各前記ワード線に対応するように設けられ、各々が対応のワード線を選択状態へと駆動する複数のワード線ドライバ、および
   各前記ワード線ドライバの第１の電源ノードに第１の電圧および前記第１の電圧と電圧レベルの異なる第２の電圧を動作モードに応じて選択的に供給する電圧供給回路を備える、半導体記憶装置。
2. 前記電圧供給回路は、前記第１の電圧を供給する第１の電圧供給回路を含み、
   前記第１の電圧供給回路は、
   第２の電源ノードと、
   前記第２の電源ノードに接続される第１の導通ノードと、前記ワード線ドライバの前記第１の電源ノードに接続される第２の導通ノードとを有し、ゲートに第１の制御信号を受けて選択的に導通する第１のトランジスタを備える、請求項１記載の半導体記憶装置。
3. 前記電圧供給回路は、前記第２の電圧を供給する第２の電圧供給回路を含み、
   前記第２の電圧供給回路は、
   第３の電源ノード、
   第４の電源ノード、
   中間ノード、
   前記第３の電源ノードに接続される第１の導通ノードと、前記中間ノードに接続される第２の導通ノードとを有し、ゲートに第２の制御信号を受けて導通する第２のトランジスタ、および
   前記第４の電源ノードに接続される第３の導通ノードと前記中間ノードに接続される第４の導通ノードとを有し、第３の制御信号に従って選択的に導通する第３のトランジスタを備え、
   前記中間ノードは前記第１の電源ノードに接続される、請求項１記載の半導体記憶装置。
4. 前記電圧供給回路は、前記第１の電圧を供給する第１の電圧供給回路と前記第２の電圧を供給する第２の電圧供給回路とを含み、
   前記第１の電圧供給回路は、
   第２の電源ノードと、
   前記第２の電源ノードに接続される第１の導通ノードと、前記ワード線ドライバの第１の電源ノードに接続される第２の導通ノードとを有し、第１の制御信号に従って選択的に導通する第１のトランジスタとを備え、
   前記第２の電圧供給回路は、
   第３の電源ノードと、
   第４の電源ノードと、
   中間ノードと、
   前記第３の電源ノードに接続される第３の導通ノードと、前記中間ノードに接続される第４の導通ノードとを有し、ゲートに第２の制御信号を受ける第２のトランジスタと、
   前記第４の電源ノードに接続される第５の導通ノードと、前記中間ノードに接続される第６の導通ノードを有し、第３の制御信号に従って選択的に導通する第３のトランジスタとを備え、
   前記中間ノードは前記第１の電源ノードに接続される、請求項１記載の半導体記憶装置。
5. 前記第２の電圧が、前記第１の電圧以下であることを特徴とする、請求項１または４記載の半導体記憶装置。
6. 前記第２の電源ノードと前記第３の電源ノードとが、共通の第５の電源ノードに接続される、請求項４記載の半導体記憶装置。
7. 前記第１のトランジスタのゲートに与えられる第１の制御信号を、動作モード指示信号の非活性化に従って生成する第１のゲート信号制御回路をさらに備える、請求項２または４記載の半導体記憶装置。
8. 前記第３のトランジスタのゲートに与えられる第３の制御信号を、動作モード指示信号の活性化に従って設定する第２のゲート信号制御回路をさらに備える、請求項３または４記載の半導体記憶装置。
9. 前記第１のトランジスタのゲートに与えられる第１の制御信号、前記第３のトランジスタのゲートに与えられる第３の制御信号を生成する制御回路をさらに備え、
   前記制御回路は、スタンバイ状態のときには、前記第１の制御信号を第１の電位状態、前記第３の制御信号を第２の電位状態に設定し、読出状態のときには、前記第１の制御信号を前記第２の電位状態、前記第３の制御信号を前記第１の電位状態に設定する、請求項４記載の半導体記憶装置。
10. 前記第１のトランジスタのチャネル幅が、前記第２のトランジスタのチャネル幅よりも広い、請求項４記載の半導体記憶装置。
11. 前記第３のトランジスタは、並列に複数配置されるトランジスタ素子を備え、
    各前記トランジスタ素子のゲート電圧は、それぞれ、前記第３の制御信号に基づいて生成される制御信号に従って設定される、請求項３または４記載の半導体記憶装置。
12. 前記電圧供給回路とワード線ドライバの第１の電源ノードを接続する第１の配線が、列延在方向に沿って配置され、
    前記半導体記憶装置は、さらに、前記第１の配線に一端が接続されるとともに行延在方向に沿って配置される第２の配線を備える、請求項１または４または９記載の半導体記憶装置。
13. 前記第２のトランジスタは、読出動作状態時に常時導通状態とされる、請求項３または４記載の半導体記憶装置。
14. 前記電圧供給回路の出力と前記ワード線ドライバの前記第１の電源ノードとを相互接続して前記電圧供給回路の出力する電圧を伝達するドライバ電源線、および
    前記ドライバ電源線に第１の電極が接続される容量素子をさらに備える、請求項１記載の半導体記憶装置。

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