JPH023171A - スタティックｒａｍ - Google Patents
スタティックｒａｍInfo
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- JPH023171A JPH023171A JP63135101A JP13510188A JPH023171A JP H023171 A JPH023171 A JP H023171A JP 63135101 A JP63135101 A JP 63135101A JP 13510188 A JP13510188 A JP 13510188A JP H023171 A JPH023171 A JP H023171A
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- 239000000758 substrate Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリセルを選択するワード線を駆動するた
めのワード線駆動回路を存したスタティックＲＡＭに関
し、特に内部降圧電圧を用いて動作させるようなスタテ
ィックＲＡＭに関する。
めのワード線駆動回路を存したスタティックＲＡＭに関
し、特に内部降圧電圧を用いて動作させるようなスタテ
ィックＲＡＭに関する。
〔発明の概要）
本発明は、メモリセルを選択するワード線を駆動するた
めのワード線駆動回路を存したスタティックＲＡＭにお
いて、書き込み時にワード線に高電圧を印加し、読み出
し時にワード線に低電圧を印加するワード線駆動回路を
設けることにより、メモリセルのサイズを大きくするこ
となく動作マージンを向上させることが可能なスタティ
ックＲＡＭを提供しようとするものである。
めのワード線駆動回路を存したスタティックＲＡＭにお
いて、書き込み時にワード線に高電圧を印加し、読み出
し時にワード線に低電圧を印加するワード線駆動回路を
設けることにより、メモリセルのサイズを大きくするこ
となく動作マージンを向上させることが可能なスタティ
ックＲＡＭを提供しようとするものである。
従来より、第３図に示す構成のスタチックＲＡＭが知ら
れている。
れている。
すなわち、上記スタティックＲＡＭは、インバータ回路
を有するワード線駆動回路３１と、終端部に負荷トラン
ジスタ４０．４１が設けられた一対のビット線ＢＬＩ、
ＢＬ２と、該ビット綿ＢＬ１、ＢＬ２間と接続するワー
ドトランジスタ３３゜３４を有したメモリセル３５と、
データ書き込み用トランジスタ４２．４３とを主たる構
成としている。
を有するワード線駆動回路３１と、終端部に負荷トラン
ジスタ４０．４１が設けられた一対のビット線ＢＬＩ、
ＢＬ２と、該ビット綿ＢＬ１、ＢＬ２間と接続するワー
ドトランジスタ３３゜３４を有したメモリセル３５と、
データ書き込み用トランジスタ４２．４３とを主たる構
成としている。
ここで、上記メモリセル３５は、上記ワードトランジス
タ３３．３４の他に抵抗素子３６．３７とドライバトラ
ンジスタ３８．３９等の素子から構成されている。そし
て、その抵抗素子３６，３７の一端には電源電圧として
Ｖｃｃ”５Ｖが印加されるようになっている。また、ワ
ードトランジスタ３３．３４のゲートは、ワード線駆動
回路３１によって選択されるワード線ＷＬと接続されて
いる。そして、上記ワードトランジスタ３３．３４のソ
ース、ドレインは、点Ｐ及び点Ｑにおいてドライバトラ
ンジスタ３８３９のゲートと接続されている。
タ３３．３４の他に抵抗素子３６．３７とドライバトラ
ンジスタ３８．３９等の素子から構成されている。そし
て、その抵抗素子３６，３７の一端には電源電圧として
Ｖｃｃ”５Ｖが印加されるようになっている。また、ワ
ードトランジスタ３３．３４のゲートは、ワード線駆動
回路３１によって選択されるワード線ＷＬと接続されて
いる。そして、上記ワードトランジスタ３３．３４のソ
ース、ドレインは、点Ｐ及び点Ｑにおいてドライバトラ
ンジスタ３８３９のゲートと接続されている。
また、上記ピント線ＢＬ１．ＢＬ２の終端部に設けられ
た負荷トランジスタ４０．４１には、電圧Ｖ ｃｃ ＝
５ Ｖが印加されるようになっている。
た負荷トランジスタ４０．４１には、電圧Ｖ ｃｃ ＝
５ Ｖが印加されるようになっている。
上述のような回路構成を有するスタティックＲＡＭは、
次のような動作を行う。すなわち、第４図に示すように
、時刻Ｌ０でライトイネーブル信号ＷＥがＧＮＤからＶ
ＣＣへと立ち上がり、その後やや遅れてワード＆％ＷＬ
の信号φＷＬがＧＮＤからＶＣＣへと立ち上がる（時刻
ｔ１）、上記ワード線ＷＬの信号φＷＬの立ち上がりと
同時に時刻ｔでデータ信号ＤＡＴＡがＧＮＤからＶＣＣ
へと立ち上がる。この時、ワードトランジスタ３４はオ
ン状態となり、点Ｐにおける電位■２はＧＮＤから上記
ワードトランジスタ３４の有するしきい値■い分だけ低
下した電圧Ｖ、＝Ｖ、ｃ−Ｖいへと変化する。これに対
して、ワードトランジスタ３３はオフ状態となり、点Ｑ
における電位ｖ０は■。−ＶＣＣ−■いからＧＮＤへと
変化する。なお、ここで上記ワードトランジスタ３３．
３４のしきい値Ｖｔｋは■い。（基板バイアスＯＶ）に
ΔＶい（基板バイアス効果によるＶいの上昇分）を加え
た値である。
次のような動作を行う。すなわち、第４図に示すように
、時刻Ｌ０でライトイネーブル信号ＷＥがＧＮＤからＶ
ＣＣへと立ち上がり、その後やや遅れてワード＆％ＷＬ
の信号φＷＬがＧＮＤからＶＣＣへと立ち上がる（時刻
ｔ１）、上記ワード線ＷＬの信号φＷＬの立ち上がりと
同時に時刻ｔでデータ信号ＤＡＴＡがＧＮＤからＶＣＣ
へと立ち上がる。この時、ワードトランジスタ３４はオ
ン状態となり、点Ｐにおける電位■２はＧＮＤから上記
ワードトランジスタ３４の有するしきい値■い分だけ低
下した電圧Ｖ、＝Ｖ、ｃ−Ｖいへと変化する。これに対
して、ワードトランジスタ３３はオフ状態となり、点Ｑ
における電位ｖ０は■。−ＶＣＣ−■いからＧＮＤへと
変化する。なお、ここで上記ワードトランジスタ３３．
３４のしきい値Ｖｔｋは■い。（基板バイアスＯＶ）に
ΔＶい（基板バイアス効果によるＶいの上昇分）を加え
た値である。
例えば上述の従来の回路構成において、ワード線ＷＬの
電位が５ Ｖ （＝Ｖｃｃ） 、基板バイアス０■時の
しきい値が■い。＝約０．８ Ｖの場合には、基板バイ
アス効果によるＶいの上昇分はΔ■いｍ。１．ＯＶとな
る。そのため、ワードトランジスタ３３のしきい値は■
い＝約１．８■と大きくなる。
電位が５ Ｖ （＝Ｖｃｃ） 、基板バイアス０■時の
しきい値が■い。＝約０．８ Ｖの場合には、基板バイ
アス効果によるＶいの上昇分はΔ■いｍ。１．ＯＶとな
る。そのため、ワードトランジスタ３３のしきい値は■
い＝約１．８■と大きくなる。
従って、点Ｐの電圧■、は、Ｖ、＝Ｖ、、−ＶいよりＶ
、−約３．２■となる。
、−約３．２■となる。
ここで、メモリセルの動作マージンは、■。
■い。で表すことができ、これに上述の値を代入すると
Ｖ、−Ｖい。＝３．２ Ｖ−０，８Ｖ＝２．４ Ｖとな
り、メモリセルの動作マージン上問題のないレベルとな
る。
Ｖ、−Ｖい。＝３．２ Ｖ−０，８Ｖ＝２．４ Ｖとな
り、メモリセルの動作マージン上問題のないレベルとな
る。
［発明が解決しようとする課題〕
ところが、メモリセルの微細化が進むに連れ、上記メモ
リセルの信頬性の観点から電源電圧としてＶｃｃ＝５Ｖ
の使用が非常に難しいものとなっている。その結果、メ
モリセルに対しては内部降圧電圧を使用せざるを得ない
。上記内部降圧電圧ＶＩＮとしては、ＶＩＮ＝３〜４■
が提案されているが、基板バイアス０■時のしきい値Ｖ
ＬＳＩ。が略一定であるため、例えばメモリセル内の点
Ｐにおける電圧■、はＶｒ ＝Ｖ＋ｓ Ｖいで与えら
れることとなりＶｐ＝約１．５ｖ〜２．５ｖとなってし
まう。したがって、メモリセルの動作マージンはｖ、
ｖｔｈ。
リセルの信頬性の観点から電源電圧としてＶｃｃ＝５Ｖ
の使用が非常に難しいものとなっている。その結果、メ
モリセルに対しては内部降圧電圧を使用せざるを得ない
。上記内部降圧電圧ＶＩＮとしては、ＶＩＮ＝３〜４■
が提案されているが、基板バイアス０■時のしきい値Ｖ
ＬＳＩ。が略一定であるため、例えばメモリセル内の点
Ｐにおける電圧■、はＶｒ ＝Ｖ＋ｓ Ｖいで与えら
れることとなりＶｐ＝約１．５ｖ〜２．５ｖとなってし
まう。したがって、メモリセルの動作マージンはｖ、
ｖｔｈ。
より、約０．７■〜１．７■となり、電源電圧として５
■を印加していた場合に比ベメモリセルの動作マージン
が著しく小さくなってしまう。
■を印加していた場合に比ベメモリセルの動作マージン
が著しく小さくなってしまう。
そこで、本発明においては上述の技術的な課題に鑑み、
ワード線駆動回路を用いたスタティックＲＡＭにおいて
、メモリセルのサイズを大きくすることなく書き込み時
の動作マージンを向上させることができるスタティック
ＲＡＭを提供することを目的とするものである。
ワード線駆動回路を用いたスタティックＲＡＭにおいて
、メモリセルのサイズを大きくすることなく書き込み時
の動作マージンを向上させることができるスタティック
ＲＡＭを提供することを目的とするものである。
本発明は上述の目的を達成するために、スタティックＲ
ＡＭにおいて、書き込み時にはワード線に対して高電圧
を印加し、読み出し時にはワード線に対して低電圧を印
加するワード線駆動回路を有することを特徴とするもの
である。
ＡＭにおいて、書き込み時にはワード線に対して高電圧
を印加し、読み出し時にはワード線に対して低電圧を印
加するワード線駆動回路を有することを特徴とするもの
である。
ここで、上記低電圧は上記高電圧よりも低い電圧である
が、その低電圧がゲートに印加されたワードトランジス
タのｇ７の値では十分な読み出しが可能な電圧であり、
例えば、その読み出し動作のβ５レシオを変化させない
電圧とされる。上記高電圧は上記低電圧より高い電圧で
あって、−例としてワードトランジスタのしきい電圧Ｖ
い分だけ上記低電圧より高い電圧にしても良い。
が、その低電圧がゲートに印加されたワードトランジス
タのｇ７の値では十分な読み出しが可能な電圧であり、
例えば、その読み出し動作のβ５レシオを変化させない
電圧とされる。上記高電圧は上記低電圧より高い電圧で
あって、−例としてワードトランジスタのしきい電圧Ｖ
い分だけ上記低電圧より高い電圧にしても良い。
また、上記スタティクＲＡＭは、例えば内部降圧手段を
有した構成とすることができ、その場合には、上記高電
圧を例えば外部電源電圧（Ｖｃｃ）とし、同時に上記低
電圧を内部降圧手段からの内部降圧電圧（Ｖ ＋ｓ）に
することができる。
有した構成とすることができ、その場合には、上記高電
圧を例えば外部電源電圧（Ｖｃｃ）とし、同時に上記低
電圧を内部降圧手段からの内部降圧電圧（Ｖ ＋ｓ）に
することができる。
例エバ、ビット線の゛Ｈ″レベル（ハイレベル）が内部
降圧電圧ＶＩＮとされるスタティクＲＡＭにおいて、書
き込み時に、上記ワード線駆動回路を用いて高電圧とし
て例えば電源電圧■。、をワードトランジスタのゲート
に供給するものとする。ワードトランジスタのソース側
の電位を■、とすると、ｖｃｃ ＶＩＮ≧■いの場合
には、ＶＰ −ＶＩＮとなり、また、Ｖｃｃ Ｖ＋ｓ
＜Ｖｔｈの場合には、■。
降圧電圧ＶＩＮとされるスタティクＲＡＭにおいて、書
き込み時に、上記ワード線駆動回路を用いて高電圧とし
て例えば電源電圧■。、をワードトランジスタのゲート
に供給するものとする。ワードトランジスタのソース側
の電位を■、とすると、ｖｃｃ ＶＩＮ≧■いの場合
には、ＶＰ −ＶＩＮとなり、また、Ｖｃｃ Ｖ＋ｓ
＜Ｖｔｈの場合には、■。
”’ＶＣＣＶＬｈとなる。
したがって、従来に比較して十分にワードトランジスタ
のソース側の電位■２が引き上げられることになり、動
作マージンが確保される。
のソース側の電位■２が引き上げられることになり、動
作マージンが確保される。
また、一般にメモリセルの記憶保持特性は、ｇ、（ドラ
イバトランジスタ） で与えられるβ、によって定められている。従って、上
述のように読み出し時に、ワード線駆動回路から低電圧
である例えば内部降圧電圧■１工を印加することで、メ
モリセル全体としてのｇａのバランス（β、）は保たれ
たままとなり、素子の微細化を図ることができる。すな
わち、仮にワードトランジスタのｇ、を増大させたまま
読み出しを行って、それにドライブトランジスタのｇ、
を追従させるためにチャンネル幅を大きくするようなこ
とを行うのに比較して、微細化した素子をそのまま用い
ることができる。
イバトランジスタ） で与えられるβ、によって定められている。従って、上
述のように読み出し時に、ワード線駆動回路から低電圧
である例えば内部降圧電圧■１工を印加することで、メ
モリセル全体としてのｇａのバランス（β、）は保たれ
たままとなり、素子の微細化を図ることができる。すな
わち、仮にワードトランジスタのｇ、を増大させたまま
読み出しを行って、それにドライブトランジスタのｇ、
を追従させるためにチャンネル幅を大きくするようなこ
とを行うのに比較して、微細化した素子をそのまま用い
ることができる。
以下、本発明の具体的な実施例について図面を参考にし
て説明する。
て説明する。
本発明を適用したスタティックＲＡＭの回路構成を第１
図に示す。
図に示す。
上記スタティックＲＡＭは、ワード線駆動回路１と、終
端部に負荷トランジスタ１４．１５が設けられた一対の
ビット線ＢＬ１．ＢＬ２と、該ビット線ＢＬＩ、ＢＬ２
間と接続するワードトランジスタ７．８を有したメモリ
セル９（洒単のため１つのみ図示している。）を主たる
構成としている。
端部に負荷トランジスタ１４．１５が設けられた一対の
ビット線ＢＬ１．ＢＬ２と、該ビット線ＢＬＩ、ＢＬ２
間と接続するワードトランジスタ７．８を有したメモリ
セル９（洒単のため１つのみ図示している。）を主たる
構成としている。
ここで、上記メモリセル９は、上記ワードトランジスタ
７．８の他に抵抗素子１０．１１とドライバトランジス
タ１２．１３を有している。上記抵抗素子１０．１１の
一端は電圧として内部降圧電圧ＶＩＮ（例えば−３〜４
Ｖ）が印加されるようになっており、他端はドライバト
ランジスタ１２゜１３のドレインと接続されている。ま
た、上記ドライバトランジスタ１２．１３のソースは共
通に接地されており、ゲートはワードトランジスタ７゜
８のソース・ドレインと点２１点Ｑにおいて接続されて
いる。また、ワードトランジスタ７．８の各ゲートは、
ワード線駆動回路１から選択されるワード線ＷＬと接続
されている。
７．８の他に抵抗素子１０．１１とドライバトランジス
タ１２．１３を有している。上記抵抗素子１０．１１の
一端は電圧として内部降圧電圧ＶＩＮ（例えば−３〜４
Ｖ）が印加されるようになっており、他端はドライバト
ランジスタ１２゜１３のドレインと接続されている。ま
た、上記ドライバトランジスタ１２．１３のソースは共
通に接地されており、ゲートはワードトランジスタ７゜
８のソース・ドレインと点２１点Ｑにおいて接続されて
いる。また、ワードトランジスタ７．８の各ゲートは、
ワード線駆動回路１から選択されるワード線ＷＬと接続
されている。
なお、上記ビット線ＢＬＩ、ＢＬ２の終端部に設けられ
た負荷トランジスタ１４．１５はゲートが共通に接地さ
れ、そのソースには内部降圧電圧ＶＩＮが供給されてい
る。また、上記ビット線ＢＬ１、ＢＬ２間に接続してい
るデータ書き込み用トランジスタ１６．１７は、ライト
イネーブル信号Ｗ已で制御され、そのデータ信号ＤＡＴ
Ａはデータ書き込み用トランジスタ１７を介してビット
線ＢＬ２に供給されると共に、インバータ回路１８を介
してデータ書き込み用トランジスタ１６に供給される。
た負荷トランジスタ１４．１５はゲートが共通に接地さ
れ、そのソースには内部降圧電圧ＶＩＮが供給されてい
る。また、上記ビット線ＢＬ１、ＢＬ２間に接続してい
るデータ書き込み用トランジスタ１６．１７は、ライト
イネーブル信号Ｗ已で制御され、そのデータ信号ＤＡＴ
Ａはデータ書き込み用トランジスタ１７を介してビット
線ＢＬ２に供給されると共に、インバータ回路１８を介
してデータ書き込み用トランジスタ１６に供給される。
上記ワード線駆動回路１は、３つのｐＭＯｓトランジス
タ２．３．４と１つのｎＭＯｓトランジスタ５及びイン
バータ回路６から構成されている。
タ２．３．４と１つのｎＭＯｓトランジスタ５及びイン
バータ回路６から構成されている。
上記ｐＭＯ３）ランジスタ２は、ソースに高電圧である
電源電圧Ｖｃｃ（例えば＝５■）が印加され、そのゲー
トにはインバータ回路７を介してライトイネーブル信号
ＷＥが供給されている。また、２ＭＯ３）ランジスタ３
は、ソースに低電圧である内部降圧電圧■、が印加され
、ゲートにはライトイネーブル信号ＷＥが直接供給され
ている。そして、上記ｐＭＯ３）ランジスタ２，３の各
ドレインは、上記ＰＭＯＳトランジスタ４のソースと接
続されている。また、上記ｐＭＯ３）ランジスタ４とｎ
ＭＯ３）ランジスタ５は、インバータ回路を構成してお
り、上記ＰＭＯＳトランジスタ４とｎＭＯＳトランジス
タ５のそれぞれゲートには、信号ｗＩ！、が供給される
ようになっている。そして、ｐＭＯ３）ランジスタ４と
ｎＭＯＳトランジスタ５のドレインは、共通してワード
線ＷＬと接続されている。
電源電圧Ｖｃｃ（例えば＝５■）が印加され、そのゲー
トにはインバータ回路７を介してライトイネーブル信号
ＷＥが供給されている。また、２ＭＯ３）ランジスタ３
は、ソースに低電圧である内部降圧電圧■、が印加され
、ゲートにはライトイネーブル信号ＷＥが直接供給され
ている。そして、上記ｐＭＯ３）ランジスタ２，３の各
ドレインは、上記ＰＭＯＳトランジスタ４のソースと接
続されている。また、上記ｐＭＯ３）ランジスタ４とｎ
ＭＯ３）ランジスタ５は、インバータ回路を構成してお
り、上記ＰＭＯＳトランジスタ４とｎＭＯＳトランジス
タ５のそれぞれゲートには、信号ｗＩ！、が供給される
ようになっている。そして、ｐＭＯ３）ランジスタ４と
ｎＭＯＳトランジスタ５のドレインは、共通してワード
線ＷＬと接続されている。
上述のような回路構成を有する本実施例のスタティック
ＲＡＭは、次のような動作を行う。
ＲＡＭは、次のような動作を行う。
すなわち、第２図に示すように、当初、ライトイネーブ
ル信号ＷＥの電位はＧＮＤレベル、信号ｗｌの電位はＶ
ＩＮＣＣレベルード線ＷＬの信号φＷＬ及びデータ信号
ＤＡＴＡの電位はＧＮＤレベルであるものとする。また
、前のサイクルのデータは残存していて、メモリセル内
の点Ｐの電位Ｖ。
ル信号ＷＥの電位はＧＮＤレベル、信号ｗｌの電位はＶ
ＩＮＣＣレベルード線ＷＬの信号φＷＬ及びデータ信号
ＤＡＴＡの電位はＧＮＤレベルであるものとする。また
、前のサイクルのデータは残存していて、メモリセル内
の点Ｐの電位Ｖ。
ハＧ Ｎ Ｄレベル、点Ｑの電位Ｖ、は■、レベルの状
態であるものとする。
態であるものとする。
この状態の後、書き込みを行う場合には、時刻ｔ０でラ
イトイネーブル信号ＷＥの電位がＧＮＤからＶＩＮへと
立ち上がり、その後やや遅れて信号ｗｌの電位がＶＩＮ
からＧＮＤへと立ち下がる（時刻１＋ ）、そして、ワ
ード線駆動回路１内のｐＭＯＳトランジスタ２はオン、
ｐＭＯ３）ランジスク３はオフ、そしてｐＭＯ３）ラン
ジスタ４がオンの状態となり、ワード線ＷＬの信号φＷ
Ｌの電位はＧＮＤからＶＣＣレベルへと立ち上がる。
イトイネーブル信号ＷＥの電位がＧＮＤからＶＩＮへと
立ち上がり、その後やや遅れて信号ｗｌの電位がＶＩＮ
からＧＮＤへと立ち下がる（時刻１＋ ）、そして、ワ
ード線駆動回路１内のｐＭＯＳトランジスタ２はオン、
ｐＭＯ３）ランジスク３はオフ、そしてｐＭＯ３）ラン
ジスタ４がオンの状態となり、ワード線ＷＬの信号φＷ
Ｌの電位はＧＮＤからＶＣＣレベルへと立ち上がる。
ここで、データ入力されてデータＤＡＴＡ信号が、時刻
も、の時にＶＩＮＣＣレベル立ち上がるとすると、ビッ
ト線ＢＬＩはＧＮＤレベル、ビット線ＢＬ２はＶＴＭレ
ベルとなる。
も、の時にＶＩＮＣＣレベル立ち上がるとすると、ビッ
ト線ＢＬＩはＧＮＤレベル、ビット線ＢＬ２はＶＴＭレ
ベルとなる。
次に、時刻ｔ２で、ワードトランジスタ８のゲートはＶ
ＣＣレベル、ドレインはＶ０レベルとされる。ここで上
記ワードトランジスタ８のしきい電圧を■ｃｈｃ＝Ｖｃ
ｈｏ＋ΔＶｔｈ）とした時は、ＶＣＣＶ＋Ｓ≧■いのと
きには、点Ｐの電位■Ｐは■Ｐ＝■、となり、また、ｖ
ＣＣ−ｖｌＮく■いのときには、点Ｐの電位■２はＶ、
＝Ｖ、、−Ｖいとなる。
ＣＣレベル、ドレインはＶ０レベルとされる。ここで上
記ワードトランジスタ８のしきい電圧を■ｃｈｃ＝Ｖｃ
ｈｏ＋ΔＶｔｈ）とした時は、ＶＣＣＶ＋Ｓ≧■いのと
きには、点Ｐの電位■Ｐは■Ｐ＝■、となり、また、ｖ
ＣＣ−ｖｌＮく■いのときには、点Ｐの電位■２はＶ、
＝Ｖ、、−Ｖいとなる。
したがって、書き込み時のワードトランジスタのゲート
電位をＶＣＣにまで引き上げることにより点Ｐにおける
電位を高くすることができ、当該スタティックＲＡＭの
動作マージンを確保することができる。なお、ワードト
ランジスタ７側では、点Ｑの電位はＶ＋＋＋からＧＮＤ
に立ち下がる。
電位をＶＣＣにまで引き上げることにより点Ｐにおける
電位を高くすることができ、当該スタティックＲＡＭの
動作マージンを確保することができる。なお、ワードト
ランジスタ７側では、点Ｑの電位はＶ＋＋＋からＧＮＤ
に立ち下がる。
一方、読み出し時には、時刻１．でライトイネーブル信
号ＷＥが■、からＧＮＤへと立ち下がる。
号ＷＥが■、からＧＮＤへと立ち下がる。
この時、ワード線駆動回路１内のｐＭＯ３）ランジスタ
２はオフ、ｐＭＯＳトランジスタ３はオンの状態となり
、ワード線ＷＬの電圧φＷＬは時刻ｔ４で読み出し時の
低電圧であるＶ＋Ｓレベルまで立ち下がる。このように
、ワード線駆動回路１からＶＩＮを供給することで、ド
ライバトランジスタのｇｍとワードトランジスタｇｍの
比によって決まるメモリセル全体としてのｇ、のバラン
ス（β１、ｌ）は保たれたままとなり、不要に素子のチ
ャンネル幅等を増大させる必要もなく、素子の微細化を
図ることができる。
２はオフ、ｐＭＯＳトランジスタ３はオンの状態となり
、ワード線ＷＬの電圧φＷＬは時刻ｔ４で読み出し時の
低電圧であるＶ＋Ｓレベルまで立ち下がる。このように
、ワード線駆動回路１からＶＩＮを供給することで、ド
ライバトランジスタのｇｍとワードトランジスタｇｍの
比によって決まるメモリセル全体としてのｇ、のバラン
ス（β１、ｌ）は保たれたままとなり、不要に素子のチ
ャンネル幅等を増大させる必要もなく、素子の微細化を
図ることができる。
なお、選択されないワード線ＷＬに関しては、ｎＭＯＳ
トランジスタ５がオンとなり、ＣＮＤレベルにされる。
トランジスタ５がオンとなり、ＣＮＤレベルにされる。
また、本発明のスタティックＲＡＭは、上述の実施例に
限定されず、その要旨を逸脱しない範囲での種々の変更
が可能である。
限定されず、その要旨を逸脱しない範囲での種々の変更
が可能である。
以上の説明より明らかなように、本発明のスタティック
ＲＡＭは、書き込み時にワード線に高電圧が印加される
ように動作するワード線駆動回路を有しているため、ワ
ードトランジスタのソース側（ドライバトランジスタ側
）の電位を高めることができ、メモリセルの動作マージ
ンを向上させることができる。また、読み出し時ではワ
ード線駆動回路から、低電圧がワード線に印加され、最
小のセルサイズのままでデータを有効に記憶保持するこ
とができる。
ＲＡＭは、書き込み時にワード線に高電圧が印加される
ように動作するワード線駆動回路を有しているため、ワ
ードトランジスタのソース側（ドライバトランジスタ側
）の電位を高めることができ、メモリセルの動作マージ
ンを向上させることができる。また、読み出し時ではワ
ード線駆動回路から、低電圧がワード線に印加され、最
小のセルサイズのままでデータを有効に記憶保持するこ
とができる。
第１図は本発明に係るスタティックＲＡＭの−例を示す
回路図であり、第２図はその動作を説明するための波形
図である。また、第３図は従来のスタティックＲＡＭの
一例を示す回路図である。 第４図はその動作を説明するための波形図である。 ｌ・・・ワード線駆動回路 ２．３．４・・・ｐＭＯ３）ランジスタ５・・・ｎＭＯ
３）ランジスタ フ、８・・・ワードトランジスタ ９・・・メモリセル １０．１１・・・抵抗素子 １２．１３・・・ドライバトランジスタ１４．１５・・
・負荷トランジスタ ＢＬＩ、ＢＬ２・・・ビット線 ＷＬ・・・ワード線 特許出願人 ソニー株式会社 代理人 弁理士 小泡 晃 同 山村 榮− 同 佐胚 勝 第２ く ヒ く
回路図であり、第２図はその動作を説明するための波形
図である。また、第３図は従来のスタティックＲＡＭの
一例を示す回路図である。 第４図はその動作を説明するための波形図である。 ｌ・・・ワード線駆動回路 ２．３．４・・・ｐＭＯ３）ランジスタ５・・・ｎＭＯ
３）ランジスタ フ、８・・・ワードトランジスタ ９・・・メモリセル １０．１１・・・抵抗素子 １２．１３・・・ドライバトランジスタ１４．１５・・
・負荷トランジスタ ＢＬＩ、ＢＬ２・・・ビット線 ＷＬ・・・ワード線 特許出願人 ソニー株式会社 代理人 弁理士 小泡 晃 同 山村 榮− 同 佐胚 勝 第２ く ヒ く
Claims (1)
- 書き込み時にワード線に高電圧を印加し、読み出し時
にワード線に低電圧を印加するワード線駆動回路を有す
るスタティックＲＡＭ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135101A JPH023171A (ja) | 1988-06-01 | 1988-06-01 | スタティックｒａｍ |
| US07/359,153 US5046052A (en) | 1988-06-01 | 1989-05-31 | Internal low voltage transformation circuit of static random access memory |
| EP89305540A EP0345065B1 (en) | 1988-06-01 | 1989-06-01 | Memories |
| DE68917792T DE68917792T2 (de) | 1988-06-01 | 1989-06-01 | Speicher. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135101A JPH023171A (ja) | 1988-06-01 | 1988-06-01 | スタティックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023171A true JPH023171A (ja) | 1990-01-08 |
Family
ID=15143863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135101A Pending JPH023171A (ja) | 1988-06-01 | 1988-06-01 | スタティックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023171A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003016786A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2007242124A (ja) * | 2006-03-07 | 2007-09-20 | New Industry Research Organization | 半導体記憶装置 |
| JP2008210443A (ja) * | 2007-02-26 | 2008-09-11 | Renesas Technology Corp | 半導体記憶装置 |
| JP2009003983A (ja) * | 2007-06-19 | 2009-01-08 | Renesas Technology Corp | 半導体記憶装置 |
| JP2009259395A (ja) * | 2009-08-06 | 2009-11-05 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
| US7675512B2 (en) | 2003-07-18 | 2010-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Memory circuit, display device and electronic equipment each comprising the same |
| WO2010146640A1 (ja) * | 2009-06-15 | 2010-12-23 | パナソニック株式会社 | 半導体集積回路装置及び電子機器 |
-
1988
- 1988-06-01 JP JP63135101A patent/JPH023171A/ja active Pending
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| JP5195915B2 (ja) * | 2009-06-15 | 2013-05-15 | パナソニック株式会社 | 半導体集積回路装置及び電子機器 |
| JP2009259395A (ja) * | 2009-08-06 | 2009-11-05 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
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