JP2679033B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】
A.産業上の利用分野
本発明は、情報信号を記憶して、情報信号の読み出し
や書き込みを行うDRAM（ダイナミックRAM）等の半導体
記憶装置に関する。 B.発明の概要 本発明は、情報信号保持手段と、その情報信号保持手
段と読み出し書き込み線との間に配されたスイッチング
トランジスタとを具備するメモリセルを配列させた半導
体記憶装置において、電源電圧（Vcc）と上記スイッチ
ングトランジスタの閾値電圧（Vth）との差を上記読み
出し書き込み線のレベル差とし、上記読み出し書き込み
線が接続されたセンスアンプ回路でプリチャージ時に上
記読み出し書き込み線を（Vcc−Vth）/2にプリジャージ
することにより、安定した読み出し書き込み動作等を実
現するものである。 C.従来の技術 例えば、DRAM等の半導体記憶装置においては、情報信
号保持手段である容量とスイッチングトランジスタが各
メモリセル毎に形成され、ワードラインの選択信号に基
づいて上記スイッチングトランジスタがスイッチング動
作を行い、その保持（記憶）された上記信号の読み出し
や書き込みが行われる。 この読み出しや書き込みの際には、その情報信号の入
力や出力は、各メモリセル毎に接続する読み出し書き込
み線としてのビットラインを通じて行われ、このビット
ラインは、一対となって微小な電位差を検知して増幅す
るための例えば第５図に示すようなセンスアンプに接続
されている。なお、第５図に示すセンスアンプは、CMOS
トランジスタのセンスアンプであって、周知のものであ
る。 D.発明が解決しようとする問題点 上述のような半導体記憶装置技術においては、素子の
微細化等が検討されており、このため、従来の動作では
信頼性等の点での問題が生ずる傾向にある。 この点について第６図を参照しながら説明すると、ま
ず第６図は、DRAMのビットラインBL,スイッチングトラ
ンジスタST,容量Ｃの各領域における電位の関係を示し
た図であり、この第６図には、ローレベルである“0"レ
ベルと、ハイレベルである“1"レベルを合わせて示して
おり、高電位側を図中下方に示している。 ビットラインBLの電位は、第５図のセンスアンプの増
幅によて制御されて例えば“0"レベルが0Vに対応し、
“1"レベルが電源電圧Vccに対応する。このときスイッ
チングトランジスタSTの電位は、そのゲート電極として
のワードラインに供給される電位が昇圧されて一般に電
源電圧VccよりもONレベルが大きくなるものであるが、
上述のように素子の微細化が進んだときには、トランジ
スタの耐圧の関係から昇圧することができず、第６図に
示すように、そのONレベルは（電源電圧Vcc−閾値電圧V
th）となる。さらに、素子の微細化によっては基板効果
からスイッチングトランジスタSTの閾値電圧Vthが大き
くなり、例えば電源電圧Vccを4V程度にし、基板効果か
ら閾値電圧Vthは例えば1.5Vとなるため、一例としては
スイッチングトランジスタSTのONレベルは、2.5Vとな
る。これに対して、上記ビットラインBLは、対となるダ
ミービットラインとプリチャージ用のスイッチングトラ
ンジスタQprを介してプリチャージ時に短絡（イコライ
ズ）されることにより、“0"レベルに対応する0Vと“1"
レベルに対応する電源電圧Vccの中間電位Vcc/2（この例
では2V）に平衡化され、これを中心に上記センスアンプ
によってスイング（電位変化）するから、“1"を読み出
すときには、例えば2.5V−2Vで僅か0.5Vしか余裕がない
ことになる。 一方、素子の微細化に対して降圧回路を用いて電源電
圧VcCより低い内部電源として供給して、トランジスタ
の耐圧等の問題を解決するような技術も知られている
が、わざわざ降圧回路を設けなければならず、大きな負
担となる他、Vcc/2のプリチャージによる低消費電力と
いう特徴も薄れることになる。 そこで、本発明は上述の問題点を鑑み、素子の微細化
を図った場合においても、十分に安定した読み出し書き
込み動作等を実現する半導体記憶装置の提供を目的とす
る。 E.問題点を解決するための手段 本発明は、情報信号保持手段と、その情報信号保持手
段と読み出し書き込み線との間に配されたスイッチング
トランジスタとを具備するメモリセルを配列させた半導
体記憶装置において、電源電圧Vccと上記スイッチング
トランジスタの閾値電圧Vthとの差を上記読み出し書き
込み線のハイとローレベルの間のレベル差とし、上記読
み出し書き込み線が接続されたセンスアンプ回路によ
り、プリチャージ時に上記読み出し書き込み線が（Vcc
−Vth）/2にプリチャージされることを特徴とすること
によって上述の問題点を解決する。 ここで、スイッチングトランジスタがＮチャンネルの
場合には、上記レベル差は電源電圧と閾値電圧となり、
スイッチングトランジスタがＰチャンネルの場合には、
上記レベル差は接地電圧と閾値電圧の差となる。 また、上記半導体記憶装置における読み出し書き込み
線は、読み出し直前に若しくはスイッチングトランジス
タがオン状態となる以前に、所謂イコライズさせて（Vc
c−Vth）/2にプリチャージされる。 F.作用 電源電圧と上記スイッチングトランジスタ（Ｎチャン
ネル）の閾値電圧との差（電源電圧Vcc−閾値電圧Vth）
を、読み出し書き込み線のレベル差（ハイレベルとロー
レベルのレベル差）とすることにより、プリチャージさ
れる読み出し書き込み線のレベルは、（電源電圧Vcc−
閾値電圧Vth）/2となり、一例としては電源電圧Vccを4
V,閾値電圧Vthを1.5Vとすると、1.25Vがプリチャージさ
れる読み出し書き込み線のレベルとなる。これは読み出
し時における余裕が（電源電圧Vcc−閾値電圧Vth）/2）
即ち一例として1.25Vとなったことと等価であり、動作
の安定性を確保できることになる。 また、スイッチングトランジスタが例えばＰチャンネ
ルの場合には、接地電圧と閾値電圧とのレベル差を読み
出し書き込み線のレベル差とすることにより、同様に動
作の信頼性を高めることができる。 G.実施例 本発明の好適な実施例を図面を参照しながら説明す
る。 本実施例の半導体記憶装置は、情報信号保持手段とし
てのセル容量Ｃと、そのセル容量Ｃと読み出し書き込み
線としてのビットラインBLの間に配されたスイッチング
トランジスタSTとを具備するメモリセルを配列させ、上
記ビットラインBLを介して読み出しや書き込みを行う半
導体記憶装置の例であって、その電源電圧Vccとスイッ
チングトランジスタSTの閾値電圧Vthの差を上記ビット
ラインBLのハイレベルとローレベルのレベル差とするこ
とにより、素子の微細化傾向にあって安定した動作を実
現するものである。 ここで第１図は、本実施例の半導体記憶装置のビット
ラインBL,スイッチングトランジスタST,容量Ｃの各領域
における電位の関係を示した図であり、この第１図に
は、ローレベルである“0"レベルと、ハイレベルである
“1"レベルを合わせて示しており、高電位側を図中下方
に示している。 この第１図に示すように、本実施例の半導体記憶装置
は、例えば後述するようなセンスアンプ回路を用いるこ
とによって、ビットラインBLのハイレベルである“1"レ
ベルが電源電圧Vccと閾値電圧Vthの差である（Vcc−Vt
h）と設定される。なお、ローレベルである“0"レベル
は0Vとしている。このように（Vcc−Vth）にビットライ
ンBLの“1"レベルが設定されることから、プリチャージ
の際には、このビットラインBLの電位は（Vcc−Vth）/2
に平衡化される。これは、対となるダミービットライン
と当該読み出されたビットラインとを短絡（イコライ
ズ）させることで容易に実現される。 一方、スイッチングトランジスタSTの電位は、OFF時
には0V以下となるが、ON時には、何ら昇圧回路をもちい
ないため、上記ビットラインBLのハイレベルと同電位で
ある（Vcc−Vth）レベルがそのONレベルとなる。そし
て、このようなスイッチングトランジスタSTの動作によ
って、容量Ｃでは、“1"レベルが上記（Vcc−Vth）レベ
ルとなり、“0"レベルが0Vとなって情報信号の保持が行
われる。 そして、本実施例の半導体記憶装置は、ビットライン
BLのプリチャージの後に、センスアンプを駆動して所要
の増幅が行われるが、この場合において、プリチャージ
後のビットラインBLの電位は、（Vcc−Vth）/2に平衡化
されているため、直接Vcc/2をプリチャージ後のビット
ライン電位として動作させるものよりも、Vth/2だけ
“1"レベル側で余裕がある。従って、例えば容量Ｃの記
憶した情報を“1"とすると、スイッチングトランジスタ
STのONによってビットラインBLの電位が上昇するが、こ
れは（Vcc−Vth）/2からの電位の上昇であって、Vth/2
よりも大きい値の電位の上昇となるため、仮に容量Ｃに
記憶した情報を“1"のレベルが低い場合であっても十分
に安定した動作を実現することになる。そして、これは
Vth/2だけ動作のマージンが拡大したことになり、特に
素子の微細化を図った場合に有効である。 また、換言すれば、（Vcc−Vth）/2から容量Ｃの２値
レベルである0Vと（Vcc−Vth）Ｖとのそれぞれの電位差
は同じ電位差であり、特に２値それぞれのレベルの信号
を同じように信頼性高く取り出すことができる。 次に、第２図若しくは第３図を参照しながら、ビット
ラインBLのレベルの差を（Vcc−Vth）/2とするためのセ
ンスアンプ回路の例について説明する。 第２図に示すセンスアンプ回路は、上述の図５に示し
た従来のセンスアンプと同様な構成のセンスアンプ22の
電源側にメモリセルのスイッチングトランジスタと同じ
閾値電圧Vthを有し、比較的大きなゲート幅を有するト
ランジスタ21を形成し、そのゲート電極23の電位を電源
電圧Vccとする。このような構成のセンスアンプ回路で
は、センスアンプ22の電源側に設けられ、ゲート電極の
電位が電源電圧Vccとされ、上記スイッチングトランジ
スタの閾値電圧と同じ閾値電圧Vthを有するトランジス
タ21を介して上記センスアンプ22が駆動される。すなわ
ち、上記センスアンプ22は、上記電源電圧Vccから上記
トランジスタ21の閾値電圧Vthを引いた電圧（Vcc−Vt
h）で駆動されることになる。従って、上記センスアン
プ22に接続される一対のビットラインBLのラッチ後の電
位は、（Vcc−Vth）Ｖと0Vにそれぞれなり、プリチャー
ジ時に上記一対のビットラインBLを図示しないプリチャ
ージ用のスイッチングトランジスタを介して短絡させる
ことにより平衡化され、当該ビットラインBLのプリチャ
ージ後の電位は上記（Vcc−Vth）Ｖと0Vの中間電位（Vc
c−Vth）/2となる。そして、このような電位のビットラ
インBLを用いてメモリセルのスイッチングトランジスタ
をONとしたときには、素子の微細化を図った半導体記憶
装置においても、ビット反転等の誤動作なく確実な動作
をすることになる。 また、第３図に示すセンスアンプ回路は、第２図に示
したセンスアンプ回路の他の例であって、センスアンプ
32と接続する一対のビットラインBLのそれぞれには、メ
モリセルのスイッチングトランジスタと同じ閾値電圧Vt
hを有するトランジスタ31が形成され、このトランジス
タ31のゲート電極には電源電圧Vccを供給する。このよ
うな構成のセンスアンプ回路では、ゲート電極の電位が
電源電圧Vccとされ、上記スイッチングトランジスタの
閾値電圧と同じ閾値電圧Vthを有するトランジスタ31を
介して一対のビットラインBLがセンスアンプ32に接続さ
れているので、上記センスアンプ32に接続された一対の
ビットラインBLのラッチ後の電位は、上記電源電圧Vcc
から上記トランジスタ31の閾値電圧Vthを引いた電圧（V
cc−Vth）Ｖと0Vにそれぞれなる。従って、プリチャー
ジ時に上記一対のビットラインBLを図示しないプリチャ
ージ用のスイッチングトランジスタを介して短絡させる
ことにより平衡化されと、当該ビットラインBLのプリチ
ャージ後の電位は上記（Vcc−Vth）Ｖと0Vの中間電位
（Vcc−Vth）/2となる。このようなビットラインBLの電
位によって、メモリセルからの信頼性の高いデータの読
み出しが可能となる。 なお、第４図は、第２図及び第３図に示すようなセン
スアンプ回路を動作させるためのクロック波形であっ
て、Φｎが電源電圧Vccから0Vにその電位が低くなると
共に、Φｐが0Vから電源電位Vccにその電位が高くなっ
て、所要の増幅動作が行われる。なお、この第４図にお
いて、Φn,Φｐの立ち下がり，立ち上がりのタイミング
は、同時でも良い。 また、第２図及び第３図に示すようなセンスアンプ回
路のセンスアンプ22,32は、特にCMOSセンスアンプに限
定されるものではなく、さらにプリチャージ時における
ビットラインBLのレベルを（Vcc−Vth）/2とするための
センスアンプ回路としては、上述したものに限定されな
い。 以上のように、本実施例の半導体記憶装置は、簡単な
センスアンプ回路によって、ビットラインBLのプリチャ
ージ時のレベルを（Vcc−Vth）/2として、高感度なセン
シングが可能であり、容量Ｃにある情報信号を信頼性高
く読み出すことができ、特に素子が微細化されていった
場合にあっても反転等の問題なく確実なデータの取り出
しが可能である。 なお、上述の実施例においては、主にスイッチングト
ランジスタがＮチャンネルの場合について説明したが、
これがＰチャンネルの場合には、電源電圧Vccを接地レ
ベルとして取り扱うことで同様に取り扱うことができ
る。 H.発明の効果 本発明の半導体記憶装置は、電源電圧Vccとスイッチ
ングトランジスタの閾値電圧Vthとの差を読み出し書き
込み線のレベル差とし、上記読み出し書き込み線が接続
されたセンスアンプ回路でプリチャージ時に上記読み出
し書き込み線を（Vcc−Vth）/2にプリチャージすること
により、読み出し時のハイレベル（Vcc−Vth）とローレ
ベル0Vに対する初期電圧差すなわち検出余裕がそれぞれ
（Vcc−Vth）/2となり、ビット反転などの誤動作を防止
してメモリ動作の読み出し特性を高めることができる。
そして、特に素子の微細化が進んだ場合には、閾値電圧
Vthが大きくなりそれが問題となるが、本発明を適用す
ることにより、容易にその安定した動作から装置の信頼
性を高めることができる。
や書き込みを行うDRAM（ダイナミックRAM）等の半導体
記憶装置に関する。 B.発明の概要 本発明は、情報信号保持手段と、その情報信号保持手
段と読み出し書き込み線との間に配されたスイッチング
トランジスタとを具備するメモリセルを配列させた半導
体記憶装置において、電源電圧（Vcc）と上記スイッチ
ングトランジスタの閾値電圧（Vth）との差を上記読み
出し書き込み線のレベル差とし、上記読み出し書き込み
線が接続されたセンスアンプ回路でプリチャージ時に上
記読み出し書き込み線を（Vcc−Vth）/2にプリジャージ
することにより、安定した読み出し書き込み動作等を実
現するものである。 C.従来の技術 例えば、DRAM等の半導体記憶装置においては、情報信
号保持手段である容量とスイッチングトランジスタが各
メモリセル毎に形成され、ワードラインの選択信号に基
づいて上記スイッチングトランジスタがスイッチング動
作を行い、その保持（記憶）された上記信号の読み出し
や書き込みが行われる。 この読み出しや書き込みの際には、その情報信号の入
力や出力は、各メモリセル毎に接続する読み出し書き込
み線としてのビットラインを通じて行われ、このビット
ラインは、一対となって微小な電位差を検知して増幅す
るための例えば第５図に示すようなセンスアンプに接続
されている。なお、第５図に示すセンスアンプは、CMOS
トランジスタのセンスアンプであって、周知のものであ
る。 D.発明が解決しようとする問題点 上述のような半導体記憶装置技術においては、素子の
微細化等が検討されており、このため、従来の動作では
信頼性等の点での問題が生ずる傾向にある。 この点について第６図を参照しながら説明すると、ま
ず第６図は、DRAMのビットラインBL,スイッチングトラ
ンジスタST,容量Ｃの各領域における電位の関係を示し
た図であり、この第６図には、ローレベルである“0"レ
ベルと、ハイレベルである“1"レベルを合わせて示して
おり、高電位側を図中下方に示している。 ビットラインBLの電位は、第５図のセンスアンプの増
幅によて制御されて例えば“0"レベルが0Vに対応し、
“1"レベルが電源電圧Vccに対応する。このときスイッ
チングトランジスタSTの電位は、そのゲート電極として
のワードラインに供給される電位が昇圧されて一般に電
源電圧VccよりもONレベルが大きくなるものであるが、
上述のように素子の微細化が進んだときには、トランジ
スタの耐圧の関係から昇圧することができず、第６図に
示すように、そのONレベルは（電源電圧Vcc−閾値電圧V
th）となる。さらに、素子の微細化によっては基板効果
からスイッチングトランジスタSTの閾値電圧Vthが大き
くなり、例えば電源電圧Vccを4V程度にし、基板効果か
ら閾値電圧Vthは例えば1.5Vとなるため、一例としては
スイッチングトランジスタSTのONレベルは、2.5Vとな
る。これに対して、上記ビットラインBLは、対となるダ
ミービットラインとプリチャージ用のスイッチングトラ
ンジスタQprを介してプリチャージ時に短絡（イコライ
ズ）されることにより、“0"レベルに対応する0Vと“1"
レベルに対応する電源電圧Vccの中間電位Vcc/2（この例
では2V）に平衡化され、これを中心に上記センスアンプ
によってスイング（電位変化）するから、“1"を読み出
すときには、例えば2.5V−2Vで僅か0.5Vしか余裕がない
ことになる。 一方、素子の微細化に対して降圧回路を用いて電源電
圧VcCより低い内部電源として供給して、トランジスタ
の耐圧等の問題を解決するような技術も知られている
が、わざわざ降圧回路を設けなければならず、大きな負
担となる他、Vcc/2のプリチャージによる低消費電力と
いう特徴も薄れることになる。 そこで、本発明は上述の問題点を鑑み、素子の微細化
を図った場合においても、十分に安定した読み出し書き
込み動作等を実現する半導体記憶装置の提供を目的とす
る。 E.問題点を解決するための手段 本発明は、情報信号保持手段と、その情報信号保持手
段と読み出し書き込み線との間に配されたスイッチング
トランジスタとを具備するメモリセルを配列させた半導
体記憶装置において、電源電圧Vccと上記スイッチング
トランジスタの閾値電圧Vthとの差を上記読み出し書き
込み線のハイとローレベルの間のレベル差とし、上記読
み出し書き込み線が接続されたセンスアンプ回路によ
り、プリチャージ時に上記読み出し書き込み線が（Vcc
−Vth）/2にプリチャージされることを特徴とすること
によって上述の問題点を解決する。 ここで、スイッチングトランジスタがＮチャンネルの
場合には、上記レベル差は電源電圧と閾値電圧となり、
スイッチングトランジスタがＰチャンネルの場合には、
上記レベル差は接地電圧と閾値電圧の差となる。 また、上記半導体記憶装置における読み出し書き込み
線は、読み出し直前に若しくはスイッチングトランジス
タがオン状態となる以前に、所謂イコライズさせて（Vc
c−Vth）/2にプリチャージされる。 F.作用 電源電圧と上記スイッチングトランジスタ（Ｎチャン
ネル）の閾値電圧との差（電源電圧Vcc−閾値電圧Vth）
を、読み出し書き込み線のレベル差（ハイレベルとロー
レベルのレベル差）とすることにより、プリチャージさ
れる読み出し書き込み線のレベルは、（電源電圧Vcc−
閾値電圧Vth）/2となり、一例としては電源電圧Vccを4
V,閾値電圧Vthを1.5Vとすると、1.25Vがプリチャージさ
れる読み出し書き込み線のレベルとなる。これは読み出
し時における余裕が（電源電圧Vcc−閾値電圧Vth）/2）
即ち一例として1.25Vとなったことと等価であり、動作
の安定性を確保できることになる。 また、スイッチングトランジスタが例えばＰチャンネ
ルの場合には、接地電圧と閾値電圧とのレベル差を読み
出し書き込み線のレベル差とすることにより、同様に動
作の信頼性を高めることができる。 G.実施例 本発明の好適な実施例を図面を参照しながら説明す
る。 本実施例の半導体記憶装置は、情報信号保持手段とし
てのセル容量Ｃと、そのセル容量Ｃと読み出し書き込み
線としてのビットラインBLの間に配されたスイッチング
トランジスタSTとを具備するメモリセルを配列させ、上
記ビットラインBLを介して読み出しや書き込みを行う半
導体記憶装置の例であって、その電源電圧Vccとスイッ
チングトランジスタSTの閾値電圧Vthの差を上記ビット
ラインBLのハイレベルとローレベルのレベル差とするこ
とにより、素子の微細化傾向にあって安定した動作を実
現するものである。 ここで第１図は、本実施例の半導体記憶装置のビット
ラインBL,スイッチングトランジスタST,容量Ｃの各領域
における電位の関係を示した図であり、この第１図に
は、ローレベルである“0"レベルと、ハイレベルである
“1"レベルを合わせて示しており、高電位側を図中下方
に示している。 この第１図に示すように、本実施例の半導体記憶装置
は、例えば後述するようなセンスアンプ回路を用いるこ
とによって、ビットラインBLのハイレベルである“1"レ
ベルが電源電圧Vccと閾値電圧Vthの差である（Vcc−Vt
h）と設定される。なお、ローレベルである“0"レベル
は0Vとしている。このように（Vcc−Vth）にビットライ
ンBLの“1"レベルが設定されることから、プリチャージ
の際には、このビットラインBLの電位は（Vcc−Vth）/2
に平衡化される。これは、対となるダミービットライン
と当該読み出されたビットラインとを短絡（イコライ
ズ）させることで容易に実現される。 一方、スイッチングトランジスタSTの電位は、OFF時
には0V以下となるが、ON時には、何ら昇圧回路をもちい
ないため、上記ビットラインBLのハイレベルと同電位で
ある（Vcc−Vth）レベルがそのONレベルとなる。そし
て、このようなスイッチングトランジスタSTの動作によ
って、容量Ｃでは、“1"レベルが上記（Vcc−Vth）レベ
ルとなり、“0"レベルが0Vとなって情報信号の保持が行
われる。 そして、本実施例の半導体記憶装置は、ビットライン
BLのプリチャージの後に、センスアンプを駆動して所要
の増幅が行われるが、この場合において、プリチャージ
後のビットラインBLの電位は、（Vcc−Vth）/2に平衡化
されているため、直接Vcc/2をプリチャージ後のビット
ライン電位として動作させるものよりも、Vth/2だけ
“1"レベル側で余裕がある。従って、例えば容量Ｃの記
憶した情報を“1"とすると、スイッチングトランジスタ
STのONによってビットラインBLの電位が上昇するが、こ
れは（Vcc−Vth）/2からの電位の上昇であって、Vth/2
よりも大きい値の電位の上昇となるため、仮に容量Ｃに
記憶した情報を“1"のレベルが低い場合であっても十分
に安定した動作を実現することになる。そして、これは
Vth/2だけ動作のマージンが拡大したことになり、特に
素子の微細化を図った場合に有効である。 また、換言すれば、（Vcc−Vth）/2から容量Ｃの２値
レベルである0Vと（Vcc−Vth）Ｖとのそれぞれの電位差
は同じ電位差であり、特に２値それぞれのレベルの信号
を同じように信頼性高く取り出すことができる。 次に、第２図若しくは第３図を参照しながら、ビット
ラインBLのレベルの差を（Vcc−Vth）/2とするためのセ
ンスアンプ回路の例について説明する。 第２図に示すセンスアンプ回路は、上述の図５に示し
た従来のセンスアンプと同様な構成のセンスアンプ22の
電源側にメモリセルのスイッチングトランジスタと同じ
閾値電圧Vthを有し、比較的大きなゲート幅を有するト
ランジスタ21を形成し、そのゲート電極23の電位を電源
電圧Vccとする。このような構成のセンスアンプ回路で
は、センスアンプ22の電源側に設けられ、ゲート電極の
電位が電源電圧Vccとされ、上記スイッチングトランジ
スタの閾値電圧と同じ閾値電圧Vthを有するトランジス
タ21を介して上記センスアンプ22が駆動される。すなわ
ち、上記センスアンプ22は、上記電源電圧Vccから上記
トランジスタ21の閾値電圧Vthを引いた電圧（Vcc−Vt
h）で駆動されることになる。従って、上記センスアン
プ22に接続される一対のビットラインBLのラッチ後の電
位は、（Vcc−Vth）Ｖと0Vにそれぞれなり、プリチャー
ジ時に上記一対のビットラインBLを図示しないプリチャ
ージ用のスイッチングトランジスタを介して短絡させる
ことにより平衡化され、当該ビットラインBLのプリチャ
ージ後の電位は上記（Vcc−Vth）Ｖと0Vの中間電位（Vc
c−Vth）/2となる。そして、このような電位のビットラ
インBLを用いてメモリセルのスイッチングトランジスタ
をONとしたときには、素子の微細化を図った半導体記憶
装置においても、ビット反転等の誤動作なく確実な動作
をすることになる。 また、第３図に示すセンスアンプ回路は、第２図に示
したセンスアンプ回路の他の例であって、センスアンプ
32と接続する一対のビットラインBLのそれぞれには、メ
モリセルのスイッチングトランジスタと同じ閾値電圧Vt
hを有するトランジスタ31が形成され、このトランジス
タ31のゲート電極には電源電圧Vccを供給する。このよ
うな構成のセンスアンプ回路では、ゲート電極の電位が
電源電圧Vccとされ、上記スイッチングトランジスタの
閾値電圧と同じ閾値電圧Vthを有するトランジスタ31を
介して一対のビットラインBLがセンスアンプ32に接続さ
れているので、上記センスアンプ32に接続された一対の
ビットラインBLのラッチ後の電位は、上記電源電圧Vcc
から上記トランジスタ31の閾値電圧Vthを引いた電圧（V
cc−Vth）Ｖと0Vにそれぞれなる。従って、プリチャー
ジ時に上記一対のビットラインBLを図示しないプリチャ
ージ用のスイッチングトランジスタを介して短絡させる
ことにより平衡化されと、当該ビットラインBLのプリチ
ャージ後の電位は上記（Vcc−Vth）Ｖと0Vの中間電位
（Vcc−Vth）/2となる。このようなビットラインBLの電
位によって、メモリセルからの信頼性の高いデータの読
み出しが可能となる。 なお、第４図は、第２図及び第３図に示すようなセン
スアンプ回路を動作させるためのクロック波形であっ
て、Φｎが電源電圧Vccから0Vにその電位が低くなると
共に、Φｐが0Vから電源電位Vccにその電位が高くなっ
て、所要の増幅動作が行われる。なお、この第４図にお
いて、Φn,Φｐの立ち下がり，立ち上がりのタイミング
は、同時でも良い。 また、第２図及び第３図に示すようなセンスアンプ回
路のセンスアンプ22,32は、特にCMOSセンスアンプに限
定されるものではなく、さらにプリチャージ時における
ビットラインBLのレベルを（Vcc−Vth）/2とするための
センスアンプ回路としては、上述したものに限定されな
い。 以上のように、本実施例の半導体記憶装置は、簡単な
センスアンプ回路によって、ビットラインBLのプリチャ
ージ時のレベルを（Vcc−Vth）/2として、高感度なセン
シングが可能であり、容量Ｃにある情報信号を信頼性高
く読み出すことができ、特に素子が微細化されていった
場合にあっても反転等の問題なく確実なデータの取り出
しが可能である。 なお、上述の実施例においては、主にスイッチングト
ランジスタがＮチャンネルの場合について説明したが、
これがＰチャンネルの場合には、電源電圧Vccを接地レ
ベルとして取り扱うことで同様に取り扱うことができ
る。 H.発明の効果 本発明の半導体記憶装置は、電源電圧Vccとスイッチ
ングトランジスタの閾値電圧Vthとの差を読み出し書き
込み線のレベル差とし、上記読み出し書き込み線が接続
されたセンスアンプ回路でプリチャージ時に上記読み出
し書き込み線を（Vcc−Vth）/2にプリチャージすること
により、読み出し時のハイレベル（Vcc−Vth）とローレ
ベル0Vに対する初期電圧差すなわち検出余裕がそれぞれ
（Vcc−Vth）/2となり、ビット反転などの誤動作を防止
してメモリ動作の読み出し特性を高めることができる。
そして、特に素子の微細化が進んだ場合には、閾値電圧
Vthが大きくなりそれが問題となるが、本発明を適用す
ることにより、容易にその安定した動作から装置の信頼
性を高めることができる。
【図面の簡単な説明】
第１図は本発明の半導体記憶装置の電位の関係を示す
図、第２図は本発明の半導体記憶装置に用いられるセン
スアンプ回路の一例を示す回路図、第３図は本発明の半
導体記憶装置に用いられるセンスアンプ回路の他の例を
示す回路図、第４図は上記センスアンプ回路に供給され
る信号の波形図、第５図は従来のセンスアンプの一例を
示す回路図、第６図は従来の問題点を説明するための従
来の半導体記憶装置の電位の関係を示す図である。 BL……ビットライン ST……スイッチングトランジスタ Ｃ……容量
図、第２図は本発明の半導体記憶装置に用いられるセン
スアンプ回路の一例を示す回路図、第３図は本発明の半
導体記憶装置に用いられるセンスアンプ回路の他の例を
示す回路図、第４図は上記センスアンプ回路に供給され
る信号の波形図、第５図は従来のセンスアンプの一例を
示す回路図、第６図は従来の問題点を説明するための従
来の半導体記憶装置の電位の関係を示す図である。 BL……ビットライン ST……スイッチングトランジスタ Ｃ……容量
Claims (1)
- (57)【特許請求の範囲】 １．情報信号保持手段と、その情報信号保持手段と読み
出し書き込み線との間に配されたスイッチングトランジ
スタとを具備するメモリセルを配列させた半導体記憶装
置において、 電源電圧（Vcc）と上記スイッチングトランジスタの閾
値電圧（Vth）との差を上記読み出し書き込み線のハイ
レベルとローレベルの間のレベル差とし、上記読み出し
書き込み線が接続されたセンスアンプ回路により、プリ
チャージ時に上記読み出し書き込み線が略（Vcc−Vth）
/2にプリチャージされることを特徴とする半導体記憶装
置。 ２．上記センスアンプ回路は、 一対の読み出し書き込み線が接続されたセンスアンプ
と、このセンスアンプの電源側に設けられ、ゲート電極
の電位が電源電圧（Vcc）とされ、上記スイッチングト
ランジスタの閾値電圧（Vth）と同じ閾値電圧（Vth）を
有するトランジスタを備えてなり、 プリチャージ時に上記一対の読み出し書き込み線が短絡
されることにより、上記読み出し書き込み線を略（Vcc
−Vth）/2にプリチャージすることを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。 ３．上記センスアンプ回路は、 一対の読み出し書き込み線が接続されるセンスアンプ
と、上記一対の読み出し書き込み線と上記センスアンプ
との間に設けられ、各ゲート電極の電位が電源電圧（Vc
c）とされ、それぞれ上記スイッチングトランジスタの
閾値電圧（Vth）と同じ閾値電圧（Vth）を有する１対の
トランジスタを備えてなり、 プリチャージ時に上記一対の読み出し書き込み線が短絡
されることにより、上記読み出し書き込み線を略（Vcc
−Vth）/2にプリジャージすることを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208703A JP2679033B2 (ja) | 1986-09-04 | 1986-09-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208703A JP2679033B2 (ja) | 1986-09-04 | 1986-09-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6364694A JPS6364694A (ja) | 1988-03-23 |
| JP2679033B2 true JP2679033B2 (ja) | 1997-11-19 |
Family
ID=16560678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61208703A Expired - Lifetime JP2679033B2 (ja) | 1986-09-04 | 1986-09-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679033B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159890A (ja) * | 1987-12-17 | 1989-06-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5297097A (en) | 1988-06-17 | 1994-03-22 | Hitachi Ltd. | Large scale integrated circuit for low voltage operation |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115B2 (ja) * | 1978-06-19 | 1983-01-05 | 株式会社東芝 | 差動形センス回路 |
-
1986
- 1986-09-04 JP JP61208703A patent/JP2679033B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6364694A (ja) | 1988-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |