JPS58115B2 - 差動形センス回路 - Google Patents
差動形センス回路Info
- Publication number
- JPS58115B2 JPS58115B2 JP53073868A JP7386878A JPS58115B2 JP S58115 B2 JPS58115 B2 JP S58115B2 JP 53073868 A JP53073868 A JP 53073868A JP 7386878 A JP7386878 A JP 7386878A JP S58115 B2 JPS58115 B2 JP S58115B2
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- Japan
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- sense
- clock
- mos transistor
- data line
- pair
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
この発明はＭＯ８型半導体メモリに用いられる作動形セ
ンス回路の改良に関する。
ンス回路の改良に関する。
現在最も大容量の半導体メモリであるＭＯ８型ダイナミ
ックＲＡＭに用いられている差動形センス回路として、
第１図に示すものが知られている。
ックＲＡＭに用いられている差動形センス回路として、
第１図に示すものが知られている。
Ｑｌ、Ｑ２がセンス用ＭＯＳトランジスタであり、それ
ぞれのトルインはデータ線ｄ１、ｄ２に接続されている
。
ぞれのトルインはデータ線ｄ１、ｄ２に接続されている
。
データ線ｄ１．ｄ２に沿ってそれぞれ複数個のメモリセ
ルと１個のダミーセルが設けられている。
ルと１個のダミーセルが設けられている。
メモリセルおよびダミーセルは１個のＭＯＳトランジス
タと１個のキャパシタとからなり、記憶情報はキャパシ
タに蓄えられた電荷の形で保持される。
タと１個のキャパシタとからなり、記憶情報はキャパシ
タに蓄えられた電荷の形で保持される。
第１図では選択されたセールのみを示しているが、この
ように一方のデータ線ｄ２でメモリセルＭＣが選択され
たとき、他方のデータ線ｄ１ではダミーセルＤＣが選択
されるようになっている。
ように一方のデータ線ｄ２でメモリセルＭＣが選択され
たとき、他方のデータ線ｄ１ではダミーセルＤＣが選択
されるようになっている。
このセンス回路の基本動作を説明すると、第２図に示す
ように時刻ｔ１までのプリチャージ期間に、クロックφ
１を高レベルに保ち、トランジスタＱ３ 、Ｑ４ 、Ｑ
５をオンにしてデータ線ｄ１．ｄ２を高レベルにプリチ
ャージしておく。
ように時刻ｔ１までのプリチャージ期間に、クロックφ
１を高レベルに保ち、トランジスタＱ３ 、Ｑ４ 、Ｑ
５をオンにしてデータ線ｄ１．ｄ２を高レベルにプリチ
ャージしておく。
この間、全てのフード線、ダミーワード線は低レベルに
保たれ、またクロックφＳＡは高レベルに保たれる。
保たれ、またクロックφＳＡは高レベルに保たれる。
時刻ｔ１ でクロックφ１を低レベルにしてトランジス
タＱ３ 、Ｑ４ 、Ｑ５ をオフとし、次いで時刻ｔ２
で選択されたワード線ＷＬ、ダミーフード線ＤＷＬを
高レベルにしてメモリセルＭＣ、ダミーセルＤＣの電荷
に応じた電位変動をデータ線ｄ２゜ｄ、に伝える。
タＱ３ 、Ｑ４ 、Ｑ５ をオフとし、次いで時刻ｔ２
で選択されたワード線ＷＬ、ダミーフード線ＤＷＬを
高レベルにしてメモリセルＭＣ、ダミーセルＤＣの電荷
に応じた電位変動をデータ線ｄ２゜ｄ、に伝える。
データ線ｄ２．ｄ１のそれぞれの電位が定まった時刻ｔ
３でクロックφＳＡを低レベルに引下げると、データ線
ｄ１．ｄ２のいずれか一方の電位の低い方が放電して低
レベルとなる。
３でクロックφＳＡを低レベルに引下げると、データ線
ｄ１．ｄ２のいずれか一方の電位の低い方が放電して低
レベルとなる。
即ちトランジスタＱ１．Ｑ２の一方がデータ線ｄ１．ｄ
２の電位差に応じてオンし、他方はオフが保たれる。
２の電位差に応じてオンし、他方はオフが保たれる。
ところで、このような従来のセンス回路ではセンス用Ｍ
ＯＳトランジスタＱ１．Ｑ２のしきい値をツレぞしＶＴ
ｌ、ＶＴ２とすると、１ＶＴｔ−ＶＴ２１＝ΔＶＴより
もよい感度は得られない。
ＯＳトランジスタＱ１．Ｑ２のしきい値をツレぞしＶＴ
ｌ、ＶＴ２とすると、１ＶＴｔ−ＶＴ２１＝ΔＶＴより
もよい感度は得られない。
現在のＭＯ８集積回路の技術レベルでもこのしきい値の
差ΔＶＴは決して小さい値ではなく、これが従来のセン
ス回路の感度を決定する最大要因となっていた。
差ΔＶＴは決して小さい値ではなく、これが従来のセン
ス回路の感度を決定する最大要因となっていた。
この発明は上記の点に鑑みてなされたもので、対をなす
センス用ＭＯＳトランジスタのしきい値に差があっても
、それを相殺して高感度の信号検出を行い得るようにし
だ差動形センス回路を提供するものである。
センス用ＭＯＳトランジスタのしきい値に差があっても
、それを相殺して高感度の信号検出を行い得るようにし
だ差動形センス回路を提供するものである。
この発明の一実施例を第３図に示す。
なお、第１図と相対応する部分には第１図と同一符号を
付しである。
付しである。
Ｑｌ、Ｑ２はｎチャンネル、エンハンスメント型のセン
ス用ＭＯＳトランジスタであり、そのドレインがそれぞ
れデータ線ｄ１．ｄ２に接続され、ソースは共通接続さ
れてクロックφＳＡにより制御される。
ス用ＭＯＳトランジスタであり、そのドレインがそれぞ
れデータ線ｄ１．ｄ２に接続され、ソースは共通接続さ
れてクロックφＳＡにより制御される。
データ線ｄ１．ｄ２に沿ってそれぞれ複数個のメモリセ
ルと１個のダミーセルが配列されることは前述のとおり
である。
ルと１個のダミーセルが配列されることは前述のとおり
である。
Ｑ６．Ｑ７はやはりｎチャンネル、エンハンスメント型
のＭＯＳトランジスタであって、データ線ｄ１．ｄ２の
電位変化をそれぞれセンス用ＭＯＳトランジスタＱ２．
Ｑ１のゲートに伝達するためのトランスファゲート用で
あり、そのゲートは共通にクロックφ２で制御される。
のＭＯＳトランジスタであって、データ線ｄ１．ｄ２の
電位変化をそれぞれセンス用ＭＯＳトランジスタＱ２．
Ｑ１のゲートに伝達するためのトランスファゲート用で
あり、そのゲートは共通にクロックφ２で制御される。
また、センス用ＭＯＳトランジスタＱ１．Ｑ２の各ゲー
トと共通接続されたソースとの間には、やはりｎチャネ
ル、エンハンスメント型のプリチャージ制御用ＭＯＳト
ランジスタＱ８．Ｑ９がそれぞれ接続され、そのゲート
に共通にクロックφ３を印加するようになっている。
トと共通接続されたソースとの間には、やはりｎチャネ
ル、エンハンスメント型のプリチャージ制御用ＭＯＳト
ランジスタＱ８．Ｑ９がそれぞれ接続され、そのゲート
に共通にクロックφ３を印加するようになっている。
このセンス回路では、センス用ＭＯＳトランジスタＱ１
．Ｑ２を介してクロックφｓＡによりデータ線ｄ１．ｄ
２のプリチャージを行うことが従来のものと基本的に異
なる。
．Ｑ２を介してクロックφｓＡによりデータ線ｄ１．ｄ
２のプリチャージを行うことが従来のものと基本的に異
なる。
そして、この場合センス用ＭＯＳトランジスタＱ１．Ｑ
２のゲートを同電位にバイアスしてそれぞれに飽和電流
を流してプリチャージを行うことが特徴となっている。
２のゲートを同電位にバイアスしてそれぞれに飽和電流
を流してプリチャージを行うことが特徴となっている。
その動作を第４図のタイムチャートを用いながら次に説
明する。
明する。
時刻ｔ１までのプリチャージ期間、クロックφ２を低レ
ベルにしてＭＯＳトランジスタＱ６．Ｑ８をオフ状態と
し、クロックφ３を高レベルにしてＭＯＳトランジスタ
Ｑ８．Ｑ９をオン状態として、クロックφＳＡを高レベ
ルにしてセンス用トランジスタＱ１．Ｑ２を介してデー
タ線ｄ１．ｄ２のプリチャージを行う。
ベルにしてＭＯＳトランジスタＱ６．Ｑ８をオフ状態と
し、クロックφ３を高レベルにしてＭＯＳトランジスタ
Ｑ８．Ｑ９をオン状態として、クロックφＳＡを高レベ
ルにしてセンス用トランジスタＱ１．Ｑ２を介してデー
タ線ｄ１．ｄ２のプリチャージを行う。
このとき、クロックφ３の高レベルＶＨ（φ３）をクロ
ックφＳＡの高レベルＶＨ（φＳＡ）より十分高く選び
、トランジスタＱ８．Ｑ９を非飽和状態として、センス
用ＭＯＳトランジスタＱ１．Ｑ２のゲートを同電位にバ
イアスすることが重要である。
ックφＳＡの高レベルＶＨ（φＳＡ）より十分高く選び
、トランジスタＱ８．Ｑ９を非飽和状態として、センス
用ＭＯＳトランジスタＱ１．Ｑ２のゲートを同電位にバ
イアスすることが重要である。
つまり、センス用ＭＯＳトランジスタＱ１．Ｑ２のゲー
ト電位にＭＯＳトランジスタＱｓ、Ｑ９のしきい値の差
の影響が現われないようにして、この例ではそのゲート
電位をＶＨ（φＳＡ）とする。
ト電位にＭＯＳトランジスタＱｓ、Ｑ９のしきい値の差
の影響が現われないようにして、この例ではそのゲート
電位をＶＨ（φＳＡ）とする。
この結果、センス用ＭＯＳトランジスタＱ１．Ｑ２には
飽和電流が流れ、それぞれのしきい値をＶＴｌ、ＶＴ２
とすると、データ線ｄ１．ｄ２のプリチャージ電位は となる。
飽和電流が流れ、それぞれのしきい値をＶＴｌ、ＶＴ２
とすると、データ線ｄ１．ｄ２のプリチャージ電位は となる。
そして、時刻ｔ１でクロックφ３を低レベルにしてＭＯ
ＳトランジスタＱ８．Ｑ９をオフにした後、時刻ｔ２で
クロックφ２を高レベルにしてＭＯＳトランジスタＱ６
．Ｑ７をオンとし、時刻ｔ３で選択されたワード線ＷＬ
、ダミーワード線ＤＷＬを高レベルにしてメモリセルＭ
ＣおよびダミーセルＤＣの著積電荷に応じた電位変動を
データ線ｄ２゜ｄｌに伝える。
ＳトランジスタＱ８．Ｑ９をオフにした後、時刻ｔ２で
クロックφ２を高レベルにしてＭＯＳトランジスタＱ６
．Ｑ７をオンとし、時刻ｔ３で選択されたワード線ＷＬ
、ダミーワード線ＤＷＬを高レベルにしてメモリセルＭ
ＣおよびダミーセルＤＣの著積電荷に応じた電位変動を
データ線ｄ２゜ｄｌに伝える。
そして、データ線ａ２７ ｄｌの電位が定まった時刻ｔ
４でクロックφＳＡを低レベルに引下げる。
４でクロックφＳＡを低レベルに引下げる。
これにより、データ線ｄ１．ｄ２の電位の高低に応じて
、センス用ＭＯＳトランジスタＱ１．Ｑ２の一方がオン
、他方がオフとなり、情報読出しが行われる。
、センス用ＭＯＳトランジスタＱ１．Ｑ２の一方がオン
、他方がオフとなり、情報読出しが行われる。
このセンス回路では、センス用ＭＯＳトランジスタＱｓ
、Ｑ２のしきい値ＶＴ１．ＶＴ２の差はセンス感度に影
響を与えない。
、Ｑ２のしきい値ＶＴ１．ＶＴ２の差はセンス感度に影
響を与えない。
その理由は次のとおりである。
先に（１）、（２）式で示したように、センス用ＭＯＳ
トランジスタＱｓ 、Ｑ２のゲート電位をＶＨ（φＳＡ
）として飽和電流でプリチャージすることで、データ線
ｄ１．ｄ２のプリチャージ電位にセンス用ＭＯＳトラン
ジスタＱ１．Ｑ２のしきい値ＶＴ１．ＶＴ２の差が現わ
れる。
トランジスタＱｓ 、Ｑ２のゲート電位をＶＨ（φＳＡ
）として飽和電流でプリチャージすることで、データ線
ｄ１．ｄ２のプリチャージ電位にセンス用ＭＯＳトラン
ジスタＱ１．Ｑ２のしきい値ＶＴ１．ＶＴ２の差が現わ
れる。
クロックφＳＡを高レベルから徐々に低くしていったと
き、もしメモリセルやダミーセルの電荷によるディジッ
ト線ｄ１゜ｄ２の電位変化が零であると仮定すると、セ
ンス用ＭＯＳトランジスタＱ１．Ｑ２がそれぞれオンと
なるクロックφＳＡのレベルＶＬ１（φＳＡ）、である
。
き、もしメモリセルやダミーセルの電荷によるディジッ
ト線ｄ１゜ｄ２の電位変化が零であると仮定すると、セ
ンス用ＭＯＳトランジスタＱ１．Ｑ２がそれぞれオンと
なるクロックφＳＡのレベルＶＬ１（φＳＡ）、である
。
これら、（３）、（４）式に（１）、（２）式を代入す
れば となる。
れば となる。
この様子を第５図に示した。つまり、メモリセルやダミ
ーセルの電荷の効果がなければクロックφＳＡを下げて
いったとき、同じ点でＭＯＳトランジスタＱ１．Ｑ２が
同時に放電を開始スル。
ーセルの電荷の効果がなければクロックφＳＡを下げて
いったとき、同じ点でＭＯＳトランジスタＱ１．Ｑ２が
同時に放電を開始スル。
換言すれば、センス用ＭＯＳトランジスタＱｌ 、Ｑ２
のいずれ外が先にオンするかは、それぞれのしきい値の
大小には影響されず、メモリセルおよびダミーセルの電
荷の効果のみにより決定され、高感度のセンス動作が行
われることになる。
のいずれ外が先にオンするかは、それぞれのしきい値の
大小には影響されず、メモリセルおよびダミーセルの電
荷の効果のみにより決定され、高感度のセンス動作が行
われることになる。
なお、第３図ではＭＯＳトランジスタＱ８．Ｑ９のソー
スをセンス用ＭＯＳトランジスタＱ１．Ｑ２のソースと
共通にしてクロックφＳＡで制御するようにしたが、こ
れらＭＯＳトランジスタＱ８゜Ｑ９のソースを別に電源
ＶＤＤに接続してもよい。
スをセンス用ＭＯＳトランジスタＱ１．Ｑ２のソースと
共通にしてクロックφＳＡで制御するようにしたが、こ
れらＭＯＳトランジスタＱ８゜Ｑ９のソースを別に電源
ＶＤＤに接続してもよい。
勿論、この場合もプリチャージする際にはクロックφ３
の高レベルをＶＤＤより高くして、ＭＯＳトランジスタ
Ｑ８．Ｑ９を非飽和状態とし、センス用ＭＯＳトランジ
スタＱ１．Ｑ２のゲートバイアスにＭＯＳトランジスタ
Ｑ８．Ｑ９のしきい値の差による影響を出さないことが
重要である。
の高レベルをＶＤＤより高くして、ＭＯＳトランジスタ
Ｑ８．Ｑ９を非飽和状態とし、センス用ＭＯＳトランジ
スタＱ１．Ｑ２のゲートバイアスにＭＯＳトランジスタ
Ｑ８．Ｑ９のしきい値の差による影響を出さないことが
重要である。
第６図は別の実施例である。
この回路では第３図のＭＯＳトランジスタＱ８．Ｑ９に
相当する部分にｐチャネル、エンハンスメント型のＭＯ
ＳトランジスタＱ８’、Ｑ９’を用いている。
相当する部分にｐチャネル、エンハンスメント型のＭＯ
ＳトランジスタＱ８’、Ｑ９’を用いている。
この場合には、図示のようにＭＯＳトランジスタＱａ’
、Ｑ９’のソースに正電源ｖＤＤを与え、ゲートにはク
ロックφ２を共通に与えることができる。
、Ｑ９’のソースに正電源ｖＤＤを与え、ゲートにはク
ロックφ２を共通に与えることができる。
つまり、先の実施例のように、通常の高レベルより高い
電位をもつクロックφ３を用いなくてもよい。
電位をもつクロックφ３を用いなくてもよい。
この回路では、クロックφ２が低レベルでＭＯＳトラン
ジスタＱａ 、Ｑ７がオフのとき、ＭＯＳトランジスタ
Ｑ８’、Ｑｃ）’がオンであって、センス用ＭＯＳトラ
ンジスタＱ１．Ｑ２のゲートにＶＤＤ に印加されるか
ら、先の実施例と同様の条件でセンス用ＭＯＳトランジ
スタＱｓ 、Ｑ２を介してデータ線ｄ１、ｄ２をプリチ
ャージすることができる。
ジスタＱａ 、Ｑ７がオフのとき、ＭＯＳトランジスタ
Ｑ８’、Ｑｃ）’がオンであって、センス用ＭＯＳトラ
ンジスタＱ１．Ｑ２のゲートにＶＤＤ に印加されるか
ら、先の実施例と同様の条件でセンス用ＭＯＳトランジ
スタＱｓ 、Ｑ２を介してデータ線ｄ１、ｄ２をプリチ
ャージすることができる。
以上詳細に説明したように、この発明に係る差動形セン
ス回路では、センス用ＭＯＳトランジスタのしきい値の
差が全くセンス感度に影響を与えることがなく、非常に
高感度のセンス動作が可能である。
ス回路では、センス用ＭＯＳトランジスタのしきい値の
差が全くセンス感度に影響を与えることがなく、非常に
高感度のセンス動作が可能である。
第１図は従来の差動形センス回路を示す図、第２図はそ
の動作を説明するためのタイムチャート、第３図はこの
発明の一実施例の差動形センス回路を示す図、第４図は
その動作を説明するためのタイムチャート、第５図は同
じくセンス感度にしきい値の差の影響が現われないこと
を説明するための図、第６図は別の実施例の差動形セン
ス回路を示す図である。 Ｑｌ、Ｑ２……センス用ＭＯＳトランジスタ、Ｑ６．Ｑ
７……トランスファゲート用ＭＯＳトランジスタ、Ｑ８
、Ｑ８’、Ｑ９．Ｑ９’……プリチャージ制御用ＭＯ
Ｓトランジスタ、ｄｌ、ｄ２……データ線、ＭＣ……メ
モリセル、ＤＣ……ダミーセル、ＷＬ……ワード線、Ｄ
ＷＬ……ダミーワード線。
の動作を説明するためのタイムチャート、第３図はこの
発明の一実施例の差動形センス回路を示す図、第４図は
その動作を説明するためのタイムチャート、第５図は同
じくセンス感度にしきい値の差の影響が現われないこと
を説明するための図、第６図は別の実施例の差動形セン
ス回路を示す図である。 Ｑｌ、Ｑ２……センス用ＭＯＳトランジスタ、Ｑ６．Ｑ
７……トランスファゲート用ＭＯＳトランジスタ、Ｑ８
、Ｑ８’、Ｑ９．Ｑ９’……プリチャージ制御用ＭＯ
Ｓトランジスタ、ｄｌ、ｄ２……データ線、ＭＣ……メ
モリセル、ＤＣ……ダミーセル、ＷＬ……ワード線、Ｄ
ＷＬ……ダミーワード線。
Claims (1)
- １ 各ドレインが一対のデータ線に接続されソースが共
通接続された一対のセンス用ＭＯ８トランジスタと、一
方のデータ線の電位変化を他方のデータ線にドレインが
接続されたセンス用ＭＯＳトランジスタのゲートに伝達
するための一対のトランスファゲート用ＭＯＳトランジ
スタと、前記一対のセンス用ＭＯＳトランジスタのゲー
トを同電位にバイアスし共通接続されたソースから各セ
ンス用ＭＯ８トランジスタに飽和電流を流して前記一対
のデータ線をプリチャージする手段とを備えたことを特
徴とする差動形センス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53073868A JPS58115B2 (ja) | 1978-06-19 | 1978-06-19 | 差動形センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53073868A JPS58115B2 (ja) | 1978-06-19 | 1978-06-19 | 差動形センス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS551621A JPS551621A (en) | 1980-01-08 |
| JPS58115B2 true JPS58115B2 (ja) | 1983-01-05 |
Family
ID=13530584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53073868A Expired JPS58115B2 (ja) | 1978-06-19 | 1978-06-19 | 差動形センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56145586A (en) * | 1980-04-11 | 1981-11-12 | Hitachi Ltd | Dynamic sense amplifier |
| JPS59157727A (ja) * | 1983-02-28 | 1984-09-07 | Oki Electric Ind Co Ltd | 直流電圧制御回路 |
| JP2679033B2 (ja) * | 1986-09-04 | 1997-11-19 | ソニー株式会社 | 半導体記憶装置 |
-
1978
- 1978-06-19 JP JP53073868A patent/JPS58115B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS551621A (en) | 1980-01-08 |
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