JPH0690875B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH0690875B2 JPH0690875B2 JP60237357A JP23735785A JPH0690875B2 JP H0690875 B2 JPH0690875 B2 JP H0690875B2 JP 60237357 A JP60237357 A JP 60237357A JP 23735785 A JP23735785 A JP 23735785A JP H0690875 B2 JPH0690875 B2 JP H0690875B2
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- Japan
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- circuit
- complementary data
- precharge
- data line
- memory
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Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶回路に関するもので、例えばデ
ィジタル集積回路に内蔵されるスタティック型RAM（ラ
ンダム・アクセス・メモリ）に利用して有効な技術に関
するものである。
ィジタル集積回路に内蔵されるスタティック型RAM（ラ
ンダム・アクセス・メモリ）に利用して有効な技術に関
するものである。
MOSスタティック型RAMにおけるメモリセルは、例えばゲ
ート・ドレインが交差結合された一対の駆動MOSFETとそ
の負荷素子とからなるスタティック型フリップフロップ
回路と一対の伝送ゲートMOSFETとから構成される。メモ
リアレイは、マトリックス配置される複数のメモリセル
とともに複数対の相補データ線を含み、それぞれの相補
データ線には、それと対応されるべきメモリセルの入出
力端子が結合される。
ート・ドレインが交差結合された一対の駆動MOSFETとそ
の負荷素子とからなるスタティック型フリップフロップ
回路と一対の伝送ゲートMOSFETとから構成される。メモ
リアレイは、マトリックス配置される複数のメモリセル
とともに複数対の相補データ線を含み、それぞれの相補
データ線には、それと対応されるべきメモリセルの入出
力端子が結合される。
ところで、ディジタル集積回路にスタティック型RAMを
内蔵させ、レジスタと同様な動作を行わせることが考え
らえている。このようなRAMの動作の高速化等のため、
上記相補データ線のプリチャージレベルの電源電圧Vcc
のほゞVcc/2にさせる回路形式（ハーフプリチャージ方
式）として、一方の相補データ線にＰチャンネルMOSFET
を介して電源電圧Vccを供給し、他方の相補データ線に
ＮチャンネルMOSFETを介して回路の接地電位を供給し、
その後両相補データ線を短絡することが提案されてい
る。
内蔵させ、レジスタと同様な動作を行わせることが考え
らえている。このようなRAMの動作の高速化等のため、
上記相補データ線のプリチャージレベルの電源電圧Vcc
のほゞVcc/2にさせる回路形式（ハーフプリチャージ方
式）として、一方の相補データ線にＰチャンネルMOSFET
を介して電源電圧Vccを供給し、他方の相補データ線に
ＮチャンネルMOSFETを介して回路の接地電位を供給し、
その後両相補データ線を短絡することが提案されてい
る。
しかしながら、このようにプリチャージ回路にあって
は、RAMが比較的長い期間にわたってメモリ保持状態に
されると、上記相補データ線の電位が、それに結合され
るMOSFETのソース、ドレインリーク電流等によって自然
放電されてしまう。したがって、メモリアクセスに際し
て、上記プリチャージ動作を行うためのダミーサイクル
が必要となってしまう。このため、上記ダミーサイクル
を上記メモリ保持期間に応じて選択的に挿入するための
メモリ制御回路の構成やシテスム構成が複雑になってし
まう。
は、RAMが比較的長い期間にわたってメモリ保持状態に
されると、上記相補データ線の電位が、それに結合され
るMOSFETのソース、ドレインリーク電流等によって自然
放電されてしまう。したがって、メモリアクセスに際し
て、上記プリチャージ動作を行うためのダミーサイクル
が必要となってしまう。このため、上記ダミーサイクル
を上記メモリ保持期間に応じて選択的に挿入するための
メモリ制御回路の構成やシテスム構成が複雑になってし
まう。
なお、スタティック型RAMに関しては、例えば特開昭57
−198594号公報参照。
−198594号公報参照。
この発明の目的は、簡単な構成により高速動作化を実現
した半導体記憶回路を提供することにある。
した半導体記憶回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、ハ
ーフプリチャージ方式のスタティック型RAMにおいて、
そのメモリ保持状態において上記相補データ線の少なく
とも一方の電位をモニターして所望の電位以下に低下し
たことを検出して上記ハーフプリチャージ回路を起動さ
せる電圧検出回路を設けるものである。
を簡単に説明すれば、下記の通りである。すなわち、ハ
ーフプリチャージ方式のスタティック型RAMにおいて、
そのメモリ保持状態において上記相補データ線の少なく
とも一方の電位をモニターして所望の電位以下に低下し
たことを検出して上記ハーフプリチャージ回路を起動さ
せる電圧検出回路を設けるものである。
第１図には、この発明の一実施例の回路図が示されてい
る。特に制限されないが、同図のRAMは、公知のCMOS
（相補型MOS）集積回路技術によって単結晶シリコンか
らなるような１個の半導体基板上に形成される。
る。特に制限されないが、同図のRAMは、公知のCMOS
（相補型MOS）集積回路技術によって単結晶シリコンか
らなるような１個の半導体基板上に形成される。
各MOSFETは、ポリシリコンからなるようなゲート電極を
一種の不純物導入マスクとするいわゆるセルフアライン
技術によって製造される。メモリセルを構成するMOSFET
は、Ｎチャンネル型とされ、Ｎ型半導体基板上に形成さ
れたＰ型ウェル領域上に形成される。ＰチャンネルMOSF
ETは、Ｎ型半導体基板上に形成される。Ｎチャンネル型
MOSFETの基板ゲートとしてのＰ型ウェル領域は、回路の
接地端子に結合され、Ｐチャンネル型MOSFETの共通の基
板ゲートとしてのＮ型半導体基板は、回路の電源端子に
結合される。なお、メモリセルを構成するMOSFETをウェ
ル領域に形成する構成は、α線等によって引き起こされ
るメモリセルの蓄積情報の誤った反転を防止する上で効
果的である。
一種の不純物導入マスクとするいわゆるセルフアライン
技術によって製造される。メモリセルを構成するMOSFET
は、Ｎチャンネル型とされ、Ｎ型半導体基板上に形成さ
れたＰ型ウェル領域上に形成される。ＰチャンネルMOSF
ETは、Ｎ型半導体基板上に形成される。Ｎチャンネル型
MOSFETの基板ゲートとしてのＰ型ウェル領域は、回路の
接地端子に結合され、Ｐチャンネル型MOSFETの共通の基
板ゲートとしてのＮ型半導体基板は、回路の電源端子に
結合される。なお、メモリセルを構成するMOSFETをウェ
ル領域に形成する構成は、α線等によって引き起こされ
るメモリセルの蓄積情報の誤った反転を防止する上で効
果的である。
メモリアレイＭ−ARYは、代表として例示的に示されて
いるマトリックス配置された複数のメモルセルMC、ポリ
シリコン層からなるワード線W0ないしWn及び相補データ
線D0,０ないしD1,１から構成されている。
いるマトリックス配置された複数のメモルセルMC、ポリ
シリコン層からなるワード線W0ないしWn及び相補データ
線D0,０ないしD1,１から構成されている。
メモリセルMCのそれぞれは、互いに同じ構成にされ、そ
の１つの具体的回路が代表として示されているように、
ゲートとドレインが互いに交差結線されかつソースが回
路の接地点に結合された記憶MOSFETQ1,Q2と、上記MOSFE
TQ1,Q2のドレインと電源端子Vccとの間に設けられたポ
リ（多結晶）シリコン層からなる高抵抗R1,R2とを含ん
でいる。そして、上記MOSFETQ1,Q2の共通接続点と相補
データD0,０との間に伝送ゲートMOSFETQ3,Q4が設けら
れている。同じ行に配置されたメモリセルの伝送ゲート
MOSFETQ3,Q4等のゲートは、それぞれ例示的に示された
対応するワード線W0及びWn等に共通に接続され、同じ列
に配置されたメモリセルの入出力端子は、それぞれ例示
的に示された対応する一対の相補データ（又はビット）
線D0,０及びD1,１等に接続されている。
の１つの具体的回路が代表として示されているように、
ゲートとドレインが互いに交差結線されかつソースが回
路の接地点に結合された記憶MOSFETQ1,Q2と、上記MOSFE
TQ1,Q2のドレインと電源端子Vccとの間に設けられたポ
リ（多結晶）シリコン層からなる高抵抗R1,R2とを含ん
でいる。そして、上記MOSFETQ1,Q2の共通接続点と相補
データD0,０との間に伝送ゲートMOSFETQ3,Q4が設けら
れている。同じ行に配置されたメモリセルの伝送ゲート
MOSFETQ3,Q4等のゲートは、それぞれ例示的に示された
対応するワード線W0及びWn等に共通に接続され、同じ列
に配置されたメモリセルの入出力端子は、それぞれ例示
的に示された対応する一対の相補データ（又はビット）
線D0,０及びD1,１等に接続されている。
メモリセルにおいて、MOSFETQ1,Q2及び抵抗R1,R2は、一
種のフリップフロップ回路を構成しているが、情報保持
状態における動作点は、普通の意味でのフリップフロッ
プ回路のそれと随分異なる。すなわち、上記メモリセル
MCにおいて、それを低消費電力にさせるため、その抵抗
R1は、MOSFETQ1がオフ状態にされているときのMOSFETQ2
のゲー電圧をそのしきい値電圧よりも若干高い電圧に維
持させることができる程度の著しく高い抵抗値にされ
る。同様に抵抗R2も高抵抗値にされる。言い換えると、
上記抵抗R1、R2は、MOSFETQ1、Q2のドレインリーク電流
を補償できる程度の高抵抗にされる。抵抗R1、R2は、MO
SFETQ2,Q1のゲート容量（図示しない）に蓄積されてい
る情報電荷が放電させられてしまうのを防ぐ程度の電流
供給能力を持つ。
種のフリップフロップ回路を構成しているが、情報保持
状態における動作点は、普通の意味でのフリップフロッ
プ回路のそれと随分異なる。すなわち、上記メモリセル
MCにおいて、それを低消費電力にさせるため、その抵抗
R1は、MOSFETQ1がオフ状態にされているときのMOSFETQ2
のゲー電圧をそのしきい値電圧よりも若干高い電圧に維
持させることができる程度の著しく高い抵抗値にされ
る。同様に抵抗R2も高抵抗値にされる。言い換えると、
上記抵抗R1、R2は、MOSFETQ1、Q2のドレインリーク電流
を補償できる程度の高抵抗にされる。抵抗R1、R2は、MO
SFETQ2,Q1のゲート容量（図示しない）に蓄積されてい
る情報電荷が放電させられてしまうのを防ぐ程度の電流
供給能力を持つ。
この実施例に従うと、RAMがCMOS−IC技術によって製造
されるにもかかわらず、上記のようにメモリセルMCはＮ
チャンネルMOSFETとポリシリコン抵抗素子とから構成さ
れる。
されるにもかかわらず、上記のようにメモリセルMCはＮ
チャンネルMOSFETとポリシリコン抵抗素子とから構成さ
れる。
この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルMOSFETを用いる
場合に比べ、その大きさを小さくできる。すなわち、ポ
リシリコン抵抗を用いた場合、駆動MOSFETQ1又はQ2のゲ
ート電極と積み重ねて形成できるとともに、それ自体の
サイズを小型化できる。そして、ＰチャンネルMOSFETを
用いたときのように、駆動MOSFETQ1,Q2から比較的大き
な距離を持って離さなければならないことがないので無
駄な空白部分が生じない。
シリコン抵抗素子に代えてＰチャンネルMOSFETを用いる
場合に比べ、その大きさを小さくできる。すなわち、ポ
リシリコン抵抗を用いた場合、駆動MOSFETQ1又はQ2のゲ
ート電極と積み重ねて形成できるとともに、それ自体の
サイズを小型化できる。そして、ＰチャンネルMOSFETを
用いたときのように、駆動MOSFETQ1,Q2から比較的大き
な距離を持って離さなければならないことがないので無
駄な空白部分が生じない。
同図において、ワード線W0は、アドレスデコーダDCRを
構成するノア（NOR）ゲート回路G1で形成された出力信
号によって選択される。このことは、他のワード線Wnに
ついても同様である。上記アドレスデコーダDCRは、相
互において類似のノアゲート回路G1,G2等により構成さ
れる。これらのノアゲート回路G1,G2等の入力端子に
は、複数ビットからなる相補アドレス信号が所定の組合
せをもって供給される。アドレスデコーダDCRは、上記
相補アドレス信号を解読して、１本のワード線を選択状
態にさせる。この実施例では、相補データ線のハーフプ
リチャージや低消費電力化のために、プリチャージ期間
及びメモリ保持状態において全ワード線は非選択状態に
される。すなわち、上記各ノアゲート回路には、メモリ
アクセスを制御するクロック信号CLKを受けるインバー
タ回路IVの出力信号が共通に供給される。これによっ
て、クロック信号CLKがロウレベルにされたプリチャー
ジ期間及びメモリ保持状態において、各ノアゲート回路
G1,G2等は、アドレス信号に無関係にその出力信号（ワ
ード線W0,Wn）をロウレベルの非選択レベルとする。
構成するノア（NOR）ゲート回路G1で形成された出力信
号によって選択される。このことは、他のワード線Wnに
ついても同様である。上記アドレスデコーダDCRは、相
互において類似のノアゲート回路G1,G2等により構成さ
れる。これらのノアゲート回路G1,G2等の入力端子に
は、複数ビットからなる相補アドレス信号が所定の組合
せをもって供給される。アドレスデコーダDCRは、上記
相補アドレス信号を解読して、１本のワード線を選択状
態にさせる。この実施例では、相補データ線のハーフプ
リチャージや低消費電力化のために、プリチャージ期間
及びメモリ保持状態において全ワード線は非選択状態に
される。すなわち、上記各ノアゲート回路には、メモリ
アクセスを制御するクロック信号CLKを受けるインバー
タ回路IVの出力信号が共通に供給される。これによっ
て、クロック信号CLKがロウレベルにされたプリチャー
ジ期間及びメモリ保持状態において、各ノアゲート回路
G1,G2等は、アドレス信号に無関係にその出力信号（ワ
ード線W0,Wn）をロウレベルの非選択レベルとする。
上記メモリアレイにおける一対の相補データ線D0,０
及びD1,１は、特に制限されないが、差動型のセンス
アンプの入力端子に直接結合される。すなわち、相補デ
ータ線D0,０は、Ｎチャンネル型の差動増幅MOSFETQ1
1,Q12のゲートにそれぞれ結合される。これらの差動MOS
FETQ11,Q12のドレインには、電流ミラー形態にされたＰ
チャンネル型のアクティブ負荷回路が設けられる。上記
差動増幅MOSFETQ11,Q12は、その共通ソースと回路の接
地電位点との間に設けられ、タイミング信号sacによっ
てオン状態にされるＮチャンネル型のパワースイッチMO
SFETQ15によって動作状態にされる。他の代表として示
されている相補データ線D1,１にもMOSFETQ16〜Q20か
らなる上記類似のセンスアンプが設けられる。上記セン
スアンプの増幅出力信号は、読み出し回路RA0,RA1等を
介して送出される。
及びD1,１は、特に制限されないが、差動型のセンス
アンプの入力端子に直接結合される。すなわち、相補デ
ータ線D0,０は、Ｎチャンネル型の差動増幅MOSFETQ1
1,Q12のゲートにそれぞれ結合される。これらの差動MOS
FETQ11,Q12のドレインには、電流ミラー形態にされたＰ
チャンネル型のアクティブ負荷回路が設けられる。上記
差動増幅MOSFETQ11,Q12は、その共通ソースと回路の接
地電位点との間に設けられ、タイミング信号sacによっ
てオン状態にされるＮチャンネル型のパワースイッチMO
SFETQ15によって動作状態にされる。他の代表として示
されている相補データ線D1,１にもMOSFETQ16〜Q20か
らなる上記類似のセンスアンプが設けられる。上記セン
スアンプの増幅出力信号は、読み出し回路RA0,RA1等を
介して送出される。
また、上記相補データ線D0,０及びD1,１には、書き
込み回路WA0,WA1の出力端子が結合される。この書き込
み回路WA0,WA1は、図示しない制御信号によってその動
作が制御され、動作状態にされているとき、言い換える
ならば、書き込み動作のときにその書き込み信号と対応
する相補データ信号を相補データ線D0,０及びD1,１
にそれぞれ出力する。書き込み回路WA0,WA1は、それが
非動作状態言い換えれば、メモリ保持状態又は読み出し
状態にされているときにその一対の出力端子を高インピ
ーダンス状態もしくはフローティング状態にする。
込み回路WA0,WA1の出力端子が結合される。この書き込
み回路WA0,WA1は、図示しない制御信号によってその動
作が制御され、動作状態にされているとき、言い換える
ならば、書き込み動作のときにその書き込み信号と対応
する相補データ信号を相補データ線D0,０及びD1,１
にそれぞれ出力する。書き込み回路WA0,WA1は、それが
非動作状態言い換えれば、メモリ保持状態又は読み出し
状態にされているときにその一対の出力端子を高インピ
ーダンス状態もしくはフローティング状態にする。
この実施例においては、それぞれ対とされた相補データ
線D0,０及びD1,１には、次のようなプリチャージ回
路が設けられる。
線D0,０及びD1,１には、次のようなプリチャージ回
路が設けられる。
一対の相補データ線D0,０は、特に制限されないが、
第１のパルス信号φ１によって制御されるＮチャンネル
MOSFETQ5とQ6を介してそれぞれ電源電圧Vccと回路の接
地電位GNDが供給される。他の相補データ線D1,１等に
も上記類似のMOSFETQ7,Q8が設けられる。また、上記相
補データ線D0,０間には、第２のタイミング信号φ２
を受けるＮチャンネルMOSFETQ9が設けられる。他の相補
データ線D1,１等にも上記類似のMOSFETQ10が設けられ
る。この実施例では、相補データ線に同じ導電型（Ｎチ
ャンネル）のMOSFETが結合されるので、その浮遊容量値
が等しくできる。これによって、メモリセルからの読み
出し動作及びセンスアンプの増幅動作並びに書き込み動
作のマージンを拡大させることができる。また、比較的
狭いピッチで上記プリチャージMOSFETを配置できるか
ら、メモリアレイのレイアウトが高密度のもとで容易に
できるものとされる。
第１のパルス信号φ１によって制御されるＮチャンネル
MOSFETQ5とQ6を介してそれぞれ電源電圧Vccと回路の接
地電位GNDが供給される。他の相補データ線D1,１等に
も上記類似のMOSFETQ7,Q8が設けられる。また、上記相
補データ線D0,０間には、第２のタイミング信号φ２
を受けるＮチャンネルMOSFETQ9が設けられる。他の相補
データ線D1,１等にも上記類似のMOSFETQ10が設けられ
る。この実施例では、相補データ線に同じ導電型（Ｎチ
ャンネル）のMOSFETが結合されるので、その浮遊容量値
が等しくできる。これによって、メモリセルからの読み
出し動作及びセンスアンプの増幅動作並びに書き込み動
作のマージンを拡大させることができる。また、比較的
狭いピッチで上記プリチャージMOSFETを配置できるか
ら、メモリアレイのレイアウトが高密度のもとで容易に
できるものとされる。
なお、上記ＮチャンネルMOSFETQ5,Q7に代えて、Ｐチャ
ンネルMOSFETを用いるものとしてもよい。この場合に
は、ＰチャンネルMOSFETのゲートに、上記パルス信号φ
１の反転信号１を供給するものとすればよい。
ンネルMOSFETを用いるものとしてもよい。この場合に
は、ＰチャンネルMOSFETのゲートに、上記パルス信号φ
１の反転信号１を供給するものとすればよい。
プリチャージ制御回路PCCは、クロック信号CLKを受け
て、後述するようにメモリアクセス終了時に、言い換え
るならば、クロック信号CLKがハイレベルからロウレベ
ルにされたタイミングで、上記パルス信号φ１を発生さ
せ、その後にパルス信号φ２を発生させて相補データ線
のプリチャージ動作を行う。
て、後述するようにメモリアクセス終了時に、言い換え
るならば、クロック信号CLKがハイレベルからロウレベ
ルにされたタイミングで、上記パルス信号φ１を発生さ
せ、その後にパルス信号φ２を発生させて相補データ線
のプリチャージ動作を行う。
電圧検出回路VCは、上記クロック信号CLKがロウレベル
にされたとき動作状態にされ、特に制限されないが、１
つのデータ線D0の電位VDが、前記のようなリーク電流に
よってメモリセルMCの読み出し動作に必要とされる下限
電位に低下してしまう前に、それを検出して上記プリチ
ャージ制御回路PCCにプリチャージ動作を指示する制御
信号を送出する。特に制限されないが、電圧比較回路VC
は前記センスアンプと類似の回路とされ、その差動増幅
MOSFETの一方のゲートにデータ線D0の電位が、他方のゲ
ートには参照電圧として前記下限電圧が、それぞれ供給
される。
にされたとき動作状態にされ、特に制限されないが、１
つのデータ線D0の電位VDが、前記のようなリーク電流に
よってメモリセルMCの読み出し動作に必要とされる下限
電位に低下してしまう前に、それを検出して上記プリチ
ャージ制御回路PCCにプリチャージ動作を指示する制御
信号を送出する。特に制限されないが、電圧比較回路VC
は前記センスアンプと類似の回路とされ、その差動増幅
MOSFETの一方のゲートにデータ線D0の電位が、他方のゲ
ートには参照電圧として前記下限電圧が、それぞれ供給
される。
次に、第２図に示した概略タイミング図を参照して、上
記スタティック型RAMの動作の一例を説明する。
記スタティック型RAMの動作の一例を説明する。
クロック信号CLKがハイレベルにされると、アドレスデ
コーダDCRを構成するノアゲート回路G1,G2等に供給され
る信号がロウレベル（論理“0"）にされるため、アドレ
スデコーダDCRは供給されたアドレス信号を解読して、
１つのワード線を選択状態にする。これにより、相補デ
ータ線D0,０等は選択されたメモリセルの記憶情報に
従った電位差を持つようにされる。読み出し動作なら、
図示しないが、タイミング信号sacによってセンスアン
プSAが動作状態にされて、上記相補データ線に現れた電
位差を増幅して読み出し回路RA0,RA1等に送出する。書
き込み動作なら、図示しないが、書き込み回路WA0,WA1
等が動作状態にされ、書き込み信号に従って相補データ
線の電位がハイレベル／ロウレベルにされる。
コーダDCRを構成するノアゲート回路G1,G2等に供給され
る信号がロウレベル（論理“0"）にされるため、アドレ
スデコーダDCRは供給されたアドレス信号を解読して、
１つのワード線を選択状態にする。これにより、相補デ
ータ線D0,０等は選択されたメモリセルの記憶情報に
従った電位差を持つようにされる。読み出し動作なら、
図示しないが、タイミング信号sacによってセンスアン
プSAが動作状態にされて、上記相補データ線に現れた電
位差を増幅して読み出し回路RA0,RA1等に送出する。書
き込み動作なら、図示しないが、書き込み回路WA0,WA1
等が動作状態にされ、書き込み信号に従って相補データ
線の電位がハイレベル／ロウレベルにされる。
クロック信号CLKがハイレベルからロウレベルにされる
と、ノアゲート回路G1,G2等にハイレベル（論理“1"）
が供給されるため、全ワード線が非選択状態にされる。
このタイミングでプリチャージ制御回路PCCによって第
１のパルス信号φ１がハイレベルにされる。これに応じ
て、MOSFETQ5〜Q8はオン状態にされ、データ線D0とD1を
Vcc−Vth（ここで、Vthは、MOSFETQ5,Q7のしきい値電圧
である）のようなハイレベルにする。また、データ線
０と１は、回路の接地電位のようなロウレベルにされ
る。これらのMOSFETQ5〜Q8は、上記タイミング信号φ１
がロウレベルにされると全てオフ状態にされる。この結
果、相補データ線D0,０及びD1,１はそれぞれフロー
ティング状態で上記レベルを保持する。
と、ノアゲート回路G1,G2等にハイレベル（論理“1"）
が供給されるため、全ワード線が非選択状態にされる。
このタイミングでプリチャージ制御回路PCCによって第
１のパルス信号φ１がハイレベルにされる。これに応じ
て、MOSFETQ5〜Q8はオン状態にされ、データ線D0とD1を
Vcc−Vth（ここで、Vthは、MOSFETQ5,Q7のしきい値電圧
である）のようなハイレベルにする。また、データ線
０と１は、回路の接地電位のようなロウレベルにされ
る。これらのMOSFETQ5〜Q8は、上記タイミング信号φ１
がロウレベルにされると全てオフ状態にされる。この結
果、相補データ線D0,０及びD1,１はそれぞれフロー
ティング状態で上記レベルを保持する。
この後、第２のパルス信号φ２がハイレベルにされ、上
記MOSFETQ9,Q10等が全てオン状態にされる。これに応じ
て、相補データ線D0,０は、（Vcc−Vth）/2のような
中間レベルにプリチャージされるものである。
記MOSFETQ9,Q10等が全てオン状態にされる。これに応じ
て、相補データ線D0,０は、（Vcc−Vth）/2のような
中間レベルにプリチャージされるものである。
上記プリチャージ終了後、クロック信号CLKが比較的長
時間にわたってロウレベルのままに維持されると、言い
換えるならば、メモリ保持状態が比較的長時間にわたっ
て維持されると、上記相補データ線のプリチャージレベ
ルは、リーク電流によって自然放電させられる。
時間にわたってロウレベルのままに維持されると、言い
換えるならば、メモリ保持状態が比較的長時間にわたっ
て維持されると、上記相補データ線のプリチャージレベ
ルは、リーク電流によって自然放電させられる。
電圧比較回路VCは、上記クロック信号CLKがロウレベル
にされることによって動作状態にされ、上記データ線D0
の電位VDのモニター動作を開始する。すなわち、電圧比
較回路は、相補データ線D0の電位VDがメモリセルの読み
出し動作に必要とされる下限電圧（約1.5V程度）まで低
下してしまう前に、これを検出してプリチャージ制御回
路PCCに起動をかける。これにより、プリチャージ制御
回路PCCは上記パルス信号φ１とφ２を発生させ、相補
データ線のプリチャージ動作を行う。上記電圧検出回路
VCにより、相補データ線は、常にメモリセルの読み出し
動作に必要なプリチャージレベルに維持できるから、ク
ロック信号CLKによって、直ちにメモリアクセスを行う
ことができる。
にされることによって動作状態にされ、上記データ線D0
の電位VDのモニター動作を開始する。すなわち、電圧比
較回路は、相補データ線D0の電位VDがメモリセルの読み
出し動作に必要とされる下限電圧（約1.5V程度）まで低
下してしまう前に、これを検出してプリチャージ制御回
路PCCに起動をかける。これにより、プリチャージ制御
回路PCCは上記パルス信号φ１とφ２を発生させ、相補
データ線のプリチャージ動作を行う。上記電圧検出回路
VCにより、相補データ線は、常にメモリセルの読み出し
動作に必要なプリチャージレベルに維持できるから、ク
ロック信号CLKによって、直ちにメモリアクセスを行う
ことができる。
なお、ハーフプリチャージ方式では、前の動作サイクル
により残っている相補データ線の電位をリセットして、
同じほゞ中間レベルにプリチャージさせるので、メモリ
セルからの読み出し動作及びセンスアンプの増幅動作
と、相補データ線を書き込み信号に従ってハイレベルと
ロウレベルにさせる書き込み動作を高速にできる。
により残っている相補データ線の電位をリセットして、
同じほゞ中間レベルにプリチャージさせるので、メモリ
セルからの読み出し動作及びセンスアンプの増幅動作
と、相補データ線を書き込み信号に従ってハイレベルと
ロウレベルにさせる書き込み動作を高速にできる。
〔効 果〕 （１）電圧検出回路VCにより相補データ線のプリチャー
ジレベルの低下を検出して、自動的にプリチャージ動作
を行うことによって、相補データ線のを常にメモリセル
の読み出し動作に必要なプリチャージレベルに維持でき
る。これにより、常にクロック信号CLKによって、直ち
にメモリアクセスを行うことができるため、高速動作化
を図ることができるという効果が得られる。
ジレベルの低下を検出して、自動的にプリチャージ動作
を行うことによって、相補データ線のを常にメモリセル
の読み出し動作に必要なプリチャージレベルに維持でき
る。これにより、常にクロック信号CLKによって、直ち
にメモリアクセスを行うことができるため、高速動作化
を図ることができるという効果が得られる。
（２）上記（１）により、相補データ線の電位を所望の
プリチャージレベルに維持できるから、ダミーサイクル
が不要となる。しがって、選択的にダミーサイクルを挿
入するための複雑な制御回路等が省略できるため、回路
構成の簡素化を図ることができるという効果が得られ
る。
プリチャージレベルに維持できるから、ダミーサイクル
が不要となる。しがって、選択的にダミーサイクルを挿
入するための複雑な制御回路等が省略できるため、回路
構成の簡素化を図ることができるという効果が得られ
る。
以上本発明によってなされた発明を実施例に基づき具体
的に説明したが、この発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、電圧比較回路と
しては、上記センスアンプSAのような差動増幅回路を用
いるものの他、MOSFETのしきい値電圧を基準電圧として
利用する論理ゲート回路等何であってもよい。また、相
補データ線の数が多くされる場合、そのうちの代表的な
複数のデータ線の電位をそれに対応された複数の電圧比
較回路によってモニターし、その論理和出力によってプ
リチャージ動作の起動をかけるものとしてもよい。ま
た、スタティック型RAMとしてのメモリセルは、Ｐチャ
ンネルMOSFETとＮチャンネルMOSFETとを組合せて構成さ
れたスタティック型フリップフロップ回路を用いるもの
であってもよい。また、相補データ線には、カラム選択
回路を設けて、複数の相補データ線の中から一体の相補
データ線を選んでセンスアンプや書き込み回路に結合さ
せるものであってもよい。
的に説明したが、この発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、電圧比較回路と
しては、上記センスアンプSAのような差動増幅回路を用
いるものの他、MOSFETのしきい値電圧を基準電圧として
利用する論理ゲート回路等何であってもよい。また、相
補データ線の数が多くされる場合、そのうちの代表的な
複数のデータ線の電位をそれに対応された複数の電圧比
較回路によってモニターし、その論理和出力によってプ
リチャージ動作の起動をかけるものとしてもよい。ま
た、スタティック型RAMとしてのメモリセルは、Ｐチャ
ンネルMOSFETとＮチャンネルMOSFETとを組合せて構成さ
れたスタティック型フリップフロップ回路を用いるもの
であってもよい。また、相補データ線には、カラム選択
回路を設けて、複数の相補データ線の中から一体の相補
データ線を選んでセンスアンプや書き込み回路に結合さ
せるものであってもよい。
以上の説明では主として、本願発明者によってなされた
発明をその背景となった技術分野であるディジタル集積
回路い内蔵されるRAMに適用した場合を例にして説明し
たが、これに限定されるものではなく、例えば１チップ
マイクロコンピュータに内蔵されるRAM、或いは外部記
憶装置としての半導体記憶装置等にも同様に利用できる
ものである。
発明をその背景となった技術分野であるディジタル集積
回路い内蔵されるRAMに適用した場合を例にして説明し
たが、これに限定されるものではなく、例えば１チップ
マイクロコンピュータに内蔵されるRAM、或いは外部記
憶装置としての半導体記憶装置等にも同様に利用できる
ものである。
第１図は、この発明の一実施例を示す回路図、 第２図は、そのプリチャージ動作の一例を示すタイミン
グ図である。 Ｍ−ARY……メモリアレイ、DCR……アドレスデコーダ、
MC……メモリセル、WA0,WA1……書込み回路、RA0,RA1…
…読み出し回路、PCC……プリチャージ制御回路、VC…
…電圧検出回路
グ図である。 Ｍ−ARY……メモリアレイ、DCR……アドレスデコーダ、
MC……メモリセル、WA0,WA1……書込み回路、RA0,RA1…
…読み出し回路、PCC……プリチャージ制御回路、VC…
…電圧検出回路
Claims (3)
- 【請求項１】スタティック型メモリセルの一対の入出力
端子が結合された相補データ線に設けられ、メモリアク
セス終了時に発生される第１のパルス信号に従って相補
データ線をそれぞれ電源電圧と回路の接地電位にする第
１のプリチャージMOSFETと、上記第１のパルス信号の後
に形成された第２のパルス信号に従って上記相補データ
線のハイレベルとロウレベルとを短絡するプリチャージ
MOSFETとから成るプリチャージ回路と、 上記プリチャージ回路によるプリチャージ動作が終了さ
れた後にメモリアクセスが開始されるまでのメモリ保持
状態において、上記相補データ線の少なくとも一方の電
位をモニタし、これが所定の電位以下に低下したことを
検出して上記プリチャージ回路を起動させる電圧検出回
路と、 を含むことを特徴とする半導体記憶回路。 - 【請求項２】上記相補データ線は、差動MOSFETを含むセ
ンスアンプの入力端子に結合されるものであることを特
徴とする特許請求の範囲第１項記載の半導体記憶回路。 - 【請求項３】上記半導体記憶回路は、ディジタル集積回
路に内蔵されるものであることを特徴とする特許請求の
範囲第１項又は第２項記載の半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237357A JPH0690875B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237357A JPH0690875B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6299975A JPS6299975A (ja) | 1987-05-09 |
| JPH0690875B2 true JPH0690875B2 (ja) | 1994-11-14 |
Family
ID=17014194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237357A Expired - Lifetime JPH0690875B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690875B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2706243B2 (ja) * | 1987-09-21 | 1998-01-28 | 株式会社日立製作所 | ディジタル処理装置 |
| JP2753705B2 (ja) * | 1987-10-26 | 1998-05-20 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH02244489A (ja) * | 1989-03-17 | 1990-09-28 | Fujitsu Ltd | 半導体メモリ回路 |
| US6446893B2 (en) | 1999-11-30 | 2002-09-10 | Daiwa Seiko, Inc. | Spinning reel for fishing |
| JP2008289387A (ja) * | 2007-05-23 | 2008-12-04 | Daiwa Seiko Inc | 魚釣用スピニングリール |
-
1985
- 1985-10-25 JP JP60237357A patent/JPH0690875B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6299975A (ja) | 1987-05-09 |
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