JPH0519794B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、CMOS（相補型MOS）回路により
構成されたスタテイツク型RAM（ランダム・ア
クセス・メモリ）に関するもので、例えば、相補
データ線のイコライゼーシヨンを行う機能が付加
されたものに利用して有効な技術に関するもので
ある。

〔背景技術〕

CMOSスタテイツク型RAMにおけるメモリア
レイは、メモリセルを構成するCMOSスタテイ
ツク型フリツプフロツプ回路の入出力端子が伝送
ゲートMOSFETを介して一対の相補データ線
Ｄ，に接続される（例えば、産報出版(株)1977年
９月30日発行の「ICメモリの使い方」新田松雄、
大表良一著、頁53参照）。

同じ相補デーダ線に対して設けられたメモリセ
ルの読み出し動作において、反転読み出しを行う
とき、言い換えるならば、あるメモリセルから論
理“０”の記憶情報の読み出しの後に別のメモリ
セルから論理“１”の記憶情報の読み出しを行う
場合、相補データ線には前の論理“０”の情報が
残つたままであると、そのレベルを変化させるの
に比較的長時間を費やすこととなつてしまうとい
う問題が生じる。そこで、アドレス信号の変化を
検出して、相補データ線を短絡して両相補データ
線の電位を等しくするというアドレスクロツクに
よるイコライズ方式が行われている（特開昭54−
152931号公報）。

本願発明者は、上記イコライズ方式の改善を図
ることによつて、その低消費電力化と高速動作化
を達成することを考えた。しかしながら、その場
合、以下のような問題の生ずることが明らかとな
つた。すなわち、例えば、第３図に示すようなイ
コライズ方式を採用した回路においては、相補デ
ータ線Ｄ，における書込みハイレベルは、カラ
ムスイツチMOSFETのしきい値電圧分だけレベ
ルが低下されることによつて、約3.5V程度にさ
れる。ここで、読み出し動作においては、選択の
メモリセルによつて決められる相補データ線間の
電位差、すなわち読み出し信号レベルはメモリセ
ルによる相補データ線の駆動能力が比較的小さい
ことにより比較的小さい。

これに対し、書き込み動作においては、書き込
み回路の出力駆動能力が比較的大きいことから、
対の相補データ線の内のロウレベルとされる方の
電位は、ほぼ０ボルトのような低電位とされるこ
とと成る。このように書き込み動作において相補
データ線のロウレベルが著しく低い電位とされる
ことに応じて、MOSFETQ２０によつて短絡さ
れた相補データ線Ｄ，のレベルは、約1.8V程
度の低いレベルにされる。このため、プリチヤー
ジMOSFETQ２１とＱ２２により、相補データ
線Ｄ，を約3.5Vまでプリチヤージするために
電流が消費されるとともに、比較的長い時間を費
やしてしまう。

〔発明の目的〕

この発明の目的は、低消費電力化と高速動作化
を図つたスタテイツク型RAMを提供することに
ある。

この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、相補データ線に交差結線されたゲ
ートとドレインが結合されたラツチ形態の
MOSFETと、書込み動作のときにこれらの
MOSFETに動作電源電圧を供給するパワースイ
ツチMOSFETとを設けることにり、書込み動作
時におけるデータ線のハイレベルを電源電圧のよ
うな大きなレベルにしておくことにより、相補デ
ータ線のイコライズ動作での短絡レベルを大きく
するものである。

〔実施例〕

第１図には、この発明の一実施例の回路図が示
されている。特に制限されないが、同図のRAM
は、公知のCMOS集積回路技術によつて１個の
シリコン単結晶のような半導体基板上に形成され
る。なお、同図において、ソース・ドレイン間に
直線が付加されたMOSFETはＰチヤンネル型で
ある。

特に制限されないが、集積回路は、単結晶Ｎ型
シリコンからなる半導体基板に形成される。Ｐチ
ヤンネルMOSFETは、かかる半導体基板表面に
形成されたソース領域、ドレイン領域及びソース
領域とドレイン領域との間の半導体基板表面に薄
い厚さのゲート絶縁膜を介して形成されたポリシ
リコンからなるようなゲート電極から構成され
る。ＮチヤンネルMOSFETは、上記半導体基板
表面に形成されたＰ型ウエル領域に形成される。
これによつて、半導体基板は、その上に形成され
た複数のＰチヤンネルMOSFETの共通の基板ゲ
ートを構成する。Ｐ型ウエル領域は、その上に形
成されたＮチヤンネルMOSFETの基体ゲートを
構成する。

メモリセルMCは、その１つの具体的回路が代
表として示されており、Ｎチヤンネル型の記憶用
MOSFETQ１，Ｑ２のゲートとドレインは、互
いに交差結線される。特に制限されないが、上記
MOSFETQ１，Ｑ２のドレインと電源電圧Vcc
との間には、情報保持用のポリ（多結晶）シリコ
ン層で形成された高抵抗Ｒ１，Ｒ２が設けられ
る。上記MOSFETQ１，Ｑ２の共通接続点と相
補データ線Ｄ０，０との間にＮチヤンネル型伝
送ゲートMOSFETQ３，Ｑ４が設けられる。他
のメモリセルMCも相互において同様な回路構成
にされている。これらのメモリセルは、マトリツ
クス状に配置されている。同じ行に配置されたメ
モリセルの伝送ゲートMOSFETQ３，Ｑ４等の
ゲートは、それぞれ例示的に示された対応するワ
ード線Ｗ０，Ｗ１等に共通に接続され、同じ列に
配置されたメモリセルの入出力端子は、それぞれ
例示的に示された対応する一対の相補データ（又
はビツト）線Ｄ０，０及びＤ１，１等に接続
される。

上記メモリセルMCにおいて、それを低消費電
力にさせるため、その抵抗Ｒ１は、MOSFETQ
１がオフ状態にされているときのMOSFETQ２
のゲート電圧をしきい値電圧以上に維持させるこ
とができる程度の高抵抗値にされる。同様に抵抗
Ｒ２も高抵抗値にされる。言い換えると、上記抵
抗Ｒ１は、MOSFETQ１のドレインリーク電流
によつてMOSFETQ２のゲート容量（図示しな
い）に蓄積されている情報電荷が放電させられて
しまうのを防ぐ程度の電流供給能力を持つように
される。

同図において、ワード線Ｗ０は、Ｘアドレスデ
コーダXDCRを構成するノア（NOR）ゲート回
路Ｇ１で形成された出力信号によつて選択され
る。このことは、他のワード線Ｗ１についても同
様である。

上記ＸアドレスデコーダXDCRは、相互にお
いて類似のノアゲート回路Ｇ１，Ｇ２等により構
成される。これらのノアゲート回路Ｇ１，Ｇ２等
の入力端子には、複数ビツトからなる外部アドレ
ス信号AX（図示しない適当な回路装置から出力
されたアドレス信号）を受けるＸアドレスバツフ
アXADBで形成された内部相補アドレス信号が
所定の組合せにより印加される。

上記メモリアレイにおける一対の相補データ線
Ｄ０，０及びＤ１，１は、それぞれデータ線
選択のための伝送ゲートMOSFETQ１２，Ｑ１
３及びＱ１４，Ｑ１５から構成されたカラムスイ
ツチ回路を介してコモン相補データ線CD，に
接続される。このコモン相補データ線CD，
は、読み出し回路RAの入力端子と、書込み回路
WAの出力端子に接続される。上記読み出し回路
RAは、共通相補データ線CD，の読み出し信
号を増幅して、この読み出し信号をデータ出力端
子Doutから送出する。書込み回路WAは、デー
タ入力端子Dinから入力される書込みデータ信号
を増幅して、上記共通相補データ線CD，に送
出する。

上記カラムスイツチ回路を構成する
MOSFETQ１２，Ｑ１３及びＱ１４，Ｑ１５の
ゲートには、それぞれＹアドレスデコーダ
YDCRによつて形成さた選択信号Ｙ０，Ｙ１が
供給される。このＹアドレスデコーダYDCRは、
相互において類似のノアゲート回路Ｇ３，Ｇ４等
により構成される。これらのノアゲート回路Ｇ
３，Ｇ４等には、複数ビツトからなる外部アドレ
ス信号AY（図示しない適当な回路装置から出力
されたアドレス信号）を受けるＹアドレスバツフ
アＹ−ADBで形成された内部相補アドレス信号
が所定の組合せにより印加される。

タイミング制御回路TCは、外部端子，
からの制御信号を受けて、上記読み出し回路
RA、書込み回路WAの動作制御信号や後述する
内部書込み信号等を形成する。

上記メモリアレイにおける代表として示された
一対の相補データ線Ｄ０，０と電源電圧Vccと
の間には、Ｎチヤンネル型のプリチヤージ
MOSFETQ１０，Ｑ１１が設けられる。他の代
表として示された相補データ線Ｄ１，１にも同
様なMOSFETが設けられる。これらの
MOSFETQ１０，Ｑ１１のゲートには、後述す
るアドレス信号変化検出回路ATDによつて形成
されたタイミング信号φpが供給される。

アドレスバツフアXADBとYADBで形成され
た内部アドレス信号axとayは、アドレス信号変
化検出回路ATDに供給され、ここでアドレス信
号の変化検出パルスφpとｐが形成される。こ
のアドレス信号変化検出回路ATDの単位回路は、
内部アドレス信号axiと、遅延回路により形成し
たその遅延信号とを受ける排他的論理和回路によ
り構成される。この排他的論理和回路は、アドレ
ス信号axiが変化した時上記遅延回路の遅延時間
に相当するパルス幅のアドレス信号変化検出パル
スを形成する。他のアドレス信号ax及びayに対
しても上記類似の回路が設けられる。これらの排
他的論理和回路の検出パルスは、オア（OR）ゲ
ート回路ORに供給され、その出力端子から上記
MOSFETQ１０，Ｑ１１等に供給されるプリチ
ヤージパルスφpが送出される。また、インバー
タ回路によつてイコライゼーシヨンMOSFETQ
５等のゲートに供給される反転パルスｐが形成
される。他の相補データ線Ｄ１，１等にも同様
なイコライゼーシヨンMOSFETが設けられる。

これによつて、アドレス信号AX，AYが変化
したタイミングで上記MOSFETQ５がオン状態
とされ、前の動作サイクルにより残つている相補
データ線Ｄ０，０の上述のようなハイレベルと
ロウレベルとを短絡して両者を同電位にするとと
もに所定プリチヤージレベルにするものである。
この後、ワード線が選択されて１つのメモリセル
MCが選択された時、その記憶情報に従つて、上
記相補データ線Ｄ０，０及びＤ１，１等の電
位が決定される。このようにすることによつて、
メモリセルMCの反転読み出しを高速にすること
ができる。

この実施例では、書込み後の読み出し動作にお
けるプリチヤージ電流の低減と、高速化を図るた
め、次の回路が設けられる。

ＰチヤンネルMOSFETQ６，Ｑ７のゲートと
ドレインは、交差結線されることによりラツチ形
態にされる。この交差結線されたゲートとドレイ
ンは、相補データ線Ｄ０，０に結合される。上
記MOSFETQ６，Ｑ７のソースと、電源電圧
Vccとの間には、内部書込み信号を受けるパ
ワースイツチとしてのＰチヤンネルMOSFETQ
８，Ｑ９が設けられる。他の相補データ線Ｄ１，
Ｄ１等にも上記同様な構成のMOSFETが設けら
れる。

この実施例における書込み動作後のプリチヤー
ジ動作を第２図に示した波形図に従つて説明す
る。書込み動作によつて、選択された相補データ
線Ｄ０，０は、約3.5Vのようなハイレベルと、
ほヾ回路の接地電位のようなロウレベルにされ
る。このレベルに従つて選択されたメモリセルの
一対記憶用MOSFETは、一方がオン状態に他方
がオフ状態にされる。この時、内部書込み信号
weのロウレベルによつてパワースイツチ
MOSFETQ８，Ｑ９等はオン状態にされる。し
たがつて、データ線０のロウレベルを受けるＰ
チヤンネルMOSFETQ６はオン状態にされて、
上記オン状態のMOSFETQ８とともに、相補デ
ータ線Ｄ０のレベルを電源電圧Vcc（5V）のよう
な高いレベルにする。なお、上記データ線０の
ハイレベルによつてＰチヤンネルMOSFETQ７
はオフ状態にされる。

この状態から、アドレス信号が変化して読み出
し動作に移行する時、アドレス信号変化検出パル
スｐのロウレベルによつて、イコライゼーシヨ
ンMOSFETQ５がオン状態にされる。
MOSFETQ５のオン状態によつて、相補データ
線Ｄ０，０が短絡される。この場合、相補デー
タ線Ｄ０，０のレベルは、その寄生容量に蓄積
されたものであるので交流的低インピーダンスで
あるから、上記MOSFETQ５のオン状態によつ
て高速に両者の中間レベルである約2.5Vにされ
る。したがつて、プリチヤージMOSFETQ１０，
Ｑ１１等による相補データ線Ｄ０，０のプリチ
ヤージレベルVcc−Vth（約3.5）までのレベル差
が小さくできるから、プリチヤージ電流の低減と
高速化を図ることがでる。なお、同図において、
点線で示したのは、前記第３図に示した回路の相
補データ線の波形である。

〔効 果〕

(1) 書込みの時に相補データ線のハイレベルを電
源電圧レベルまで高くしておくことによつて、
次の読み出し動作での相補データ線のイコライ
ズによるレベルが高くできる。これにより、プ
リチヤージレベルとのレベル差が小さくできる
から、プリチヤージに要する消費電流の低減を
図ることができるという効果が得られる。

(2) 上記(1)により、相補データ線をプリチヤージ
レベルに立ち上げる時間の短縮化を図ることが
できる。メモリのアクセスサイクルは、ワース
トケースにより決定されるから、最もレベル変
化の大きい上記書込み後のプリチヤージ時間を
短くできることによつて、メモリ動作の高速化
を図ることができるという効果が得られる。

以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、アドレス信号変化検出パルスから
プリチヤージやイコライズ制御を行うパルス幅に
したパルスを形成するものであつてもよい。ま
た、プリチヤージ用のパルスとイコライズ用のパ
ルスとは、相補的なパルスである必要はなく、そ
れぞれの動作タイミングに合わせて形成するもの
であつてもよい。また、スタテイツク型RAMを
構成するメモリセルは、ＰチヤンネルMOSFET
とＮチヤンネルMOSFETとを組合せて構成され
たスタテイツク型フリツプフロツプ回路を用いる
ものであつてもよい。このようにメモリアレイの
構成及びその周辺回路の具体的回路構成は、種々
の実施形態を採ることができるものである。

〔利用分野〕

この発明は、CMOSスタテイツク型RAMに広
く適用することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、
第２図は、相補データ線のイコライズとプリチヤ
ージ動作を説明するための波形図、第３図は、こ
の発明に先立つて考えられた相補データ線のイコ
ライズ及びプリチヤージ回路の一例を示す回路図
である。 XADB……Ｘアドレスバツフア、YADB……
Ｙアドレスバツフア、XDCR……Ｘアドレスデ
コーダ、YDCR……Ｙアドレスデコーダ、MC…
…メモリセル、WA……書込み回路、RA……読
み出し回路、TC……タイミング制御回路、ATD
……アドレス信号変化検出回路、Ｇ１〜Ｇ４……
ノアゲート回路。

Claims (1)

1. 【特許請求の範囲】 １ それぞれゲートとドレインが交差接続された
   第１導電型の一対のMOSFETを記憶用
   MOSFETとしマトリクス配置されて成る複数の
   メモリセルと、複数のワード線と、複数の相補デ
   ータ線とから成るメモリアレイと、 共通相補データ線と、 上記共通相補データ線と上記相補データ線との
   間に設けられたカラムスイツチ回路と、 上記共通相補データ線に接続された書込み回路
   及び読み出し回路と、 アドレス信号の変化タイミングを検出するアド
   レス信号変化検出回路と、 上記アドレス信号変化検出回路により形成され
   た検出パルスにより上記メモリアレイにおける各
   対の相補データ線を短絡する第２導電型のイコラ
   イゼーシヨンMOSFETと、 ゲートとドレインが交差接続されてなりかつか
   かる交差接続のゲートとドレインが上記各対の相
   補データ線に結合されたラツチ形態の第２導電型
   の一対のMOSFETと 書き込み動作のときにオン状態にされて上記ラ
   ツチ形態のMOSFETのソースに電源電圧を供給
   する第２導電型のパワースイツチMOSFETと、 そのソースが上記相補データ線に結合されてな
   るとともにそのドレインが電源端子に接続されか
   つ上記検出パルスによりオン状態にされる第１導
   電型のプリチヤージMOSFETと、 を備えてなることを特徴とするスタテイツク型
   RAM。 ２ 上記イコライゼーシヨンMOSFETとラツチ
   形態のMOSFET及びそのパワースイツチ
   OMSFETは、ＰチヤンネルMOSFETにより構
   成され、上記プリチヤージMOSFETはＮチヤン
   ネルMOSFETにより構成されるものであること
   を特徴とする特許請求の範囲第１項記載のスタテ
   イツク型RAM。