JP3311368B2 - 半導体回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、スタティック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に関し、例えば大記
憶容量化を図ったものに利用して有効な技術に関するも
のである。

【０００２】

【従来の技術】スタティック型ＲＡＭのデータ線に対し
て給電を行う負荷回路としては、１９９０年『アイ・エ
ス・エス・シー・シー ダイジェスト オブ テクニカ
ル ペーパーズ』頁１２６〜頁１２７（1990、ISSCC DI
GEST OF TECHNICAL PAPERS PP.126-127)に記載されてい
るように、データ線と共通データ線とを接続するカラム
スイッチが設けられているデータ線の端とは逆端に負荷
ＭＯＳＦＥＴを設けたものと、共通データ線側に負荷Ｍ
ＯＳＦＥＴを設けたものとがある。また、特開昭６３−
８９３号には、データ線に設けられた負荷回路が周辺回
路近傍のセルアレイ端に配置されたものが開示されてい
る。ただし、この公報には、共通データ線負荷について
開示はない。

【０００３】

【発明が解決しようとする課題】スタティック型ＲＡＭ
の記憶容量化の増大に伴い、データ線に接続されるメモ
リセルの数が増大し、それに伴いデータ線での寄生抵抗
が増大する。この寄生抵抗の増大により、カラムスイッ
チに近いメモリセルとカラムスイッチから遠いメモリセ
ルとでは上記寄生抵抗の介在によって読み出し信号振幅
が大きく変わってしまう。このようにメモリセルのアド
レスにより信号振幅に差が生じると、信号の伝播遅延時
間を変化させることなるため、高速化を妨げる大きな要
因になってしまう。そこで、共通データ線に負荷ＭＯＳ
ＦＥＴを設けた場合、書き込み動作においはメモリセル
の記憶情報を反転させる必要があるため、データ線の信
号振幅を大きくすることなる。この書き込み動作後に直
ちにデータ線を読み出し状態に回復させるためには、デ
ータ線の高速な充電が必要になるが、カラムスイッチを
通して上記負荷ＭＯＳＦＥＴから充電を行うこととな
り、書き込み後の高速読み出しが遅くなってしまう。こ
の発明の目的は、簡単な構成より大記憶容量化と高速動
作を実現したスタティック型ＲＡＭを提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、データ線選択を行うカラム
スイッチに隣接してデータ線負荷手段を設けるととも
に、上記カラムスイッチを介してデータ線が接続される
共通データ線に、上記データ線負荷手段に対して抵抗値
が十分大きく設定された負荷手段を設ける。

【０００５】

【作用】上記した手段によれば、カラムスイッチを通し
てメモリセルから読み出された信号振幅は、データ線負
荷手段とメモリ電流との電圧降下により決定され、メモ
リセルのアドレスに無関係にほぼ一定にできるから高速
読み出しが可能になる。

【０００６】

【実施例】図１には、この発明が適用されるスタティッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術により、単結晶シリコンのような１個の半導体基板上
において形成される。複数ビットからなるＸ系のアドレ
ス信号ＡＸ０〜ＡＸｉは、Ｘ系アドレスバッファＸＢに
入力される。このアドレスバッファＸＢに取り込まれた
アドレス信号は、Ｘ系のデコーダ回路ＸＤにより解読さ
れ、ここでワード線の選択信号が形成される。このワー
ド線選択信号は、特に制限されないが、ワードドライバ
ＷＤに伝えられる。このようなワードドライバＷＤを設
けることにより、多数のメモリセルが結合されることに
よって比較的大きな負荷容量を持つワード線を高速に選
択／非選択に切り換えるようにされる。

【０００７】複数ビットからなるＹ系のアドレス信号Ａ
Ｙ０〜ＡＹｊは、Ｙ系アドレスバッファＹＢに入力され
る。このアドレスバッファＹＢに取り込まれたアドレス
信号は、Ｙ系のデコーダ回路ＹＤにより解読され、ここ
でデータ線の選択信号、言い換えるならば、カラムスイ
ッチの選択信号が形成される。このカラムスイッチの選
択信号は、カラムスイッチ（又はＹセレクタ）ＹＳに伝
えられて選択されたデータ線を共通データ線に接続させ
る。

【０００８】メモリアレイＭＡＲＹは、後述するような
スタティック型メモリセルがマトリックス配置されて構
成される。すなわち、同図において縦方向に延長される
相補データ線と横方向に延長されるワード線との交点に
メモリセルが格子状に配置される。なお、このメモリア
レイＭＡＲＹには、後述するようなデータ線負荷回路も
含まれると理解されたい。

【０００９】上記共通データ線の読み出し信号は、セン
スアンプＳＡの入力に供給され、ここで高安定にかつ高
速に増幅される。センスアンプＳＡの増幅出力信号は、
データ出力回路ＯＢを通してデータ出力端子ＤＯから送
出される。データ入力端子ＤＩから供給される書き込み
データは、データ入力回路ＩＢの入力に供給される。こ
のデータ入力回路ＩＢを通して取り込まれた書き込み信
号は、書き込みアンプＷＡの入力に伝えられる。この書
き込みアンプＷＡは、共通データ線に書き込み信号を出
力する。共通データ線に伝えられた書き込み信号は、カ
ラムスイッチＹＳを通して選択された相補データ線に伝
えられ、ワード線が選択状態にされているメモリセルに
取り込まれる。

【００１０】タイミング制御回路ＴＧは、チップイネー
ブル信号ＣＥＢとライトイネーブル信号ＷＥＢを受け
て、上記デコーダ回路ＸＤ，ＹＤを活性化する内部信号
ＣＥ、センスアンプＳＡの動作信号ＳＡ、書き込みアン
プＷＡを活性化させる動作信号ＷＥ及びデータ線出力回
路ＯＢを活性化させる動作信号ＯＥ等を形成する。

【００１１】図２には、この発明に係るスタティック型
ＲＡＭのメモリアレイ部とその周辺回路の一実施例の具
体的回路図が示されている。同図の各回路素子は、公知
のＣＭＯＳ技術又はバイポーラ型トランジスタとＣＭＯ
Ｓ回路とを組み合わせたＢｉ−ＣＭＯＳ技術により、単
結晶シリコンのような１個の半導体基板上において形成
される。なお、同図において、Ｐチャンネル型ＭＯＳＦ
ＥＴは、そのチャンネル部分（バックゲート部）に矢印
が付加されることによってＮチャンネル型ＭＯＳＦＥＴ
と区別される。

【００１２】メモリアレイＭＡＲＹは、代表として相補
データ線Ｄ０，Ｄ０Ｂに接続される２つのメモリセルが
示されている。メモリセルＭＣのそれぞれは、互いに同
じ構成にされ、その１つの具体的回路が代表として示さ
れているように、ゲートとドレインが互いに交差接続さ
れ、かつソースが回路の接地点に結合されたＮチャンネ
ル型の記憶ＭＯＳＦＥＴＱ１，Ｑ２と、上記ＭＯＳＦＥ
ＴＱ１，Ｑ２のドレインと電源端子Ｖccとの間に設けら
れたポリ（多結晶）シリコン層からなる高抵抗Ｒ１，Ｒ
２とを含んでいる。上記ＭＯＳＦＥＴＱ１，Ｑ２の共通
接続点と相補データ線Ｄ０，Ｄ０Ｂとの間にＮチャンネ
ル型の伝送ゲートＭＯＳＦＥＴＱ３，Ｑ４が設けられて
いる。同じ行に配置されたメモリセルの伝送ゲートＭＯ
ＳＦＥＴＱ３，Ｑ４等のゲートは、それぞれ例示的に示
された対応するワード線Ｗ０、Ｗｎ等に共通に接続さ
れ、同じ列に配置されたメモリセルの入出力端子は、上
記代表として例示的に示されている一対の相補データ線
（相補ビット線又は相補ディジット線とも呼ばれてい
る。）Ｄ０，Ｄ０Ｂに接続されている。

【００１３】メモリセルＭＣにおいて、ＭＯＳＦＥＴＱ
１，Ｑ２及び抵抗Ｒ１，Ｒ２は、一種のフリップフロッ
プ回路を構成しているが、情報保持状態における動作点
は、普通の意味でのフリップフロップ回路のそれと随分
異なる。すなわち、上記メモリセルＭＣにおいて、それ
を低消費電力にさせるため、その抵抗Ｒ１は、ＭＯＳＦ
ＥＴＱ１がオフ状態にされているときのＭＯＳＦＥＴＱ
２のゲート電圧をそのしきい値電圧よりも若干高い電圧
に維持させることができる程度の著しく高い抵抗値にさ
れる。同様に抵抗Ｒ２も高抵抗値にされる。言い換える
と、上記抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ１、Ｑ２の
ドレインリーク電流を補償できる程度の高抵抗にされ
る。抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ２のゲート容量
（図示しない）に蓄積されている情報電荷が放電させら
れてしまうのを防ぐ程度の電流供給能力を持つ。

【００１４】この実施例に従うと、ＲＡＭがＣＭＯＳ−
ＩＣ技術によって製造されるにもかかわらず、上記のよ
うにメモリセルＭＣはＮチャンネルＭＯＳＦＥＴとポリ
シリコン抵抗素子とから構成される。スタティック型Ｒ
ＡＭのメモリセルとしては、上記ポリシリコン抵抗素子
に代えてＰチャンネルＭＯＳＦＥＴを用いることもでき
る。しかし、メモリセルは、ＰチャンネルＭＯＳＦＥＴ
を用いる場合に比べ、その大きさを小さくできる。すな
わち、ポリシリコン抵抗を用いた場合、駆動ＭＯＳＦＥ
ＴＱ１又はＱ２のゲート電極上に形成できるとともに、
それ自体のサイズを小型化できる。そして、Ｐチャンネ
ルＭＯＳＦＥＴを用いたときのように、駆動ＭＯＳＦＥ
ＴＱ１，Ｑ２から比較的大きな距離を持って離さなけれ
ばならないことがないので無駄な空白部分が生じない。

【００１５】同図において、特に制限されないが、各相
補データ線Ｄ０，Ｄ０Ｂと電源電圧Ｖccとの間には、そ
のゲートに定常的に回路の接地電位が供給されることに
よって抵抗素子として作用するＰチャンネル型の負荷Ｍ
ＯＳＦＥＴＱ９，Ｑ１０が設けられる。これらの負荷Ｍ
ＯＳＦＥＴＱ９，Ｑ１０は、そのサイズが比較的小さく
形成されることによって、小さなコンダクタンスを持つ
ようにされる。これらの負荷ＭＯＳＦＥＴＱ９，Ｑ１０
には、それぞれ並列形態にＰチャンネル型の負荷ＭＯＳ
ＦＥＴＱ１１，Ｑ１２が設けられる。これらの負荷ＭＯ
ＳＦＥＴＱ１１，Ｑ１２は、そのサイズが比較的大きく
形成されることによって、比較的大きなコンダクタンス
を持つようにされる。上記ＭＯＳＦＥＴＱ９〜Ｑ１２が
オン状態における合成コンダクタンスとメモリセルＭＣ
の伝送ゲートＭＯＳＦＥＴ及び記憶用ＭＯＳＦＥＴの合
成コンダクタンスとの比は、上記メモリセルＭＣの読み
出し動作において、相補データ線Ｄ０，Ｄ０Ｂ等が、そ
の記憶情報に従った所望の電位差を持つような値に選ば
れる。上記各負荷ＭＯＳＦＥＴＱ１１，Ｑ１２のゲート
には、書き込み動作の時に電源電圧Ｖccのようなハイレ
ベルにされる内部書き込み信号ＷＥが供給される。これ
により、書き込み動作のとき、上記負荷ＭＯＳＦＥＴＱ
１１，Ｑ１２はオフ状態にされる。したがって、書き込
み動作における相補データ線の負荷手段は、上記小さな
コンダクタンスのＭＯＳＦＥＴＱ９，Ｑ１０のみとな
る。

【００１６】この実施例では、カラムスイッチを通して
読み出されるメモリセルの読み出し信号の信号振幅をメ
モリセルのアドレスに無関係にほぼ一定にするために、
上記のような負荷ＭＯＳＦＥＴＱ９〜Ｑ１２は、従来の
ように相補データ線Ｄ０，Ｄ０Ｂの遠端側、言い換える
ならばら、カラムスイッチ側に接続されるデータ線の端
に対して反対側の端ではなく、相補データ線とカラムス
イッチに近接して設けられる。具体的に説明するなら
ば、上記負荷ＭＯＳＦＥＴＱ９〜Ｑ１２は、カラムスイ
ッチに最も近い位置に配置されるメモリセルとカラムス
イッチとの間に配置される。

【００１７】同図において、ワード線Ｗ０は、Ｘデコー
ダ回路ＸＤと駆動回路とによって選択されるが、同図で
は図面が複雑化されるのを防ぐために、ノア（ＮＯＲ）
ゲート回路Ｇ１によりＸデコーダＸＤと駆動回路を兼ね
ている。このことは、他の代表として示されているワー
ド線Ｗｎについても同様である。Ｘデコーダ回路ＸＤ
は、相互において類似のノアゲート回路Ｇ１，Ｇ２等に
より構成される。これらのノアゲート回路Ｇ１，Ｇ２等
の入力端子には、外部から供給される複数ビットからな
るＸ系の外部アドレス信号ＡＸ（ ＡＸ０〜ＡＸｉ）を
受けるアドレスバッファＸＢによって形成された内部相
補アドレス信号が所定の組合せをもって印加される。な
お、実際には、Ｘデコーダ回路ＸＤは、プリデコーダを
設ける等して分割して構成されるが、この実施例でそれ
を１つのノアゲート回路により機能的に示している。

【００１８】上記メモリアレイにおける相補データ線Ｄ
０と読み出し用の共通相補データ線ＲＣＤとの間には、
Ｐチャンネル型ＭＯＳＦＥＴＱ５かならるカラムスイッ
チが設けられる。他のデータ線Ｄ０Ｂと読み出し用の共
通相補データ線ＲＣＤＢとの間にも、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ６からなるカラムスイッチが設けられる。
上記メモリアレイにおける相補データ線Ｄ０と書き込み
用の共通相補データ線ＷＣＤとの間には、Ｎチャンネル
型ＭＯＳＦＥＴＱ７かならるカラムスイッチが設けられ
る。他のデータ線Ｄ０Ｂと書き込み用の共通相補データ
線ＷＣＤＢとの間にも、Ｎチャンネル型ＭＯＳＦＥＴＱ
８からなるカラムスイッチが設けられる。上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ７とＱ８のゲートには、カラム選
択信号Ｙ０が供給され、Ｐチャンネル型ＭＯＳＦＥＴＱ
５とＱ６のゲートには、インバータ回路Ｎ１によって反
転されたカラム選択信号Ｙ０が供給される。これによ
り、カラム選択信号Ｙ０がハイレベルの選択レベルにさ
れると、上記Ｎチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８と
Ｐチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６がオン状態にさ
れる。上記カラム選択信号Ｙ０は、上記Ｘデコーダ回路
ＸＤと類似の回路から構成されるＸデコード回路ＹＤ
（図示せず）により形成される。

【００１９】読み出し動作のときには、電源電圧Ｖccに
対してデータ線負荷抵抗等にメモリ電流が流れることよ
り生じる電圧降下分が読み出し信号として出力される。
それ故、上記のようにＰチャンネル型ＭＯＳＦＥＴをカ
ラムスイッチとして用いることにより、データ線におけ
るメモリセルの読み出し信号をＭＯＳＦＥＴのしきい値
電圧によるレベル損失が生じることなく、そのまま共通
相補データ線ＣＤ，ＣＤＢ側に伝えることができる。ま
た、書き込み動作においては、相補データ線Ｄ０，Ｄ０
Ｂのうち、一方を回路の接地電位のようなロウレベルに
して、それに接続されるメモリセルの記憶ＭＯＳＦＥＴ
をオフ状態にさせることより、他方の記憶ＭＯＳＦＥＴ
をオン状態に切り換える。それ故、上記のようにＮチャ
ンネル型ＭＯＳＦＥＴをカラムスイッチとして用いるこ
とにより、回路の接地電位のロウレベルをそのままデー
タ線に伝えることができる。

【００２０】この実施例において、読み出し用の共通相
補データ線ＲＣＤ，ＲＣＤには、読み出し用の共通相補
データ線に給電を行うＰチャンネル型からなる負荷ＭＯ
ＳＦＥＴＱ１３，Ｑ１４が設けられる。これらの負荷Ｍ
ＯＳＦＥＴＱ１３，Ｑ１４のゲートには、回路の接地電
位のようなロウレベルが定常的に供給されることによっ
て抵抗素子として作用する。この負荷ＭＯＳＦＥＴＱ１
３，Ｑ１４の抵抗値は、上記データ線Ｄ０，Ｄ０Ｂに設
けられる負荷ＭＯＳＦＥＴＱ１１，Ｑ１２に対して十分
大きな抵抗値を持つように設定される。

【００２１】上記読み出し用の共通相補データ線ＲＣ
Ｄ，ＲＣＤＢは、センスアンプＳＡの入力端子に結合さ
れる。センスアンプＳＡの出力信号は、外部端子から出
力信号を送出するデータ出力回路ＯＢの入力端子に伝え
られる。上記書き込み用の共通相補データ線ＷＣＤ，Ｗ
ＣＤＢは、書き込みアンプＷＡの出力端子に結合され
る。この書き込みアンプＷＡの入力端子には、外部端子
から供給される書き込みデータを受けるデータ入力回路
ＩＢの出力信号が供給される。このように共通データ線
を読み出し用と書き込み用に分離することにより、セン
スアンプＳＡ及び書き込みアンプＷＡの動作に最適に共
通相補データ線の負荷条件を設定することができるもの
となる。

【００２２】図３には、この発明に係るスタティック型
ＲＡＭのメモリセルからの読し動作の一例を説明するた
めの等価回路図が示されている。同図には、上記のよう
にカラムスイッチ側に設けられた負荷ＭＯＳＦＥＴＱ９
〜Ｑ１２に最も近いメモリセルＭＣｎと、最も遠いメモ
リセルＭＣ０の等価回路図が代表として例示的に示され
ている。抵抗ＲＬは読み出し動作時のデータ線負荷ＭＯ
ＳＦＥＴの抵抗であり、ＲＤはデータ線の分布抵抗、Ｒ
Ｙはカラムスイッチのオン抵抗であり、ＲＰは共通デー
タ線に設けられる負荷ＭＯＳＦＥＴの抵抗を示してい
る。

【００２３】メモリセルのオン状態にされる記憶ＭＯＳ
ＦＥＴは、定電流源とみなすことができる。それ故、メ
モリセルからの読み出しロウレベルは、負荷ＭＯＳＦＥ
Ｔに最も近いメモリセルＭＣｎでは、データ線負荷ＲＬ
にメモリ電流Ｉｏが流れることより発生する電圧降下と
なる。なお、上記メモリ電流Ｉｏは、上記データ線負荷
抵抗ＲＬに並列形態に設けられるカラムスイッチの抵抗
ＲＹと共通データ線負荷抵抗ＲＰにも分流して流れる
が、これらの抵抗ＲＹ及びＲＰの直列合成抵抗は、上記
データ線負荷抵抗ＲＬに比べて十分大きいから実質的に
無視できる。これに対して、上記負荷ＭＯＳＦＥＴから
もっとも遠い位置に配置されるメモリセルＭＣ０では、
データ線負荷ＲＬとデータ線抵抗ＲＤにメモリ電流Ｉｏ
が流れることになる。それ故、メモリセルの入出力ノー
ドでは、上記抵抗ＲＬ＋ＲＤによる大きな信号振幅にさ
れるが、カラムスイッチ側では上記同様に抵抗ＲＬにメ
モリ電流Ｉｏが流れることにより発生する電圧降下分の
みとなる。それ故、読み出し用の共通相補データ線ＲＤ
Ｃ，ＲＣＤＢを通してセンスアンプＳＡの入力に伝えら
れるメモリセルの読み出し信号Ｖ１，Ｖ２は、上記のよ
うなＸ系のアドレスに無関係にほぼ一定にできる。

【００２４】厳密には、負荷ＭＯＳＦＥＴの抵抗ＲＬに
データ線抵抗ＲＤが加算されることにより、全体の合成
抵抗値が若干増加してカラムスイッチ側での信号振幅は
多少大きくなる。しかし、上記ＲＬ＋ＲＤは、上記抵抗
ＲＰ＋ＲＹに比べても十分小さいから共通データ線ＲＣ
Ｄ，ＲＣＤＢでの信号伝達に影響を及ぼすほどの電圧差
は生じない。

【００２５】これに対して、図４の等価回路図に示すよ
うな従来技術では、データ線負荷ＭＯＳＦＥＴがカラム
スイッチと反対側の遠端側に存在するため、負荷ＭＯＳ
ＦＥＴに最も近いメモリセルＭＣ０では、データ線負荷
抵抗ＲＬにメモリ電流Ｉｏが流れることにより生じる読
み出し信号が、データ線抵抗ＲＤとカラムスイッチの抵
抗ＲＹ及び共通データ線負荷抵抗ＲＰにより分圧されて
出力される。この信号電圧は、上記データ線抵抗ＲＤの
抵抗値が抵抗ＲＹ及びＲＰに比べて十分小さいから、こ
の発明に係るメモリセルとほぼ同様な信号振幅が読み出
される。しかし、カラムスイッチに最も近いメモリセル
ＭＣｎでは、データ線負荷ＲＬとデータ線抵抗ＲＤにメ
モリ電流Ｉｏが流れることより発生する電圧降下とな
る。ここで、負荷抵抗ＲＬとデータ線抵抗ＲＤは、ほぼ
同じ抵抗値を持つようにされるから、上記データ線負荷
ＭＯＳＦＥＴに最も近いメモリセルの読み出し電圧Ｖ１
に比べて最も遠いメモリセルの読み出し電圧Ｖ２は上記
電圧Ｖ１の約２倍にも拡大された大きな振幅の電圧とな
る。なお、上記同様に上記メモリ電流Ｉｏは、上記デー
タ線負荷抵抗ＲＬとデータ線抵抗ＲＤに並列形態に設け
られるカラムスイッチの抵抗ＲＹと共通データ線負荷抵
抗ＲＰにも分流して流れるが、これらの抵抗ＲＹ及びＲ
Ｐの直列合成抵抗は、上記抵抗ＲＬ＋ＲＤに比べて十分
大きいから実質的に無視できる。

【００２６】このように従来技術では、データ線の両端
のメモリセルからの読み出し信号の信号振幅がＶ１とＶ
２のように約２倍も変化するとととなる。つまり、図５
に一点鎖線で示すようにセンスアンプＳＡの入力側での
信号振幅がＸアドレス依存性をもって直線的に約２倍も
変化してしまう。これに対して、図２の実施例のよう
に、データ線の負荷ＭＯＳＦＥＴをカラムスイッチ側に
配置するという簡単な構成により、図５において点線で
示すようにＸアドレスに無関係にほぼ一定の信号振幅を
得ることができるものである。

【００２７】この構成では、書き込み動作終了後は、比
較的小さな抵抗値ＲＬしか持たないデータ線負荷ＭＯＳ
ＦＥＴＱ１１，Ｑ１２のオン状態により、書き込み動作
によりほぼ回路の接地電位のようなロウレベルと電源電
圧Ｖccのようなハイレベルにされた相補データ線Ｄ０，
Ｄ０Ｂのうち、ロウレベルにされたデータ線に対して高
速に充電動作が行われて、書き込み後の読み出し動作の
高速化も図られることになる。そして、書き込み動作の
ときには、書き込みアンプＷＡの負荷は、実質的に小さ
なコンダクタンスしか持たないようにされた負荷ＭＯＳ
ＦＥＴＱ９，Ｑ１０となり、比較的小さな駆動電流によ
り大きな上記のような大きな書き込み動作のための信号
振幅を得ることができる。

【００２８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） データ線選択を行うカラムスイッチに隣接して
データ線負荷手段を設けるとともに、上記カラムスイッ
チを介してデータ線が接続される共通データ線に、上記
データ線負荷手段に対して抵抗値が十分大きく設定され
た負荷手段を設けるという簡単な構成により、カラムス
イッチを通してメモリセルから読み出された信号振幅が
データ線負荷手段とメモリ電流とによる電圧降下により
決定されることになり、メモリセルのアドレスに無関係
にほぼ一定にできるから高速読み出しが可能になるとい
う効果が得られる。 （２） 共通データ線を読み出し用と書き込み用に分離
して設けることにより、センスアンプ及び書き込みアン
プの動作に対して共通データ線側の負荷設定を行うこと
ができるという効果が得られる。

【００２９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、メモリアレイは、複数のメモリマットに分割
し、ワード線やデータ線の実質的な長さを短くしてメモ
リアクセスの高速化を図るようにするものであってもよ
い。データは、複数ビットの単位で書き込み／読み出し
が行われるようにするものであってもよい。図２におい
て、書き込み動作のときにデータ線負荷として作用する
ＭＯＳＦＥＴＱ９，Ｑ１０は、その抵抗値が十分大きく
読み出し動作のときには実質的な負荷として作用せず読
み出し信号レベルに及ぼす影響が小さいから、カラムス
イッチが接続されるデータ線の端部と反対側の端部又は
データ線の任意の位置に設けるものとしてもよい。ま
た、共通相補データ線は読み出し用と書き込み用を共通
化するものであってもよい。相補データ線又は共通相補
データ線には、アドレス信号の変化検出信号等のような
適当なタイミングによりスイッチ制御されるイコライズ
又はライトリカバリ回路のような付加回路を設けるもの
としてもよい。アドレスバッファ、デコーダ及びデータ
入力出力回路は、ＣＭＯＳ回路により構成されるもの
他、ＣＭＯＳ回路とバイポーラ型トランジスタとを組み
合わせたものであってもよい。更に、メモリセルは、単
線からなるデータ線に接続されるものであってもよい。
この場合、メモリセルからの読み出し信号のレベルを判
定するための基準電圧は、ダミーセルを設けてそのメモ
リ電流をメモリセルのメモリ電流の半分の電流に設定す
るか、ダミーデータ線負荷ＭＯＳＦＥＴの抵抗値をデー
タ線負荷ＭＯＳＦＥＴの半分の抵抗値にする等により形
成することができる。

【００３０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、データ線選択を行うカラム
スイッチに隣接してデータ線負荷手段を設けるととも
に、上記カラムスイッチを介してデータ線が接続される
共通データ線に、上記データ線負荷手段に対して抵抗値
が十分大きく設定された負荷手段を設けるという簡単な
構成により、カラムスイッチを通してメモリセルから読
み出された信号振幅がデータ線負荷手段とメモリ電流と
による電圧降下により決定されるととになり、メモリセ
ルのアドレスに無関係にほぼ一定にできるから高速読み
出しが可能になる。

【図面の簡単な説明】

【図１】この発明が適用されるスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】この発明に係るスタティック型ＲＡＭにけるメ
モリアレイ部とその周辺回路の一実施例を示す回路図で
ある。

【図３】この発明に係るスタティック型ＲＡＭのメモリ
セルからの読し動作の一例を説明するための等価回路図
である。

【図４】従来のスタティック型ＲＡＭのメモリセルから
の読し動作の一例を説明するための等価回路図である。

【図５】この発明と従来技術とメモリセルの読み出し信
号とそのＸアドレスとの関係を説明するための相関図で
ある。

【符号の説明】

ＸＢ…Ｘ系アドレスバッファ、ＹＢ…Ｙ系アドレスバッ
ファ、ＸＤ…Ｘ系デコーダ回路、ＹＤ…Ｙ系デコーダ回
路、ＷＤ…ワードドライバ、ＹＳ…カラムスイッチ（Ｙ
セレクタ）、ＭＡＲＹ…メモリアレイ、ＳＡ…センスア
ンプ、ＯＢ…データ出力回路、ＩＢ…データ入力回路、
ＷＡ…書き込みアンプ、ＴＧ…タイミング制御回路、Ｍ
Ｃ…メモリセル、Ｗ０，Ｗｎ…ワード線、Ｄ０，Ｄ０Ｂ
…相補データ線、ＲＣＤ，ＲＣＤＢ…読み出し用共通相
補データ線、ＷＣＤ，ＷＣＤＢ…書き込み用共通相補デ
ータ線、ＲＬ…データ線負荷抵抗、ＲＤ…データ線分布
抵抗、ＲＹ…カラムスイッチ等価抵抗、ＲＰ…共通デー
タ線負荷抵抗、Ｉｏ…メモリ電流、Ｑ１〜Ｑ１２…ＭＯ
ＳＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−104090（ＪＰ，Ａ) 特開 昭64−52282（ＪＰ，Ａ) 特開 平１−92990（ＪＰ，Ａ) 特開 平１−243576（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/41 - 11/419

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ワード線とデータ線との交点にスタティ
   ック型メモリセルが配置されてなるメモリアイレと、 上記データ線と第１カラムスイッチを介して接続された
   読み出し用の共通データ線と、 上記データ線と第２カラムスイッチを介して接続された
   書き込み用の共通データ線と、 上記データ線と接続され、上記第１カラムスイッチに隣
   接して設けられたデータ線負荷手段と、上記読み出し用の共通データ線に設けられた読み出し用
   共通データ線負荷手段とを備え、 上記スタティック型メモリセルの記憶情報に従って上記
   データ線に流れる電流の大半が上記データ線負荷手段に
   流れるように、上記読み出し用共通データ線負荷手段の
   抵抗値を上記データ線負荷手段の抵抗値よりも大きくし
   なることを特徴とする半導体回路。
2. 【請求項２】 請求項１において、上記読み出し用共通データ線負荷手段は、ゲートに接地
   電位が供給されたＰチャンネル型ＭＯＳＦＥＴで構成さ
   れることを特徴とする半導体回路。
3. 【請求項３】 請求項１又は２において、 上記データ線負荷手段は、並列に設けられた第１と第２
   のＰチャンネル型ＭＯＳＦＥＴにより構成され、 上記第１Ｐチャンネル型ＭＯＳＦＥＴのゲートには接地
   電位が供給され、 上記第２Ｐチャンネル型ＭＯＳＦＥＴのゲートには制御
   信号が供給されることを特徴とする半導体回路。
4. 【請求項４】 請求項３において、 上記第２Ｐチャンネル型ＭＯＳＦＥＴのサイズは上記第
   １ＭＯＳＦＥＴのサイズよりも大きく、上記第２Ｐチャ
   ンネル型ＭＯＳＦＥＴは書き込み動作のときオフ状態と
   されることを特徴とする半導体回路。