KR950010761B1 - 분할된 판독 데이타 버스 시스템을 갖는 반도체 메모리 디바이스 - Google Patents
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Description
제 1 도는 종래 기술에 따른 반도체 메모리 디바이스의 배열을 나타내는 블럭 다이어그램.
제 2 도는 본 발명에 따른 반도체 메모리 디바이스의 배열을 나타내는 블럭 다이어그램.
제 3 도는 본 발명에 따른 또 다른 반도체 메모리 디바이스의 배열을 나타내는 블럭 다이어그램.
* 도면의 주요 QN분에 대한 QN호의 설명
11 : 반도체 메모리 디바이스 12 : 메모리 셀 어레이
14 : 판독 데이타 버스 시스템 16a : 로우 어드레스 디코더 회로
16b : 컬럼 어드레스 디코더 회로
본 발명의 반도체 메모리 디바이스에 관한 것으로 특히, 반도체 메모리 디바이스에 포함된 판독 데이타 버스 시스템에 관한 것이다.
반도체 메모리 디바이스의 일반적인 예는 제 1 도에 도시되며, 구형 반도체 칩(1)상에 제조된다. 구형 반도체 칩(1)은 사이드 엣지(side edge)(1c, 1d) 보다 더 긴 래터럴 엣지(lateral edge)(1a, 1b)를 가지며, 상기 반도체 메모리 디바이스(1)는 메모리 셀 어레이(2), 어드레싱 유니트 및 데이타 전송 유니트를 구비한다. 상기 메모리 셀 어레이(2)는 다수의 메모리 셀 칼럼으로 구성되며, 디지트 라인 BIT는 디지트 라인으로부터 판독된 데이타 비트를 전달하는 메모리 셀 칼럼에 연결된다. 메모리 셀의 매 4칼럼은 결합하여 메모리 셀 블럭 BL을 형성하며 메모리 셀 블럭 BL은 두 그룹으로 나누어진다.
데이타 전송 유니트는 두개의 센스 증폭 회로 어레이(3a, 3b)를 가지며, 상기 센스 중독 회로는 각각 메모리 셀의 칼럼에 연결됨으로써 디지트 라인 BIT상에서 데이타 비트의 논리 레벨은 센스 증폭 회로에 의해 빠르게 분별된다. 매 4개의 센스 증폭 회로는 센스 증폭 회로 그룹을 형성하며, 매 센스 증폭 회로 그룹은 메모리 셀 블럭 BL중 하나에 연결된다. 또한, 데이타 전송 유니트는 4개의 판독 데이타 라인(4a, 4b, 4c, 4d)으로 구성되는 판독 데이타 버스 시스템(4)은 센스 증폭 회로 그룹 사이에서 공유된다.
어드레싱 유니트는 로우 어드레스 디코더 회로(3)를 가지며, 상기 어드레스 디코더 회로(3)는 메모리 셀 어레이(1)에서 구형부의 중앙 영역상에 위치된다. 상기 로우 어드레스 디코더 회로(3)는 로우 어드레스 비트에 응답하며, 메모리 셀은 각각 메모리 셀의 개별적인 칼럼으로부터 선택된다. 데이타 비트는 선택된 메모리 셀과 디지트 라인 BIT 사이에 전달되며, 데이타 비트는 판독 싸이클에서 선택적으로 센스 증폭 어레이(3a, 3b)에 전달된다. 비록 제 1 도에 도시되지는 않았지만, 칼럼 어드레스 디코더 회로에 연결된 칼럼 선택 회로는 메모리 셀 블럭 BL과 센스 증폭 회로(3a, 3b)사이에 접속되며, 센스 증폭 회로 그룹중 단지 하나만이 디지트 라인 BIT를 통해 연결된 메모리 셀 블럭 BL에 접속된다.
4개의 판독 데이타 라인(4a 내지 4d)은 래터럴 엣지(1a, 1b)에 평행하게 연장하며, 4개의 출력 회로(5a, 5b, 5c, 5d)에 접속된다. 출력 회로(5a 내지 5d)는 4개의 출력 데이타 핀(6a, 6b, 6c, 6d)에 각각 연결되며, 4-비트 출력 데이타 신호는 반도체 메모리 디바이스의 외부에 제공된다. 4개의 출력 회로(5a 내지 5d)는 상호 회로 배열이 유사하며, 출력 인에이블 신호 OE에 동시에 인에이블된다. 출력 회로(5a 내지 5d)의 각각은 3개의 인버터 IN1, IN2 및 IN3, NOR 게이트 NR1, NAND 게이트 ND1 및 출력 구동기 IN4를 구비하며 상기 구동기는 p-채널형 스위칭 트랜지스터 QP1 및 N-채널형 스위칭 트랜지스터 QN2의 직렬 조립체에 의해 작동된다. 출력 구동기 IN4는 전원 전압 Vdd 및 접지 전압 라인 사이에 접속되며, 연결된 데이타 핀(6a 내지 6d)은 p-채널형 스위칭 트랜지스터 QP1 및 N-채널형 스위칭 트랜지스터 QN2의 공통 드레인 노드에 접속된다.
종래 기술에 따른 반도체 메모리 디바이스는 다음과 같이 작동된다. 로우 어드레스 디코더 회로(3)가 메모리 셀 어레이(2)로부터 로우 메모리 셀을 선택하면, 데이타 비트는 선택된 메모리 셀에서 연결된 디지트 라인 BIT으로 판독되며, 칼럼 선택 유니트는 4개의 판독 데이타 비트를 어레이(3a, 3b)의 연결된 센스 증폭 회로에 전달한다. 센스 증폭 회로는 판독 데이타 비트는 논리 레벨을 구별하여, 판독 데이타 라인(4a 내지 4d)을 각각 구동한다. 판독 데이타 라인(4a 내지 4d)은 4개의 판독 데이타 비트를 출력 회로(5a 내지 5d)에 전달한다. 출력 인에이블 신호 OE가 활성 저전압 레벨로 될때, NOR 게이트 NR1 및 NAND 게이트 ND1는 출력 인에이블 신호 OE 및 그것의 상보성 신호로 각각 인에이블된다. 각각의 판독 데이타 비트는 연결된 NOR 게이트 NR1 및 연결된 NAND 게이트 ND1로 하여금 상호 상보성 출력 신호를 발생하도록 한다. 출력 신호는 인버터(1N2, IN3)에 논리 레벨로 변환되며, p-채널형 스위칭 트랜지스터 QP1 및 N-채널형 스위칭 트랜지스터 QN2로 하여금 온 오프로 턴시켜, 연결된 출력 데이타 핀을 구동시킨다.
종래 기술에 따른 반도체 메모리 디바이스의 문제점은 억세스 속도에 있다. 좀더 구체적으로 설명하면, 반도체 메모리 디바이스는 더 많은 데이타 비트를 기억할 것을 예상하며, 메모리 셀 블럭 BL의 수는 연속적으로 증가된다. 메모리 셀 블럭 BL은 래터럴하게 연장하며, 판독 데이타 라인(4a 내지 4d)은 메모리 셀 블럭 BL과 함께 연장된다. 왜냐하면 판독 데이타 라인(4a 내지 4d)은 센스 증폭 회로 어레이(3a, 3b)을 따라 확장하게 때문이다. 판독 데이타 라인(4a 내지 4d)이 길면 길수록, 함께 접속된 기생 캐패시턴스의 양이 증가된다. 결과적으로, 데이타 억세스 속도는 메모리 셀의 집적 밀도에 따라 나빠지게 된다.
그러므로, 본 발명의 목적은 외부 디바이스가 데이타 비트에 고속으로 억세스하는 것을 허용하는 반도체 메모리 디바이스를 제공하 것이다.
상기 목적을 달성하기 위하여, 본 발명은 판독 데이타 라인을 상호 절연된 섹션으로 분할되는 것을 제안한다.
본 발명에 따라서, (a) 로우 및 칼럼으로 배열된 다수의 메모리 셀을 가지며, 상기 다수의 메모리 셀에 각각 데이타 비트를 기억하는 메모리 셀 어레이와, (b) 상호 전기적으로 절연되는 다수의 데이타 벗 서브-시스템으로 분할되는 데이타 버스 시스템 (c) 다수의 메모리 셀 칼럼으로부터 각각 판독된 데이타 비트를 표시하는 전압 레벨을 발생하도록 다수의 메모리 셀 칼럼에 각각 연결된 다수의 센스 증폭 회로를 가지며, 데이타 버스-시스템중 하나가 칼럼으로부터 판독된 데이타 비트로부터 선택되는 억세스된 데이타 비트를 전달하도록 데이타 버스 서브-시스템중 하나를 구동시키는 센스 증폭 유니트와, (d) 다수의 데이타 버스 서브-시스템에 접속되고 출력 데이타 신호를 발생하기 위해 데이타 버스 서브-시스템중 하나에서 억세스된 데이타 비트에 응답하는 출력 데이타 회로와, (e) 다수의 데이타 비트로부터 억세스된 데이타 비트를 선택하는 어드레싱 유니트와, (f) 다수의 데이타 버스 서브-시스템에 접속되고 출력 데이타 회로로 하여금 다수의 데이타 버스 시스템중 나머니 시스템상에서 전압 레벨을 응답하지 않도록 동작하는 데이타 라인 선택 수단을 구비하며 반도체 칩상에 제조된 반도체 메모리 디바이스가 제공된다.
[제 1 실시예]
제 1 도에 있어서, 본 발명을 구체화하는 반도체 메모리 디바이스는 구형 반도체 칩(11)상에 제조되며, 제 1 실시예를 이행하는 반도체 메모리 디바이스는 정적 랜덤 억세스 메모리 디바이스이다. 구형 반도체 칩(11)은 종래 기술의 반도체 메모리 디바이스와 유사하게 사이드 엣지(11c, 11d) 보다 더 긴 래터럴 엣지(11a, 11b)를 가지며, 상기 반도체 메모리 디바이스(11)는 메모리 셀 어레이(12)를 구비한다. 상기 메모리 셀 어레이(12)로 로우 및 칼럼으로 배열된 다수의 메모리 셀로 구성되며, 디지트 라인 BIT은 라인으로부터 판독된 데이타 비트를 전달하는 칼럼 메모리 셀에 연결된다. 매 4개의 칼럼 메모리 셀은 조립하여 메모리 셀 블럭 BL을 형성하며, 상기 메모리 셀 블럭 BL은 우(right) 서브-어레이 및 좌(left) 서브-어레이 그룹으로 나누어진다.
로우 어드레스 디코더 회로(16a)는 좌 서브-어레이와 우 서브-어레이 사이에 제공된다. 우 서브-어레이으로부터의 고우 메모리 셀은 물론 좌 서브-어레이으로부터의 로우 메모리 셀을 선택하도록 로우 어드레스 비트에 응답한다. 로우 메모리 셀이 우 및 좌 서브-어레이로부터 선택될 때, 데이타 비트는 연결된 디지티 라인 BIT으로부터 판독되며, 디지트 라인 BIT은 판독 데이타 비트를 전달하여 게이트 어레이(15a, 15b)에 전송하도록 한다. 제 2 도에서, 작은 구멍은 어레이(15a, 15b)의 전송 게이트를 나타며, 칼럼 어드레스 디코더 회로(16b)의 디코드된 신호 라인(16c 및 16d)중 하나는 4개의 전송 게이트가 동시에 온되는 것을 허용하여, 다른 전송 게이트가 오프상태가 되도록 한다.
두개의 센스 증폭 회로 어레이(13a, 13b)는 각각 좌 및 우 메모리 셀 버스-어레이에 연결되며, 회로 어레이(13a, 13b)중 센스 증폭 회로에는 각각 칼럼 메모리 셀이 제공된다. 디지트 라인 BIT은 전송 게이트 어레이(15a, 15b)를 통해 선택적으로 어레이(15a, 15b)의 센스 증폭 회로에 접속되어서, 선택된 판독 데이타 비트의 논리 레벨이 센스 증폭 회로에 의하여 빠르게 구별되도록 한다. 매 4개의 센스 증폭 회로는 센스 증폭 회로 그룹을 형성하며, 매 센스 증폭 회로 그룹은 메모리 셀 블럭 BL중 하나에 연결된다.
4개의 판독 데이타 라인으로 구성되는 판독 데이타 버스 시스템(14)은 두개의 판독 데이타 버스 서브-시스템(14a, 14b)으로 분할되며, 상기 판독 데이타 버스 서브-시스템(14a, 14b)은 센스 증폭 회로 어레이(13a, 13b), 좌 및 우 서브-어레이에 연결된다. 어레이(13a)의 센스 증폭 회로 그룹은 판독 데이타 버스 버스-시스템(14a)을 공유하며, 각 그룹의 4개의 센스 증폭 회로는 판독 데이타 버스 서브-시스템(14a)의 판독 데이타 라인을 각각 구동한다. 이러한 이유 때문에, 어레이(13a)의 센스 증폭 회로 그룹중 하나에 의해 구별되는 4개의 판독 데이타 비트는 판독 데이타 버스 서브-시스템(14a)을 따라 전달된다. 유사하게, 어레이(13b)의 센스 증폭 회로 그룹은 판독 버스 서브-시스템(14b)을 공유하며, 각 그룹의 4개의 센스 증폭 회로는 판독 데이타 버스 서브-시스템(14b)의 판독 데이타 라인을 각각 구동한다. 이러한 이유 때문에, 어레이(13b)의 센스 증폭 회로 그룹중 하나에 의해 구별되는 4개의 판독 데이타 비트는 판독 데이타 버스 서브-시스템(14b)을 따라 전달된다. 상술한 바와같이, 디코드된 신호 라인(16c, 16d)에서 전송 게이트 어레이(15a, 15b)는 메모리 셀 BL중 하나가 센스 증폭 회로 그룹에 접속하는 것을 허용하기 때문에, 선택된 센스 증폭 회로 그룹은 연결된 판독 데이타 버스 서브-시스템(14a, 14b)을 구동하여 연결된 데이타 비트가 디지트라인 BIT에서 연결된 판독 데이타 버스 서브-시스템(14a, 14b)으로 전달되도록 한다. 판독 데이타 버스 시스템(14)은 래터럴 엣지(11a, 11b)을 따라 연장하며, 판독 데이타 서브-시스템은 (14a)은 다른 판독 데이타 버스 서브-시스템(14b)으로부터 전기적으로 절연된다.
서브-시스템(14a)의 판독 데이타 라인은 각각 4개의 출력 회로(17a, 17b, 17c, 17d)에 접속되며, 다른 서브-시스템(14b)의 판독 데이타 라인은 또한 출력 회로(17a 내지 17d)에 접속된다. 버스 서브-시스템(14a)의 판독 데이타 라인은 다른 버스 서브-시스템(14b)의 판독 데이타 라인과 각각 쌍을 이루며, 4개의 데이타 라인 상은 4개의 데이타 라인 선택회로(18a 내지 18d)에 각각 접속된다. 상기 데이타 라인 선택 회로(18a 내지 18d)는 상호 회로 배열이 유사하며, 데이타 라인 선택 회로(18a 내지 18d) 각각은 연결된 데이타 라인쌍의 데이타 라인과 전원 전압 Vdd사이에 접속된 두개의 p-채널형 충전 트랜지스터 QP3 및 QP4와, p-채널형 충전 트랜지스터 QP4에 제공된 인버터 IV4를 구비한다. 상기 데이타 라인 선택 회로(18a 내지 18d)는 NOR 게이트에 의해 작동되는 제어회로(19)의 제어하에서 동작되며, 상기 NOR게이트는 디코드된 신호 라인(16d)에 접속된다. 제어회로(19)의 출력 노드는 데이타 라인 선택회로(18a 내지 18d)의 인버터 IV4와 p-챈널형 충전 트랜지스터 QP3의 게이트 전극에 접속되며, N1로 표시된 노드는 제어 신호 CNT를 노드 N2, n3 및 N4에 분배한다. 어레이(15b)의 전송 게이트 그룹중 하나가 연결된센스 증폭회로 그룹을 통해 연결된 데이타 비트를 판독 데이타 버스 서브-시스템(14b)으로 전달하면 디코드된 신호 라인(16d)중 하나는 논리 "1"레벨에 대응하는 고전압 레벨로 진행하며, 제어 회로(18)는 논리 "0"레벨 또는 저전압 레벨의 제어 신호 CNT를 발생한다. 그때, p-채널형 충전 트랜지스터 QP3는 온으로 되여 버스 서브-시스템(14a)의 판독 데이타 라인을 충전하며, 다른 p-채널형 충전 트랜지스터 QP4는 오프 상태를 유지하여, 버스 서브-시스템(14b)의 판독 데이타 라인이 연결된 데이타 비트를 출력회로(17a 내지 17d)에 전달하도록 한다.
한편, 연결된 데이타 비트가 센스 증폭 회로 그룹을 통해 전송 게이트 어레이(15a)에서 버스 서브-시스템(14a)의 판독 데이타 라인으로 전송된다면, 디코드된 신호 라인(16d) 전부는 논리 "0"레벨 상태를 유지하며, 제어 회로(19)는 논리 "1"레벨 또는 고 전압 레벨의 제어 신호 CNT를 발생한다. 그때, 인버터 IV4는 p-채널형 충전 트랜지스터 QP4를 온시키며, 버스 서브-시스템(14b)의 판독 데이타 라인은 고 전압 레벨로 충전된다. 그러나, 버스 서브-시스템(14a)의 판독 데이타 라인은 전원 전압 Vdd으로부터 절연되며, 연결된 데이타 비트를 출력 회로(17a 내지 17d)에 전달할 수 있다.
출력 회로(17a 내지 17d) 각각은 출력 데이타 핀(20a, 20b, 20c, 20d)을 구동시키며, 동시에 활성 저 전압 레벨의 출력 인에이블신호 OE에 의해 인에이블된다. 상기 출력 회로(17a 내지 17d)는 상호 회로 배열이 유사하며, 출력 회로(20a 내지 20d) 각각은 세개의 인버터(IN5, IN6, IN7) AND게이트 AD1, NOR 게이트 NR2, NAND 게이트 ND2 및 출력 구동기 IN8를 구비하며 상기 구동기는 p-채널형 스위칭 트랜지스터 QP5 및 N-채널형 스위칭 트랜지스터 QN6의 직렬 조립체에 의해 작동된다.
상기 출력 구동기 IN8는 전원 전압 Vdd 및 접지전압 라인 사이에 접속되며, 연결된 데이타 핀(20a 내지 20d)은 p-채널 형 스위칭 트랜지스터 QP5 및 N-채널 형스위칭 트랜지스터 QN6의 공통 드레인 노드에 접속된다. 연결된 판독 데이타 라인 쌍은 AND 게이트 AD1의 입력 노드와 NAND 게이트 ND2의 입력 노드에 접속되며, 출력 인에이블 신호 OE는 NOR 게이트 NR2 및 인버터 IV5의 입력 노드에 인가된다. 인버터 IV5의 출력 노드는 NAND 게이트 ND2의 입력 노드중 하나에 접속된다. NOR 게이트 NR2의 출력 노드 및 NAND 게이트 ND2의 출력 노드는 각각 인버터 IV6 및 IV7의 입력 노드에 접속되며, 인버터 IV6 및 IV7는 p-챈널 형 스위칭 트랜지스터 QP5 및 N-채널 형 스위칭 트랜지스터 QN6로 하여금 상호 보완적으로 온 및 오프 하도록 한다.
상기 예에서, 어드레싱 수단은 로우 어드레스 디코더 회로(16a) 및 컬럼 어드레스 디코더 회로(16b)에 의해 형성되며, 데이타 라인 선택 회로(18a 내지 18b) 및 제어 회로(19)는 일반적으로 데이타 라인 선택수단을 구성한다. 각각의 데이타 라인 선택회로(18a 내지 18d) 및 제어회로(19)는 일반적으로 데이타 라인 선택 수단을 구성한다. 각각의 데이타 라인 선택 회로(18a 내지 18d)의 인버터 IV4은 각각의 디코더 회로로 작용하며, 각 데이타 라인 선택 회로의 p-채널 형 충전 트랜지스터 QP3 및 QP4는 결합하여 충전 회로를 형성한다.
반도체 메모리 디바이스의 회로 작동은 지금부터 기술하기로 한다. 어드레스 비트가 가장 왼쪽의 메모리 셀 블럭 BL에서 로우 메모리 셀에 할당된 어드레스를 표시한다고 가정하면 로우 어드레스 디코더 회로는 데이타 비트가 각각의 메모리 셀 블럭 BL의 로우 메모리 셀로부터 판독되도록 한다. 판독 데이타 비트는 전송 게이트 어레이(15a, 15b)로 전달되며, 칼럼 어드레스 디코더 회로(16b)는 디코드된 신호 라인(16c)중 하나를 활서화하고 고 전압 레벨로 시프트시킨다. 그러나, 디코드된 신호 라인(16d)전부는 비활성 저 전압상태에 있다. 가장 왼쪽의 메모리 셀 블럭 BL에 연결된 그때, 전송 게이트 그룹은 온으로 되여 가장 왼쪽의 메모리 셀을 어레이(13a)의 연결된 센스 증폭 회로에 접속시키며, 센스 증폭 회로는 데이타 버스 서브-시스템(14a)의 판독 데이타 라인을 구동시킨다. 결과적으로, 연결된 데이타 비트는 데이타 버스 서브-시스템(14a)을 따라 출력 회로(17a 내지 17d)에 전달된다. 판독 데이타 버스 시스템(14)이 두개의 버스 서브-시스템(14a, 14b)으로 나누어지기 때문에, 상기 스시템에 접속된 기생 캐패시턴스는 종래 기술에 다른 판독 데이타 버스 시스템에 접속된 기생 캐패시턴스의 1/2로 감소되며, 이러한 이유때문에, 센스 증폭 회로는 종래 기술보다 고속으로 판독 데이타 라인을 구동시킨다.
논리 "0"레벨에 대응하는 저 전압 레벨의 디코드된 신호 라인(16d)에서, 제어 회로(19)는 활성 고 전압 레벨에 대응하는 논리 "1"레벨의 제어 신호 CNT를 발생하며 제어 신호 CNT는 데이타 라인 선택 회로(18a 내지 18d)에 분배된다. 고 전압 레벨의 제어 신호 CNT에서, 인버터 IV4는 p-채널 형 충전 트랜지스터 QP4가 동시에 온되는 것을 하용하며, 데이타 버스 서브-시스템(15b)의 판독 데이타 라인은 전원 전압 레벨 Vdd로 충전된다. 그러나, 다른 p-채널 형 충전 트랜지스터 QP3는 오프 상태를 유지하고, 억세스된 데이타 비트는 어떠한 문제없이 각각 출력 회로(17a 내지 17d)로 전달된다.
억세스된 데이타 비트가 논리 "1"레벨이 라면, NOR NR2 및 NAND 게이트 ND2는상보성 출력 인에이블 신호 및, 논리 "0"레벨에 대응하는 활성 저 전압 레벨의 출력 인에이블신호 OE로 이미 인에이블되어 있으며, AND 게이트 AD1는 논리 "1"레벨의 억세스된 데이타 비트를 NRO 게이트 NR2에 각각 전달한다. NOR 게이트 NR2는 논리 "0"레벨의 출력 신호를 발생하면, 인버터 IV6는 고 전압 레벨에 대응하는 논리 "1"레벨의 출력 신호르 p-채널 형 스위칭 트랜지스터 QP5에 제공한다. 그때, p-채널 형 스위칭 트랜지스터 QP5는 오프 상태가 된다. 한편, NAND 게이트 ND2는 논리 "0"레벨의 출력 신호를 발생하며, 인버터 IV7는 고 전압 레벨에 대응하는 논리 "1"레벨의 출력 신호를 N-채널 형 스위칭 트랜지스터 QN6에 제공한다. 그때, N-채널 형 스위칭 트랜지스터 QN6는 온 상태가 되며, 출력 데이타 핀(20a 내지 20d)은 논리 "1"레벨에 대응하는 고 전압 레벨로 구동된다. 그러므로, 상보성 억세스된 데이타 비트는 출력 데이타 핀(20a 내지 20d)에 인가된다. 그러나, 인버터는 출력 구동기 IV8 및 출력 데이타 핀(20a 내지 20d) 사이에 각각 접속될 수도 있다.
억세스된 데이타 비트가 저 전압 레벨에 대응하는 논리 "0"레벨이라면, AND 게이트 da1는 논리 "0"레벨의 출력 신호를 NOR 게이트 NR2 제공한다. 논리 "0"레벨의 출력 인에이블 신호 OE 및 논리 "0"레벨의 출력 신호에서, NOR게이트 NR2는 논리 "1"레벨의 출력 신호를 발생한다. 결과적으로, 인버터 IV6는 저전압 레벨에 대응하는 논리 "0"레벨의 출력 신호를 p-채널 형 스위칭 트랜지스터 QP5에 제공하며, p-채널 형 스위칭 트랜지스터 QP5는 온으로되어 고전압 레벨 또는 논리 "1"레벨로 출력 데이타 핀(20a 내지 20d)을 구동시킨다. 한편, NAND 게이트 ND2는 논리 "1"레벨의 출력 신호를 발생하며, 인버터 IV7는 논리 "0"레벨 또는 저 전압 레벨의 출력 신호를 N-채널 형 스위칭 트랜지스터 QN6에 제공한다. 결과적으로 N-채널 형 스위칭 트랜지스터 QN6는 오프 상태로되어, 고 전압 레벨이 출력 데이타핀(20a 내지 20d)으로 전달되는 것을 허용한다.
각 판독 데이타 라인이 길이 15000미크론, 폭 1미크론이며, 인접한 두개의 판독 데이타 라인이 1미크론 이격되고, 0.2pF의 기생 캐패시턴스가 1미크론의 유니트 길이에 접속된다고 가정한다. 각 판독 데이타 라인이 유니트 길이당 100밀리-옴이라면, 총 캐패시턴스는 2pF이며, 총 저항은 1500옴이다. 시상수 T는 다음과 같이 주어진다.
T=3(pF)×1500(옴)=4.5(나노초)
각 판독 데이타 라인이 반으로 분할되면, 기생 캐패시턴스는 1/2로 감소되고, 저항도 또한 1/2로 감소된다. 결과적으로, 시상수는 1/4로 감소되고, 1.13나노초 만큼 작아진다. 그러므로, 분할된 판독 데이타 버스 시스템(14)은 억세스 속도를 개선시킨다.
전술한 설명으로부터 알 수 있는 바와같이, 본 발명에 따른 반도체 메모리 디바이스의 센스 증폭 회로는 비교적 작은 양의 기생 캐패시턴스를 구동하여, 데이타 억세스 속도는 고속으로 된다.
[제 2 실시예]
제 3 도는 본 발명을 구현하는 또 다른 반도체 메모리 디바이스를 도시한다. 제 2 실시예를 이행하는 반도체 메모리 디바이스는 4개의 데이터 버스 서브-시스템(24a, 24b, 24c, 24d)으로 분할된 판독 데이타 버스 시스템(24)을 제외한 제 1 실시예와 유사하다. 제 2 실시예의 소자 라인 및 회로는 제 1 실시예의 대응 라인 및 회로를 동일한 부호로 표시한다. 데이타 서브-시스템(24a 내지 25d)중 하나를 선택하기 위하여, 제어 회로(19)는 칼럼 어드레스 디코더 회로(16b)의 디코드된 신호로부터 제어 신호 CNT를 발생한다. 제어 신호 CNT는 디코더(18ba)에 의해 디코드되며, 데이타 라인 선택 회로(18a 내지 18d)는 p-채널 형 충전 트랜지스터 QP21, QP22, QP23, QP24를 통해 버스-시스템(24a 내지 25d)를 선택적으로 충전한다. 즉, 데이타 버스 서브-시스템(24a 내지 24d)중 하나는 억세스된 데이타 비트를 출력 회로(17a 내지 17d)에 전달하며, 데이타 버스 서브-시스템(24a 내지 24d)의 나머지는 전원 전압 레벨 Vdd로 충전된다.
센스 증폭 회로 그룹에 의해 구동된 기생 캐패시턴스는 종래 기술의 것보다 1.4로 감소되며, 데이타 억세스 속도는 더욱 고속으로 된다.
본 발명의 특정 실시예가 도시되고 기술되었지만, 본 발명의 사상 및 범위로부터 출발없이도 종래 기술에 숙달된 사람에게는 여러 번형 및 수정이 가능하다. 예를들면 메모리 셀 어레이는 2개의 메모리 셀 서브-어레이보다 많게 분할될 수도 있으며, 판독 데이타 버스 시스템은 2개의 판독 버스 서브-시스템 보다 많게 분할될 수도 있다. 이 경우, 각 판독 버스 서브-시스템에 접속된 기생 캐패시턴스는 더 감소되고 데이타 비트는 고속으로 억세스된다.
Claims (6)
- a) 로우 및 칼럼으로 배열된 다수의 메모리 셀을 가지며, 상기 다수의 메모리 셀에 각각 데이타 비트를 기억하는 메모리 셀 어레이(12)와, b) 다수의 메모리 셀 칼럼으로부터 각각 판독된 데이타 비트를 표시하는 전압 레벨을 발생하도록 다수의 메모리 셀 칼럼에 각각 연결된 다수의 센스 증폭 회로를 갖는 센스 증폭 유니트(13a, 13b)와, c) 출력 데이타 신호를 발생하는 다수의 데이타 비트로부터 선택된 억세스된 데이타 비트에 응답하는 출력 데이타 회로(17a, 17b, 17c, 17d)와, d) 상기 다수의 데이타 비트로부터 억세스된 데이타 비트를 선택하는 어드레싱 수단(16a, 16b)을 구비하는 반도체칩(11)상에 제조된 반도체 메모리 디바이스에 있어서, e) 상호 전기적으로 절연되는 다수의 데이타 버스-시스템(14a, 14b, 24a, 24b, 24c, 24d)으로 분할되며, 상기 다수의 데이타 버스 버스-시스템은 상기 출력 데이타 회로와 병렬로 접속되며, 상기 데이타 버스 서브-시스템중 하나는 억세스된 데이타 비트를 상기 출력 데이타 회로에 전달하는 센스 증폭 유니트에 의해 구동되는 데이타 버스 시스템(14, 24)과, f) 상기 다수의 데이타 버스 서브-시스템에 접속되며, 상기 출력 데이타 회로가 상기 다수의 데이타 버스 서브-시스템중 나머지 시스템상에 전압 레벨에 반응하지 않도록 동작하는 데이타 라인 선택 수단(18a, 18b, 18c, 18d)을 특징으로 하는 반도체 메모리 디바이스.
- 제 1 항에 있어서, 상기 다수의 메모리 셀은 다수의 메모리 셀 서브-어레이으로 그룹되며, 상기 데이타 버스 서브-시스템(14a, 14b : 24a, 24b, 24c, 24d)은 상기 다수의 메모리 셀 서브-어레이에 각각 연결되는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 2 항에 있어서, 상기 억세스된 데이타 비트는 상기 메모리 셀 서브-어레이의 하나로부터 판독되고, 상기 메모리 셀 서브-어레이의 일부에 연결된 다수의 데이타 버스 서브-시스템중 하나에 전달되는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 1 항에 있어서, 상기 데이타 버스 서브-시스템은 데이타 라인의 다수 세트에 의해 각각 제공되며, 상기 데이타 라인 선택 수단은, f-1) 다수의 데이타 버스 서브-시스템중 하나를 표시하는 제어 신호(CNT)를 발생하는 제어 회로와, f-2), 데이타 라인의 다수 세트로부터 각각 선태고딘 데이타 라인에 접속되는 다수의 데이타 라인 선택 회로(18a, 18b, 18c, 18d)를 구비하며, 상기 다수의 데이타 라인 선택 회로 각각은, f-2-1) 상기 제어 신호에 응답하고 상기 다수의 데이타 버스 서브-시스템중 하나에 포함된 데이타 라인의 하나를 표시하는 디코드된 신호를 발생하기 위한 디코더(IV4 ; 18ba)와, f-2-2) 상기 디코드된 신호에 응답하고 상기 디코드된 신호에 의해 표시된 상기 데이타 라인의 하나는 일정한 전원 전압으로부터 절연되고, 다른 데이타 라인을 일정한 전원 전압(Vdd)에 접속되는 충전 회로(QP3, QP4 ; QP21, QP22 ; QP23, QP24)을 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 4 항에 있어서, 상기 충전 회로는 상기 일정한 전원 전압과 상기 연결된 데이타 라인사이에 접속되고, 상기 데이타 라인에 연결된 다수의 충전 트랜지스터(QP3, QP4 ; QP21, QP22, QP23, QP24)를 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제 1 항에 있어서, 상기 다수의 데이타 버스 서브-시스템은 판독 데이타 라인의 다수 세트에 의해 이행되고, 판독 데이티 라인의 다수 세트로부터 각각 선택된 판독 데이타 라인은 판독 데이타 라인 그룹을 형성하며, 상기 출력 데이타 회로(18a 내지 18d) 각각은 d-1) 상기 판독 데이타 라인 그룹중 하나에 접속된 입력 노드를 갖은 AND 게이트(AND), d-2) 출력 인에이블 신호(DE)로 인에이블되고 상기 AND 게이트의 출력 노드에 접속된 NOR 게이트(NR2), d-3) 상기 출력 인에이블 신호의 상보성 신호로 인에이블되고, 판독 데이타 라인 그룹중 하나에 접속된 입력 노드를 갖는 NAND 게이트(ND2), d-4) 상호 상보적인 구동 신호를 발생하는 상기 NAND 게이트의 출력 노드 및 상기 NOR 게이트의 출력 노드에 각각 접속된 두개의 인버터(IV6, IB7), d-5) 상기 구동 신호에 응답하여 데이타 핀중 하나를 구동시키는 출력 인버터(IV8)를 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
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