JPH10208484A - 半導体記憶装置のデータ読出回路及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来技術に比較して高速に誤読み出し無く動
作しかつ消費電力を低下させることができる半導体記憶
装置のデータ読出回路及び半導体記憶装置を提供する。 【解決手段】 半導体記憶装置のデータ読出回路におい
て、メモリセルアレイが複数のメモリブロックに分割さ
れ、各メモリブロック毎にメモリセルからのデータ出力
信号を増幅するセンスアンプを備え、外部アドレス信号
が復号化されたブロックセレクト信号により選択された
メモリブロックのセンスアンプからの読出信号を、リー
ドデータバスを介してデータラッチ回路を有するデータ
出力回路に伝送する。ここで、上記各メモリブロックに
設けられ、上記センスアンプが活性化するデータ読み出
し時に、上記センスアンプからの読出信号に応答してオ
ン・オフするＮＭＯＳトランジスタ又はＰＭＯＳトラン
ジスタを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
データ読出回路、及び、データ読出回路を備えたデータ
読出回路に関し、特に、例えばＳＲＡＭ（Ｓｔａｔｉｃ
ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半
導体記憶装置におけるリードデータバスを駆動する駆動
回路のドレイン容量を減らすことによりリードアクセス
の高速化、及び消費電流の低減を図った半導体記憶装置
のデータ読出回路、及び、データ読出回路を備えたデー
タ読出回路に関する。

【０００２】

【従来の技術】図２５は従来技術のＳＲＡＭのデータ読
出回路のブロック図であり、図２６は図２５のデータ出
力回路Ｂ４のブロック図であり、図２７は図２５の読出
信号発生回路Ｂ１のブロック図であり、図２８は図２５
の従来技術のＳＲＡＭのデータ読出回路の動作を示すタ
イミングチャートである。

【０００３】図２５において、Ｂ１（１）乃至Ｂ１
（ｎ）はそれぞれ図２７に示す構成を有する読出信号発
生回路Ｂ１であり、ＳＲＡＭのメモリセルアレイを複数
ｎ個のメモリブロックに分割した場合において、読出信
号発生回路Ｂ１は、各メモリブロック毎にメモリセルか
らの出力信号を増幅するセンスアンプ１を備え、外部ア
ドレス信号をＳＲＡＭ装置内部で復号化されたブロック
セレクト信号ＢＳ１乃至ＢＳｎ（以下、１つのブロック
セレクト信号をＢＳ信号という。）により選択された１
つのメモリブロック内のセンスアンプ１から出力される
データ読出信号をリードデータバスＲＤＢに出力する回
路である。Ｂ５はデータ読み出し時にセンスアンプ１を
活性化するイネーブル信号を各読出信号発生回路Ｂ１
（１）乃至Ｂ１（ｎ）に出力する回路であり、ＮＡＮＤ
ゲート２１及び２２で構成される。Ｂ４はデータラッチ
機能を持つデータ出力回路であって、データ出力回路Ｂ
４は、出力イネーブル信号ＯＥ（以下、ＯＥ信号とい
う。）と、書き込みイネーブル信号ＷＥ（以下、ＷＥ信
号という。）と、書き込みデータ信号ＷＤ（以下、ＷＤ
信号という。）とに基づいて、各メモリブロックの読出
信号発生回路Ｂ１からリードデータバスＲＤＢを介して
入力される読み出しデータを一時的に格納した後出力す
る。

【０００４】図２６において、ＯＥ信号である入力信号
Ｇが例えば５Ｖであるハイレベル（以下、Ｈレベルとい
う。）になると、入力信号Ｇはインバータ１１を介して
ノードｎ７に入力されて、ノードｎ７は例えば接地電位
であるローレベル（以下、Ｌレベルという。）となり、
ＮＡＮＤゲート１２及びＮＯＲゲート１３はノードｎ６
におけるＨレベル信号又はＬレベル信号を反転し、当該
反転信号はノードｎ８，ｎ９を介してＰＭＯＳトランジ
スタ１４及びＮＭＯＳトランジスタ１５の各ゲートに印
加され、ＰＭＯＳトランジスタ１４及びＮＭＯＳトラン
ジスタ１５のいずれか１つがオンして、データラッチ回
路Ｂ２でラッチされた読出信号を外部出力端子Ｄｏｕｔ
に出力する。一方、上記入力信号ＧがＬレベルになると
ノードｎ７がＨレベルになり、入力信号ＧはＮＡＮＤゲ
ート１２及びＮＯＲゲート１３を介してＰＭＯＳトラン
ジスタ１４及びＮＭＯＳトランジスタ１５の各ゲートに
印加され、このとき、ノードｎ８はＨレベルになる一
方、ノードｎ９はＬレベルになり、ＰＭＯＳトランジス
タ１４及びＮＭＯＳトランジスタ１５はともにオフさ
れ、出力信号Ｈの出力状態はハイ・インピーダンスとな
る。Ｂ２は、ループ状に縦続接続されかつインバータ９
の入力端子とインバータ１０の出力端子がともにノード
ｎ６に接続されたインバータ９及び１０で構成され、リ
ードデータバスＲＤＢを介して出力される読出信号をラ
ッチするデータラッチ回路であり、Ｂ３はインバータ１
６とＰＭＯＳトランジスタ１７及び１８、ＮＭＯＳトラ
ンジスタ１９及び２０で構成されるクロックドインバー
タを備えたデータラッチ制御回路であり、ＳＲＡＭの書
き込み動作時に、ＷＥ信号である入力信号ＫがＨレベル
になり、このとき上記クロックドインバータが活性化
し、当該クロックドインバータは、ＷＤ信号である入力
信号Ｊを反転して、データラッチ回路Ｂ２に出力して、
ＷＤ信号の書き込みデータを格納させる。また、データ
ラッチ制御回路Ｂ３において、読み出し動作時には、Ｗ
Ｅ信号である入力信号ＫがＬレベルになり、上記クロッ
クドインバータは非活性状態となり、データラッチ回路
Ｂ２の出力ノードであるノードｎ６の出力状態はハイ・
インピーダンスとなる。

【０００５】図２７の読出信号発生回路Ｂ１は、読出信
号Ｅの出力回路に、ＰＭＯＳトランジスタ７とＮＭＯＳ
トランジスタ８とからなるＣＭＯＳインバータを備えた
ことを特徴としている。図２７において、ＢＳ信号であ
る入力信号Ｃと、イネーブル信号発生回路Ｂ５からのイ
ネーブル信号ＤとがともにＬレベルになると、ＮＯＲゲ
ート４の出力信号がＨレベルになり、ＮＭＯＳトランジ
スタ５がオンし、センスアンプ１が活性化する。センス
アンプ１が活性化すると、ＳＲＡＭのメモリセルのＩ／
Ｏラインからのデータ読出信号である入力信号Ａ，Ｂを
差動増幅した後、増幅された信号をノードｎ１に出力
し、当該信号がＮＡＮＤゲート２、ＮＯＲゲート３を介
してＰＭＯＳトランジスタ７、ＮＭＯＳトランジスタ８
のどちらかをオンし、リードデータバスＲＤＢを駆動す
る。また、上記入力信号Ｃ，Ｄのいずれか１つがＨレベ
ルになるとノードｎ２がＬレベルになり、このとき、セ
ンスアンプ１は非活性状態であり、ノードｎ２の信号は
インバータ６を介してノードｎ３に入力され、ノードｎ
２はＨレベルとなる。ノードｎ２の信号はＮＡＮＤゲー
ト２、ＮＯＲゲート３を介してＰＭＯＳトランジスタ７
及びＮＭＯＳトランジスタ８の各ゲートに印加され、こ
のとき、ノードｎ４はＨレベルとなり、ノードｎ５はＬ
レベルになり、ＰＭＯＳトランジスタ７、ＮＭＯＳトラ
ンジスタ８はともにオフとなり、出力信号Ｅの出力状態
はハイ・インピーダンスとなる。

【０００６】図２８のタイミングチャートは、外部アド
レスがＡ（０）番地とＡ（１）番地の２サイクルで、Ａ
（０）番地のデータの読み出しとＡ（１）番地のデータ
の読み出しの動作を示したものであり、Ａ（０）番地と
Ａ（１）番地には予め互いに異なる（例えば、Ａ（０）
番地のデータが“０”なら、Ａ（１）番地のデータは
“１”である。）データが書き込まれているものとす
る。また、Ａ（０）番地のデータとＡ（１）番地のデー
タはともに図２５の読出信号発生回路Ｂ１（１）から出
力されるものとする。また、図２６の入力信号ＧはＨレ
ベルに固定されかつ入力信号ＫはＬレベルに固定されい
るものとする。

【０００７】図２８を参照して、従来技術のＳＲＡＭの
読み出し動作を以下に説明する。Ａ（０）番地のデータ
の読み出しにおいて、外部ＣＳ信号がＬレベルになる
と、ＢＳ１信号がＬレベルになり、読出信号発生回路Ｂ
１（１）のメモリブロックが選択されて活性状態とな
り、書き込みか読み出しかを選択するＳＥ信号がＨレベ
ルになり、読出信号発生回路Ｂ１（１）のメモリブロッ
クのデータが読み出し可能となる。また、外部ＣＳ信号
の立ち下がりエッジに応答して、負のパルス信号である
ＣＳＴＤ（チップ選択遷移検出）パルス信号が発生し、
これによって、図２５のＮＡＮＤゲート２２を介してノ
ードｎ１１に正のパルス信号が発生し、ＮＡＮＤゲート
２１を介してノードｎ１２に負のパルス信号が発生し、
ＮＯＲゲート４を介してノードｎ２に正のパルス信号が
発生する。ノードｎ２に正のパルス信号が発生している
期間ｔ１にセンスアンプ１が活性状態となり、Ａ（０）
番地のデータとしてのＨレベル信号がノードｎ１に出力
され、当該ノードｎ１の信号は、図２７のＮＡＮＤゲー
ト２又はＮＯＲゲート３を介してＰＭＯＳトランジスタ
７及びＮＭＯＳトランジスタ８の各ゲートに印加され、
このとき、ノードｎ４及びｎ５がＬレベルになりＰＭＯ
Ｓトランジスタ７がオンする一方、ＮＭＯＳトランジス
タ８がオフとなり、リードデータバスＲＤＢにＨレベル
信号が出力され、当該信号はデータラッチ回路Ｂ２に格
納された後、外部出力端子ＤｏｕｔにＨレベル信号が出
力される。

【０００８】このとき、センスアンプ１が活性化する前
のリードデータバスＲＤＢのレベルは、図２６のデータ
ラッチ回路Ｂ２によりＨレベル又はＬレベルのいずれか
の１つのレベルになっており、Ｌレベルの場合、読出信
号発生回路Ｂ１（１）乃至Ｂ１（ｎ）のＰＭＯＳトラン
ジスタ７とＮＭＯＳトランジスタ８のドレイン容量と、
リードデータバスＲＤＢ自身の配線容量のために、リー
ドデータバスＲＤＢ上の信号の立ち上がり時間ｔｒ（正
確な定義によると、当該信号の１０％レベルから９０％
レベルまでにかかる立ち上がり時間である。）が長くな
り、センスアンプ１が活性状態になってから読出信号が
外部出力端子Ｄｏｕｔに出力されるまでの遅延時間ｔ３
が生じる。

【０００９】Ａ（１）番地のデータの読み出しにおい
て、外部アドレス信号の変化に応答して、負のパルス信
号であるＡＴＤ（アドレス遷移検出）信号が発生し、当
該ＡＴＤ信号は図２５のＮＡＮＤゲート２２を介してノ
ードｎ１１に印加されて、ノードｎ１１において正のパ
ルス信号が発生し、当該正のパルス信号はＮＡＮＤゲー
ト２１を介してノードｎ１２に印加されて、ノードｎ１
２において負のパルス信号が発生し、当該負のパルス信
号は、図２７のＮＯＲゲート４を介してノードｎ２に印
加されて、ノードｎ２において正のパルス信号が発生す
る。ノードｎ２に正のパルス信号が発生している期間ｔ
２にセンスアンプ１が活性状態となり、以下、Ａ（０）
番地のデータ読み出し動作と同様に、遅延時間ｔ４を伴
って、外部出力端子ＤｏｕｔにＬレベル信号が出力され
る。なお、図２８のタイミングチャートにおいて、ノー
ドｎ１における信号の斜線部は、センスアンプ１が非活
性状態になっており、当該信号レベルは不定であること
を示す。

【００１０】

【発明が解決しようとする課題】従って、半導体記憶装
置の大容量化につれて、メモリセルアレイのメモリブロ
ック分割数も増加し、リードデータバスＲＤＢの浮遊容
量が増えることにより、上記遅延時間ｔ３，ｔ４が拡張
して所要時間が長くなり、これによって、次のサイクル
の別のアドレスにおいて誤って前のサイクルのデータを
読み出すという誤読み出しが生じる可能性があり、ま
た、リードデータバスＲＤＢの充放電電流も増し、高速
化及び低消費電力化の妨げになっている。

【００１１】本発明の目的は以上の問題点を解決し、従
来技術に比較して高速に誤読み出し無く動作しかつ消費
電力を低下させることができる半導体記憶装置のデータ
読出回路及び半導体記憶装置を提供することにある。

【００１２】また、本発明のもう１つの目的は、リード
データバスとライトデータバスとを共用化して半導体記
憶装置のレイアウト面積を小さくすることができる半導
体記憶装置のデータ読出回路及び半導体記憶装置を提供
することにある。

【００１３】

【課題を解決するための手段】第１の発明に係る半導体
記憶装置のデータ読出回路は、半導体記憶装置のメモリ
セルアレイが複数のメモリブロックに分割され、各メモ
リブロック毎にメモリセルからのデータ出力信号を増幅
するセンスアンプを備え、外部アドレス信号が復号化さ
れたブロックセレクト信号により選択されたメモリブロ
ックのセンスアンプからの読出信号を、リードデータバ
スを介してデータラッチ回路を有するデータ出力回路に
伝送する半導体記憶装置のデータ読出回路において、上
記リードデータバスに接続されたドレインと、接地され
たソースとを有して上記各メモリブロックに設けられ、
上記センスアンプが活性化するデータ読み出し時に、上
記センスアンプからの読出信号に応答してオン・オフす
るＮＭＯＳトランジスタを備え、上記センスアンプから
の読出信号が第１のレベルのときに、上記ＮＭＯＳトラ
ンジスタをオンすることにより上記リードデータバスに
第１のレベル信号を出力する一方、上記センスアンプか
らの読出信号が第２のレベルのときに、上記ＮＭＯＳト
ランジスタをオフすることにより上記センスアンプから
の読出信号を上記リードデータバスに出力することを停
止することを特徴とする。

【００１４】第２の発明に係る半導体記憶装置のデータ
読出回路は、半導体記憶装置のメモリセルアレイが複数
のメモリブロックに分割され、各メモリブロック毎にメ
モリセルからのデータ出力信号を増幅するセンスアンプ
を備え、外部アドレス信号が復号化されたブロックセレ
クト信号により選択されたメモリブロックのセンスアン
プからの読出信号を、リードデータバスを介してデータ
ラッチ回路を有するデータ出力回路に伝送する半導体記
憶装置のデータ読出回路において、上記リードデータバ
スに接続されたドレインと、電源に接続されたソースと
を有して上記各メモリブロックに設けられ、上記センス
アンプが活性化するデータ読み出し時に、上記センスア
ンプからの読出信号に応答してオン・オフするＰＭＯＳ
トランジスタを備え、上記センスアンプからの読出信号
が第１のレベルのときに、上記ＰＭＯＳトランジスタを
オンすることにより上記リードデータバスに第２のレベ
ル信号を出力する一方、上記センスアンプからの読出信
号が第２のレベルのときに、上記ＰＭＯＳトランジスタ
をオフすることにより上記センスアンプからの読出信号
を上記リードデータバスに出力することを停止すること
を特徴とする。

【００１５】また、上記第１の発明に係る半導体記憶装
置のデータ読出回路は、好ましくは、上記リードデータ
バスと上記データ出力回路の間の信号線を第１のレベル
にプルアップするプルアップ抵抗と、上記リードデータ
バスと上記信号線との間に挿入接続された第１のスイッ
チング回路と、上記信号線と上記データ出力回路との間
に挿入接続され、入力された信号を反転して出力する第
２のスイッチング回路と、上記メモリセルからのデータ
の読み出し時であって上記センスアンプが活性化されて
いる第１の期間に含まれかつ上記第１の期間よりも短い
所定の第２の期間に、上記第１と第２のスイッチング回
路をオンするように制御する制御回路とをさらに備え、
上記第２の期間に上記ＮＭＯＳトランジスタがオンされ
たときに、上記ＮＭＯＳトランジスタから出力された第
２のレベル信号を上記第１と第２のスイッチング回路を
介して上記データ出力回路に出力する一方、上記ＮＭＯ
Ｓトランジスタがオフされたときに、上記プルアップ抵
抗によりプルアップされた上記信号線上の第１のレベル
信号を上記第２のスイッチング回路を介して上記データ
出力回路に出力することを特徴とする。

【００１６】さらに、上記第２の発明に係る半導体記憶
装置のデータ読出回路は、好ましくは、上記リードデー
タバスと上記データ出力回路の間の信号線を第２のレベ
ルにプルダウンするプルダウン抵抗と、上記リードデー
タバスと上記信号線との間に挿入接続された第１のスイ
ッチング回路と、上記信号線と上記データ出力回路との
間に挿入接続され、入力された信号を反転して出力する
第２のスイッチング回路と、上記メモリセルからのデー
タの読み出し時であって上記センスアンプが活性化され
ている第１の期間に含まれかつ上記第１の期間よりも短
い所定の第２の期間に、上記第１と第２のスイッチング
回路をオンするように制御する制御回路とをさらに備
え、上記第２の期間に上記ＰＭＯＳトランジスタがオン
されたときに、上記ＰＭＯＳトランジスタから出力され
た第１のレベル信号を上記第１と第２のスイッチング回
路を介して上記データ出力回路に出力する一方、上記Ｐ
ＭＯＳトランジスタがオフされたときに、上記プルダウ
ン抵抗によりプルダウンされた上記信号線上の第２のレ
ベル信号を上記第２のスイッチング回路を介して上記デ
ータ出力回路に出力することを特徴とする。

【００１７】また、上記第１の発明に係る半導体記憶装
置のデータ読出回路は、好ましくは、上記リードデータ
バスと上記データ出力回路との間に挿入接続され、レベ
ル信号を一時的に記憶する一時記憶回路と、上記リード
データバスと上記一時記憶回路との間に挿入接続された
第１のスイッチング回路と、上記一時記憶回路と上記デ
ータ出力回路との間に挿入接続され、入力された信号を
反転して出力する第２のスイッチング回路と、上記メモ
リセルからのデータの読み出し時であって上記センスア
ンプが活性化されている第１の期間以外の期間に、上記
一時記憶回路に予め第１のレベル信号を記憶させるよう
に制御する一方、上記第１の期間に含まれかつ上記第１
の期間よりも短い所定の第２の期間に、上記第１と第２
のスイッチング回路をオンするように制御する制御回路
とをさらに備え、上記第２の期間に上記ＮＭＯＳトラン
ジスタがオンされたときに、上記ＮＭＯＳトランジスタ
から出力された第２のレベル信号を上記第１のスイッチ
ング回路、上記一時記憶回路及び上記第２のスイッチン
グ回路を介して上記データ出力回路に出力する一方、上
記ＮＭＯＳトランジスタがオフされたときに、上記一時
記憶回路により一時的に記憶された第１のレベル信号を
上記第２のスイッチング回路を介して上記データ出力回
路に出力することを特徴とする。

【００１８】さらに、上記第２の発明に係る半導体記憶
装置のデータ読出回路は、好ましくは、上記リードデー
タバスと上記データ出力回路との間に挿入接続され、レ
ベル信号を一時的に記憶する一時記憶回路と、上記リー
ドデータバスと上記一時記憶回路との間に挿入接続され
た第１のスイッチング回路と、上記一時記憶回路と上記
データ出力回路との間に挿入接続され、入力された信号
を反転して出力する第２のスイッチング回路と、上記メ
モリセルからのデータの読み出し時であって上記センス
アンプが活性化されている第１の期間以外の期間に、上
記一時記憶回路に予め第２のレベル信号を記憶させるよ
うに制御する一方、上記第１の期間に含まれかつ上記第
１の期間よりも短い所定の第２の期間に、上記第１と第
２のスイッチング回路をオンするように制御する制御回
路とをさらに備え、上記第２の期間に上記ＰＭＯＳトラ
ンジスタがオンされたときに、上記ＰＭＯＳトランジス
タから出力された第１のレベル信号を上記第１のスイッ
チング回路、上記一時記憶回路及び上記第２のスイッチ
ング回路を介して上記データ出力回路に出力する一方、
上記ＰＭＯＳトランジスタがオフされたときに、上記一
時記憶回路により一時的に記憶された第２のレベル信号
を上記第２のスイッチング回路を介して上記データ出力
回路に出力することを特徴とする。

【００１９】また、上記第１の発明に係る半導体記憶装
置のデータ読出回路は、好ましくは、上記リードデータ
バスと上記第１のスイッチング回路との間に挿入接続さ
れ、上記第１の期間以外の期間に、上記リードデータバ
スを第２のレベルに固定するレベル固定回路をさらに備
えたことを特徴とする。

【００２０】さらに、上記第２の発明に係る半導体記憶
装置のデータ読出回路は、好ましくは、上記リードデー
タバスと上記第１のスイッチング回路との間に挿入接続
され、上記第１の期間以外の期間に、上記リードデータ
バスを第１のレベルに固定するレベル固定回路をさらに
備えたことを特徴とする。

【００２１】また、上記第１の発明に係る半導体記憶装
置のデータ読出回路において、好ましくは、上記プルア
ップ抵抗は、第２のレベル信号が印加されたゲートを有
するＰＭＯＳトランジスタによって構成されたことを特
徴とする。

【００２２】さらに、上記第２の発明に係る半導体記憶
装置のデータ読出回路において、好ましくは、上記プル
ダウン抵抗は、第１のレベル信号が印加されたゲートを
有するＮＭＯＳトランジスタによって構成されたことを
特徴とする。

【００２３】また、上記レベル固定回路を備えない上記
半導体記憶装置のデータ読出回路は、好ましくは、上記
メモリセルからのデータの読み出し時に、上記リードデ
ータバスに接続された出力端子をハイ・インピーダンス
とする一方、上記メモリセルからのデータの読み出し時
以外の期間に、書き込みデータ信号を反転して上記リー
ドデータバスを介して上記各メモリブロックに伝送する
インバータ回路をさらに備え、上記リードデータバスを
ライトデータバスとしても使用することを特徴とする。

【００２４】第３の発明に係る半導体記憶装置は、複数
のメモリセルを備え、上記複数のメモリセルが複数のメ
モリブロックに分割されてなるメモリアレイと、請求項
１乃至１１のうちの１つに記載のデータ読出回路とを備
えたことを特徴とする。

【００２５】

【発明の実施の形態】以下、図面を参照して本発明に係
る実施の形態について説明する。

【００２６】実施の形態１．図１は本発明に係る実施の
形態１のＳＲＡＭのブロック図であり、図２は図１の１
つのメモリブロックＭＢ１のブロック図であり、図３は
図２の１つのメモリサブブロックＭｂ１及びその周辺回
路のブロック図である。また、図４は図１のＲＤＢ１〜
ｎのうちの１つのリードデータバスＲＤＢに接続される
センスアンプ回路１２０及び、データ読出回路１３０の
ブロック図であり、図５は図４のデータ出力回路Ｂ４の
ブロック図であり、図６は図４の読出信号発生回路Ｂ１
ａのブロック図であり、図７は図４のデータ出力制御回
路Ｂ９のブロック図であり、図８は図４のＳＲＡＭのデ
ータ読出回路の動作を示すタイミングチャートである。
図１乃至図８において、従来技術の図２５乃至図２８と
同様の構成要素は同一の符号を付しており、例えば、図
６の読出信号発生回路Ｂ１ａのようにアルファベットの
小文字の添字ａを付しているのは、読出信号発生回路Ｂ
１ａは読出信号発生回路Ｂ１から回路構成が変更された
ことを意味し、以下同様である。ここで、本実施の形態
１のＳＲＡＭのデータ読出回路は、図２４の従来技術の
回路に比較して、図４に示すように、ＳＲＡＭのリード
データバスＲＤＢと、データ出力回路Ｂ４との間に、デ
ータ出力制御回路Ｂ９を備えたことを特徴とする。

【００２７】図１に示す本実施の形態のＳＲＡＭにおい
て、メモリセルアレイ１００は複数Ｎ個のメモリブロッ
クＭＢ１乃至ＭＢＮに分割され、各メモリブロックＭＢ
１乃至ＭＢＮ毎にカラムゲート１１０及びセンスアンプ
回路１２０が接続され、センスアンプ回路１２０から出
力される読出信号は複数ｎ本の信号線ＲＤＢ１乃至ＲＤ
ＢｎからなるリードデータバスＲＤＢ及びデータ読出回
路１３０を介してデータ出力端子Ｄｏｕｔから出力され
る。なお、センスアンプ回路１２０のセンスアンプ１
は、図４以降の図面において、説明の便宜上、データ読
出回路１３０内に図示する。

【００２８】図２に示すメモリブロックＭＢ１は複数ｎ
個のメモリサブブロックＭｂ１乃至Ｍｂｎに分割され、
各メモリサブブロックＭｂ１乃至Ｍｂｎ毎にカラムゲー
ト１１０−１乃至１１０−ｎ及びセンスアンプ１−１乃
至１−ｎが接続される。他のメモリブロックＭＢ２乃至
ＭＢＮは、メモリブロックＭＢ１と同様に構成される。

【００２９】図３に示すメモリサブブロックＭｂ１は、
複数ｊ個の各列のメモリセル群であるメモリセルブロッ
クＭＣＢ１乃至ＭＣＢｎに分割される。ここで、それぞ
れＨレベル又はＬレベルの２値データを記憶する（ｉ×
ｊ）個のメモリセルＭＣ１１乃至ＭＣｉｊがマトリック
ス形状で配置され、外部行アドレス信号が行アドレスデ
コーダ１４０によって復号化された行アドレス信号が出
力される複数ｉ本のワード線ＲＯＷ１乃至ＲＯＷｉが図
面の横方向に対して平行に形成される一方、複数ｊ対の
ビット線ＢＬ１乃至ＢＬｊ及び反転ビット線／ＢＬ１乃
至／ＢＬｊが図面の縦方向に形成される。なお、本明細
書及び図面において、上線のバーを／で示す。各メモリ
セルＭＣ１１乃至ＭＣｉｊは１対のビット線及び反転ビ
ット線に接続されるとともに、１本のワード線に接続さ
れる。ビット線ＢＬ１乃至ＢＬｊ及び反転ビット線／Ｂ
Ｌ１乃至／ＢＬｊの各一端は、ゲートが電源Ｖ_DDに接続
されてビット線及び反転ビット線をＨレベルにプルアッ
プするプルアップ抵抗を構成するＮＭＯＳトランジスタ
１６０，１６１に接続される一方、その各他端は、外部
列アドレス信号が列アドレスデコーダ１５０によって復
号化された列アドレス信号により制御されるカラムゲー
ト回路１１０−１に接続される。

【００３０】従って、行アドレスデコーダ１４０は、外
部行アドレス信号に応答して、１本のワード線を選択す
る一方、カラムゲート１１０−１は複数ｊ対のビット線
及び反転ビット線から１対のビット線及び反転ビット線
を選択することにより、１つのメモリセルが選択され、
選択されたメモリセルから、上記選択された１対のビッ
ト線及び反転ビット線を介して送られるデータ読出信号
を図２のセンスアンプ１−１に出力する。さらに、メモ
リサブブロックＭｂ２乃至Ｍｂｎはメモリサブブロック
Ｍｂ１と同様に構成される。

【００３１】図４のデータ読出回路１３０において、Ｂ
１（１）乃至Ｂ１（ｎ）はそれぞれ図６に示す構成を有
する読出信号発生回路Ｂ１ａであり、読出信号発生回路
Ｂ１ａは、各メモリサブブロック毎にメモリセルからの
出力信号を増幅するセンスアンプ１を備え、外部アドレ
ス信号をＳＲＡＭ装置内部で復号化されたＢＳ１信号乃
至ＢＳｎ信号により選択された１つのメモリサブブロッ
ク内のセンスアンプ１から出力されるデータ読出信号を
リードデータバスＲＤＢに出力する回路である。Ｂ５は
データ読み出し時にセンスアンプ１を活性化するイネー
ブル信号をデータ出力制御回路Ｂ９を介して各読出信号
発生回路Ｂ１（１）乃至Ｂ１（ｎ）に出力する回路であ
り、ＮＡＮＤゲート２１及び２２で構成される。Ｂ４は
データラッチ機能を持つデータ出力回路であって、デー
タ出力回路Ｂ４は、ＯＥ信号とＷＥ信号とＷＤ信号とに
基づいて、各メモリブロックの読出信号発生回路Ｂ１ａ
からリードデータバスＲＤＢを介して入力される読み出
しデータを一時的に格納した後出力する。

【００３２】図５のデータ出力回路Ｂ４は図２６の従来
技術のデータ出力回路Ｂ４と同一の回路を有する。

【００３３】図６の読出信号発生回路Ｂ１ａは、読出信
号Ｅの出力回路に、ＮＭＯＳトランジスタ８を備えたこ
とを特徴としている。図６において、ＢＳ信号Ｃとイネ
ーブル信号Ｄを入力とするＮＯＲゲート４から出力され
る信号は、センスアンプ１の動作をイネーブルするＮＭ
ＯＳトランジスタ５のゲートに印加されるとともに、セ
ンスアンプ１の出力端子のノードｎ１のレベルをＨレベ
ルにプルアップするためのＰＭＯＳトランジスタ２３の
ゲートに印加される。ここで、Ｈレベルの電圧を有する
電源Ｖ_DDはＰＭＯＳトランジスタ２３のソース及びドレ
インを介してノードｎ１に接続される。センスアンプ１
から出力される読出信号はインバータ２４を介してＮＭ
ＯＳトランジスタ８のゲートに印加される。ＮＭＯＳト
ランジスタ８のソースは接地され、そのドレインはデー
タの読出信号を伝送するリードデータバスＲＤＢに接続
される。従って、ＮＭＯＳトランジスタ８がオンされた
ときは、そのドレインに接続されたリードデータバスＲ
ＤＢは接地電位であるＬレベルとなる一方、ＮＭＯＳト
ランジスタ８がオフとされたときは、リードデータバス
ＲＤＢはハイ・インピーダンスとなり、センスアンプ１
からインバータ２４を介して出力される読出信号をリー
ドデータバスＲＤＢに出力することを停止する。

【００３４】以上のように構成された読出信号発生回路
Ｂ１ａにおいて、それぞれＢＳ信号Ｃとイネーブル信号
Ｄである入力信号Ｃ，ＤがともにＬレベルになると、Ｎ
ＯＲゲート４の出力がＨレベルになり、これによって、
ＰＭＯＳトランジスタ２３がオフとなり、ＮＭＯＳトラ
ンジスタ５がオンし、センスアンプ１が活性化する。セ
ンスアンプ１が活性化すると、センスアンプ１は、メモ
リセルのＩ／Ｏラインからの入力信号Ａ，Ｂを差動増幅
して、当該反転増幅信号はノードｎ１及びインバータ２
４を介してＮＭＯＳトランジスタ８のゲートに印加され
る。このとき、ノードｎ５はＨレベル又はＬレベルのい
ずれか１つのレベルになり、ノードｎ５がＨレベルのと
きはＮＭＯＳトランジスタ８がオンし、リードデータバ
スＲＤＢにＬレベル信号を出力する一方、ノードｎ５が
Ｌレベルのときは、ＮＭＯＳトランジスタ８がオフとな
り、出力信号Ｅの出力状態はハイ・インピーダンスとな
る。また、上記入力信号Ｃ，Ｄのいずれか１つがＨレベ
ルになるとノードｎ２がＬレベルになり、このとき、セ
ンスアンプ１は非活性状態となる。同時に、ＰＭＯＳト
ランジスタ２３がオンして、電源Ｖ_DDのＨレベル電圧は
ＰＭＯＳトランジスタ２３のソース及びドレインを介し
てノードｎ１に印加され、このＨレベル信号はインバー
タ２４を介してＮＭＯＳトランジスタ８のゲートに印加
されて、ノードｎ５がＬレベルになり、ＮＭＯＳトラン
ジスタ８がオフとなり、出力信号Ｅの出力状態はハイ・
インピーダンスとなる。

【００３５】図７において、データ出力制御回路Ｂ９
は、ノードｎ１３と出力端子Ｍとの間に接続され入力さ
れた信号を反転して出力するスイッチング回路であるク
ロックドインバータＢ６と、インバータ３１と、遅延回
路Ｂ７を備えた制御回路Ｂ８と、リードデータバスＲＤ
ＢとクロックドインバータＢ６との間に接続されクロッ
クドインバータＢ６をリードデータバスＲＤＢから切り
放すためのスイッチング回路であるＮＭＯＳトランジス
タ２５と、ノードｎ１３をＨレベルにプルアップするた
めに、ＮＭＯＳトランジスタ８のオン抵抗に比較して十
分に大きな抵抗値を有するプルアップ抵抗２６とを備え
る。

【００３６】ここで、クロックドインバータＢ６は、Ｐ
ＭＯＳトランジスタ２７，２８、及びＮＭＯＳトランジ
スタ２９，３０を備えたＣＭＯＳインバータで構成さ
れ、制御回路Ｂ８の出力ノードであるノードｎ１４がＨ
レベルのときは、クロックドインバータＢ６が活性化し
て、ノードｎ１３のレベル信号を反転して出力端子Ｍに
出力する一方し、上記ノードｎ１４がＬレベルのときは
クロックドインバータＢ６は非活性状態となり、出力端
子Ｍへの出力状態はハイ・インピーダンスとなる。ま
た、ノードｎ１４がＨレベルのときはＮＭＯＳトランジ
スタ２５がオンし、入力端子Ｌとノードｎ１３との間が
導通状態となる一方、ノードｎ１４がＬレベルのとき
は、逆に入力端子Ｌとノードｎ１３との間が非導通状態
となる。制御回路Ｂ８は、クロックドインバータＢ６と
ＮＭＯＳトランジスタ２５の動作を制御するとともに、
出力イネーブル信号Ｐを発生してセンスアンプ１の動作
を制御する回路である。センスアンプ１が活性状態のと
きはクロックドインバータＢ６は活性状態となり、ＮＭ
ＯＳトランジスタ２５はオンされ、センスアンプ１が非
活性状態のときはクロックドインバータＢ６は非活性状
態となり、ＮＭＯＳトランジスタ２５はオフとなる。な
お、ノードｎ１３は上記プルアップ抵抗２６を介して電
源Ｖ_DDに接続されてＨレベルにプルアップされている。

【００３７】図４のイネーブル信号発生回路Ｂ５から出
力されるイネーブル信号Ｎは、制御回路Ｂ８内のＮＯＲ
ゲート３３の第１の入力端子に入力されるとともに、イ
ンバータ３２を介してＮＯＲゲート３６の第２の入力端
子に入力される。ＮＯＲゲート３３からの出力信号は縦
続接続された２個のインバータ３４，３５からなる遅延
回路を介してＮＯＲゲート３６の第１の入力端子に入力
され、ＮＯＲゲート３６からの出力信号は縦続接続され
た２個のインバータ３７，３８からなる遅延回路を介し
てＮＯＲゲート３３の第２の入力端子に入力される。そ
して、ＮＯＲゲート３３からの出力信号はノードｎ１４
を介してＮＭＯＳトランジスタ２５のゲートに印加さ
れ、ＮＯＲゲート３６からの出力信号はイネーブル信号
Ｐとして各メモリブロックの読出信号発生回路Ｂ１ａに
出力される。

【００３８】図８のタイミングチャートは、外部アドレ
スがＡ（０）番地とＡ（１）番地の２サイクルで、Ａ
（０）番地のデータの読み出し動作とＡ（１）番地のデ
ータの読み出し動作を示したもので、Ａ（０）番地とＡ
（１）番地には予め互い異なる（例えば、Ａ（０）番地
のデータが“０”（又はＬレベルデータ）なら、Ａ
（１）番地のデータは“１”（又はＨレベルデータ）で
ある。）データが書き込まれているものとする。また、
Ａ（０）番地とＡ（１）番地のデータはともに図４の読
出信号発生回路Ｂ１（１）から出力されるものとする。
また、図５の入力信号ＧはＨレベルに固定されかつ入力
信号ＫはＬレベルに固定されているものとする。

【００３９】図８を参照して、実施の形態１における読
み出し動作を以下に説明する。Ａ（０）番地のデータの
読み出しにおいて、外部ＣＳ信号がＬレベルになると、
ＢＳ１信号がＬレベルになり、読出信号発生回路Ｂ１
（１）のメモリブロックが選択されて活性状態となり、
書き込みか読み出しかを選択するＳＥ信号がＨレベルに
なり、読出信号発生回路Ｂ１（１）のメモリブロックの
データが読み出し可能となる。また、外部ＣＳ信号の立
ち下がりエッジに応答して、負のパルス信号であるＣＳ
ＴＤ信号が発生され、当該ＣＳＴＤ信号は図４のＮＡＮ
Ｄゲート２２を介してノードｎ１１に印加されて、ノー
ドｎ１１において正のパルス信号が発生される。当該正
のパルス信号はＮＡＮＤゲート２１を介してノードｎ１
２に印加されて、ノードｎ１２において負のパルス信号
が発生され、当該負のパルス信号は、図７のインバータ
３２を介してノードｎ１５に印加されて、ノードｎ１５
において正のパルス信号が発生される。

【００４０】ノードｎ１２の負のパルス信号とノードｎ
１５の正のパルス信号は、制御回路Ｂ８で以下のように
動作し、ノードｎ１４において正のパルス信号が出力さ
れるとともに、ノードｎ１８において負のパルス信号が
出力される。ノードｎ１５の正のパルスの立ち上がりに
応答してノードｎ１８はＬレベルになり、インバータ３
７，３８の遅延回路による遅延時間ｔ５を経て、ノード
ｎ１６がＬレベルになり、当該Ｌレベル信号はＮＯＲゲ
ート３３を介してノードｎ１４に印加されて、ノードｎ
１４がＨレベルになる。ノードｎ１２の負のパルスの立
ち上がりに応答してノードｎ１４はＬレベルになり、イ
ンバータ３４，３５の遅延回路による遅延時間ｔ６を経
て、ノードｎ１７がＬレベルになり、当該Ｌレベル信号
はＮＯＲゲート３６を介してノードｎ１８に印加され、
ノードｎ１８はＨレベルとなる。

【００４１】ノードｎ１８の負のパルス信号はＮＯＲゲ
ート４を介してノードｎ２に印加されて、ノードｎ２に
おいて正のパルス信号が出力され、ノードｎ２に正のパ
ルス信号が発生している期間ｔ１にセンスアンプ１が活
性状態となり、Ａ（０）番地のデータとしてＨレベル信
号がノードｎ１に出力され、当該Ｈレベル信号はインバ
ータ２４を介してノードｎ５に印加されて、ノードｎ５
がＬレベルになり、このとき、ＮＭＯＳトランジスタ８
がオフとなり、リードデータバスＲＤＢへの出力状態は
ハイ・インピーダンスとなる。また、ノードｎ１３はプ
ルアップ抵抗２６を介して電源Ｖ_DDに接続されて、Ｈレ
ベルにプルアップされており、ノードｎ１４に正のパル
ス信号が発生している期間ｔ９にＮＭＯＳトランジスタ
２５がオンされ、クロックドインバータＢ６が活性状態
になることにより、ノードｎ６にＬレベル信号が出力さ
れ、このとき、当該Ｌレベル信号がデータラッチ回路Ｂ
２に格納されて、外部出力端子ＤｏｕｔにＬレベル信号
が出力される。なお、期間ｔ９でリードデータバスＲＤ
ＢにＨレベルよりＮＭＯＳトランジスタ２５のしきい値
Ｖｔｈ分だけ低いレベル信号が出力されるが、当該レベ
ル信号は外部出力端子Ｄｏｕｔへのデータ出力には直接
関係せず、期間ｔ９、及び後述のｔ２以外の期間では、
図８において斜線部で示すように、リードデータバスＲ
ＤＢのレベルは不定である。従って、リードデータバス
ＲＤＢでは、ＬレベルからＨレベルに、もしくは、Ｈレ
ベルからＬレベルにフルスイングで変化させない。

【００４２】このように、制御回路Ｂ８は、ノードｎ２
に正のパルス信号が発生しセンスアンプ１を活性化して
いる期間ｔ１，ｔ２内の期間ｔ９及びｔ１０において、
ノードｎ１４に正のパルス信号を発生させ、すなわち、
期間ｔ１内の中央部に含まれかつ期間ｔ１よりも短い期
間ｔ９、並びに、期間ｔ２内の中央部に含まれかつ期間
ｔ２よりも短い期間ｔ１０において、ＮＭＯＳトランジ
スタ２５がオンし、クロックドインバータＢ６を活性状
態にするように制御し、次のサイクルの別のアドレスに
おけるデータの誤読み出しを防止する役割を果たしてい
る。なお、遅延時間ｔ５，ｔ６，ｔ７，ｔ８は、遅延回
路Ｂ７のインバータ３４，３５及び３７，３８の段数を
変えることにより調節可能となる。

【００４３】Ａ（１）番地のデータの読み出しにおい
て、外部アドレス信号の変化に応答して、負のパルス信
号であるＡＴＤ信号が発生され、当該ＡＴＤ信号はＮＡ
ＮＤゲート２２を介してノードｎ１１に印加されて、ノ
ードｎ１１において正のパルス信号が発生され、当該正
のパルス信号はＮＡＮＤゲート２１を介してノードｎ１
２に印加されて、ノードｎ１２において負のパルス信号
が発生され、それ以降は、Ａ（０）番地のデータの読み
出しと同様にして、期間ｔ２でセンスアンプ１が活性化
し、ノードｎ１にＡ（１）番地のデータとしてＬレベル
信号が出力され、当該Ｌレベル信号はインバータ２４を
介してノードｎ５に印加されて、ノードｎ５がＨレベル
になり、これにより、ＮＭＯＳトランジスタ８がオン
し、リードデータバスＲＤＢにＬレベル信号が出力され
る。ノードｎ２に正のパルス信号が発生しセンスアンプ
１を活性化している期間ｔ２内の期間ｔ１０に、ノード
ｎ１４に正のパルス信号が発生して、すなわち、期間ｔ
２内の中央部に含まれかつ期間ｔ２よりも短く設定され
た期間ｔ１０において、ＮＭＯＳトランジスタ２５がオ
ンし、クロックドインバータＢ６が活性状態になる。こ
のとき、プルアップ抵抗２６の抵抗値はＮＭＯＳトラン
ジスタ８のオン抵抗に比較して十分に大きく設定してい
るため、ノードｎ１３はＮＭＯＳトランジスタ８のオン
によりＬレベルとなり、当該Ｌレベル信号はクロックド
インバータＢ６を介してノードｎ６に印加されて、ノー
ドｎ６にＨレベル信号が出力され、次いで、当該Ｈレベ
ル信号はデータラッチ回路Ｂ２に一時的に格納されて、
外部出力端子ＤｏｕｔにＨレベル信号が出力される。ま
た、期間ｔ１０において、電源Ｖ_DDからプルアップ抵抗
２６、ＮＭＯＳトランジスタ２５、リードデータバスＲ
ＤＢ、ＮＭＯＳトランジスタ８を介して接地端子に対し
て貫通電流が発生するが、プルアップ抵抗２６の抵抗値
を十分に大きくすることにより微小にすることができ
る。

【００４４】以上説明したように、従来技術において
は、図２７のＣＭＯＳインバータによりリードデータバ
スＲＤＢを駆動していたが、本実施の形態においては、
ＮＭＯＳトランジスタ８で駆動させることにより、リー
ドデータバスＲＤＢのドライバ容量を減らし、かつ、リ
ードデータバスＲＤＢのレベルをＨレベルからＬレベル
に、又はＬレベルからＨレベルにフルスイングさせない
ことにより、リードデータバスＲＤＢでの読出信号の遅
延時間を激減させ、データ読み出し動作を誤読み出し無
しで高速化することができるとともに、リードデータバ
スＲＤＢの充放電電流も従来技術に比較して減少させ、
消費電力を大幅に小さくすることができる。

【００４５】実施の形態２．図９は本発明に係る実施の
形態２であるＳＲＡＭのデータ読出回路における読出信
号発生回路Ｂ１ｂのブロック図であり、図１０は実施の
形態２であるＳＲＡＭのデータ読出回路におけるデータ
出力制御回路Ｂ９ａのブロック図であり、図１１は実施
の形態２であるＳＲＡＭのデータ読出回路の動作を示す
タイミングチャートである。本実施の形態２は実施の形
態１に比較して以下の点が異なる。 （ａ）図６のＮＭＯＳトランジスタ８に代えて、図９の
ＰＭＯＳトランジスタ７を備えた。これに伴い、図９に
示すように、インバータ３９がインバータ２４とＰＭＯ
Ｓトランジスタ７のゲートとの間に挿入された。 （ｂ）図７のＮＭＯＳトランジスタ２５に代えて図１０
のＰＭＯＳトランジスタ４０を備えた。これに伴い、図
１０に示すように、インバータ４１が、ノードｎ１４と
ＰＭＯＳトランジスタ４０のゲートとの間に、挿入され
た。 （ｃ）図７のプルアップ抵抗２６に代えて、ノードｎ１
３をＬレベルにプルダウンするためのプルダウン抵抗２
６ａを備えた。ここで、ノードｎ１３はプルダウン抵抗
２６ａを介して接地される。プルダウン抵抗２６ａの抵
抗値はＰＭＯＳトランジスタ７のオン抵抗より十分に大
きく設定される。

【００４６】図９において、センスアンプ１からの読出
信号はインバータ２４及び３９を介してＰＭＯＳトラン
ジスタ７のゲートに印加され、電源Ｖ_DDはＰＭＯＳトラ
ンジスタ７のソース及びドレインを介して、読出信号Ｅ
を伝送するリードデータバスＲＤＢに接続される。従っ
て、ＰＭＯＳトランジスタ７がオンされたときは、Ｈレ
ベル信号がリードデータバスＲＤＢに出力される一方、
ＰＭＯＳトランジスタ７がオフされたときはリードデー
タバスＲＤＢはハイ・インピーダンスとなり、センスア
ンプ１からインバータ２４及び３９を介して出力される
読出信号はリードデータバスＲＤＢに出力されない。

【００４７】以上のように構成された読出信号発生回路
Ｂ１ｂにおいて、上記入力信号Ｃ，ＤがともにＬレベル
になると、ＮＯＲゲート４の出力がＨレベルになり、Ｐ
ＭＯＳトランジスタ２３がオフとなり、ＮＭＯＳトラン
ジスタ５がオンし、センスアンプ１が活性化する。セン
スアンプ１が活性化すると上記入力信号Ａ，Ｂを差動増
幅してノードｎ１に出力し、差動増幅された読出信号は
インバータ２４，３９を介してノードｎ５に印加され、
ノードｎ５はＨレベル又はＬレベルのいずれかの１つの
レベルになり、ノードｎ５がＬレベルのときはＰＭＯＳ
トランジスタ７がオンし、リードデータバスＲＤＢにＨ
レベルを出力する一方、ノードｎ５がＨレベルのときは
ＰＭＯＳトランジスタ７がオフとなり、出力信号Ｅの出
力状態はハイ・インピーダンスとなる。また、上記入力
信号Ｃ，Ｄのいずれか１つがＨレベルになると、ノード
ｎ２がＬレベルになり、センスアンプ１は非活性状態で
あり、ＰＭＯＳトランジスタ２３がオンし、ノードｎ１
にＨレベルを出力し、当該Ｈレベル信号はインバータ２
４，３９を介してノードｎ５に印加されて、ノードｎ５
がＨレベルになり、ＰＭＯＳトランジスタ７がオフとな
り、出力信号Ｅの出力状態はハイ・インピーダンスとな
る。

【００４８】図１０において、クロックドインバータＢ
６及び制御回路Ｂ８は実施の形態１と同様に構成され、
同様の動作をする。また、ノードｎ１４がＨレベルのと
きは、Ｈレベル信号がインバータ４１を介してノードｎ
１９に印加されて、ノードｎ１９がＬレベルとなり、Ｐ
ＭＯＳトランジスタ４０がオンし、入力端子Ｌとノード
ｎ１３との間が導通状態となり、ノードｎ１４がＬレベ
ルのときは、逆に入力端子Ｌとノードｎ１３との間が非
導通状態となる。

【００４９】図１１のタイミングチャートは、外部アド
レスがＡ（０）とＡ（１）の２サイクルで、Ａ（０）番
地のデータの読み出しとＡ（１）番地のデータの読み出
しを示したもので、Ａ（０）番地とＡ（１）番地には予
め互い異なる（例えば、Ａ（０）番地のデータが“０”
なら、Ａ（１）番地のデータは“１”である。）データ
が書き込まれているものとする。また、Ａ（０）番地と
Ａ（１）番地のデータはともに図４の読出信号発生回路
Ｂ１（１）から出力されるものとする。また、図５の入
力信号ＧはＨレベルに固定されかつ入力信号ＫはＬレベ
ルに固定されているものとする。

【００５０】図１１を参照して、実施の形態２における
読み出し動作を以下に説明する。Ａ（０）番地のデータ
の読み出しにおいて、外部ＣＳ信号がＬレベルになる
と、ＢＳ１信号がＬレベルになり、読出信号発生回路Ｂ
１（１）のメモリブロックが選択され活性状態となり、
書き込みか読み出しかを選択するＳＥ信号がＨレベルに
なり、読出信号発生回路Ｂ１（１）のメモリブロックの
データが読み出し可能となる。また、外部ＣＳ信号の立
ち下がりエッジに応答して、負のパルス信号であるＣＳ
ＴＤ信号が発生され、当該ＣＳＴＤ信号はＮＡＮＤゲー
ト２２を介してノードｎ１１に印加されて、ノードｎ１
１において正のパルス信号が発生され、当該正のパルス
信号はＮＡＮＤゲート２１を介してノードｎ１２に印加
されて、ノードｎ１２において負のパルス信号が発生さ
れ、当該負のパルス信号は、インバータ３２を介してノ
ードｎ１５に印加されて、ノードｎ１５において正のパ
ルス信号が発生される。

【００５１】ノードｎ１２の負のパルス信号とノードｎ
１５の正のパルス信号は、制御回路Ｂ８で実施の形態１
と同様に動作し、ノードｎ１４に正のパルスが出力され
るとともに、ノードｎ１８に負のパルス信号が出力され
る。ノードｎ１４の正のパルス信号は、インバータ４１
を介してノードｎ１９に印加されて、ノードｎ１９で負
のパルス信号を発生させる。

【００５２】ノードｎ１８の負のパルス信号は、ＮＯＲ
ゲート４を介してノードｎ２に印加されて、ノードｎ２
に正のパルス信号が出力され、ノードｎ２に正のパルス
信号が発生している期間ｔ１にセンスアンプ１が活性状
態となりＡ（０）番地のデータとしてＨレベル信号がノ
ードｎ１に出力され、当該Ｈレベル信号はインバータ２
４，３９を介してノードｎ５に印加されて、ノードｎ５
がＨレベルになり、ＰＭＯＳトランジスタ７がオフとな
り、リードデータバスＲＤＢへの出力状態はハイ・イン
ピーダンスとなる。また、ノードｎ１３はプルダウン抵
抗２６ａによりＬレベルになっており、ノードｎ１９に
負のパルス信号が発生している期間ｔ９にＰＭＯＳトラ
ンジスタ４０がオンし、クロックドインバータＢ６が活
性状態になることにより、ノードｎ６にＨレベル信号が
出力され、当該Ｈレベル信号がデータラッチ回路Ｂ２に
格納されて、外部出力端子ＤｏｕｔにＨレベル信号が出
力される。なお、期間ｔ９でリードデータバスＲＤＢに
ＬレベルよりＰＭＯＳトランジスタ４０のしきい値Ｖｔ
ｈ分だけ高いレベル信号が出力されるが、当該レベル信
号は外部出力端子Ｄｏｕｔへのデータ出力には直接関係
せず、期間ｔ９、及び後述の期間ｔ２以外の期間ではリ
ードデータバスＲＤＢのレベルは不定である。従って、
リードデータバスＲＤＢでは、ＬレベルからＨレベル
に、もしくは、ＨレベルからＬレベルにフルスイングで
変化させない。

【００５３】このように、制御回路Ｂ８は、ノードｎ２
に正のパルス信号が発生しセンスアンプ１を活性化して
いる、期間ｔ１内の中央部に含まれかつ期間ｔ１よりも
短い期間ｔ９、並びに、期間ｔ２内の中央部に含まれか
つ期間ｔ２よりも短い期間ｔ１０において、ノードｎ１
４に正のパルス信号を発生させ、これにより、ＮＭＯＳ
トランジスタ２５をオンし、クロックドインバータＢ６
を活性状態にするという制御をし、次のサイクルの別の
アドレスにおけるデータの誤読み出しを防止する役割を
果たしている。遅延時間ｔ５，ｔ６，ｔ７，ｔ８は、遅
延回路Ｂ７のインバータの段数を変えることにより調節
可能となる。

【００５４】Ａ（１）番地のデータの読み出しにおい
て、外部アドレス信号の変化に応答して、負のパルス信
号であるＡＴＤ信号が発生し、当該ＡＴＤ信号はＮＡＮ
Ｄゲート２２を介してノードｎ１１に印加されて、ノー
ドｎ１１に正のパルス信号が発生され、当該正のパルス
信号はＮＡＮＤゲート２１を介してノードｎ１２に印加
されて、ノードｎ１２に負のパルス信号が発生され、そ
れ以降はＡ（０）番地のデータの読み出し動作と同様に
して、期間ｔ２でセンスアンプ１が活性化し、ノードｎ
１にＡ（１）番地のデータとしてＬレベル信号が出力さ
れ、当該Ｌレベル信号はインバータ２４，３９を介して
ノードｎ５に印加されて、ノードｎ５がＬレベルにな
り、これにより、ＰＭＯＳトランジスタ７がオンし、リ
ードデータバスＲＤＢにＨレベル信号が出力される。ノ
ードｎ２に正のパルス信号が発生しセンスアンプ１を活
性化している、期間ｔ２内の中央部に含まれかつ期間ｔ
２よりも短い期間ｔ１０において、ノードｎ１９に負の
パルス信号が発生され、これにより、ＰＭＯＳトランジ
スタ４０がオンし、クロックドインバータＢ６が活性状
態になる。このとき、プルダウン抵抗２６ａの抵抗値は
ＰＭＯＳトランジスタ７のオン抵抗より十分に大きくし
ているため、ノードｎ１３はＮＭＯＳトランジスタ７の
オンによりＨレベルとなり、当該Ｈレベル信号はクロッ
クドインバータＢ６を介してノードｎ６に出力されて、
ノードｎ６にＬレベル信号が出力され、当該Ｌレベル信
号がデータラッチ回路Ｂ２に一時的に格納されて、外部
出力端子ＤｏｕｔにＬレベル信号が出力される。また、
期間ｔ１０で、図９の電源Ｖ_DDからＰＭＯＳトランジス
タ７、ＰＭＯＳトランジスタ４０及びプルダウン抵抗２
６ａを介して貫通電流が発生するが、プルダウン抵抗２
６ａの抵抗値を、ＰＭＯＳトランジスタ７のオン抵抗に
比較して十分に大きくすることにより微小にすることが
できる。

【００５５】以上説明したように、従来技術において
は、図２７のＣＭＯＳインバータによりリードデータバ
スＲＤＢを駆動していたが、本実施の形態においては、
ＰＭＯＳトランジスタ７で駆動させることにより、リー
ドデータバスＲＤＢのドライバ容量を減らし、かつ、リ
ードデータバスＲＤＢのレベルをＨレベルからＬレベル
に、又はＬレベルからＨレベルにフルスイングさせない
ことにより、リードデータバスＲＤＢでの読出信号の遅
延時間を激減させ、データ読み出し動作を誤読み出し無
しで高速化することができるとともに、リードデータバ
スＲＤＢの充放電電流も従来技術に比較して減少させ、
消費電力を大幅に小さくすることができる。

【００５６】実施の形態３．図１２は本発明に係る実施
の形態３であるＳＲＡＭのデータ読出回路におけるデー
タ出力制御回路Ｂ９ｂのブロック図であり、図１３は実
施の形態３であるＳＲＡＭのデータ読出回路の動作を示
すタイミングチャートである。本実施の形態のデータ出
力制御回路Ｂ９ｂは、図５のデータ出力制御回路Ｂ９に
比較して、プルアップ抵抗２６に代えてデータ一時記憶
回路Ｂ２１を備えたことを特徴とする。

【００５７】図１２において、制御回路Ｂ８は実施の形
態１と同様に構成され、クロックドインバータＢ６とＮ
ＭＯＳトランジスタ２５の動作を制御するとともに、イ
ネーブル信号Ｐによりセンスアンプ１とＰＭＯＳトラン
ジスタ４４のオン・オフを制御する回路である。ここ
で、イネーブル信号Ｐはインバータ４２及びノードｎ２
０を介してＰＭＯＳトランジスタ４４のゲートに印加さ
れ、電源Ｖ_DDはＰＭＯＳトランジスタ４３のソース及び
ドレイン、並びに、ＰＭＯＳトランジスタ４４のソース
及びドレインを介してノードｎ１３に接続される。な
お、ノードｎ１３の信号はＰＭＯＳトランジスタ４３の
ゲートに印加される。

【００５８】ここで、センスアンプ１が活性状態のとき
は、ＰＭＯＳトランジスタ４４はオフで、クロックドイ
ンバータＢ６は活性状態となり、ＮＭＯＳトランジスタ
２５をオンさせる一方、センスアンプ１が非活性状態の
ときは、ＰＭＯＳトランジスタ４４はオンとされ、クロ
ックドインバータＢ６は非活性状態となり、ＮＭＯＳト
ランジスタ２５はオフとされる。ラッチ回路Ｂ１０は、
ループ状に縦続接続されかつインバータ４５の入力端子
とインバータ４６の出力端子がノードｎ１３に接続され
たインバータ４５，４６から構成され、ＰＭＯＳトラン
ジスタ４３，４４を介してノードｎ１３に出力されるＨ
レベル信号を一時的に格納し、又は、ＮＭＯＳトランジ
スタ２５を介してノードｎ１３に出力されるＬレベル信
号を一時的に格納する。

【００５９】図１３のタイミングチャートは、外部アド
レスがＡ（０）番地とＡ（１）番地の２サイクルで、Ａ
（０）番地のデータの読み出しとＡ（１）番地のデータ
の読み出しを示したもので、Ａ（０）番地とＡ（１）番
地には予め互い異なる（例えば、Ａ（０）番地のデータ
が“０”なら、Ａ（１）番地のデータは“１”であ
る。）データが書き込まれているものとする。また、Ａ
（０）番地とＡ（１）番地のデータはともに図４のＢ１
（１）から出力されるものとする。また、図５の入力信
号ＧはＨレベルに固定されかつ入力信号ＫはＬレベルに
固定されているものとする。

【００６０】図１３を参照して、実施の形態３における
読み出し動作を以下に説明する。Ａ（０）番地のデータ
の読み出しにおいて、外部ＣＳ信号がＬレベルになる
と、ＢＳ１信号がＬレベルになり、読出信号発生回路Ｂ
１（１）のメモリブロックが選択され活性状態となり、
書き込みか読み出しかを選択するＳＥ信号がＨレベルに
なり、読出信号発生回路Ｂ１（１）のメモリブロックの
データが読み出し可能となる。また、外部ＣＳ信号の立
ち下がりエッジに応答して、負のパルス信号であるＣＳ
ＴＤ信号が発生され、当該ＣＳＴＤ信号がＮＡＮＤゲー
ト２２を介してノードｎ１１に印加されて、ノードｎ１
１に正のパルス信号が発生され、当該正のパルス信号は
ＮＡＮＤゲート２１を介してノードｎ１２に印加され
て、当該ノードｎ１２に負のパルス信号が発生し、当該
負のパルス信号はインバータ３２を介してノードｎ１５
に印加されて、ノードｎ１５に正のパルス信号が発生さ
れる。

【００６１】ノードｎ１２の負のパルス信号とノードｎ
１５の正のパルス信号は、制御回路Ｂ８で実施の形態１
と同様に動作し、ノードｎ１４に正のパルスが出力さ
れ、ノードｎ１８に負のパルス信号が出力される。ノー
ドｎ１８の負のパルス信号は、実施の形態１と同様に、
期間ｔ１にセンスアンプ１を活性化し、Ａ（０）番地の
データとしてＨレベル信号がノードｎ１に出力され、リ
ードデータバスＲＤＢへの出力状態はハイ・インピーダ
ンスとなる。ノードｎ１３のレベルは、詳細後述のよう
にセンスアンプ１が活性化する直前ではラッチ回路Ｂ１
０によりＨレベルになっており、ノードｎ１４に正のパ
ルス信号が発生している期間ｔ９にＮＭＯＳトランジス
タ２５がオンし、クロックドインバータＢ６が活性状態
になることにより、ノードｎ６にＬレベル信号が出力さ
れ、当該Ｌレベル信号がデータラッチ回路Ｂ２に一時的
に格納されて、外部出力端子ＤｏｕｔにＬレベル信号が
出力される。なお、期間ｔ９でリードデータバスＲＤＢ
にＨレベルよりＮＭＯＳトランジスタ２５のしきい値Ｖ
ｔｈ分だけ低いレベル信号が出力されるが、外部出力端
子Ｄｏｕｔへのデータ出力には直接関係せず、期間ｔ
９、及び後述の期間ｔ２以外の期間ではリードデータバ
スＲＤＢのレベルは不定である。

【００６２】また、ノードｎ１８の負のパルス信号は、
インバータ４１を介してノードｎ２０に印加されて、ノ
ードｎ２０に正のパルス信号が発生され、ノードｎ２０
の正のパルス期間にＰＭＯＳトランジスタ４４はオフと
するが、Ａ（０）番地のデータの読み出しにおいては、
ノードｎ１３がＨレベルのままなので、ＰＭＯＳトラン
ジスタ４３はオフのままで、ＰＭＯＳトランジスタ４４
がオン・オフしてもノードｎ１３に影響はしない。

【００６３】Ａ（１）番地のデータの読み出しにおい
て、実施の形態１と同様に、期間ｔ２でセンスアンプ１
が活性化し、ＮＭＯＳトランジスタ８がオンし、リード
データバスＲＤＢにＬレベル信号が出力される。センス
アンプ１が活性化すると同時に、ＰＭＯＳトランジスタ
４４はオフとなり、期間ｔ２内の中央部に含まれかつ期
間ｔ２よりも短い期間ｔ１０に、ノードｎ１４に正のパ
ルス信号が発生して、ＮＭＯＳトランジスタ２５がオン
し、クロックドインバータＢ６が活性状態となり、この
とき、ラッチ回路Ｂ１０によりＨレベルになっていたノ
ードｎ１３はラッチ回路Ｂ１０が書き換えられてＬレベ
ルとなり、当該Ｌレベル信号はクロックドインバータＢ
６を介してノードｎ６に印加されて、ノードｎ６にＨレ
ベル信号が出力され、当該Ｈレベル信号はデータラッチ
回路Ｂ２に一時的に格納されて、外部出力端子Ｄｏｕｔ
にＨレベル信号が出力される。期間ｔ１０の直後、ＮＭ
ＯＳトランジスタ２５がオフとなり、クロックドインバ
ータＢ６が非活性状態となり、この時点ではノードｎ１
３はラッチ回路Ｂ１０によりＬレベルが保持されている
が、期間ｔ２の直後、ノードｎ２０がＬレベルとなり、
ＰＭＯＳトランジスタ４４はオンする。このとき、ノー
ドｎ１３がＬレベルでＰＭＯＳトランジスタ４３がオン
しているので、Ｈレベル信号がＰＭＯＳトランジスタ４
３，４４を介してノードｎ１３に出力され、ラッチ回路
Ｂ１０内の保持信号レベルがＨレベルに書き換えられ
て、ノードｎ１３はＨレベルに保持され、ＰＭＯＳトラ
ンジスタ４３はオフとなる。

【００６４】従って、制御回路Ｂ８は、メモリセルから
のデータの読み出し時であってセンスアンプ１が活性化
されている期間ｔ１またはｔ２以外の期間に、データ一
時記憶回路Ｂ２１に予めＨレベル信号を記憶させるよう
に制御する一方、期間ｔ１に含まれかつ期間ｔ１よりも
短い所定の期間ｔ９、並びに、期間ｔ２に含まれかつ期
間ｔ１よりも短い所定の期間ｔ１０に、ＮＭＯＳトラン
ジスタ２５及びクロックドインバータＢ６をオンにする
ように制御する。そして、ＮＭＯＳトランジスタ８がオ
ンされたときに、ＮＭＯＳトランジスタ８から出力され
たＬレベル信号をＮＭＯＳトランジスタ２５、データ一
時記憶回路Ｂ２１及びクロックドインバータＢ６を介し
て上記データ出力回路Ｂ４に出力する一方、上記ＮＭＯ
Ｓトランジスタ８がオフされたときに、データ一時記憶
回路Ｂ２１により一時的に記憶されたＨレベル信号をク
ロックドインバータＢ６を介して上記データ出力回路Ｂ
４に出力する。

【００６５】このように、制御回路Ｂ８は、ノードｎ２
に正のパルス信号を発生しセンスアンプ１を活性化して
いる、期間ｔ１内の中央部に含まれかつ期間ｔ１よりも
短い期間ｔ９、並びに、期間ｔ２の中央部に含まれかつ
期間ｔ２よりも短い期間ｔ１０において、ノードｎ１４
に正のパルス信号を発生させ、これにより、ＮＭＯＳト
ランジスタ２５がオンし、クロックドインバータＢ６を
活性状態にするという制御に加えて、ＮＭＯＳトランジ
スタ２５がオンし、クロックドインバータＢ６を活性状
態にある期間では、ＰＭＯＳトランジスタ４４をオンさ
せないようにし、次のサイクルの別のアドレスにおける
データの誤読み出しを防止する役割を果たしている。

【００６６】以上説明したように、実施の形態３は、実
施の形態１と同様の効果を有するが、実施の形態１の期
間ｔ１０における、電源Ｖ_DDからプルアップ抵抗２６、
ＮＭＯＳトランジスタ２５、ＮＭＯＳトランジスタ８を
介して発生する貫通電流をなくすことができるので、実
施の形態１に比較して消費電力をさらに小さくすること
ができる。

【００６７】実施の形態４．図１４は本発明に係る実施
の形態４であるＳＲＡＭのデータ読出回路におけるデー
タ出力制御回路Ｂ９ｃのブロック図であり、図１５は実
施の形態４であるＳＲＡＭのデータ読出回路の動作を示
すタイミングチャートである。本実施の形態のデータ出
力制御回路Ｂ９ｃは、図５のデータ出力制御回路Ｂ９に
比較して、プルアップ抵抗２６に代えてデータ一時記憶
回路Ｂ２１ａを備えたことを特徴とする。

【００６８】図１４において、制御回路Ｂ８は実施の形
態１と同様に構成され、クロックドインバータＢ６とＮ
ＭＯＳトランジスタ２５の動作を制御するとともに、イ
ネーブル信号Ｐによりセンスアンプ１とＮＭＯＳトラン
ジスタ４８のオン・オフを制御する回路である。ここ
で、イネーブル信号ＰはＮＭＯＳトランジスタ４８のゲ
ートに印加され、ノードｎ１３はＮＭＯＳトランジスタ
４８のドレイン及びソース、並びに、ＮＭＯＳトランジ
スタ４７のドレイン及びソースを介して接地される。な
お、ノードｎ１３の信号はＮＭＯＳトランジスタ４７の
ゲートに印加される。

【００６９】ここで、センスアンプ１が活性状態のとき
は、ＮＭＯＳトランジスタ４８はオフとなり、クロック
ドインバータＢ６は活性状態となり、ＰＭＯＳトランジ
スタ４０はオンする一方、センスアンプ１が非活性状態
のときは、ＮＭＯＳトランジスタ４８はオンし、クロッ
クドインバータＢ６は非活性状態となり、ＰＭＯＳトラ
ンジスタ４０はオフとなる。ラッチ回路Ｂ１０は、実施
の形態３と同様に構成され、ＮＭＯＳトランジスタ４
７，４８を介してノードｎ１３に出力されるＬレベル信
号を一時的に格納し、又は、ＰＭＯＳトランジスタ４０
を介してノードｎ１３に出力されるＨレベル信号を一時
的に格納する。

【００７０】図１５のタイミングチャートは、外部アド
レスがＡ（０）番地とＡ（１）番地の２サイクルで、Ａ
（０）番地のデータの読み出しとＡ（１）番地のデータ
の読み出しを示したもので、Ａ（０）番地とＡ（１）番
地には予め互い異なる（例えば、Ａ（０）番地のデータ
が“０”なら、Ａ（１）番地のデータは“１”であ
る。）データが書き込まれているものとする。また、Ａ
（０）番地とＡ（１）番地のデータはともに図４の読出
信号発生回路Ｂ１（１）から出力されるものとする。ま
た、図５の入力信号ＧはＨレベルに固定されかつ入力信
号ＫはＬレベルに固定されているものとする。

【００７１】図１５を参照して、実施の形態４における
読み出し動作を以下に説明する。Ａ（０）番地のデータ
の読み出しにおいて、外部ＣＳ信号がＬレベルになる
と、ＢＳ１信号がＬレベルになり、読出信号発生回路Ｂ
１（１）のメモリブロックが選択され活性状態となり、
書き込みか読み出しかを選択するＳＥ信号がＨレベルに
なり、読出信号発生回路Ｂ１（１）のメモリブロックの
データが読み出し可能となる。また、外部ＣＳ信号の立
ち下がりエッジに応答して、負のパルス信号であるＣＳ
ＴＤ信号が発生し、当該ＣＳＴＤ信号はＮＡＮＤゲート
２２を介してノードｎ１１に印加され、ノードｎ１１に
正のパルス信号が発生され、当該正のパルス信号はＮＡ
ＮＤゲート２１を介してノードｎ１２に印加されて、ノ
ードｎ１２に負のパルス信号が発生され、当該負のパル
ス信号はインバータ３２を介してノードｎ１５に印加さ
れて、ノードｎ１５に正のパルス信号が発生される。

【００７２】ノードｎ１２の負のパルス信号とノードｎ
１５の正のパルス信号は、制御回路Ｂ８で実施の形態１
と同様に動作し、ノードｎ１４に正のパルスが出力され
るとともに、ノードｎ１８に負のパルス信号が出力され
る。ノードｎ１４の正のパルス信号は、インバータ４１
を介してノードｎ１９に印加されて、ノードｎ１９に負
のパルス信号が発生される。

【００７３】ノードｎ１８の負のパルス信号は、実施の
形態２と同様に、期間ｔ１にセンスアンプ１を活性化
し、Ａ（０）番地のデータとしてＨレベル信号がノード
ｎ１に出力され、リードデータバスＲＤＢへの出力状態
はハイ・インピーダンスとなる。ノードｎ１３のレベル
は、詳細後述のようにセンスアンプ１が活性化する直前
ではラッチ回路Ｂ１０によりＬレベルになっており、ノ
ードｎ１９に負のパルス信号が発生している期間ｔ９
に、ＰＭＯＳトランジスタ４０がオンし、クロックドイ
ンバータＢ６が活性状態になることにより、ノードｎ６
にＨレベル信号が出力され、当該Ｈレベル信号がデータ
ラッチ回路Ｂ２に一時的に格納されて、外部出力端子Ｄ
ｏｕｔにＬレベル信号が出力される。

【００７４】なお、期間ｔ９でリードデータバスＲＤＢ
にＬレベルよりＰＭＯＳトランジスタ４０のしきい値Ｖ
ｔｈ分だけ高いレベル信号が出力されるが、外部出力端
子Ｄｏｕｔへのデータ出力には直接関係せず、期間ｔ
９、及び後述の期間ｔ２以外の期間ではリードデータバ
スＲＤＢのレベルは不定である。また、ノードｎ１８の
負のパルス信号は、ノードｎ１８の負のパルス期間にＮ
ＭＯＳトランジスタ４８をオフとするが、Ａ（０）番地
のデータの読み出しにおいては、ノードｎ１３がＬレベ
ルのままなので、ＮＭＯＳトランジスタ４７はオフのま
まで、ＮＭＯＳトランジスタ４８がオン・オフしてもノ
ードｎ１３に影響はしない。

【００７５】Ａ（１）番地のデータの読み出しにおい
て、実施の形態２と同様に、期間ｔ２でセンスアンプ１
が活性化し、ＰＭＯＳトランジスタ７がオンし、リード
データバスＲＤＢにＨレベル信号が出力される。センス
アンプ１が活性化すると同時に、ＮＭＯＳトランジスタ
４８はオフとなり、期間ｔ２内の中央部に含まれかつ期
間ｔ２よりも短い期間ｔ１０において、ノードｎ１４に
正のパルス信号が発生して、ＰＭＯＳトランジスタ４０
がオンし、クロックドインバータＢ６が活性状態とな
り、ラッチ回路Ｂ１０によりＬレベルになっていたノー
ドｎ１３はラッチ回路Ｂ１０の信号レベルが書き換えら
れてＨレベルとなり、当該Ｈレベル信号はクロックドイ
ンバータＢ６を介してノードｎ６に印加されて、ノード
ｎ６にＬレベル信号が出力され、当該Ｌレベル信号はデ
ータラッチ回路Ｂ２に一時的に格納されて、外部出力端
子ＤｏｕｔにＬレベル信号が出力される。期間ｔ１０の
直後、ＰＭＯＳトランジスタ４０がオフ、クロックドイ
ンバータＢ６が非活性状態となり、この時点ではノード
ｎ１３はラッチ回路Ｂ１０によりＨレベル信号が保持さ
れているが、期間ｔ２の直後、ノードｎ１４がＨレベル
となり、ＮＭＯＳトランジスタ４８はオンする。このと
き、ノードｎ１３がＨレベルでＮＭＯＳトランジスタ４
７がオンしているので、Ｌレベル信号がＮＭＯＳトラン
ジスタ４７，４８を介してノードｎ１３に出力され、ラ
ッチ回路Ｂ１０の信号レベルがＬレベルに書き換えられ
て、ノードｎ１３はＬレベルに保持され、ＮＭＯＳトラ
ンジスタ４７はオフとなる。

【００７６】従って、制御回路Ｂ８は、メモリセルから
のデータの読み出し時であってセンスアンプ１が活性化
されている期間ｔ１またはｔ２以外の期間に、データ一
時記憶回路Ｂ２１ａに予めＬレベル信号を記憶させるよ
うに制御する一方、期間ｔ１に含まれかつ期間ｔ１より
も短い所定の期間ｔ９、並びに、期間ｔ２に含まれかつ
期間ｔ１よりも短い所定の期間ｔ１０に、ＰＭＯＳトラ
ンジスタ４０及びクロックドインバータＢ６をオンにす
るように制御する。そして、ＰＭＯＳトランジスタ７が
オンされたときに、ＰＭＯＳトランジスタ７から出力さ
れたＨレベル信号をＰＭＯＳトランジスタ４０、データ
一時記憶回路Ｂ２１ａ及びクロックドインバータＢ６を
介して上記データ出力回路Ｂ４に出力する一方、上記Ｐ
ＭＯＳトランジスタ７がオフされたときに、データ一時
記憶回路Ｂ２１ａにより一時的に記憶されたＬレベル信
号をクロックドインバータＢ６を介して上記データ出力
回路Ｂ４に出力する。

【００７７】このように、制御回路Ｂ８は、ノードｎ２
に正のパルス信号が発生しセンスアンプ１を活性化して
いる、期間ｔ１内の中央部に含まれかつ期間ｔ１よりも
短い期間ｔ９、並びに、期間ｔ２内の中央部に含まれか
つ期間ｔ２よりも短い期間ｔ１０において、ノードｎ１
４に正のパルス信号を発生させ、ＰＭＯＳトランジスタ
４０がオンし、クロックドインバータＢ６を活性状態に
するという制御に加えて、ＰＭＯＳトランジスタ４０が
オンし、クロックドインバータＢ６を活性状態にある期
間では、ＮＭＯＳトランジスタ４８をオンさせないよう
にし、次のサイクルの別のアドレスにおけるデータの誤
読み出しを防止する役割を果たしている。

【００７８】以上説明したように、実施の形態４は、実
施の形態２と同様の効果を有するが、実施の形態２の期
間ｔ１０において、電源Ｖ_DDからＰＭＯＳトランジスタ
７、ＰＭＯＳトランジスタ４０及びプルダウン抵抗２６
ａを介して接地端子に対して流れる貫通電流をなくすこ
とができるので、実施の形態２に比較してさらに消費電
力を小さくすることができる。

【００７９】実施の形態５．図１６は本発明に係る実施
の形態５であるＳＲＡＭのデータ読出回路におけるデー
タ出力制御回路Ｂ９ｄのブロック図であり、図１７は実
施の形態５であるＳＲＡＭのデータ読出回路の動作を示
すタイミングチャートである。本実施の形態のデータ出
力制御回路Ｂ９ｄは、図７のデータ出力制御回路Ｂ９に
比較して、図１６に示すように、レベル固定回路Ｂ２２
をさらに備えたことを特徴とする。

【００８０】図１６において、制御回路Ｂ８は実施の形
態１と同様に構成され、クロックドインバータＢ６とＮ
ＭＯＳトランジスタ２５の動作を制御するとともに、イ
ネーブル信号Ｐによりセンスアンプ１とＮＭＯＳトラン
ジスタ４９のオン・オフを制御する回路である。レベル
固定回路Ｂ２２は、ＮＭＯＳトランジスタ４９を備えて
構成され、入力端子ＬはＮＭＯＳトランジスタ４９のド
レイン及びソースを介して接地され、制御回路Ｂ８から
のイネーブル信号がＮＭＯＳトランジスタ４９のゲート
に印加される。ここで、センスアンプ１が活性状態のと
きは、ＮＭＯＳトランジスタ４９はオフとされて、クロ
ックドインバータＢ６は活性状態となり、ＮＭＯＳトラ
ンジスタ２５はオンする一方、センスアンプ１が非活性
状態のときは、ＮＭＯＳトランジスタ４９はオンし、ク
ロックドインバータＢ６は非活性状態となり、ＮＭＯＳ
トランジスタ２５はオフとなる。

【００８１】図１７のタイミングチャートは、外部アド
レスがＡ（０）番地とＡ（１）番地の２サイクルで、Ａ
（０）番地のデータの読み出しとＡ（１）番地のデータ
の読み出しを示したもので、Ａ（０）番地とＡ（１）番
地には予め互い異なる（例えば、Ａ（０）番地のデータ
が“０”なら、Ａ（１）番地のデータは“１”であ
る。）データが書き込まれているものとする。また、Ａ
（０）番地とＡ（１）番地のデータはともに図４の読出
信号発生回路Ｂ１（１）から出力されるものとする。ま
た、図５の入力信号ＧはＨレベルに固定されかつ入力信
号ＫはＬレベルに固定されているものとする。

【００８２】図１７を参照して、実施の形態５における
読み出し動作を以下に説明する。Ａ（０）番地のデータ
の読み出しとＡ（１）番地のデータの読み出しのどちら
においても、実施の形態１と同様にして、外部出力端子
Ｄｏｕｔにそれぞれのデータを出力する。実施の形態１
との違いは、リードデータバスＲＤＢのレベルである。
リードデータバスＲＤＢのレベルは、センスアンプ１が
非活性状態である期間ｔ１，ｔ２以外の期間では、ＮＭ
ＯＳトランジスタ４９がオンしているのでＬレベルに固
定されるが、期間ｔ１内では、実施の形態１と同様であ
るが、期間ｔ５，ｔ６が期間ｔ１に比較して十分に短い
ので、期間ｔ５，ｔ６は実質的にＬレベルとみなせる。
また、期間ｔ２の期間内では、ＮＭＯＳトランジスタ４
９がオフになっているが、ＮＭＯＳトランジスタ８がオ
ンしているので、リードデータバスＲＤＢのレベルはＬ
レベルに固定される。

【００８３】以上説明したように、実施の形態５は、実
施の形態１と同様の効果を有し、さらに、センスアンプ
１が非活性状態であるときに、リードデータバスＲＤＢ
のレベルをＬレベルに固定させることにより、センスア
ンプ１の活性化時にリードデータバスＲＤＢをＬレベル
に駆動するために生じる遅延時間、及びリードデータバ
スＲＤＢの不定レベル期間がなくなり、実施の形態１に
比較してより安定したデータ読み出し動作を実現できる
とともに、データの読み出し動作の高速化を実現するこ
とができる。

【００８４】実施の形態６．図１８は本発明に係る実施
の形態６であるＳＲＡＭのデータ読出回路におけるデー
タ出力制御回路Ｂ９ｅのブロック図であり、図１９は実
施の形態６であるＳＲＡＭのデータ読出回路の動作を示
すタイミングチャートである。本実施の形態のデータ出
力制御回路Ｂ９ｅは、図８の実施の形態２のデータ出力
制御回路Ｂ９ａに比較して、レベル固定回路Ｂ２２ａを
さらに備えたことを特徴とする。

【００８５】図１８において、制御回路Ｂ８は実施の形
態１と同様に構成され、クロックドインバータＢ６とＰ
ＭＯＳトランジスタ４０の動作を制御するとともに、イ
ネーブル信号Ｐによりセンスアンプ１とＰＭＯＳトラン
ジスタ５１のオン・オフを制御する回路である。レベル
固定回路Ｂ２２ａは、インバータ５０とＰＭＯＳトラン
ジスタ５１とを備えて構成され、電源Ｖ_DDはＰＭＯＳト
ランジスタ５１のソース及びドレインを介して入力端子
Ｌに接続され、制御回路Ｂ８からのイネーブル信号Ｐは
インバータ５０を介してＰＭＯＳトランジスタ５１のゲ
ートに印加される。ここで、センスアンプ１が活性状態
のときは、ＰＭＯＳトランジスタ５１はオフとされ、ク
ロックドインバータＢ６は活性状態となり、ＰＭＯＳト
ランジスタ４０はオンとなる一方、センスアンプ１が非
活性状態のときは、ＰＭＯＳトランジスタ５１はオンさ
れ、クロックドインバータＢ６は非活性状態となり、Ｐ
ＭＯＳトランジスタ４０はオフとなる。

【００８６】図１９のタイミングチャートは、外部アド
レスがＡ（０）番地とＡ（１）番地の２サイクルで、Ａ
（０）番地のデータの読み出しとＡ（１）番地のデータ
の読み出しを示したもので、Ａ（０）番地とＡ（１）番
地には予め互い異なる（例えば、Ａ（０）番地のデータ
が“０”なら、Ａ（１）番地のデータは“１”であ
る。）データが書き込まれているものとする。また、Ａ
（０）番地とＡ（１）番地のデータはともに図４の読出
信号発生回路Ｂ１（１）から出力されるものとする。ま
た、図５の入力信号ＧはＨレベルに固定されかつ入力信
号ＫはＬレベルに固定されているものとする。

【００８７】図１９を参照して、実施の形態６における
読み出し動作を以下に説明する。Ａ（０）番地のデータ
の読み出しとＡ（１）番地のデータの読み出しのどちら
においても、実施の形態２と同様にして、外部出力端子
Ｄｏｕｔにそれぞれのデータを出力する。実施の形態２
との違いは、リードデータバスＲＤＢのレベルである。
リードデータバスＲＤＢのレベルは、センスアンプ１が
非活性状態である期間ｔ１，ｔ２以外の期間では、ＰＭ
ＯＳトランジスタ５１がオンしているのでＨレベルに固
定され、期間ｔ１内では、実施の形態２と同様である
が、期間ｔ５，ｔ６が期間ｔ１に比較して十分に短いの
で、期間ｔ５，ｔ６は実質的にＨレベルとみなせる。ま
た、期間ｔ２内では、ＰＭＯＳトランジスタ５１がオフ
になっているが、ＰＭＯＳトランジスタ７がオンしてい
るので、リードデータバスＲＤＢのレベルはＨレベルに
固定される。

【００８８】以上説明したように、実施の形態６は、実
施の形態２と同様の効果を有し、さらに、センスアンプ
１が非活性状態であるときに、リードデータバスＲＤＢ
のレベルをＨレベルに固定させることにより、センスア
ンプ１の活性化時にリードデータバスＲＤＢをＨレベル
に駆動するために生じる遅延時間、及びリードデータバ
スＲＤＢの不定レベル期間がなくなり、実施の形態２に
比較してより安定した読み出し動作を実現することがで
きるとともに、データの読み出し動作を高速化すること
ができる。

【００８９】実施の形態７．図２０は、本発明に係る実
施の形態７であるＳＲＡＭのデータ読出回路におけるデ
ータ出力制御回路Ｂ９ｆのブロック図であり、図２１は
実施の形態７であるＳＲＡＭのデータ読出回路の動作を
示すタイミングチャートである。本実施の形態のデータ
出力制御回路Ｂ９ｆは、図１２の実施の形態３のデータ
一時記憶回路Ｂ２１と、図１６の実施の形態５のレベル
固定回路Ｂ２２をともに備えたことを特徴とする。

【００９０】図２１のタイミングチャートは、外部アド
レスがＡ（０）番地とＡ（１）番地の２サイクルで、Ａ
（０）番地のデータの読み出しとＡ（１）番地のデータ
の読み出しを示したもので、Ａ（０）番地とＡ（１）番
地には予め互いに異なる（例えば、Ａ（０）番地のデー
タが“０”なら、Ａ（１）番地のデータは“１”であ
る。）データが書き込まれているものとする。また、Ａ
（０）番地とＡ（１）番地のデータはともに図４の読出
信号発生回路Ｂ１（１）から出力されるものとする。ま
た、図５の入力信号ＧはＨレベルに固定されかつ入力信
号ＫはＬレベルに固定されているものとする。

【００９１】図２１を参照して、実施の形態７における
読み出し動作を以下に説明する。Ａ（０）番地のデータ
の読み出しとＡ（１）番地のデータの読み出しのどちら
においても、実施の形態３と同様にして、外部出力端子
Ｄｏｕｔにそれぞれのデータを出力する。実施の形態３
との違いは、リードデータバスＲＤＢのレベルである。
リードデータバスＲＤＢのレベルは、センスアンプ１が
非活性状態である期間ｔ１，ｔ２以外の期間では、ＮＭ
ＯＳトランジスタ４９がオンしているのでＬレベルに固
定され、期間ｔ１の期間内では、実施の形態１と同様で
あるが、期間ｔ５，ｔ６が期間ｔ１に比較して十分に短
いので、期間ｔ５，ｔ６は実質的にＬレベルとみなせ
る。また、期間ｔ２の期間内では、ＮＭＯＳトランジス
タ４９がオフになっているが、ＮＭＯＳトランジスタ８
がオンしているので、リードデータバスＲＤＢのレベル
はＬレベルに固定される。

【００９２】以上説明したように、実施の形態５は、実
施の形態３と同様の効果を有し、さらに、センスアンプ
１が非活性状態であるときに、リードデータバスＲＤＢ
のレベルをＬレベルに固定させることにより、センスア
ンプ１の活性化時にリードデータバスＲＤＢをＬレベル
に駆動するために生じる遅延時間、及びリードデータバ
スＲＤＢの不定レベル期間がなくなり、実施の形態１及
び３に比較してより安定した読み出し動作を実現するこ
とができるとともに、データの読み出し動作を高速化す
ることができる。

【００９３】実施の形態８．図２２は、本発明に係る実
施の形態８であるＳＲＡＭのデータ読出回路におけるデ
ータ出力制御回路Ｂ９ｇのブロック図であり、図２３は
実施の形態８であるＳＲＡＭのデータ読出回路の動作を
示すタイミングチャートである。本実施の形態のデータ
出力制御回路Ｂ９ｇは、図１４の実施の形態４のデータ
一時記憶回路Ｂ２１ａと、図１８の実施の形態６のレベ
ル固定回路Ｂ２２ａをともに備えたことを特徴とする。

【００９４】図２３のタイミングチャートは、外部アド
レスがＡ（０）番地とＡ（１）番地の２サイクルで、Ａ
（０）番地のデータの読み出しとＡ（１）番地のデータ
の読み出しを示したもので、Ａ（０）番地とＡ（１）番
地には予め互いに異なる（例えば、Ａ（０）番地のデー
タが“０”なら、Ａ（１）番地のデータは“１”であ
る。）データが書き込まれているものとする。また、Ａ
（０）番地とＡ（１）番地のデータはともに図４の読出
信号発生回路Ｂ１（１）から出力されるものとする。ま
た、図５の入力信号ＧはＨレベルに固定されかつ入力信
号ＫはＬレベルに固定されているものとする。

【００９５】図２３を参照して、実施の形態８における
読み出し動作を以下に説明する。Ａ（０）番地のデータ
の読み出しとＡ（１）番地のデータの読み出しのどちら
においても、実施の形態４と同様にして、外部出力端子
Ｄｏｕｔにそれぞれのデータを出力する。実施の形態４
との違いは、リードデータバスＲＤＢのレベルである。
リードデータバスＲＤＢのレベルは、センスアンプ１が
非活性状態であるｔ１，ｔ２以外の期間では、ＰＭＯＳ
トランジスタ５１がオンしているのでＨレベルに固定さ
れ、期間ｔ１の期間内では、実施の形態２と同様である
が、期間ｔ５，ｔ６が期間ｔ１に比較して十分に短いの
で、期間ｔ５，ｔ６は実質的にＨレベルとみなせる。ま
た、期間ｔ２の期間内では、ＰＭＯＳトランジスタ５１
がオフになっているが、ＰＭＯＳトランジスタ７がオン
しているので、リードデータバスＲＤＢのレベルはＨレ
ベルに固定される。

【００９６】以上説明したように、実施の形態８は、実
施の形態４と同様の効果を有し、さらに、センスアンプ
１が非活性状態であるときに、リードデータバスＲＤＢ
のレベルをＨレベルに固定させることにより、センスア
ンプ１の活性化時にリードデータバスＲＤＢをＨレベル
に駆動するために生じる遅延時間、及びリードデータバ
スＲＤＢの不定レベル期間がなくなり、実施の形態２及
び４に比較してより安定した読み出し動作を実現するこ
とができるとともに、データの読み出し動作を高速化す
ることができる。

【００９７】実施の形態９．図２４は、本発明に係る実
施の形態９であるＳＲＡＭのデータ読出回路のブロック
図である。本実施の形態は、図２４に示すように、実施
の形態１、実施の形態２、実施の形態３及び実施の形態
４に適用することができる、クロックドインバータＢ１
１を備え、リードデータバスＲＤＢをライトデータバス
と共有することを特徴としている。

【００９８】クロックドインバータＢ１１は、インバー
タ５２と、ＰＭＯＳトランジスタ５３及び５４、ＮＭＯ
Ｓトランジスタ５５及び５６で構成され、書き込み動作
時にＷＥ信号がＨレベルになり、このとき当該クロック
ドインバータＢ１１が活性化して、ＷＤ信号を反転して
リードデータバスＲＤＢに出力し、書き込みデータをメ
モリセルアレイの各メモリブロックに転送する。一方、
クロックドインバータＢ１１は、読み出し動作時には、
ＷＥ信号がＬレベルになり、このとき当該クロックドイ
ンバータＢ１１は非活性状態となり、リードデータバス
ＲＤＢへの出力状態はハイ・インピーダンスとなる。従
って、リードデータバスＲＤＢをライトデータバスと共
有化することができる。

【００９９】以上説明したように、本実施の形態によれ
ば、リードデータバスＲＤＢとライトデータバスとの共
有を可能にし、リードデータバスＲＤＢとライトデータ
バスが分離している従来技術に比較して、レイアウト面
積を実質的に半分に縮小することができる。

【０１００】変形例．図２９は実施の形態１の変形例で
あるデータ出力制御回路Ｂ９ｈのブロック図である。図
２９に示すように、図７の実施の形態１のプルアップ抵
抗２６に代えて、ＰＭＯＳトランジスタ６１を備えたプ
ルアップ抵抗を用いてもよい。電源Ｖ_DDは、ゲートが接
地されたＰＭＯＳトランジスタ６１のソース及びドレイ
ンを介してノードｎ１３に接続される。ここで、ＰＭＯ
Ｓトランジスタ６１の基板上における占有面積は、抵抗
素子で構成されたプルアップ抵抗２６に比較して小さい
ので、回路全体の面積を小さくすることができる。当該
変形例は、図１６の実施の形態５にも適用できる。

【０１０１】図３０は実施の形態２の変形例であるデー
タ出力制御回路Ｂ９ｉのブロック図である。図３０に示
すように、図１０の実施の形態２のプルダウン抵抗２６
ａに代えて、ＮＭＯＳトランジスタ６２を備えたプルダ
ウン抵抗を用いてもよい。Ｈレベルの電源Ｖ_DDはＮＭＯ
Ｓトランジスタ６２のゲートに接続され、ノードｎ１３
はＮＭＯＳトランジスタ６２のドレイン及びソースを介
して接地される。ここで、ＮＭＯＳトランジスタ６２の
基板上における占有面積は、抵抗素子を構成されたプル
ダウン抵抗２６ａに比較して小さいので、回路全体の面
積を小さくすることができる。当該変形例は、図１８の
実施の形態６にも適用できる。

【０１０２】以上の実施の形態において、正のパルス信
号はＨレベルのパルス信号であってもよいし、負のパル
ス信号はＬレベルのパルス信号であってもよい。

【０１０３】以上の実施の形態においては、ＳＲＡＭに
ついて述べているが、本発明はこれに限らず、ＳＲＡＭ
以外のＤＲＡＭなどの半導体メモリ、並びに、配線容量
よりも接合容量成分が大きい重負荷のバスを有する半導
体記憶装置に広く適用することができる。

【０１０４】

【発明の効果】以上詳述したように第１の発明に係る半
導体記憶装置のデータ読出回路によれば、半導体記憶装
置のメモリセルアレイが複数のメモリブロックに分割さ
れ、各メモリブロック毎にメモリセルからのデータ出力
信号を増幅するセンスアンプを備え、外部アドレス信号
が復号化されたブロックセレクト信号により選択された
メモリブロックのセンスアンプからの読出信号を、リー
ドデータバスを介してデータラッチ回路を有するデータ
出力回路に伝送する半導体記憶装置のデータ読出回路に
おいて、上記リードデータバスに接続されたドレイン
と、接地されたソースとを有して上記各メモリブロック
に設けられ、上記センスアンプが活性化するデータ読み
出し時に、上記センスアンプからの読出信号に応答して
オン・オフするＮＭＯＳトランジスタを備え、上記セン
スアンプからの読出信号が第１のレベルのときに、上記
ＮＭＯＳトランジスタをオンすることにより上記リード
データバスに第１のレベル信号を出力する一方、上記セ
ンスアンプからの読出信号が第２のレベルのときに、上
記ＮＭＯＳトランジスタをオフすることにより上記セン
スアンプからの読出信号を上記リードデータバスに出力
することを停止する。従って、リードデータバスＲＤＢ
のドライバ容量を減少させことができ、これにより、リ
ードデータバスＲＤＢでの読出信号の遅延時間を激減さ
せ、データ読み出し動作を誤読み出し無しで高速化する
ことができるとともに、リードデータバスＲＤＢの充放
電電流も従来技術に比較して減少させ、消費電力を大幅
に小さくすることができる。

【０１０５】第２の発明に係る半導体記憶装置のデータ
読出回路によれば、半導体記憶装置のメモリセルアレイ
が複数のメモリブロックに分割され、各メモリブロック
毎にメモリセルからのデータ出力信号を増幅するセンス
アンプを備え、外部アドレス信号が復号化されたブロッ
クセレクト信号により選択されたメモリブロックのセン
スアンプからの読出信号を、リードデータバスを介して
データラッチ回路を有するデータ出力回路に伝送する半
導体記憶装置のデータ読出回路において、上記リードデ
ータバスに接続されたドレインと、電源に接続されたソ
ースとを有して上記各メモリブロックに設けられ、上記
センスアンプが活性化するデータ読み出し時に、上記セ
ンスアンプからの読出信号に応答してオン・オフするＰ
ＭＯＳトランジスタを備え、上記センスアンプからの読
出信号が第１のレベルのときに、上記ＰＭＯＳトランジ
スタをオンすることにより上記リードデータバスに第２
のレベル信号を出力する一方、上記センスアンプからの
読出信号が第２のレベルのときに、上記ＰＭＯＳトラン
ジスタをオフすることにより上記センスアンプからの読
出信号を上記リードデータバスに出力することを停止す
る。従って、リードデータバスＲＤＢのドライバ容量を
減少させことができ、これにより、リードデータバスＲ
ＤＢでの読出信号の遅延時間を激減させ、データ読み出
し動作を誤読み出し無しで高速化することができるとと
もに、リードデータバスＲＤＢの充放電電流も従来技術
に比較して減少させ、消費電力を大幅に小さくすること
ができる。

【０１０６】また、上記第１の発明に係る半導体記憶装
置のデータ読出回路においては、好ましくは、上記リー
ドデータバスと上記データ出力回路の間の信号線を第１
のレベルにプルアップするプルアップ抵抗と、上記リー
ドデータバスと上記信号線との間に挿入接続された第１
のスイッチング回路と、上記信号線と上記データ出力回
路との間に挿入接続され、入力された信号を反転して出
力する第２のスイッチング回路と、上記メモリセルから
のデータの読み出し時であって上記センスアンプが活性
化されている第１の期間に含まれかつ上記第１の期間よ
りも短い所定の第２の期間に、上記第１と第２のスイッ
チング回路をオンするように制御する制御回路とをさら
に備え、上記第２の期間に上記ＮＭＯＳトランジスタが
オンされたときに、上記ＮＭＯＳトランジスタから出力
された第２のレベル信号を上記第１と第２のスイッチン
グ回路を介して上記データ出力回路に出力する一方、上
記ＮＭＯＳトランジスタがオフされたときに、上記プル
アップ抵抗によりプルアップされた上記信号線上の第１
のレベル信号を上記第２のスイッチング回路を介して上
記データ出力回路に出力する。従って、リードデータバ
スＲＤＢのドライバ容量を大幅に減少させことができ、
これにより、リードデータバスＲＤＢでの読出信号の遅
延時間を激減させ、データ読み出し動作を誤読み出し無
しで高速化することができるとともに、リードデータバ
スＲＤＢの充放電電流も従来技術に比較して減少させ、
消費電力を大幅に小さくすることができる。

【０１０７】さらに、上記第２の発明に係る半導体記憶
装置のデータ読出回路においては、好ましくは、上記リ
ードデータバスと上記データ出力回路の間の信号線を第
２のレベルにプルダウンするプルダウン抵抗と、上記リ
ードデータバスと上記信号線との間に挿入接続された第
１のスイッチング回路と、上記信号線と上記データ出力
回路との間に挿入接続され、入力された信号を反転して
出力する第２のスイッチング回路と、上記メモリセルか
らのデータの読み出し時であって上記センスアンプが活
性化されている第１の期間に含まれかつ上記第１の期間
よりも短い所定の第２の期間に、上記第１と第２のスイ
ッチング回路をオンするように制御する制御回路とをさ
らに備え、上記第２の期間に上記ＰＭＯＳトランジスタ
がオンされたときに、上記ＰＭＯＳトランジスタから出
力された第１のレベル信号を上記第１と第２のスイッチ
ング回路を介して上記データ出力回路に出力する一方、
上記ＰＭＯＳトランジスタがオフされたときに、上記プ
ルダウン抵抗によりプルダウンされた上記信号線上の第
２のレベル信号を上記第２のスイッチング回路を介して
上記データ出力回路に出力する。従って、リードデータ
バスＲＤＢのドライバ容量を大幅に減少させことがで
き、これにより、リードデータバスＲＤＢでの読出信号
の遅延時間を激減させ、データ読み出し動作を誤読み出
し無しで高速化することができるとともに、リードデー
タバスＲＤＢの充放電電流も従来技術に比較して減少さ
せ、消費電力を大幅に小さくすることができる。

【０１０８】また、上記第１の発明に係る半導体記憶装
置のデータ読出回路は、好ましくは、上記リードデータ
バスと上記データ出力回路との間に挿入接続され、レベ
ル信号を一時的に記憶する一時記憶回路と、上記リード
データバスと上記一時記憶回路との間に挿入接続された
第１のスイッチング回路と、上記一時記憶回路と上記デ
ータ出力回路との間に挿入接続され、入力された信号を
反転して出力する第２のスイッチング回路と、上記メモ
リセルからのデータの読み出し時であって上記センスア
ンプが活性化されている第１の期間以外の期間に、上記
一時記憶回路に予め第１のレベル信号を記憶させるよう
に制御する一方、上記第１の期間に含まれかつ上記第１
の期間よりも短い所定の第２の期間に、上記第１と第２
のスイッチング回路をオンするように制御する制御回路
とをさらに備え、上記第２の期間に上記ＮＭＯＳトラン
ジスタがオンされたときに、上記ＮＭＯＳトランジスタ
から出力された第２のレベル信号を上記第１のスイッチ
ング回路、上記一時記憶回路及び上記第２のスイッチン
グ回路を介して上記データ出力回路に出力する一方、上
記ＮＭＯＳトランジスタがオフされたときに、上記一時
記憶回路により一時的に記憶された第１のレベル信号を
上記第２のスイッチング回路を介して上記データ出力回
路に出力する。従って、上記一時記憶回路をさらに設け
ることにより、リードデータバスＲＤＢを介して流れる
貫流電流を無くすことができ、消費電力をさらに小さく
することができる。

【０１０９】さらに、上記第２の発明に係る半導体記憶
装置のデータ読出回路は、好ましくは、上記リードデー
タバスと上記データ出力回路との間に挿入接続され、レ
ベル信号を一時的に記憶する一時記憶回路と、上記リー
ドデータバスと上記一時記憶回路との間に挿入接続され
た第１のスイッチング回路と、上記一時記憶回路と上記
データ出力回路との間に挿入接続され、入力された信号
を反転して出力する第２のスイッチング回路と、上記メ
モリセルからのデータの読み出し時であって上記センス
アンプが活性化されている第１の期間以外の期間に、上
記一時記憶回路に予め第２のレベル信号を記憶させるよ
うに制御する一方、上記第１の期間に含まれかつ上記第
１の期間よりも短い所定の第２の期間に、上記第１と第
２のスイッチング回路をオンするように制御する制御回
路とをさらに備え、上記第２の期間に上記ＰＭＯＳトラ
ンジスタがオンされたときに、上記ＰＭＯＳトランジス
タから出力された第１のレベル信号を上記第１のスイッ
チング回路、上記一時記憶回路及び上記第２のスイッチ
ング回路を介して上記データ出力回路に出力する一方、
上記ＰＭＯＳトランジスタがオフされたときに、上記一
時記憶回路により一時的に記憶された第２のレベル信号
を上記第２のスイッチング回路を介して上記データ出力
回路に出力する。従って、上記一時記憶回路をさらに設
けることにより、リードデータバスＲＤＢを介して流れ
る貫流電流を無くすことができ、消費電力をさらに小さ
くすることができる。

【０１１０】また、上記第１の発明に係る半導体記憶装
置のデータ読出回路は、好ましくは、上記リードデータ
バスと上記第１のスイッチング回路との間に挿入接続さ
れ、上記第１の期間以外の期間に、上記リードデータバ
スを第２のレベルに固定するレベル固定回路をさらに備
える。従って、上記レベル固定回路をさらに設けること
により、上記センスアンプの活性化時にリードデータバ
スＲＤＢをＨレベルに駆動するために生じる遅延時間、
及びリードデータバスＲＤＢの不定レベル期間がなくな
り、さらにより安定した読み出し動作を実現することが
できるとともに、データの読み出し動作を高速化するこ
とができる。

【０１１１】さらに、上記第２の発明に係る半導体記憶
装置のデータ読出回路は、好ましくは、上記リードデー
タバスと上記第１のスイッチング回路との間に挿入接続
され、上記第１の期間以外の期間に、上記リードデータ
バスを第１のレベルに固定するレベル固定回路をさらに
備える。従って、上記レベル固定回路をさらに設けるこ
とにより、上記センスアンプの活性化時にリードデータ
バスＲＤＢをＨレベルに駆動するために生じる遅延時
間、及びリードデータバスＲＤＢの不定レベル期間がな
くなり、さらにより安定した読み出し動作を実現するこ
とができるとともに、データの読み出し動作を高速化す
ることができる。

【０１１２】また、上記第１の発明に係る半導体記憶装
置のデータ読出回路において、好ましくは、上記プルア
ップ抵抗は、第２のレベル信号が印加されたゲートを有
するＰＭＯＳトランジスタによって構成される。従っ
て、当該ＰＭＯＳトランジスタの基板上における占有面
積は、抵抗素子で構成されたプルアップ抵抗に比較して
小さいので、回路全体の面積を小さくすることができ
る。

【０１１３】さらに、上記第２の発明に係る半導体記憶
装置のデータ読出回路において、好ましくは、上記プル
ダウン抵抗は、第１のレベル信号が印加されたゲートを
有するＮＭＯＳトランジスタによって構成される。従っ
て、当該ＮＭＯＳトランジスタの基板上における占有面
積は、抵抗素子で構成されたプルアップ抵抗に比較して
小さいので、回路全体の面積を小さくすることができ
る。

【０１１４】また、上記レベル固定回路を備えない上記
半導体記憶装置のデータ読出回路は、好ましくは、上記
メモリセルからのデータの読み出し時に、上記リードデ
ータバスに接続された出力端子をハイ・インピーダンス
とする一方、上記メモリセルからのデータの読み出し時
以外の期間に、書き込みデータ信号を反転して上記リー
ドデータバスを介して上記各メモリブロックに伝送する
インバータ回路をさらに備え、上記リードデータバスを
ライトデータバスとしても使用する。従って、リードデ
ータバスＲＤＢとライトデータバスとの共有を可能に
し、リードデータバスＲＤＢとライトデータバスが分離
している従来技術に比較して、レイアウト面積を実質的
に半分に縮小することができる。

【０１１５】第３の発明に係る半導体記憶装置によれ
ば、複数のメモリセルを備え、上記複数のメモリセルが
複数のメモリブロックに分割されてなるメモリアレイ
と、請求項１乃至１１のうちの１つに記載のデータ読出
回路とを備える。従って、半導体記憶装置において、リ
ードデータバスＲＤＢのドライバ容量を減少させことが
でき、これにより、リードデータバスＲＤＢでの読出信
号の遅延時間を激減させ、データ読み出し動作を誤読み
出し無しで高速化することができるとともに、リードデ
ータバスＲＤＢの充放電電流も従来技術に比較して減少
させ、消費電力を大幅に小さくすることができる。

【図面の簡単な説明】

【図１】 本発明に係る実施の形態１のＳＲＡＭのブロ
ック図である。

【図２】 図１の１つのメモリブロックＭＢ１のブロッ
ク図である。

【図３】 図２の１つのメモリサブブロックＭｂ１及び
その周辺回路のブロック図である。

【図４】 図１のデータ読出回路１３０のブロック図で
ある。

【図５】 図４のデータ出力回路Ｂ４のブロック図であ
る。

【図６】 図４の読出信号発生回路Ｂ１ａのブロック図
である。

【図７】 図４のデータ出力制御回路Ｂ９のブロック図
である。

【図８】 図４のＳＲＡＭのデータ読出回路の動作を示
すタイミングチャートである。

【図９】 本発明に係る実施の形態２であるＳＲＡＭの
データ読出回路における読出信号発生回路Ｂ１ｂのブロ
ック図である。

【図１０】 実施の形態２であるＳＲＡＭのデータ読出
回路におけるデータ出力制御回路Ｂ９ａのブロック図で
ある。

【図１１】 実施の形態２であるＳＲＡＭのデータ読出
回路の動作を示すタイミングチャートである。

【図１２】 本発明に係る実施の形態３であるＳＲＡＭ
のデータ読出回路におけるデータ出力制御回路Ｂ９ｂの
ブロック図である。

【図１３】 実施の形態３であるＳＲＡＭのデータ読出
回路の動作を示すタイミングチャートである。

【図１４】 本発明に係る実施の形態４であるＳＲＡＭ
のデータ読出回路におけるデータ出力制御回路Ｂ９ｃの
ブロック図である。

【図１５】 実施の形態４であるＳＲＡＭのデータ読出
回路の動作を示すタイミングチャートである。

【図１６】 本発明に係る実施の形態５であるＳＲＡＭ
のデータ読出回路におけるデータ出力制御回路Ｂ９ｄの
ブロック図である。

【図１７】 実施の形態５であるＳＲＡＭのデータ読出
回路の動作を示すタイミングチャートである。

【図１８】 本発明に係る実施の形態６であるＳＲＡＭ
のデータ読出回路におけるデータ出力制御回路Ｂ９ｅの
ブロック図である。

【図１９】 実施の形態６であるＳＲＡＭのデータ読出
回路の動作を示すタイミングチャートである。

【図２０】 本発明に係る実施の形態７であるＳＲＡＭ
のデータ読出回路におけるデータ出力制御回路Ｂ９ｆの
ブロック図である。

【図２１】 実施の形態７であるＳＲＡＭのデータ読出
回路の動作を示すタイミングチャートである。

【図２２】 本発明に係る実施の形態８であるＳＲＡＭ
のデータ読出回路におけるデータ出力制御回路Ｂ９ｇの
ブロック図である。

【図２３】 実施の形態８であるＳＲＡＭのデータ読出
回路の動作を示すタイミングチャートである。

【図２４】 本発明に係る実施の形態９であるＳＲＡＭ
のデータ読出回路のブロック図である。

【図２５】 従来技術のＳＲＡＭのデータ読出回路のブ
ロック図である。

【図２６】 図２５のデータ出力回路Ｂ４のブロック図
である。

【図２７】 図２５の読出信号発生回路Ｂ１のブロック
図である。

【図２８】 図２５の従来技術のＳＲＡＭのデータ読出
回路の動作を示すタイミングチャートである。

【図２９】 実施の形態１の変形例であるデータ出力制
御回路Ｂ９ｈのブロック図である。

【図３０】 実施の形態２の変形例であるデータ出力制
御回路Ｂ９ｉのブロック図である。

【符号の説明】

１，１−１乃至１−ｎ センスアンプ、２，１２，２
１，２２ ＮＡＮＤゲート、３，４，１３，３３，３６
ＮＯＲゲート、６，９，１０，１１，１６，２４，３
１，３２，３４，３５，３７，３８，３９，４１，４
２，４５，４６，５０，５２ インバータ、７，１４，
１７，１８，２３，２７，２８，４０，４３，４４，５
１，，５３，５４，６１ ＰＭＯＳトランジスタ、５，
８，１５，１９，２０，２５，２９，３０，４７，４
８，４９，５５，５６，６２ ＮＭＯＳトランジスタ、
２６ プルアップ抵抗、２６ａ プルダウン抵抗、１０
０ メモリセルアレイ、１１０ カラムゲート回路、１
１０−１乃至１１０−ｎ カラムゲート、１２０ セン
スアンプ回路、１３０ データ読出回路、１４０ 行ア
ドレスデコーダ、１５０ 列アドレスデコーダ、Ｂ１，
Ｂ１（１），Ｂ１（２），乃至Ｂ１（ｎ） 読出信号発
生回路、Ｂ２ データラッチ回路、Ｂ３ データラッチ
制御回路、Ｂ４ データ出力回路、Ｂ５ イネーブル信
号発生回路、Ｂ６クロックドインバータ、Ｂ７ 遅延回
路、Ｂ８ 制御回路、Ｂ９，Ｂ９ａ，Ｂ９ｂ，Ｂ９ｃ，
Ｂ９ｄ，Ｂ９ｅ，Ｂ９ｆ，Ｂ９ｇ，Ｂ９ｈ，Ｂ９ｉ デ
ータ出力制御回路、Ｂ１０ ラッチ回路、Ｂ１１ クロ
ックドインバータ、Ｂ２１，Ｂ２１ａ データ一時記憶
回路、Ｂ２２，Ｂ２２ａ レベル固定回路、ＭＢ１乃至
ＭＢＮ メモリブロック、Ｍｂ１乃至Ｍｂｎ メモリサ
ブブロック、ＭＣ１１乃至ＭＣｉｊ メモリセル、ＢＬ
１乃至ＢＬｊ ビット線、／ＢＬ１乃至／ＢＬｊ 反転
ビット線、ＲＯＷ１乃至ＲＯＷｉ ワード線。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体記憶装置のメモリセルアレイが複
   数のメモリブロックに分割され、各メモリブロック毎に
   メモリセルからのデータ出力信号を増幅するセンスアン
   プを備え、外部アドレス信号が復号化されたブロックセ
   レクト信号により選択されたメモリブロックのセンスア
   ンプからの読出信号を、リードデータバスを介してデー
   タラッチ回路を有するデータ出力回路に伝送する半導体
   記憶装置のデータ読出回路において、 上記リードデータバスに接続されたドレインと、接地さ
   れたソースとを有して上記各メモリブロックに設けら
   れ、上記センスアンプが活性化するデータ読み出し時
   に、上記センスアンプからの読出信号に応答してオン・
   オフするＮＭＯＳトランジスタを備え、 上記センスアンプからの読出信号が第１のレベルのとき
   に、上記ＮＭＯＳトランジスタをオンすることにより上
   記リードデータバスに第１のレベル信号を出力する一
   方、上記センスアンプからの読出信号が第２のレベルの
   ときに、上記ＮＭＯＳトランジスタをオフすることによ
   り上記センスアンプからの読出信号を上記リードデータ
   バスに出力することを停止することを特徴とする半導体
   記憶装置のデータ読出回路。
2. 【請求項２】 半導体記憶装置のメモリセルアレイが複
   数のメモリブロックに分割され、各メモリブロック毎に
   メモリセルからのデータ出力信号を増幅するセンスアン
   プを備え、外部アドレス信号が復号化されたブロックセ
   レクト信号により選択されたメモリブロックのセンスア
   ンプからの読出信号を、リードデータバスを介してデー
   タラッチ回路を有するデータ出力回路に伝送する半導体
   記憶装置のデータ読出回路において、 上記リードデータバスに接続されたドレインと、電源に
   接続されたソースとを有して上記各メモリブロックに設
   けられ、上記センスアンプが活性化するデータ読み出し
   時に、上記センスアンプからの読出信号に応答してオン
   ・オフするＰＭＯＳトランジスタを備え、 上記センスアンプからの読出信号が第１のレベルのとき
   に、上記ＰＭＯＳトランジスタをオンすることにより上
   記リードデータバスに第２のレベル信号を出力する一
   方、上記センスアンプからの読出信号が第２のレベルの
   ときに、上記ＰＭＯＳトランジスタをオフすることによ
   り上記センスアンプからの読出信号を上記リードデータ
   バスに出力することを停止することを特徴とする半導体
   記憶装置のデータ読出回路。
3. 【請求項３】 請求項１記載の半導体記憶装置のデータ
   読出回路において、 上記リードデータバスと上記データ出力回路の間の信号
   線を第１のレベルにプルアップするプルアップ抵抗と、 上記リードデータバスと上記信号線との間に挿入接続さ
   れた第１のスイッチング回路と、 上記信号線と上記データ出力回路との間に挿入接続さ
   れ、入力された信号を反転して出力する第２のスイッチ
   ング回路と、 上記メモリセルからのデータの読み出し時であって上記
   センスアンプが活性化されている第１の期間に含まれか
   つ上記第１の期間よりも短い所定の第２の期間に、上記
   第１と第２のスイッチング回路をオンするように制御す
   る制御回路とをさらに備え、 上記第２の期間に上記ＮＭＯＳトランジスタがオンされ
   たときに、上記ＮＭＯＳトランジスタから出力された第
   ２のレベル信号を上記第１と第２のスイッチング回路を
   介して上記データ出力回路に出力する一方、上記ＮＭＯ
   Ｓトランジスタがオフされたときに、上記プルアップ抵
   抗によりプルアップされた上記信号線上の第１のレベル
   信号を上記第２のスイッチング回路を介して上記データ
   出力回路に出力することを特徴とする半導体記憶装置の
   データ読出回路。
4. 【請求項４】 請求項２記載の半導体記憶装置のデータ
   読出回路において、 上記リードデータバスと上記データ出力回路の間の信号
   線を第２のレベルにプルダウンするプルダウン抵抗と、 上記リードデータバスと上記信号線との間に挿入接続さ
   れた第１のスイッチング回路と、 上記信号線と上記データ出力回路との間に挿入接続さ
   れ、入力された信号を反転して出力する第２のスイッチ
   ング回路と、 上記メモリセルからのデータの読み出し時であって上記
   センスアンプが活性化されている第１の期間に含まれか
   つ上記第１の期間よりも短い所定の第２の期間に、上記
   第１と第２のスイッチング回路をオンするように制御す
   る制御回路とをさらに備え、 上記第２の期間に上記ＰＭＯＳトランジスタがオンされ
   たときに、上記ＰＭＯＳトランジスタから出力された第
   １のレベル信号を上記第１と第２のスイッチング回路を
   介して上記データ出力回路に出力する一方、上記ＰＭＯ
   Ｓトランジスタがオフされたときに、上記プルダウン抵
   抗によりプルダウンされた上記信号線上の第２のレベル
   信号を上記第２のスイッチング回路を介して上記データ
   出力回路に出力することを特徴とする半導体記憶装置の
   データ読出回路。
5. 【請求項５】 請求項１記載の半導体記憶装置のデータ
   読出回路において、 上記リードデータバスと上記データ出力回路との間に挿
   入接続され、レベル信号を一時的に記憶する一時記憶回
   路と、 上記リードデータバスと上記一時記憶回路との間に挿入
   接続された第１のスイッチング回路と、 上記一時記憶回路と上記データ出力回路との間に挿入接
   続され、入力された信号を反転して出力する第２のスイ
   ッチング回路と、 上記メモリセルからのデータの読み出し時であって上記
   センスアンプが活性化されている第１の期間以外の期間
   に、上記一時記憶回路に予め第１のレベル信号を記憶さ
   せるように制御する一方、上記第１の期間に含まれかつ
   上記第１の期間よりも短い所定の第２の期間に、上記第
   １と第２のスイッチング回路をオンするように制御する
   制御回路とをさらに備え、 上記第２の期間に上記ＮＭＯＳトランジスタがオンされ
   たときに、上記ＮＭＯＳトランジスタから出力された第
   ２のレベル信号を上記第１のスイッチング回路、上記一
   時記憶回路及び上記第２のスイッチング回路を介して上
   記データ出力回路に出力する一方、上記ＮＭＯＳトラン
   ジスタがオフされたときに、上記一時記憶回路により一
   時的に記憶された第１のレベル信号を上記第２のスイッ
   チング回路を介して上記データ出力回路に出力すること
   を特徴とする半導体記憶装置のデータ読出回路。
6. 【請求項６】 請求項２記載の半導体記憶装置のデータ
   読出回路において、 上記リードデータバスと上記データ出力回路との間に挿
   入接続され、レベル信号を一時的に記憶する一時記憶回
   路と、 上記リードデータバスと上記一時記憶回路との間に挿入
   接続された第１のスイッチング回路と、 上記一時記憶回路と上記データ出力回路との間に挿入接
   続され、入力された信号を反転して出力する第２のスイ
   ッチング回路と、 上記メモリセルからのデータの読み出し時であって上記
   センスアンプが活性化されている第１の期間以外の期間
   に、上記一時記憶回路に予め第２のレベル信号を記憶さ
   せるように制御する一方、上記第１の期間に含まれかつ
   上記第１の期間よりも短い所定の第２の期間に、上記第
   １と第２のスイッチング回路をオンするように制御する
   制御回路とをさらに備え、 上記第２の期間に上記ＰＭＯＳトランジスタがオンされ
   たときに、上記ＰＭＯＳトランジスタから出力された第
   １のレベル信号を上記第１のスイッチング回路、上記一
   時記憶回路及び上記第２のスイッチング回路を介して上
   記データ出力回路に出力する一方、上記ＰＭＯＳトラン
   ジスタがオフされたときに、上記一時記憶回路により一
   時的に記憶された第２のレベル信号を上記第２のスイッ
   チング回路を介して上記データ出力回路に出力すること
   を特徴とする半導体記憶装置のデータ読出回路。
7. 【請求項７】 請求項３又は５記載の半導体記憶装置の
   データ読出回路において、 上記リードデータバスと上記第１のスイッチング回路と
   の間に挿入接続され、上記第１の期間以外の期間に、上
   記リードデータバスを第２のレベルに固定するレベル固
   定回路をさらに備えたことを特徴とする半導体記憶装置
   のデータ読出回路。
8. 【請求項８】 請求項４又は６記載の半導体記憶装置の
   データ読出回路において、上記リードデータバスと上記
   第１のスイッチング回路との間に挿入接続され、 上記第１の期間以外の期間に、上記リードデータバスを
   第１のレベルに固定するレベル固定回路をさらに備えた
   ことを特徴とする半導体記憶装置のデータ読出回路。
9. 【請求項９】 請求項３記載の半導体記憶装置のデータ
   読出回路において、 上記プルアップ抵抗は、第２のレベル信号が印加された
   ゲートを有するＰＭＯＳトランジスタによって構成され
   たことを特徴とする半導体記憶装置のデータ読出回路。
10. 【請求項１０】 請求項４記載の半導体記憶装置のデー
    タ読出回路において、 上記プルダウン抵抗は、第１のレベル信号が印加された
    ゲートを有するＮＭＯＳトランジスタによって構成され
    たことを特徴とする半導体記憶装置のデータ読出回路。
11. 【請求項１１】 請求項１乃至６のうちの１つに記載の
    半導体記憶装置のデータ読出回路において、 上記メモリセルからのデータの読み出し時に、上記リー
    ドデータバスに接続された出力端子をハイ・インピーダ
    ンスとする一方、上記メモリセルからのデータの読み出
    し時以外の期間に、書き込みデータ信号を反転して上記
    リードデータバスを介して上記各メモリブロックに伝送
    するインバータ回路をさらに備え、 上記リードデータバスをライトデータバスとしても使用
    することを特徴とする半導体記憶装置のデータ読出回
    路。
12. 【請求項１２】 複数のメモリセルを備え、上記複数の
    メモリセルが複数のメモリブロックに分割されてなるメ
    モリアレイと、 請求項１乃至１１のうちの１つに記載のデータ読出回路
    とを備えたことを特徴とする半導体記憶装置。