JPS6258075B2 - - Google Patents
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- JPS6258075B2 JPS6258075B2 JP57099002A JP9900282A JPS6258075B2 JP S6258075 B2 JPS6258075 B2 JP S6258075B2 JP 57099002 A JP57099002 A JP 57099002A JP 9900282 A JP9900282 A JP 9900282A JP S6258075 B2 JPS6258075 B2 JP S6258075B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、記憶装置の構成に関するものであ
る。
る。
記憶装置、特にスタテイツク方式のランダムア
クセスメモリ（スタテイツクRAM）装置におい
ては、通常第１図のようなデータ信号の流れを有
している。
クセスメモリ（スタテイツクRAM）装置におい
ては、通常第１図のようなデータ信号の流れを有
している。
すなわち、データ読出しの場合には、チツプコ
ントロール回路１から出力されアドレスバツフア
回路２へ入力されるチツプ選択の内部信号はアド
レスバツフア回路２を活性化し、アドレス入力信
号Ai（ｉ＝０，１，２，……，Ｎとする）はこ
のアドレスバツフア回路２により互いに逆論理の
アドレス信号出力Ａ〓ｉとＡ〓ｉとなり、そのいずれ
かが（以下これらをまとめてＡ〓ｉで表わす）デコ
ーダ回路３に入力される。アドレス入力信号Ai
の変化は、アドレストランジシヨンデイテクタ回
路（以下ATDCという）４によつて検出され、そ
の出力φAは記憶装置の内部制御信号となり、プ
リチヤージ信号発生回路５を通つて記憶セルの読
出し準備を行うビツト線プリチヤージ信号φPと
してセルアレイ６に隣接して設けられたプリチヤ
ージ回路５′に入力され、またセンス情報を読出
すビツト線センス制御信号φSとしてセンス回路
７に入力され、さらにタイミング発生回路８を経
て出力バツフア回路制御信号φOとして出力バツ
フア回路９に入力されている。一方、デコーダ回
路３からはデコーダ出力Sjが出力されて記憶セル
の選択信号としてセルアレイ６に入力され、その
選択信号によりセルアレイ中のデータは読出さ
れ、センス回路７で増幅され、出力バツフア回路
９で読出しタイミングの調整をされてデータ出力
信号ＤOUTとして出力される。
ントロール回路１から出力されアドレスバツフア
回路２へ入力されるチツプ選択の内部信号はアド
レスバツフア回路２を活性化し、アドレス入力信
号Ai（ｉ＝０，１，２，……，Ｎとする）はこ
のアドレスバツフア回路２により互いに逆論理の
アドレス信号出力Ａ〓ｉとＡ〓ｉとなり、そのいずれ
かが（以下これらをまとめてＡ〓ｉで表わす）デコ
ーダ回路３に入力される。アドレス入力信号Ai
の変化は、アドレストランジシヨンデイテクタ回
路（以下ATDCという）４によつて検出され、そ
の出力φAは記憶装置の内部制御信号となり、プ
リチヤージ信号発生回路５を通つて記憶セルの読
出し準備を行うビツト線プリチヤージ信号φPと
してセルアレイ６に隣接して設けられたプリチヤ
ージ回路５′に入力され、またセンス情報を読出
すビツト線センス制御信号φSとしてセンス回路
７に入力され、さらにタイミング発生回路８を経
て出力バツフア回路制御信号φOとして出力バツ
フア回路９に入力されている。一方、デコーダ回
路３からはデコーダ出力Sjが出力されて記憶セル
の選択信号としてセルアレイ６に入力され、その
選択信号によりセルアレイ中のデータは読出さ
れ、センス回路７で増幅され、出力バツフア回路
９で読出しタイミングの調整をされてデータ出力
信号ＤOUTとして出力される。
なお、データ書込みの場合には、上述の動作の
他に、チツプコントロール回路１に入力された書
込み／読出し選択信号Ｗ／Ｒがデータ入力バツフ
ア回路１０を活性化し、それによつてデータ入力
信号ＤINはデータ入力バツフア回路１０に受け付
けられ、選択セル中にＤINに対応する情報が記憶
される。
他に、チツプコントロール回路１に入力された書
込み／読出し選択信号Ｗ／Ｒがデータ入力バツフ
ア回路１０を活性化し、それによつてデータ入力
信号ＤINはデータ入力バツフア回路１０に受け付
けられ、選択セル中にＤINに対応する情報が記憶
される。
第２図は、第１図に示した記憶装置におけるア
ドレスバツフア回路２、デコーダ回路３、ATDC
４の構成の一例を示した回路図である。
ドレスバツフア回路２、デコーダ回路３、ATDC
４の構成の一例を示した回路図である。
第２図ａに示したアドレスバツフア回路２はア
ドレス入力信号Ai及びチツプ選択の内部信号
を入力とするノア（NOR）ゲートNOR1及びイン
バータINV1が直列に接続され、これらの出力点
であるノードa1から２個のインバータINV2及び
INV3よりなるインバータ列と３個のインバータ
INV4ないしINV6よりなるインバータ列とから成
つている。
ドレス入力信号Ai及びチツプ選択の内部信号
を入力とするノア（NOR）ゲートNOR1及びイン
バータINV1が直列に接続され、これらの出力点
であるノードa1から２個のインバータINV2及び
INV3よりなるインバータ列と３個のインバータ
INV4ないしINV6よりなるインバータ列とから成
つている。
アドレスバツフア回路２の互いに逆論理となつ
ている出力Ａ〓ｉ及びＡ〓ｉはデコーダ回路３に入力
されるが、デコーダ回路としては第２図ｂに示す
ようなナンド（NAND）ゲートとインバータの組
合せで構成され入力信号のすべてが高(H)レベルの
とき活性化するタイプあるいは第２図ｃに示すよ
うなNORゲートで構成され入力信号のすべてが
低(L)レベルのとき活性化するタイプがある。
ている出力Ａ〓ｉ及びＡ〓ｉはデコーダ回路３に入力
されるが、デコーダ回路としては第２図ｂに示す
ようなナンド（NAND）ゲートとインバータの組
合せで構成され入力信号のすべてが高(H)レベルの
とき活性化するタイプあるいは第２図ｃに示すよ
うなNORゲートで構成され入力信号のすべてが
低(L)レベルのとき活性化するタイプがある。
また、ATDC４はノードa1の出力とこのノード
から１つのインバータINV4を介したノードa2か
ら３つの直列インバータINV7ないしINV9を経た
出力をそれぞれ入力とするNORゲートNOR2、ノ
ードa1から３つの直列インバータINV10ないし
INV12を経た出力とノードa2の出力をそれぞれ入
力とするNORゲートNOR3、並びにNOR2および
NOR3の出力をそれぞれ入力とするNORゲート
NOR4によつて構成されており、このNOR4ゲー
ト出力φAがATDC出力となつている。
から１つのインバータINV4を介したノードa2か
ら３つの直列インバータINV7ないしINV9を経た
出力をそれぞれ入力とするNORゲートNOR2、ノ
ードa1から３つの直列インバータINV10ないし
INV12を経た出力とノードa2の出力をそれぞれ入
力とするNORゲートNOR3、並びにNOR2および
NOR3の出力をそれぞれ入力とするNORゲート
NOR4によつて構成されており、このNOR4ゲー
ト出力φAがATDC出力となつている。
第３図はATDC動作時の各ノードの波形変化を
示したタイムチヤートである。このとき、チツプ
は選択状態になつており入力はＬレベルとな
つているので、NOR1ゲートはアドレス入力信号
Aiに対してインバータとして機能する。時刻t1で
アドレス入力Aiの信号ＶAiがＬレベルからＨレベ
ルに立上つたとすれば、ノードa1の信号Va1はt1
よりわずかに遅れた時刻t1′でＬレベルからＨレ
ベルに立上り、ノードa2の信号Va2はＨレベルか
らＬレベルに立下る。信号Va1の立上りはインバ
ータ列INV10〜INV12により遅延されてノードa4の
信号Va4の立下りとして現われ、信号Va2の立下
りはインバータ列INV7〜INV9により遅延されて
ノードa3の信号Va3の立上りとして現われる。し
たがつて信号Va1とVa3を入力とするNORゲート
NOR2の出力ノードa5における信号Va5は信号Va1
が立上るとともに立下り、信号Va2とVa4を入力
とするNORゲートNOR3の出力ノードa6における
信号Va6はVa4が立下るとともに立上る。この結
果、信号Va5とVa6を入力とするNORゲートNOR4
の出力φAは一定時間幅を持つパルスとなり、結
局ATDC出力φAはアドレス変化を検出する信号
となる。この出力φAはビツト線プリチヤージ信
号φP、ビツト線センス制御信号φS、出力バツフ
ア回路制御信号φOなどの原信号として用いられ
る。
示したタイムチヤートである。このとき、チツプ
は選択状態になつており入力はＬレベルとな
つているので、NOR1ゲートはアドレス入力信号
Aiに対してインバータとして機能する。時刻t1で
アドレス入力Aiの信号ＶAiがＬレベルからＨレベ
ルに立上つたとすれば、ノードa1の信号Va1はt1
よりわずかに遅れた時刻t1′でＬレベルからＨレ
ベルに立上り、ノードa2の信号Va2はＨレベルか
らＬレベルに立下る。信号Va1の立上りはインバ
ータ列INV10〜INV12により遅延されてノードa4の
信号Va4の立下りとして現われ、信号Va2の立下
りはインバータ列INV7〜INV9により遅延されて
ノードa3の信号Va3の立上りとして現われる。し
たがつて信号Va1とVa3を入力とするNORゲート
NOR2の出力ノードa5における信号Va5は信号Va1
が立上るとともに立下り、信号Va2とVa4を入力
とするNORゲートNOR3の出力ノードa6における
信号Va6はVa4が立下るとともに立上る。この結
果、信号Va5とVa6を入力とするNORゲートNOR4
の出力φAは一定時間幅を持つパルスとなり、結
局ATDC出力φAはアドレス変化を検出する信号
となる。この出力φAはビツト線プリチヤージ信
号φP、ビツト線センス制御信号φS、出力バツフ
ア回路制御信号φOなどの原信号として用いられ
る。
第４図はアドレス信号ＶAi、デコーダ出力Sj、
ATDC出力φA、ビツト線プリチヤージ信号φP、
ビツト線センス制御信号φS、出力バツフア回路
制御信号φOおよびデータ出力信号ＤOUTの関係を
示したタイムチヤートである。これによれば、ア
ドレスが変化してＶAiが変化するのとほぼ同時に
ATDC出力φAは一定幅のパルスとなり、これか
らビツト線プリチヤージ信号φP、ビツト線セン
ス制御信号φS、出力バツフア回路制御信号φOが
発生し、それぞれビツト線の読出し準備、読出し
データの増幅、出力データのタイミング調整の作
用を行う。一方、デコーダ出力Sj（ｊ＝１，２…
…２N+1とする）は新しいメモリセルを選択する
ものであるから、誤動作を避けるためにはビツト
線プリチヤージ信号φPによりビツト線がプリチ
ヤージされはじめてからしばらく後に出力される
必要があり、SjとφSおよびφOの関係も一定の時
間関係を満足している必要がある。
ATDC出力φA、ビツト線プリチヤージ信号φP、
ビツト線センス制御信号φS、出力バツフア回路
制御信号φOおよびデータ出力信号ＤOUTの関係を
示したタイムチヤートである。これによれば、ア
ドレスが変化してＶAiが変化するのとほぼ同時に
ATDC出力φAは一定幅のパルスとなり、これか
らビツト線プリチヤージ信号φP、ビツト線セン
ス制御信号φS、出力バツフア回路制御信号φOが
発生し、それぞれビツト線の読出し準備、読出し
データの増幅、出力データのタイミング調整の作
用を行う。一方、デコーダ出力Sj（ｊ＝１，２…
…２N+1とする）は新しいメモリセルを選択する
ものであるから、誤動作を避けるためにはビツト
線プリチヤージ信号φPによりビツト線がプリチ
ヤージされはじめてからしばらく後に出力される
必要があり、SjとφSおよびφOの関係も一定の時
間関係を満足している必要がある。
また、記憶装置におけるアドレス選択上の誤動
作を避けるためには、アドレスバツフア回路２の
出力を受けたデコーダ３により複数のワード線あ
るいはビツト線が選択されいわゆるマルチアクセ
スを避けなければならない。マルチアクセスの一
般的な原因としてアドレスバツフア回路２の出力
Ａ〓ｉおよびＡ〓ｉの電圧がある期間共にＨレベルと
Ｌレベルの中間のレベルになり、これがデコーダ
回路３により同一論理レベルとして認識され、複
数のデコーダが同時に活性化されることがあげら
れる。このような状態は、アドレスの変化が遅い
ときに起りやすい。
作を避けるためには、アドレスバツフア回路２の
出力を受けたデコーダ３により複数のワード線あ
るいはビツト線が選択されいわゆるマルチアクセ
スを避けなければならない。マルチアクセスの一
般的な原因としてアドレスバツフア回路２の出力
Ａ〓ｉおよびＡ〓ｉの電圧がある期間共にＨレベルと
Ｌレベルの中間のレベルになり、これがデコーダ
回路３により同一論理レベルとして認識され、複
数のデコーダが同時に活性化されることがあげら
れる。このような状態は、アドレスの変化が遅い
ときに起りやすい。
マルチアクセスを避けるため、従来は、アドレ
スバツフア回路２の２つの出力Ａ〓ｉ及びＡ〓ｉが同
時にデコーダ回路３を活性化するような中間レベ
ルとなることがないように、アドレスバツフア回
路２を構成するインバータINV2ないしINV6の駆
動トランジスタ及び負荷トランジスタのコンダク
タンスを設定している。この結果、アドレス入力
信号ＶAiの変化に対してアドレスバツフア回路２
の出力VA〓ｉおよびVA〓ｉは第５図のようになる。
すなわちＶAiがＬレベル（ＶSS）からＨレベル
（ＶDD）へ変化するに伴い、第２図ｂに示すＨレ
ベル信号が活性入力信号であるデコーダに対して
は第５図ａに示すようにVA〓ｉがＬ→Ｌ→Ｈ、
VA〓ｉがＨ→Ｌ→Ｌと変化し、第２図ｃに示すＬ
レベル信号が活性入力信号であるデコーダに対し
ては第５図ｂに示すようにVA〓ｉがＬ→Ｈ→Ｈ、
VA〓ｉがＨ→Ｈ→Ｌと変化するようにしている。
スバツフア回路２の２つの出力Ａ〓ｉ及びＡ〓ｉが同
時にデコーダ回路３を活性化するような中間レベ
ルとなることがないように、アドレスバツフア回
路２を構成するインバータINV2ないしINV6の駆
動トランジスタ及び負荷トランジスタのコンダク
タンスを設定している。この結果、アドレス入力
信号ＶAiの変化に対してアドレスバツフア回路２
の出力VA〓ｉおよびVA〓ｉは第５図のようになる。
すなわちＶAiがＬレベル（ＶSS）からＨレベル
（ＶDD）へ変化するに伴い、第２図ｂに示すＨレ
ベル信号が活性入力信号であるデコーダに対して
は第５図ａに示すようにVA〓ｉがＬ→Ｌ→Ｈ、
VA〓ｉがＨ→Ｌ→Ｌと変化し、第２図ｃに示すＬ
レベル信号が活性入力信号であるデコーダに対し
ては第５図ｂに示すようにVA〓ｉがＬ→Ｈ→Ｈ、
VA〓ｉがＨ→Ｈ→Ｌと変化するようにしている。
ところが、このような対策をとつてもなお記憶
装置において誤動作を生じる可能性がある。
装置において誤動作を生じる可能性がある。
例えば、第２図ａに示したアドレスバツフア回
路２及びATDC４が相補形MOSトランジスタで
構成され、アドレス入力Aiの電圧ＶAiが第６図の
タイムチヤートに示すように時刻t3からt4にかけ
てＬレベル（ＶSS）からＨレベル（ＶDD）に非常
にゆつくり変化したとする。ノードa1の電位レベ
ルはNORゲートNOR1およびインバータINV1を通
過することによりＶAiの変化よりは早く時刻t3′か
らt4′にかけてＬレベルからＨレベルに変化し、
ノードa2の電位レベルはさらに早く時刻t3″から
t4″にかけてＨレベルからＬレベルに変化する。
このときマルチアクセスを避けるためには、デコ
ーダが第２図ｂに示すようなＨレベル信号が活性
入力信号であるとした場合には、VA〓ｉとVA〓ｉの
関係は第５図ａのようになつていなければならな
い。そこで、このようなVA〓ｉとVA〓ｉとの電圧関
係を満たすためには、インバータINV2ないし
INV6の駆動トランジスタと負荷トランジスタの
サイズを変えて各トランジスタのコンダクタンス
を変化させることにより、VA〓ｉはVa2の中心電
圧より高い電圧で、すなわち時刻t3″とt4″の中間
時刻t5よりも早いt6でＨレベルからＬレベルに反
転し、VA〓ｉはVa1の中心電圧より高い電圧で、
すなわち時刻t5より遅いt7でＬレベルからＨレベ
ルに反転するように設定する必要がある。
路２及びATDC４が相補形MOSトランジスタで
構成され、アドレス入力Aiの電圧ＶAiが第６図の
タイムチヤートに示すように時刻t3からt4にかけ
てＬレベル（ＶSS）からＨレベル（ＶDD）に非常
にゆつくり変化したとする。ノードa1の電位レベ
ルはNORゲートNOR1およびインバータINV1を通
過することによりＶAiの変化よりは早く時刻t3′か
らt4′にかけてＬレベルからＨレベルに変化し、
ノードa2の電位レベルはさらに早く時刻t3″から
t4″にかけてＨレベルからＬレベルに変化する。
このときマルチアクセスを避けるためには、デコ
ーダが第２図ｂに示すようなＨレベル信号が活性
入力信号であるとした場合には、VA〓ｉとVA〓ｉの
関係は第５図ａのようになつていなければならな
い。そこで、このようなVA〓ｉとVA〓ｉとの電圧関
係を満たすためには、インバータINV2ないし
INV6の駆動トランジスタと負荷トランジスタの
サイズを変えて各トランジスタのコンダクタンス
を変化させることにより、VA〓ｉはVa2の中心電
圧より高い電圧で、すなわち時刻t3″とt4″の中間
時刻t5よりも早いt6でＨレベルからＬレベルに反
転し、VA〓ｉはVa1の中心電圧より高い電圧で、
すなわち時刻t5より遅いt7でＬレベルからＨレベ
ルに反転するように設定する必要がある。
一方、ATDC4は、ノードa1及びノードa2の論
理レベルの立上り及び立下りのどちらの変化にも
同じように反応しなければならないため、インバ
ータINV7及びINV12はVa1及びVa2がそれぞれ中間
電圧となる時刻t5に反転動作をするように設定さ
れている。
理レベルの立上り及び立下りのどちらの変化にも
同じように反応しなければならないため、インバ
ータINV7及びINV12はVa1及びVa2がそれぞれ中間
電圧となる時刻t5に反転動作をするように設定さ
れている。
この結果、ノードa3のレベルは時刻t5よりもイ
ンバータ列INV7ないしINV9により発生する遅延
時間△ｔだけ遅く反転し、ノードa4のレベルは時
刻t5よりもインバータ列INV10ないしINV12により
発生する遅延時間△t′だけ遅く反転する。そし
て、ノードa5のレベルは、ノードa1とノードa3の
NOR2によるNORゲート出力として時刻t5でＨレ
ベルからＬレベルに反転し、ノードa6のレベルは
ノードa2とノードa4のレベルのNOR3によるNOR
出力として時刻t5より△t′だけ遅い時刻にＬレベ
ルからＨレベルに反転し、最終的にATDC出力φ
Aはノードa5とノードa6のレベルのNOR4による
NORゲート出力として時刻t5でＬレベルからＨレ
ベルに反転し、△t′後に再びＬレベルに反転する
ようなパルスが得られる。
ンバータ列INV7ないしINV9により発生する遅延
時間△ｔだけ遅く反転し、ノードa4のレベルは時
刻t5よりもインバータ列INV10ないしINV12により
発生する遅延時間△t′だけ遅く反転する。そし
て、ノードa5のレベルは、ノードa1とノードa3の
NOR2によるNORゲート出力として時刻t5でＨレ
ベルからＬレベルに反転し、ノードa6のレベルは
ノードa2とノードa4のレベルのNOR3によるNOR
出力として時刻t5より△t′だけ遅い時刻にＬレベ
ルからＨレベルに反転し、最終的にATDC出力φ
Aはノードa5とノードa6のレベルのNOR4による
NORゲート出力として時刻t5でＬレベルからＨレ
ベルに反転し、△t′後に再びＬレベルに反転する
ようなパルスが得られる。
一方、アドレスバツフア回路２の出力Ａ〓ｉ及び
Ａ〓ｉによりデコーダ出力Sjが活性化するのは時刻
t7になつてからであるから、第７図に示すように
このときには既にATDC出力φAはＬレベルに戻
つており、φAから発生したビツト線プリチヤー
ジ信号φP、ビツト線センス制御信号φS、出力バ
ツフア回路制御信号φOの一連の内部制御信号は
動作途中の状態にあるかもしくは動作を終了して
しまつている。この結果、目的とするアドレスよ
りも前のアドレスの記憶セル内容が有効データと
して読出されたり、逆に新たに選ばれた記憶セル
内に以前のビツト線データが書込まれたりする誤
動作を生じる。
Ａ〓ｉによりデコーダ出力Sjが活性化するのは時刻
t7になつてからであるから、第７図に示すように
このときには既にATDC出力φAはＬレベルに戻
つており、φAから発生したビツト線プリチヤー
ジ信号φP、ビツト線センス制御信号φS、出力バ
ツフア回路制御信号φOの一連の内部制御信号は
動作途中の状態にあるかもしくは動作を終了して
しまつている。この結果、目的とするアドレスよ
りも前のアドレスの記憶セル内容が有効データと
して読出されたり、逆に新たに選ばれた記憶セル
内に以前のビツト線データが書込まれたりする誤
動作を生じる。
以上述べたように、マルチアクセスを避けるた
めにアドレスバツフア回路内のインバータの反転
レベルを変更することは、アドレス入力信号の変
化が緩慢なときにはATDC出力φA及びこれから
発生する記憶装置の内部制御信号よりも記憶セル
選択信号がはるかに遅く出力され、これらに要求
される相対的時間関係がくずれて誤動作を生じる
という問題がある。
めにアドレスバツフア回路内のインバータの反転
レベルを変更することは、アドレス入力信号の変
化が緩慢なときにはATDC出力φA及びこれから
発生する記憶装置の内部制御信号よりも記憶セル
選択信号がはるかに遅く出力され、これらに要求
される相対的時間関係がくずれて誤動作を生じる
という問題がある。
そこで本発明は、アドレス入力信号の変化が緩
慢であつても、読出し時に誤動作のない記憶装置
を提供することを目的とする。
慢であつても、読出し時に誤動作のない記憶装置
を提供することを目的とする。
本発明は、デコーダ入力であるアドレスバツフ
ア回路の互いに逆論理の２つの出力信号をATDC
の入力とすることにより、ATDCの出力パルスφ
Aの持続期間がデコーダの選択期間より早く終ら
ならないようにするものである。
ア回路の互いに逆論理の２つの出力信号をATDC
の入力とすることにより、ATDCの出力パルスφ
Aの持続期間がデコーダの選択期間より早く終ら
ならないようにするものである。
以下、第８図ないし第１３図に従つて本発明の
いくつかの実施例につき説明する。
いくつかの実施例につき説明する。
第８図は、本発明の一実施例を示した回路図で
あつて、この回路構成において、第２図に示した
従来例と異なるのはATDCの入力をアドレスバツ
フア回路内のノードa1及びノードa2から取り出す
のではなく、アドレスバツフア回路出力Ａ〓ｉ及び
Ａ〓ｉが現われるインバータINV3及びINV6の出力
ノードから取り出している点である。
あつて、この回路構成において、第２図に示した
従来例と異なるのはATDCの入力をアドレスバツ
フア回路内のノードa1及びノードa2から取り出す
のではなく、アドレスバツフア回路出力Ａ〓ｉ及び
Ａ〓ｉが現われるインバータINV3及びINV6の出力
ノードから取り出している点である。
この回路の動作は第９図及び第１０図のタイム
チヤートに示されている。第９図は入力アドレス
信号Aiの変化が速い場合であつて、入力アドレ
ス信号Aiの変化はノードa1におけるレベルVa1の
変化となり、これがインバータINV2〜INV6によ
り互いに逆論理のアドレスバツフア回路出力Ａ〓ｉ
及びＡ〓ｉになる。この２つの出力はATDCの入力
信号となつているため、ＶAiが立上つた場合に
は、VA〓ｉが立上つたことによるノードa5のレベ
ルVa5の立下り、及びインバータ列INV10〜INV12
による一定の遅延時間後に現われるノードa4のレ
ベルVa4の立下りとそれにより起こるノードa6の
レベルVa6の立上りにより、ノードa5とノードa6
が共にＬレベルにある間だけATDC出力φAがＨ
レベルとなる。同様に、ＶAiが立下つた場合には
VA〓ｉが立上つたことにより生ずるノードa6のレ
ベルVa6の立下り及びノードa5のレベルVa5の一
定遅延時間後の立上りによりノードa5とノードa6
が共にＬレベルにある間だけATDC出力φAはＨ
レベルとなる。
チヤートに示されている。第９図は入力アドレス
信号Aiの変化が速い場合であつて、入力アドレ
ス信号Aiの変化はノードa1におけるレベルVa1の
変化となり、これがインバータINV2〜INV6によ
り互いに逆論理のアドレスバツフア回路出力Ａ〓ｉ
及びＡ〓ｉになる。この２つの出力はATDCの入力
信号となつているため、ＶAiが立上つた場合に
は、VA〓ｉが立上つたことによるノードa5のレベ
ルVa5の立下り、及びインバータ列INV10〜INV12
による一定の遅延時間後に現われるノードa4のレ
ベルVa4の立下りとそれにより起こるノードa6の
レベルVa6の立上りにより、ノードa5とノードa6
が共にＬレベルにある間だけATDC出力φAがＨ
レベルとなる。同様に、ＶAiが立下つた場合には
VA〓ｉが立上つたことにより生ずるノードa6のレ
ベルVa6の立下り及びノードa5のレベルVa5の一
定遅延時間後の立上りによりノードa5とノードa6
が共にＬレベルにある間だけATDC出力φAはＨ
レベルとなる。
第１０図はアドレス入力信号Aiの変化が緩慢
な場合であつて、第９図の場合とは異なりノード
a1でのレベルVa1の変化は緩慢となる。このと
き、インバータINV2ないしINV6はデコーダでの
マルチアクセスを避けるためにアドレスバツフア
回路出力VA〓ｉが先に立下りその後VA〓ｉが立上る
ように各インバータの動作は設定されている。
VA〓ｉの立下りはノードa3のレベルVa3の立上り及
びノードa5のレベルVa5の立下りを生じ、VA〓ｉの
立上りはノードa4のレベルVa4の立下り及びノー
ドa6のレベルVa6の立上りを生ずる。そして、
NORゲートNOR4によりノードa5とノードa6が共
にＬレベルにある間だけATDC出力φAがＨレベ
ルとなる。同様に、アドレス入力信号Aiがゆつ
くりと下降した場合には、VA〓ｉが立下つたこと
により生ずるノードa6のレベルVa6の立下り及び
VA〓ｉが立上つたことにより生ずるノードa5のレ
ベルVa5の立上りにより、ノードa6とノードa5が
共にＬレベルにある間だけATDC出力φAはＨレ
ベルとなる。したがつて、ATDC出力φAはアド
レス変化に応じて一定時間幅のパルスとなり、し
かもそのパルスは、デコーダ入力となるアドレス
バツフア回路の２つの出力Ａ〓ｉ及びＡ〓ｉのいずれ
か一方がデコーダを活性化するＨレベルになつた
後まで必ず持続される。
な場合であつて、第９図の場合とは異なりノード
a1でのレベルVa1の変化は緩慢となる。このと
き、インバータINV2ないしINV6はデコーダでの
マルチアクセスを避けるためにアドレスバツフア
回路出力VA〓ｉが先に立下りその後VA〓ｉが立上る
ように各インバータの動作は設定されている。
VA〓ｉの立下りはノードa3のレベルVa3の立上り及
びノードa5のレベルVa5の立下りを生じ、VA〓ｉの
立上りはノードa4のレベルVa4の立下り及びノー
ドa6のレベルVa6の立上りを生ずる。そして、
NORゲートNOR4によりノードa5とノードa6が共
にＬレベルにある間だけATDC出力φAがＨレベ
ルとなる。同様に、アドレス入力信号Aiがゆつ
くりと下降した場合には、VA〓ｉが立下つたこと
により生ずるノードa6のレベルVa6の立下り及び
VA〓ｉが立上つたことにより生ずるノードa5のレ
ベルVa5の立上りにより、ノードa6とノードa5が
共にＬレベルにある間だけATDC出力φAはＨレ
ベルとなる。したがつて、ATDC出力φAはアド
レス変化に応じて一定時間幅のパルスとなり、し
かもそのパルスは、デコーダ入力となるアドレス
バツフア回路の２つの出力Ａ〓ｉ及びＡ〓ｉのいずれ
か一方がデコーダを活性化するＨレベルになつた
後まで必ず持続される。
第１１図は第８図におけるATDCの構成中
NORゲートNOR2及びNOR3をそれぞれNANDゲ
ートNAND1及びNAND2に換え、NORゲート
NOR4をNANDゲートNAND3及びインバータ
INV13に代えた回路構成を有し、動作は第８図に
おけるNOR動作をNAND動作に論理変更したも
のである。
NORゲートNOR2及びNOR3をそれぞれNANDゲ
ートNAND1及びNAND2に換え、NORゲート
NOR4をNANDゲートNAND3及びインバータ
INV13に代えた回路構成を有し、動作は第８図に
おけるNOR動作をNAND動作に論理変更したも
のである。
第１２図は、これまでのインバータによる遅延
の代りに相補形MOS（Ｃ−MOS）インバータ
CINV10及びCINV11により構成されるフリツプフ
ロツプ回路に蓄積された過去のアドレス信号情報
を用いて出力を発生するATDCに本発明を応用し
たものであり、回路全体はＣ−MOS構成とした
ものである。
の代りに相補形MOS（Ｃ−MOS）インバータ
CINV10及びCINV11により構成されるフリツプフ
ロツプ回路に蓄積された過去のアドレス信号情報
を用いて出力を発生するATDCに本発明を応用し
たものであり、回路全体はＣ−MOS構成とした
ものである。
この回路の動作は第１３図のタイムチヤートに
示されており、アドレス入力信号VAiが立上りア
ドレスバツフア回路出力VA〓ｉがＬレベルからＨ
レベルへと立上るとＮチヤネルMOSトランジス
タＱN1及びＱN2が共に導通状態となるから、ノー
ドa4のレベルVa4はＰチヤネルMOSトランジスタ
ＱP1が常時導通状態であるためある程度の時間は
かかりかつ完全には接地電位とはならないものの
接地電位近くまで下降し、インバータCINV8によ
りATDC出力φAはＨレベルとなる。ところで、
このφA出力はATDCの入力転送用Ｎチヤネル
MOSトランジスタＱNのゲートに入力され、また
インバータCINV9により反転されたノードa5にお
ける信号Va5が同じくATDCの入力転送用Ｐチヤ
ネルMOSトランジスタＱPのゲートに加えられる
から、並列接続されたＱN及びＱPはATDC出力φ
AがＨレベルとなつている間だけ共に導通状態と
なる。この結果、アドレスバツフア回路出力Ａ〓ｉ
の電位情報がＣ−MOSインバータCINV10と
CINV11により構成されたフリツプフロツプ回路
を反転させ、ノードa2のレベルVa2は低下しＮチ
ヤネルMOSトランジスタＱN2は遮断状態となる
ため、ノードa4のレベルVa4は負荷トランジスタ
ＱP1により再び引き上げられ、φAはＬレベルと
なりＱNとＱPにより構成された転送ゲートは遮断
状態となる。このとき、Ｃ−MOSインバータ
CINV10とCINV11により構成されたフリツプフロ
ツプ回路には、Ai信号が変化した後の電位情報
が記憶されることになる。同様に、アドレス入力
信号ＶAiが立下つた場合には、アドレスバツフア
回路出力VA〓ｉが立上つてＱN3が導通状態となる
ことと、これによりフリツプフロツプ回路の内容
が変化することに伴うノードa3のレベルVa3の立
下りによつてＱN4が遮断状態になるという一連の
動作によりATDC出力φAが出力される。
示されており、アドレス入力信号VAiが立上りア
ドレスバツフア回路出力VA〓ｉがＬレベルからＨ
レベルへと立上るとＮチヤネルMOSトランジス
タＱN1及びＱN2が共に導通状態となるから、ノー
ドa4のレベルVa4はＰチヤネルMOSトランジスタ
ＱP1が常時導通状態であるためある程度の時間は
かかりかつ完全には接地電位とはならないものの
接地電位近くまで下降し、インバータCINV8によ
りATDC出力φAはＨレベルとなる。ところで、
このφA出力はATDCの入力転送用Ｎチヤネル
MOSトランジスタＱNのゲートに入力され、また
インバータCINV9により反転されたノードa5にお
ける信号Va5が同じくATDCの入力転送用Ｐチヤ
ネルMOSトランジスタＱPのゲートに加えられる
から、並列接続されたＱN及びＱPはATDC出力φ
AがＨレベルとなつている間だけ共に導通状態と
なる。この結果、アドレスバツフア回路出力Ａ〓ｉ
の電位情報がＣ−MOSインバータCINV10と
CINV11により構成されたフリツプフロツプ回路
を反転させ、ノードa2のレベルVa2は低下しＮチ
ヤネルMOSトランジスタＱN2は遮断状態となる
ため、ノードa4のレベルVa4は負荷トランジスタ
ＱP1により再び引き上げられ、φAはＬレベルと
なりＱNとＱPにより構成された転送ゲートは遮断
状態となる。このとき、Ｃ−MOSインバータ
CINV10とCINV11により構成されたフリツプフロ
ツプ回路には、Ai信号が変化した後の電位情報
が記憶されることになる。同様に、アドレス入力
信号ＶAiが立下つた場合には、アドレスバツフア
回路出力VA〓ｉが立上つてＱN3が導通状態となる
ことと、これによりフリツプフロツプ回路の内容
が変化することに伴うノードa3のレベルVa3の立
下りによつてＱN4が遮断状態になるという一連の
動作によりATDC出力φAが出力される。
なお、第１１図ないし第１２図に示した実施例
におけるATDCではφAの出力段にはインバータ
INV13あるいはCINV8が用いられているが、チツ
プが選択されないときには出力パルスφAを絶対
に出さないように一方入力と出力は上記インバー
タと同じ接続で他方入力に信号が接続された
２入力NORゲートを用いてもよい。これによ
り、チツプが非選択状態のときに電源ノイズなど
によりATDCが動作してそれによつて内部回路が
動作しメモリセル内の記憶情報が破壊されるとい
う誤動作を避けることができる。
におけるATDCではφAの出力段にはインバータ
INV13あるいはCINV8が用いられているが、チツ
プが選択されないときには出力パルスφAを絶対
に出さないように一方入力と出力は上記インバー
タと同じ接続で他方入力に信号が接続された
２入力NORゲートを用いてもよい。これによ
り、チツプが非選択状態のときに電源ノイズなど
によりATDCが動作してそれによつて内部回路が
動作しメモリセル内の記憶情報が破壊されるとい
う誤動作を避けることができる。
以上の実施例におけるATDCにはいくつかの論
理ゲートが使用されているが、本発明はこれらに
限定されるものではなく互いに逆論理のアドレス
バツフア回路出力を利用して一定間隔のパルスを
出力できるものであれば他の回路形式のものでも
よい。
理ゲートが使用されているが、本発明はこれらに
限定されるものではなく互いに逆論理のアドレス
バツフア回路出力を利用して一定間隔のパルスを
出力できるものであれば他の回路形式のものでも
よい。
また、本発明はMOSトランジスタを使用した
ATDCを用いて構成した場合、インバータや論理
ゲートは駆動トランジスタとしてエンハンスメン
ト形MOSトランジスタを用い、負荷用MOSトラ
ンジスタとして駆動用MOSトランジスタと同一
の導電型のデプレツシヨン形MOSトランジスタ
を用いるいわゆるＥ／Ｄ形回路構成に限られるも
のではなく、駆動用MOSトランジスタと負荷用
MOSトランジスタとが互いに逆導電型である２
種類のエンハンスメント形MOSトランジスタを
用いるいわゆるＣ−MOS（相補形MOS）回路構
成とすることもできる。さらにMOSトランジス
タだけでなく接合型電界効果トランジスタを使用
することもできる。
ATDCを用いて構成した場合、インバータや論理
ゲートは駆動トランジスタとしてエンハンスメン
ト形MOSトランジスタを用い、負荷用MOSトラ
ンジスタとして駆動用MOSトランジスタと同一
の導電型のデプレツシヨン形MOSトランジスタ
を用いるいわゆるＥ／Ｄ形回路構成に限られるも
のではなく、駆動用MOSトランジスタと負荷用
MOSトランジスタとが互いに逆導電型である２
種類のエンハンスメント形MOSトランジスタを
用いるいわゆるＣ−MOS（相補形MOS）回路構
成とすることもできる。さらにMOSトランジス
タだけでなく接合型電界効果トランジスタを使用
することもできる。
ATDCの入力信号としてアドレスバツフア回路
の出力信号を用いる本発明にかかる記憶装置を用
いれば、アドレスバツフア回路の両出力信号が
ATDCの出力信号を発生させることになるので、
アドレス入力信号の変化が緩慢であつてもATDC
出力がデコーダ入力となるアドレスバツフア回路
出力よりも早く出力し終えてしまうことはなく、
デコーダによる記憶セルの選択信号とATDC出力
による内部制御信号との相対的な時間関係が保た
れることにより誤動作のない読出しを行うことが
できるという顕著な効果を有するものである。
の出力信号を用いる本発明にかかる記憶装置を用
いれば、アドレスバツフア回路の両出力信号が
ATDCの出力信号を発生させることになるので、
アドレス入力信号の変化が緩慢であつてもATDC
出力がデコーダ入力となるアドレスバツフア回路
出力よりも早く出力し終えてしまうことはなく、
デコーダによる記憶セルの選択信号とATDC出力
による内部制御信号との相対的な時間関係が保た
れることにより誤動作のない読出しを行うことが
できるという顕著な効果を有するものである。
第１図は一般的なスタテイツク形記憶装置内の
動作の流れを示す装置構成図、第２図は従来のア
ドレスバツフア回路、ATDC、デコーダ回路の構
成及び接続を示す回路図、第３図は従来のATDC
の動作を示すタイムチヤート、第４図は正常な読
出しが行われる場合のスタテイツク形記憶装置内
の内部制御信号の関係を示すタイムチヤート、第
５図はマルチアクセスを避けるためのアドレスバ
ツフア回路の動作を示す入出力特性図、第６図は
アドレス入力が緩慢に変化した場合のATDCの動
作を示すタイムチヤート、第７図はアドレス入力
信号が緩慢に変化した場合のスタテイツク形記憶
装置内の内部制御信号の関係を示すタイムチヤー
ト、第８図は本発明の一実施例であるアドレスバ
ツフア回路及びインバータ列とNORゲートで構
成したATDC示す回路図、第９図はアドレス入力
信号の変化が速い場合の第８図の回路の動作を示
すタイムチヤート、第１０図はアドレス入力信号
の変化が緩慢である場合の第８図の回路の動作を
示すタイムチヤート、第１１図はインバータ列と
NANDゲートで構成したATDCに本発明を適用し
た実施例を示す回路図、第１２図はインバータに
よる遅延の代りにフリツプフロツプ回路を使用し
たATDCに本発明を適用した実施例を示す回路
図、第１３図は第１２図の回路の動作を示すタイ
ムチヤートである。 １……チツプコントロール回路、２……アドレ
スバツフア回路、３……デコーダ回路、４……ア
ドレストランジシヨンデイテクタ回路、５……プ
リチヤージ信号発生回路、５′……プリチヤージ
回路、６……セルアレイ、Ai……アドレス入力
信号、Ａ〓ｉデコーダ入力、Sj……デコーダ出力、
φA……アドレストランジシヨンデイテクタ回路
出力、φP……ビツト線プリチヤージ信号、φS…
…ビツト線センス制御信号、φO……出力バツフ
ア回路制御信号、CE……チツプ選択信号、CE…
…チツプ選択の内部信号、Ｗ／Ｒ……書込み／読
出し選択信号、……書込み／読出し選択の
内部信号、OE……出力エネーブル信号、NOR1
〜NOR4……NORゲート、NAND1〜NAND4……
NANDゲート、INV1〜INV29……インバータ、
QE1〜QE8……エンハンスメント形MOSトランジ
スタ、ＱD……デプレツシヨン形MOSトランジス
タ、ＱN，ＱN1〜ＱN4……ＮチヤネルMOSトラン
ジスタ、ＱP，ＱP1……ＰチヤネルMOSトランジ
スタ、CINV1〜CINV11……相補形MOSインバー
タ、CNOR1……相補形NORゲート。
動作の流れを示す装置構成図、第２図は従来のア
ドレスバツフア回路、ATDC、デコーダ回路の構
成及び接続を示す回路図、第３図は従来のATDC
の動作を示すタイムチヤート、第４図は正常な読
出しが行われる場合のスタテイツク形記憶装置内
の内部制御信号の関係を示すタイムチヤート、第
５図はマルチアクセスを避けるためのアドレスバ
ツフア回路の動作を示す入出力特性図、第６図は
アドレス入力が緩慢に変化した場合のATDCの動
作を示すタイムチヤート、第７図はアドレス入力
信号が緩慢に変化した場合のスタテイツク形記憶
装置内の内部制御信号の関係を示すタイムチヤー
ト、第８図は本発明の一実施例であるアドレスバ
ツフア回路及びインバータ列とNORゲートで構
成したATDC示す回路図、第９図はアドレス入力
信号の変化が速い場合の第８図の回路の動作を示
すタイムチヤート、第１０図はアドレス入力信号
の変化が緩慢である場合の第８図の回路の動作を
示すタイムチヤート、第１１図はインバータ列と
NANDゲートで構成したATDCに本発明を適用し
た実施例を示す回路図、第１２図はインバータに
よる遅延の代りにフリツプフロツプ回路を使用し
たATDCに本発明を適用した実施例を示す回路
図、第１３図は第１２図の回路の動作を示すタイ
ムチヤートである。 １……チツプコントロール回路、２……アドレ
スバツフア回路、３……デコーダ回路、４……ア
ドレストランジシヨンデイテクタ回路、５……プ
リチヤージ信号発生回路、５′……プリチヤージ
回路、６……セルアレイ、Ai……アドレス入力
信号、Ａ〓ｉデコーダ入力、Sj……デコーダ出力、
φA……アドレストランジシヨンデイテクタ回路
出力、φP……ビツト線プリチヤージ信号、φS…
…ビツト線センス制御信号、φO……出力バツフ
ア回路制御信号、CE……チツプ選択信号、CE…
…チツプ選択の内部信号、Ｗ／Ｒ……書込み／読
出し選択信号、……書込み／読出し選択の
内部信号、OE……出力エネーブル信号、NOR1
〜NOR4……NORゲート、NAND1〜NAND4……
NANDゲート、INV1〜INV29……インバータ、
QE1〜QE8……エンハンスメント形MOSトランジ
スタ、ＱD……デプレツシヨン形MOSトランジス
タ、ＱN，ＱN1〜ＱN4……ＮチヤネルMOSトラン
ジスタ、ＱP，ＱP1……ＰチヤネルMOSトランジ
スタ、CINV1〜CINV11……相補形MOSインバー
タ、CNOR1……相補形NORゲート。
Claims (1)
- 【特許請求の範囲】 １ 記憶セルを選択するデコーダ回路の入力信号
となる、前記記憶セルを指定する互いに逆論理の
第１および第２の信号をそれぞれ出力する複数段
およびこれと１段段数の異なるインバータ列を備
えたアドレスバツフア回路と、 前記第１の信号および前記第２の信号を第１の
遅延回路を介して得られた信号を入力とする第１
の論理ゲートと、前記第１の信号を第２の遅延回
路を介して得られた信号を入力とする第２の論理
ゲートと、前記第１および第２の論理ゲートの出
力を入力する第３の論理ゲートを備えて前記第１
および第２の信号の変化から微少時間持続するパ
ルス状出力を発生するアドレストランジシヨンデ
イテクタ回路とを備えたことを特徴とする記憶装
置。 ２ 第１、第２および第３の論理ゲートがそれぞ
れ論理和回路である特許請求の範囲第１項記載の
記憶装置。 ３ 第１、第２および第３の論理ゲートがそれぞ
れ論理積回路である特許請求の範囲第１項記載の
記憶装置。 ４ 遅延回路が奇数段のインバータである特許請
求の範囲第１項記載の記憶装置。 ５ 記憶セルを選択するデコーダ回路の入力信号
となる、前記記憶セルを指定する互いに逆論理の
第１および第２の信号をそれぞれ出力する複数段
およびこれと１段段数の異なるインバータ列を備
えたアドレスバツフア回路と、 前記第１の信号状態を保持するフリツプフロツ
プ回路と、このフリツプフロツプ回路の出力信号
及び前記第１の信号をそれぞれ入力する第１の論
理積回路と、前記第２の信号および前記フリツプ
フロツプ回路の出力を反転させた信号をそれぞれ
入力する第２の論理積回路と、前記第１の論理積
回路と第２の論理積回路の出力を入力する論理和
回路とを備え、前記第１および第２の信号の変化
から微少時間持続するパルス状出力を発生するア
ドレストランジシヨンデイテクタ回路とを備えた
ことを特徴とする記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099002A JPS58215787A (ja) | 1982-06-09 | 1982-06-09 | 記憶装置 |
| US06/502,338 US4592028A (en) | 1982-06-09 | 1983-06-08 | Memory device |
| DE8383105660T DE3381858D1 (de) | 1982-06-09 | 1983-06-09 | Statische speicheranordnung mit einem signaluebergangsdetektor. |
| EP83105660A EP0096421B1 (en) | 1982-06-09 | 1983-06-09 | Static memory device with signal transition detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099002A JPS58215787A (ja) | 1982-06-09 | 1982-06-09 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58215787A JPS58215787A (ja) | 1983-12-15 |
| JPS6258075B2 true JPS6258075B2 (ja) | 1987-12-03 |
Family
ID=14234789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57099002A Granted JPS58215787A (ja) | 1982-06-09 | 1982-06-09 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215787A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447089U (ja) * | 1987-09-17 | 1989-03-23 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2514329B2 (ja) * | 1986-05-23 | 1996-07-10 | 株式会社日立製作所 | 半導体集積回路装置 |
| KR960013858B1 (ko) * | 1994-02-03 | 1996-10-10 | 현대전자산업 주식회사 | 데이타 출력버퍼 제어회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107387A (en) * | 1980-01-31 | 1981-08-26 | Toshiba Corp | Semiconductor storage device |
-
1982
- 1982-06-09 JP JP57099002A patent/JPS58215787A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107387A (en) * | 1980-01-31 | 1981-08-26 | Toshiba Corp | Semiconductor storage device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447089U (ja) * | 1987-09-17 | 1989-03-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58215787A (ja) | 1983-12-15 |
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