JPS6258076B2

JPS6258076B2 -

Info

Publication number: JPS6258076B2
Application number: JP57099006A
Authority: JP
Inventors: Satoshi Konishi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-06-09
Filing date: 1982-06-09
Publication date: 1987-12-03
Also published as: JPS58215788A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、記憶装置の構成に関するものであ
る。

〔発明の技術的背景〕

記憶装置、特にスタテイツク方式のランダムア
クセスメモリ（スタテイツクRAM）装置におい
ては、通常第１図のようなデータ信号の流れを有
している。

すなわち、データ読出しの場合には、チツプコ
ントロール回路１から出力されアドレスバツフア
回路２へ入力されるチツプ選択の内部信号はアド
レスバツフア回路２を活性化し、アドレス入力信
号Ai（ｉ＝１，２，……，Ｎとする）はこのア
ドレスバツフア回路２により互いに逆論理のアド
レス信号AiとＡ^＊ _ｉとなりそのいずれか（以下こ
れらをまとめてＡ〓ｉで表わす）がデコーダ回路３
に入力される。アドレス入力信号Aiの変化は、
アドレストランジシヨンデイテクタ回路（以下
ATDCという）４によつて検出され、その出力φ
_Aは記憶装置の内部制御信号となり、プリチヤー
ジ信号発生回路５を通つて記憶セルの読出し準備
を行うビツト線プリチヤージ信号φ_Pとしてセル
アレイ６に隣接して設けられたプリチヤージ回路
５′に入力され、またセンス情報を読出すビツト
線センス制御信号φ_Sとしてセンス回路７に入力
され、さらにタイミング発生回路８を経て出力バ
ツフア回路制御信号φ_Oとして出力バツフア回路
９に入力されている。一方、デコーダ回路３から
はデコーダ出力Sjが出力されて記憶セルの選択信
号としてセルアレイ６に入力され、その選択信号
によりセルアレイ中のデータは読出され、センス
回路７で増幅され、出力バツフア回路９で読出し
タイミングの調整をされてデータ出力信号Ｄ_OUT
として出力される。

なお、データ書込みの場合には、上述の動作の
他に、チツプコントロール回路１に入力された書
込み／読出し選択信号Ｗ／Ｒがデータ入力バツフ
ア回路１０を活性化し、それによつてデータ入力
信号Ｄ_INはデータ入力バツフア回路１０に受け付
けられ、選択セル中にＤ_INに対応する情報が記憶
される。

第２図は、第１図に示した記憶装置におけるア
ドレスバツフア回路２、デコーダ回路３、ATDC
４の構成の一例を示した回路図である。

第２図ａに示したアドレスバツフア回路２はア
ドレス入力信号Ai及びチツプ選択の内部信号
を入力とするノア（NOR）ゲートNOR、及びイ
ンバータINV₁が直列に接続され、これらの出力
点であるノードa₁から２個のインバータINV₂及
びINV₃よりなるインバータ列と３個のインバー
タINV₄ないしINV₆よりなるインバータ列とから
成つている。

アドレスバツフア回路２の互いに逆論理となつ
ている出力Ai及びＡ^＊ _ｉはデコーダ回路３に入力
されるが、デコーダ回路としては第２図ｂに示す
ようなナンド（NAND）ゲートとインバータの組
合せで構成され入力信号のすべてが高(H)レベルの
とき活性化するタイプあるいは第２図ｃに示すよ
うなNORゲートで構成され入力信号のすべてが
低(L)レベルのとき活性化するタイプがある。

また、ATDC４はノードa₁の出力とこのノード
から１つのインバータINV₄を介したノードa₂か
ら３つの直列インバータINV₇ないしINV₉を経た
出力をそれぞれ入力とするNORゲートNOR₂、ノ
ードa₁から３つの直列インバータINV₁₀ないし
INV₁₂を経た出力とノードa₂の出力をそれぞれ入
力とするNORゲートNOR₃、並びにNOR₂および
NOR₃の出力をそれぞれ入力とするNORゲート
NOR₄によつて構成されており、このNOR₄ゲー
ト出力φ_AがATDC出力となつている。

第３図はATDC動作時の各ノードの波形変化を
示したタイムチヤートである。このとき、チツプ
は選択状態になつており入力はＬレベルとな
つているので、NOR₁ゲートはアドレス入力信号
Aiに対してインバータとして機能する。時刻t₁で
アドレス入力Aiの信号Ｖ_AiがＬレベルからＨレベ
ルに立上つたとすれば、ノードa₁の信号Va₁はt₁
よりわずかに遅れた時刻t₁′でＬレベルからＨレ
ベルに立上り、ノードa₂の信号Va₂はＨレベルか
らＬレベルに立下る。信号Va₁の立上りはインバ
ータ列INV₁₀〜INV₁₂により遅延されてノードa₄の
信号Va₄の立下りとして現われ、信号Va₂の立下
りはインバータ列INV₇〜INV₉により遅延されて
ノードa₃の信号Va₃の立上りとして現われる。し
たがつて信号Va₁とVa₃を入力とするNORゲート
NOR₂の出力ノードa₅における信号Va₅は信号Va₁
が立上るとともに立下り、信号Va₂とVa₄を入力
とするNORゲートNOR₃の出力ノードa₆における
信号Va₆はVa₄が立下るとともに立上る。この結
果、信号Va₅とVa₆を入力とするNORゲートNOR₄
の出力φ_Aは一定時間幅を持つパルスとなり、結
局ATDC出力φ_Aは、アドレス変化を検出する信
号となる。この出力φ_Aはビツト線プリチヤージ
信号φ_P、ビツト線センス制御信号φ_S、出力バツ
フア回路制御信号φ_Oなどの原信号として用いら
れる。

第４図はアドレス信号Ｖ_Ai、デコーダ出力Sj、
ATDC出力φ_A、ビツト線プリチヤージ信号φ_P、
ビツト線センス制御信号φ_S、出力バツフア回路
制御信号φ_Oおよびデータ出力信号Ｄ_OUTの関係を
示したタイムチヤートである。これによれば、ア
ドレスが変化してＶ_Aiが変化するのとほぼ同時に
ATDC出力φ_Aは一定幅のパルスとなり、これか
らビツト線プリチヤージ信号φ_P、ビツト線セン
ス制御信号φ_S、出力バツフア回路制御信号φ_Oが
発生し、それぞれビツト線の読出し準備、読出し
データの増幅、出力データのタイミング調整の作
用を行う。一方、デコーダ出力Sj（ｊ＝１，２…
…２^N+1とする）は新しいメモリセルを選択する
ものであるから、誤動作を避けるためにはビツト
線プリチヤージ信号φ_Pによりビツト線がプリチ
ヤージされはじめてからしばらく後に出力される
必要があり、Sjとφ_Sおよびφ_Oの関係も一定の時
間関係を満足している必要がある。

また、記憶装置におけるアドレス選択上の誤動
作を避けるためには、アドレスバツフア回路２の
出力を受けたデコーダ３により複数のワード線あ
るいはビツト線が選択されいわゆるマルチアクセ
スを避けなければならない。マルチアクセスの一
般的な原因としてアドレスバツフア回路２の出力
AiおよびＡ^＊ _ｉの電圧がある期間共にＨレベルと
Ｌレベルの中間のレベルになり、これがデコーダ
回路３により同一論理レベルとして認識され、複
数のデコーダが同時に活性化されることがあげら
れる。このような状態は、アドレスの変化が遅い
ときに起りやすい。

マルチアクセスを避けるため、従来は、アドレ
スバツフア回路２の２つの出力Ai及びＡ^＊ _ｉが同
時にデコーダ回路３を活性化するような中間レベ
ルとなることがないように、アドレスバツフア回
路２を構成するインバータINV₂ないしINV₆の駆
動トランジスタ及び負荷トランジスタのコンダク
タンスを設定している。この結果、アドレス入力
信号Ｖ_Aiの変化に対してアドレスバツフア回路２
の出力Ｖ^＊ _ＡｉおよびＶ^＊ _Ａｉは第５図のようになる。
す
なわち、Ｖ_AiがＬレベル（Ｖ_SS）からＨレベル
（Ｖ_DD）へと変化するのに伴い、第２図ｂに示す
Ｈレベル信号が活性入力信号であるデコーダに対
しては第５図ａに示すようにＶ^＊ _ＡｉがＬ→Ｌ→Ｈ、
Ｖ^＊ _ＡｉがＨ→Ｌ→Ｌと変化し、第２図ｃに示すＬレ
ベル信号が活性入力信号であるデコーダに対して
は第５図ｂに示すようにＶ^＊ _ＡｉがＬ→Ｈ→Ｈ、Ｖ^＊ _Ａ
ｉ
がＨ→Ｈ→Ｌと変化するようにしている。

〔背景技術の問題点〕

ところが、このような対策をとつてもなお記憶
装置において誤動作を生じる可能性がある。

例えば、第２図ａに示したアドレスバツフア回
路２及びATDC４が相補形MOSトランジスタで
構成され、アドレス入力Aiの電圧Ｖ_Aiが第６図の
タイムチヤートに示すように時刻t₃からt₄にかけ
てＬレベル（Ｖ_SS）からＨレベル（Ｖ_DD）に非常
にゆつくり変化したとする。ノードa₁の電位レベ
ルはNORゲートNOR₁およびインバータINV₁を通
過することによりＶ_Aiの変化よりは早く時刻t₃′か
らt₄′にかけてＬレベルからＨレベルに変化し、
ノードa₂の電位レベルはさらに早く時刻t₃″から
t₄″にかけてＨレベルからＬレベルに変化する。
このときマルチアクセスを避けるためには、デコ
ーダが第２図ｂに示すようなＨレベル信号が活性
入力信号であるとした場合には、Ｖ^＊ _ＡｉとＶ^＊ _Ａｉの
関
係は第５図ａのようになつていなければならな
い。そこで、このようなＶ^＊ _ＡｉとＶ^＊ _Ａｉとの電圧関
係
を満たすためには、インバータINV₂ないしINV₆
の駆動トランジスタと負荷トランジスタのサイズ
を変えて各トランジスタのコンダクタンスを変化
させることにより、Ｖ^＊ _ＡｉはVa₂の中心電圧より高
い電圧で、すなわち時刻t₃″とt₄″の中間時刻t₅よ
りも早いt₆でＨレベルからＬレベルに反転し、Ｖ
^＊ _ＡｉはVa₁の中心電圧より高い電圧で、すなわち時
刻t₅より遅い時刻t₇でＬレベルからＨレベルに反
転するように設定する必要がある。

一方、ATDC₄は、ノードa₁及びノードa₂の論
理レベルの立上り及び立下りのどちらの変化にも
同じように反応しなければならないため、インバ
ータINV₇及びINV₁₂はVa₁及びVa₂がそれぞれ中間
電圧となる時刻t₅に反転動作をするように設定さ
れている。この結果、ノードa₃のレベルは時刻t₅
よりもインバータ列INV₇ないしINV₉により発生
する遅延時間△ｔだけ遅く反転し、ノードa₄のレ
ベルは時刻t₅よりもインバータ列INV₁₀ないし
INV₁₂により発生する遅延時間△t′だけ遅く反転
する。そしてノードa₅のレベルは、ノードa₁とノ
ードa₃のNOR₂によるNORゲート出力として時刻
t₅でＨレベルからＬレベルに反転し、ノードa₆の
レベルはノードa₂とノードa₄のレベルのNOR₃に
よるNOR出力として時刻t₅より△t′だけ遅い時刻
にＬレベルからＨレベルに反転し、最終的に
ATDC出力φ_Aは、ノードa₅とノードa₆のレベル
のNOR₄によるNORゲート出力として時刻t₅でＬ
レベルからＨレベルに反転し、△t′後に再びＬレ
ベルに反転するようなパルスが得られる。

一方、アドレスバツフア回路２の出力Ai及び
Ａ^＊ _ｉによりデコーダ出力Sjが活性化するのは時刻
t₇になつてからであるから、第７図に示すように
このときには既にATDC出力φ_AはＬレベルに戻
つており、φ_Aから発生したビツト線プリチヤー
ジ信号φ_P、ビツト線センス制御信号φ_S、出力バ
ツフア回路制御信号φ_Oの一連の内部制御信号は
動作途中の状態にあるかもしくは動作を終了して
しまつている。この結果、目的とするアドレスよ
りも前のアドレスの記憶セル内容が有効データと
して読出されたり、逆に新たに選ばれた記憶セル
内に以前のビツト線データが書込まれたりする誤
動作を生じる。

以上述べたように、マルチアクセスを避けるた
めにアドレスバツフア回路内のインバータの反転
レベルを変更することは、アドレス入力信号の変
化が緩慢なときにはATDC出力φ_A及びこれから
発生する記憶装置の内部制御信号よりも記憶セル
選択信号がはるかに遅く出力され、これらに要求
される相対的時間関係がくずれて誤動作を生じる
という問題がある。

〔発明の目的〕

そこで本発明は、アドレス入力信号の変化が緩
慢であつても、読出し時に誤動作のない記憶装置
を提供することを目的とする。

〔発明の概要〕

本発明はデコーダ出力である互いに逆論理の第
１および第２の信号並びにこれらの原信号である
第３の信号およびこれを反転した第４の信号を
ATDCの入力とすることによりトランジヨン検出
を行つている。すなわち、第１の信号と第３の信
号をNANDまたはNOR等でなる第１の論理回路
を基本とする回路で受け、同様に第２の信号と第
４の信号をNANDまたはNOR等でなる第２の論
理回路で受け、これらの出力をNANDまたは
NOR等でなる第３の論理回路を通すことにより
全体として排他的論理和の働きをするATDCを用
いるようにする。このようにすることにより
ATDCの出力信号パルスφ_Aの持続期間がデコー
ダの選択期間より早く終らないよううにするもの
である。

〔発明の実施例〕

以下、第８図ないし第１７図に従つて本発明の
いくつかの実施例につき詳細に説明する。

第８図は本発明の一実施例を示した回路図であ
つて、この回路において第２図に示した従来例と
異なるのは、インバータINV₉およびINV₁₂をそれ
ぞれNAND₁とNAND₂の２つのNANDゲートに換
え、その一方の入力をそれぞれインバータINV₆
の出力ノードとインバータINV₃の出力ノードに
接続した点である。

この回路の動作は第９図に示したタイムチヤー
トに示されている。すなわち、アドレス入力Ai
がＬレベルからＨレベルに変化するとアドレスバ
ツフア回路出力のもととなつている原信号の一つ
であるノードa₁のレベルVa₁はＬレベルからＨレ
ベルに変化し、それによつてノードa₅のレベル
Va₅はＨレベルからＬレベルに変化し、ATDC出
力φ_AはＨレベルとなる、ところで、アドレスバ
ツフア回路出力Aiのレベルは、次段のデコーダ
におけるマルチアクセスを避けるためにもう一方
のアドレスバツフア回路出力Ａ^＊ _ｉのレベルが立下
つた後に遅れてＬレベルからＨレベルに変化す
る。これにより、NANDゲートNAND₂の出力で
あるノードa₄のレベルVa₄がＨレベルからＬレベ
ルに変化するため、ノードa₆のレベルVa₆はＬレ
ベルからＨレベルに変化し、この結果φ_Aのレベ
ルは再びＨレベルからＬレベルに引き下げられ
る。一方、アドレス入力AiがＨレベルからＬレ
ベルに変化すると、もう一つの原信号であるノー
ドa₂のレベルVa₂はＬレベルからＨレベルへ変化
し、それによりノードa₆のレベルVa₆がＨレベル
からＬレベルへ変化することによりφ_AはＬレベ
ルからＨレベルに立上る。マルチアクセスを避け
るためにアドレスバツフア回路出力Ａ^＊ _ｉはもう一
方の出力Aiのレベルが立下つた後遅れてＬレベ
ルからＨレベルに変化する。これにより、ノード
a₃とノードa₅におけるレベル変化を経てφ_Aは再
びＨレベルからＬレベルに変化する。したがつ
て、ATDC出力φ_Aは、アドレス変化に応じて一
定時間幅のパルスとなり、しかもそのパルスは、
デコーダ入力となるアドレスバツフア回路の２つ
の出力Ai及びＡ^＊ _ｉのいずれか一方がデコーダを
活性化するＨレベルになるよりも早く終了してし
まうことはない。

第１０図は、ATDCの３個のインバータ列
INV₇〜INV₉、NANDゲートNAND₁及びNAND₂、
駆動トランジスタとなるエンハンスメント形
MOSトランジスタＱ_E1〜Ｑ_E4、負荷トランジスタ
となるデプレツシヨン形MOSトランジスタＱ_D1
を用いて構成した２組の並列接続されたNANDゲ
ート、及びインバータINV₁₀により構成した本発
明の他の実施例を示している。NANDゲート
NAND₁の入力は、２つのインバータINV₇および
INV₈を経たINV₈の出力と、アドレスバツフア回
路のAi出力であり、NANDゲートNAND₂の入力
は３つのインバータINV₇〜INV₉を経たノードb₄
におけるINV₉の出力とアドレスバツフア回路の
Ａ^＊ _ｉ出力である。またノードb₃におけるNAND₁
によるNANDゲート出力並びにATDCとアドレス
バツフア回路出力の原信号となるノードb₁におけ
る信号はMOSトランジスタＱ_E1とＱ_E2とからなる
NANDゲートの駆動回路部に入力されており、ノ
ードb₅におけるNAND₂によるNANDゲート出力
およびノードb₁の反転信号であるノードb₂におけ
る信号はMOSトランジスタＱ_E3とＱ_E4とからなる
NANDゲートの駆動回路部に入力されている。こ
れらのMOSトランジスタと負荷用MOSトランジ
スタＱ_D1により並列接続された２つのNANDゲー
トの出力ノードb₆がインバータINV₁₀の入力に接
続され、そのインバータINV₁₀の出力がATDC出
力φ_Aとなる。

この回路の動作は第１１図および第１２図に示
されており、第１１図はアドレス入力信号の変化
が速い場合、第１２はアドレス入力信号の変化が
緩慢な場合を示している。

アドレス入力信号Ｖ_Aiが速く立上つた場合に
は、ノードb₁でのレベルVb₁の立上りによりMOS
トランジスタＱ_E1がただちに導通状態となりノー
ドb₆のレベルVb₆が立下ることによつてATDC出
力φ_Aは立上る。ところが、２つのインバータ
INV₇とINV₈による遅延の結果、NAND₁による
NANDゲート出力であるノードb₃におけるVb₃は
一定時間後に立下り、MOSトランジスタＱ_E2は
遮断状態となりノードb₆のレベルVb₆は負荷トラ
ンジスタＱ_D1の充電能力により一定の時定数をも
つて立上げられ、ATDC出力φ_Aは立下る。また
アドレス入力信号Ｖ_Aiが速く立下つた場合には、
ノードb₂のレベルVb₂の立上りによりMOSトラン
ジスタＱ_E3が導通状態となるため、ノードb₆のレ
ベルVb₆は立下り、ATDC出力φ_Aは立上る。と
ころが２つのインバータINV₈およびINV₉による
遅延の結果、NAND₂によるNANDゲート出力で
あるノードb₅におけるレベルVb₅は一定時間後に
立下り、MOSトランジスタＱ_E4は遮断状態とな
りノードb₆のレベルVb₆は負荷トランジスタＱ_D1
によつて立上げられ、ATDC出力φ_Aは立下る。
以上のように、アドレス入力信号の変化が速い場
合には、ATDC内のインバータの遅延時間を適当
に設計することにより、アドレスバツフア回路出
力AiおよびＡ^＊ _ｉを利用しなくても適当なパルス
幅のATDC出力φ_Aを得ることができる。

ところが、前述のように、デコーダが例えば第
２図ｂに示すＨレベル信号を活性入力信号とする
場合には、マルチアクセスを避けるためにアドレ
スバツフア回路中のインバータを構成するトラン
ジスタのコンダクタンスを第５図ａのような動作
を起させるように設計するからアドレス入力信号
Ｖ_Aiが緩慢に立上つた場合には、アドレスバツフ
ア回路出力Ｖ^＊ _Ａｉははや目に立下り、Ｖ^＊ _Ａｉはおそ
目
に立上る。このため、Ｖ^＊ _Ａｉの立下りはNAND₂に
よりNANDゲート出力Vb₅を立上げる一方でノー
ドb₂のレベルVb₂はまだ立下つていないため、
MOSトランジスタＱ_E3とＱ_E4は共に導通状態とな
つてノードb₆のレベルVb₆は立下り、ATDC出力
φ_Aは立上る。そのうちにノードb₂のレベルVb₂
が立下るが、ノードb₃のレベルVb₃はＨレベルの
ままであり、またノードb₁のレベルVb₁がＨレベ
ルとＬレベルの間のレベルにあるもののMOSト
ランジスタＱ_E1に対してはＨレベルとして働くた
めMOSトランジスタＱ_E1とＱ_E2は共に導通状態と
なつてノードb₆のレベルVb₆はＬレベル状態を続
けATDC出力φ_AはＨレベルのままである。とこ
ろが、アドレスバツフア回路出力Ｖ^＊ _Ａｉが一定時間
後に立上るので、これが入力されているNAND₁
によるNANDゲート出力Vb₃は立下り、MOSトラ
ンジスタＱ_E3は遮断状態となるので負荷トランジ
スタＱ_D1の充電動作によりノードb₆のレベルVb₆
は立上り、ATDC出力φ_Aは立下る。同様に、ア
ドレス入力信号Aiが緩慢に立下つた場合にはノ
ードb₃のレベルVb₃の立上りが原因となつて
ATDC出力φ_Aの立上り状態が形成され、その後
ノードb₁が立下つてもノードb₂の立上りとノード
b₅のＨレベルとによりφ_Aの立上りはしばらく維
持される。次にアドレスバツフア回路出力Ｖ^＊ _Ａｉの
立上りがノードb₅のレベルVb₅の立下りを引き起
し、その結果負荷トランジスタＱ_D1の充電動作に
よりノードb₆のレベルVb₆は立上りそれによつて
ATDC出力φ_Aは立下る。

したがつて、アドレスバツフア回路出力Ｖ^＊ _Ａｉお
よびＶ^＊ _Ａｉの立上り変化より早くATDC出力φ_Aが
Ｌレベルに戻ることはない。

第１３図は、ATDCとして独立のインバータ列
を設けず、アドレスバツフア回路が有するインバ
ータ列を利用し、ATDC出力を発生するMOSト
ランジスタＱ_E1およびＱ_E2並びにＱ_E3およびＱ_E4
を駆動トランジスタ、Ｑ_D1を負荷トランジスタと
する２つのNANDゲートをチツプ選択信号CEを
ゲート入力とするエンハンスメント形MOSトラ
ンジスタＱ_E5に共通接続したものである。この回
路においては、インバータの数を減少できること
と、チツプ選択信号CEがＬレベルになると
ATDCが動作しない点に特徴を有する。

第１４図は、第１３図に示したのと基本的に同
じ入力形式でチツプ選択信号による制御を行
わないATDCを２組用い、さらに全体を相補形
MOS（Ｃ−MOS）で構成したものでCNOR₁およ
びCNOR₂はＣ−MOSによるNORゲート、CINV₁
〜CINV₁₇はＣ−MOSによるインバータを表わし
ている。さらにこの実施例では、２組のアドレス
バツフア回路出力Ai，Ａ^＊ _ｉおよびＡ^＊ _ｉ＋１，Ａ^＊ _ｉ
＋１を
Ｃ−MOSによるNANDゲートCNAND₁〜
CNAND₄とＣ−MOSによるインバータCINV₁₈〜
CINV₂₁を用いて４組の論理積出力Ai・Ａ^＊ _ｉ＋１，Ａ
^＊ _ｉ・Ａ^＊ _ｉ＋１，Ai・Ａ^＊ _ｉ＋１，Ａ^＊ _ｉ・Ａ^＊ _ｉ＋
１としている。
このような出力に対しては、デコーダは第１５図
に示すように上記４組の論理積出力のどれか１つ
の信号が１入力となるように構成される。

第１６図は、縦列接続した４個のＣ−MOSイ
ンバータCINV₉〜CINV₁₂の最初の３個のインバ
ータの入出力信号および最後の３個のインバータ
の入出力信号、さらにアドレスバツフア回路出力
AiとＡ^＊ _ｉをそれぞれＣ−MOSインバータCINV₇
とCINV₈により反転させた逆論理信号をATDCの
入力信号とした回路である。この回路では、アド
レス入力Aiによりアドレスバツフア出力Aiある
いはＡ^＊ _ｉがＨレベルとなるまでＮチヤネルMOS
トランジスタＱ_N1とＱ_N3あるいはＱ_N4とＱ_N6によ
りＣ−MOSインバータCINV₁₃の入力をＬレベル
としてそれによりATDC出力φ_AがＨレベルとな
るようにして緩慢なアドレス変化に対しても正常
な動作を行うようにしている。一方、アドレス変
化が速い場合には、インバータ列CINV₉〜
CINV₁₂における遅延時間により決まるパルス幅
のATDC出力φ_Aが出力される。

第１７図は、これまでのインバータによる遅延
の代りに、相補形インバータCINV₇およびCINV₈
により構成されたフリツプフロツプ回路に蓄積さ
れた過去のアドレス信号情報を用いて出力を発生
するATDCに本発明を適用したものである。

なお、第１０図、第１３図、第１４図、第１６
図、第１７図に示した実施例におけるATDCはφ
_Aの出力段にはそれぞれインバータINV₁₀，
INV₉，CINV₁₇，CINV₁₃，CINV₁₀が用いられてい
るが、チツプが選択されないときには出力パルス
φ_Aを絶対に出さないように一方入力出力は上記
インバータと同じ接続で他方入力CE信号が接続
された２入力NORゲートを用いてもよい。これ
により、チツプが非選択状態のときに電源ノイズ
などによりATDCが動作してそれによつて内部回
路が動作しメモリセル内の記憶情報が破壊される
という誤動作を避けることができる。

すなわちATDCは全体として排他的論理和とし
ての機能を有するものである。

さらに、以上の実施例においては、いくつかの
論理回路が使用されているが、本発明はこれらに
限られるものではなく、アドレスバツフア回路の
出力と、その出力を形成する原信号を利用して一
定間隔のパルスを出力できるものならばいかなる
回路形式のものであつてもよい。

また、本発明をMOSトランジスタを使用した
ATDCを用いて構成した場合、MOSトランジス
タは実施例のように駆動用MOSトランジスタと
してエンハンスメント形MOSトランジスタを用
い、負荷用MOSトランジスタとして駆動用MOS
トランジスタと同一の導電型のデプレツシヨン形
MOSトランジスタを用いるいわゆるＥ／Ｄ形回
路構成に限られるものではなく、駆動用MOSト
ランジスタと負荷用MOSトランジスタが互いに
逆導電型である２種類のエンハンスメント形
MOSトランジスタを用いるいわゆるＣ−MOS
（相補形MOS）回路構成とすることもできる。ま
た、MOSトランジスタだけでなく、接合型電界
効果トランジスタを使用することもできる。

〔発明の効果〕

ATDCの入力信号として、アドレスバツフア回
路の出力信号とその出力信号を形成する原信号を
用いてATDCを発生させる構成を有する本発明の
記憶装置を用いれば、アドレスバツフア回路の出
力信号がATDCの出力パルスを終了させることに
なるので、アドレス入力信号の変化が緩慢であつ
てもATDCの出力パルスがアドレスバツフア回路
出力よりも早く終了することはなく、アドレスバ
ツフア回路出力によりデコーダを介して選ばれる
セルの選択信号と内部制御信号となるATDCの出
力信号との相対的な時間関係が保たれることによ
り、誤動作のない読出しを行うことができるとい
う顕著な効果を有するものである。

【図面の簡単な説明】

第１図は一般的なスタテイツク形記憶装置内の
動作の流れを示す装置構成図、第２図は従来のア
ドレスバツフア回路、ATDC、デコーダ回路の構
成および接続を示す回路図、第３図は従来の
ATDCの動作を示すタイムチヤート、第４図は正
常な読出しが行われる場合のスタテイツク形記憶
装置内の内部制御信号の関係を示すタイムチヤー
ト、第５図はマルチアクセスを避けるためのアド
レスバツフア回路の動作を示す入出力特性図、第
６図はアドレス入力信号が緩慢に変化した場合の
ATDCの動作を示すタイムチヤート、第７図はア
ドレス入力信号が緩慢に変化した場合のスタテイ
ツク形記憶装置内の内部制御信号の関係を示すタ
イムチヤート、第８図は本発明の一実施例である
アドレスバツフア回路及びインバータと論理ゲー
トで構成したATDCを示す回路図、第９図は第８
図の回路の動作を示すタイムチヤート、第１０図
は本発明の他の実施例を示す回路図、第１１図は
アドレス入力信号の変化が速い場合の第１０図の
回路の動作を示すタイムチヤート、第１２図はア
ドレス入力信号の変化が緩慢である場合の第１０
図の回路の動作を示すタイムチヤート、第１３
図、第１４図、第１６図は、いずれもATDC出力
を得る論理ゲートとしてNANDゲートを用いた回
路を示す回路図、第１５図は第１４図の回路を用
いた場合のデコーダ回路を示す回路図、第１７図
はATDC出力を得るためにフリツプフロツプによ
る遅延回路とNANDゲートを用いた回路とを用い
た構成を示す回路図である。１……チツプコントロール回路、２……アドレ
スバツフア回路、３……デコーダ回路、４……ア
ドレストランジシヨンデイテクタ回路、５……プ
リチヤージ信号発生回路、５′……プリチヤージ
回路、６……セルアレイ、Ai……アドレス入力
信号、Ａ〓ｉ……デコーダ入力、Sj……デコーダ出
力、φ_A……アドレストランジシヨンデイテクタ
回路出力、φ_P……ビツト線プリチヤージ信号、
φ_S……ビツト線センス制御信号、φ_O……出力バ
ツフア回路制御信号、CE……チツプ選択信号、
……チツプ選択の内部信号、Ｗ／Ｒ……書込
み／読出し選択信号、……書込み／読出し
選択の内部信号、OE……出力エネーブル信号、
NOR₁〜NOR₄……NORゲート、NAND₁，NAND₂
……NANDゲート、INV₁〜INV₁₂……インバー
タ、Ｑ_E1〜Ｑ_E5……エンハンスメント形MOSトラ
ンジスタ、Ｑ_D1……デプレツシヨン形MOSトラ
ンジスタ、Ｑ_N，Ｑ_N1〜Ｑ_N8……ＮチヤネルMOS
トランジスタ、Ｑ_P，Ｑ_P1……ＰチヤネルMOSト
ランジスタ、CINV，CINV₁〜CINV₂₁……相補形
MOSインバータ、CNAND，CNAND₁〜CNAND₄
……相補形MOS NANDゲート、CNOR₁，
CNOR₂……相補形MOS NORゲート。

Claims

【特許請求の範囲】１記憶セルを選択するデコーダ回路の入力信号
となる、前記記憶セルを指定する互いに逆論理の
第１および第２の信号をそれぞれ出力する複数段
の第１のインバータ列とこれより１段段数の異な
る第２のインバータ列を備えたアドレスバツフア
回路と、前記第１の信号およびこの信号の原信号となる
前記アドレスバツフア回路内の第３の信号を入力
する論理積あるいは論理和でなる第１の論理回路
の出力と、前記第２の信号およびこの第２の信号
の原信号となり前記第３の信号とは逆論理の第４
の信号を入力する論理積あるいは論理和でなる第
２の論理回路の出力とを入力する論理和回路を備
えて、前記第３および第４の信号の変化を検知し
て微小時間持続するパルス状出力を発生するアド
レストランジシヨンデイテクタ回路とを備えた記
憶装置。２第１の論理回路がその一方側に第３の信号が
入力され、他方側に第２の信号と第４の信号の変
化の一致を検出する論理積回路の出力が入力され
たものであり、第２の論理回路がその一方側に第
４の信号が入力され、他方側に第１の信号と第３
の信号の変化の一致を検出する論理積回路の出力
が入力されたものであることを特徴とする特許請
求の範囲第１項記載の記憶装置。３第１の論理回路がその一方側に第３の信号が
入力され、他方側に第３の信号と第１の信号の変
化の一致を検出する論理積回路の出力が入力され
たものであり、第２の論理回路がその一方側に第
３の信号が入力され、他方側に第４の信号と第２
の信号の変化の一致を検出する論理積回路の出力
が入力されたものであることを特徴とする特許請
求の範囲第１項記載の記憶装置。４第４の信号がアドレストランジシヨンデイテ
クタ回路中で生成されるものである特許請求の範
囲第１項ないし第３項のいずれかに記載の記憶装
置。５記憶セルを選択するデコーダ回路の入力信号
となる、前記記憶セルを指定する互いに逆論理の
第１および第２の信号をそれぞれ出力する複数段
の第１のインバータ列とこれより１段段数の異な
る第２のインバータ列を備えたアドレスバツフア
回路と、前記第１および第２の信号の原信号である第３
の信号の状態を保持するフリツプフロツプ回路
と、このフリツプフロツプ回路の出力信号及び前
記第２の信号をそれぞれ入力する第１の論理積回
路と、前記第１の信号および前記フリツプフロツ
プ回路の出力を反転させた信号をそれぞれ入力す
る第２の論理積回路と、前記第１の論理積回路と
第２の論理積回路の出力を入力する論理和回路と
を備え、前記第１、第２および第３の信号の変化
から微少時間持続するパルス状出力を発生するア
ドレストランジシヨンデイテクタ回路とを備えた
ことを特徴とする記憶装置。