JPS6362839B2 - - Google Patents

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JPS6362839B2
JPS6362839B2 JP55069943A JP6994380A JPS6362839B2 JP S6362839 B2 JPS6362839 B2 JP S6362839B2 JP 55069943 A JP55069943 A JP 55069943A JP 6994380 A JP6994380 A JP 6994380A JP S6362839 B2 JPS6362839 B2 JP S6362839B2
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/061—Sense amplifier enabled by a address transition detection related control signal

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 この発明は絶縁ゲート型電界効果トランジスタ
を用いたランダムアクセス方式の半導体記憶装置
に関する。
メモリセルとしてMOSトランジスタを用いた
ランダムアクセスメモリ（以下RAMと呼称す
る）は、そのメモリセルの構成により大別してダ
イナミツク型RAMとスタテイツク型RAMとに
分けられる。上記前者のダイナミツク型RAMで
は記憶ノードの容量の蓄積電荷の有無で情報を記
憶するメモリセルが用いられ、上記後者のスタテ
イツク型RAMではフリツプフロツプで情報を静
的に記憶するメモリセルが用いられる。そしてこ
のうちダイナミツク型RAMのメモリセルは周知
のように、近年ほとんど１つのトランジスタによ
つて構成されるため、このダイナミツク型RAM
は構成素子数が少なく高集積化に優れ、大容量化
い易いという利点を持つている。他方スタテイツ
ク型RAMは静的に情報を保持することができる
ため、簡便なシステムに使用することが可能であ
り、使用性の良さ（使い易さ）に優れ、またメモ
リセルから情報を読み出す際の増幅度が大きいた
め、高速性にも優れている。さらに近年ではダイ
ナミツク型およびスタテイツク型RAMとも、情
報の書き込み／読み出し時および情報を保持して
いる時それぞれにおける消費電力を節減するよう
な種々の改良が行なわれている。以上のような観
点からスタテイツク型RAMに求められる特性
は、使用者側からみたメモリシステムの簡易性、
高速動作、低消費電力の三点である。
さらに上記スタテイツク型RAMをその動作方
法で分けると、同期式と非同期式の二つに分けら
れる。このうち同期式のものとは各メモリサイク
ル毎に何らかの方法で同期信号を発生させ、これ
を各部分の制御に使用するものであり、各部分を
同期制御することができることから、動作モード
上、蓄積電荷の充放電というダイナミツク的動作
が主体となり、直流電流経路を断つ回路設計を可
能とする。このことは動作速度の向人、消費電力
の減少という特徴を生み出すが、反面同期信号を
得る過程でメモリシステムへ何らかの制約を与
え、メモリシステムの簡易性が損なわれることに
なる。他方非同期式のものとは各メモリサイクル
毎に同期信号を発生させず、チツプ選択信号又は
アドレス信号の変化でサイクルを自動的に次のサ
イクルへ移行させるものであり、同期信号を用い
ていないことから各部分に直流電流経路を設ける
レシオ回路が多用され、消費電流は増加するが、
あるメモリイクルから次のメモリサイクルに移行
する時、入力信号に同期型のような制約がなくメ
モリシステムの簡易性が向上する。
第１図および第２図はそれぞれ上記同期式およ
び非同期式のスタテイツク型RAMを説明するた
めのもので、第１図はメモリセルの構成図、第２
図はその電圧、電流特性図である。第１図におい
てＰチヤンネルMOSトランジスタ１，２それぞ
れとＮチヤンネルMOSトランジスタ３，４それ
ぞれとはCMOSインバータ５，６をそれぞれ構
成し、このインバータ５，６の一方の入力端の他
方の出力端に交互に接続してフリツプフロツプを
構成し、さらにこのフリツプフロツプの一対の出
力ノードＡ，Ｂとビツトデータ線Ｄ，との間
に、そのゲートがワード線Ｗに接続されたＮチヤ
ンネルMOSトランジスタ７，８それぞれを接続
して１ビツト分のメモリセルが構成される。また
第２図は横軸はノードＡの電圧Ｖを、縦軸は電流
Ｉを示し、実線に対してはフリツプフロツプを構
成するインバータ５にノードＡから流れ込む電流
をとり、破線は前記トランジスタに流れる電流を
ノードＡに流れ込む向きを正としてとつたもので
ある。従つて実線は前記フリツプフロツプの帰還
特性を示、破線は伝送ゲートであるトランジスタ
７の特性を示す。したがつて、この実線と破線の
交点がこのメモリセルの安定点になる。さらに図
中左立りの斜線を施した領域は情報の読み出し領
域であり、実線と破線が二つ以上の交点を持つす
なわち双安定領域である。図中右下りの斜線を施
した領域は情報の書き込み領域であり、実線と破
線が原点０のみで交わる単安定領域である。
次に上記第１図および第２図を用いて、先ずメ
モリセルへ情報を書き込む場合について説明す
る。ノードＡにレベル“０”を書き込むにはビツ
トデータ線Ｄの電圧をVcri以下に、の電圧を
Vcri以上にそれぞれ保ち、ワード線Ｗにアクセ
ス信号を与える。このときＤ側は“０”書き込み
領域（第２図の右下り斜線部分）にあり、側は
書き込み領域にないから、ノードＡは“０”に安
定する。これによりノードＡにレベル“０”の書
き込みが完了する。またこれとは反対にノードＡ
にレベル“１”の書き込みを行なうには、ビツト
データ線Ｄ，の電圧関係を上記と逆にすること
により、ノードＢにレベル“０”の書き込みが行
なわれ、この結果ノードＡには、レベル“１”の
書き込みが行なわれる。
次にメモリセルから情報を読み出す場合につい
て説明する。先ずＤ，の電圧をもとにVcri以
上に設定し、Ｗにアクセス信号を与えるとノード
Ａ，ＢおよびＤ，の各電圧は読み出し領域（第
２図の左下り斜線領域）内の交点を移動する。情
報読み出し期間中、継続して読み出し領域内の交
点にとどまるようにＤ，の電圧を設定すれば、
メモリセル内の情報を破壊することなしにその情
報がＤ，Ｄに読み出され、そのまま直ちに次のメ
モリサイクルへ移行することができる。
しかしながら情報の読み出し期間の最後が書き
込み領域内で終了するような設定がなされたとき
には、次のメモリサイクルに移行するときに何ら
かの方法で動作点をすみやかに読み出し領域内に
戻す処理が必要である。非同期式のスタテイツク
型RAMでは、読み出し期間中常にＤ，をVcri
以上に保つことによつてこれを解決している。こ
のためにはＤ，を定常的にプルアツプ抵抗で
VDDにつり上げる必要があり、消費電力が大きく
なるという欠点はあるが反面メモリサイクルの移
行が直ちにできることからメモリシステムが極め
て簡便になるという利点がある。他方、同期式の
スタテイツク型RAMでは、読み出し期間の初期
においてのみ動作点を読み出し領域内に設定し、
読み出しが安定に行なわれ後は書き込み領域内に
動作点を移すようにしている。メモリサイクルの
移行時にＤ，をプリチヤージし、読み出し領域
内に設定し、読み出し期間中はレベル“０”とな
つている側のビツトデータ線の電荷がメモリセル
内に放電され、読み出し後の動作点が書き込み領
域内に入る場合がこれで、Ｄ，上では電荷の充
放電しか起こらないため、低消費電力化が実現さ
れる。しかしながらメモリサイクルの移行時に
Ｄ，をプリチヤージするため、クロツク信号を
必要とし、メモリシステムの簡易性が損なわれる
ことになる。以上要約すると、同期式スタテイツ
ク型RAMは低消費電力性に優れ、非同期式スタ
テイツク型RAMはメモリシステムの簡易性に優
れ、動作速度の点では両者の優劣はつけ難い。
このような近況において、近年、同期式スタテ
イツク型RAMの持つ低消費電力性と非同期式の
持つメモリシステムの簡易性とを兼ね備えたもの
が開発実用化されている。これはアドレス入力信
号からメモリサイクルの変化を検出するアドレス
入力遷移検出回路を設け、このアドレス入力遷移
検出回路の出力を同期式のスタテイツク型RAM
に供給して、この同期式のものを非同期式のよう
に動作させるようにしたものである。
第３図は上記アドレス入力遷移検出回路を示す
ものあり、第４図はその各部分の信号波形を示す
ものである。第３図においてAo〜Anの各アドレ
ス入力信号が複数のインバータおよびナンドゲー
トからなる信号遅延回路１１ｏ〜１１ｎそれぞれ
通ることによつて所定パルス幅の信号φL O〜φL oお
よびφH O〜φH oが作られる。そして上記信号φL O〜φL o
，
φH p〜φH oはドレインが共通接続された複数のＮチ
ヤンネルMOSトランジスタ１２ｏ〜１２2nの各
ゲートに並列的に与えられる。上記MOSトラン
ジスタ１２ｏ〜１２2nのソースはVSS（低電位電源
電圧）印加点に接続され、さらにこれらのMOS
トランジスタ１２ｏ〜１２2nのドレイン共通接続
点とVDD（高電位電源電圧）印加点との間には、
そのゲートに常時VSSが与えられているＰチヤン
ネルMOSトランジスタ１３が接続される。また
上記MOSトランジスタ１２ｏ〜１２2nのドレイ
ン共通接続点の信号φ〓がインバータ１４を通る
ことによつて信号φが作られ、さらにこのφが３
段のインバータ１５〜１７を通ることによつて信
号φ′が作られる。
上記アドレス入力遷移検出回路では第４図に示
すように、アドレス入力信号Ao〜Anのうちのい
ずれか１つがレベル“１”から“０”に変化する
とφL O〜φL oのうちの一つが発生し、またアドレス
入力信号Ao〜Anうちのいずれか一つがレベル
“０”から“１”に変化するとφH O〜φH oのうち一つ
が発生する。φL O〜φL oおよびφH O〜φH oのうちのいず
れか一つが発生した後は所定パルス幅の信号φお
よびφ′が順次得られる。そしてこのφ，φ′のパル
ス幅は負荷素子として用いられるＰチヤンネル
MOSトランジスタ１３の負荷特性によつて決定
される。また上記信号φが一つのアドレス入力信
号の組、すなわち一つのメモリサイクルに対応す
るので、非同期式スタテイツク型RAMの内部で
発生させた信号φをメモリサイクルの移行時に前
記ビツトデータ線Ｄ，をプリチヤージするため
のクロツク信号として用いれば外部から特定のク
ロツク信号を与えなくても、内部的には同期式ス
タテイツク型RAMと同様の動作を可能ならしめ
るものである。
第５図は上記アドレス入力遷移検出回路で発生
する信号φ，φ′を用いて同期式の動作を行なわせ
るようにした従来のスタテイツク型RAMの一つ
のメモリセル部分を示すものであり、第６図はそ
の動作を示す信号波形図である。第５図において
前記第１図と対応する箇所には同じ符号を用いて
その説明は省略する。第５図ではさらにビツドデ
ータ線Ｄ，それぞれとVDD印加点との間に上記
φ′をゲート入力とするＰチヤンネルMOSトラン
ジスタ１８，１９を接続している。またワード線
Ｗには上記φおよび列選択回路からの入力出力信
号が供給されるノアゲート２０の出力が与えられ
る。さらにビツトデータ線Ｄ，間に上記信号
φ′と情報読み出し制御信号との積の信号φ′・
WEに対し、その“１”への立上がりがこの信号
φ′・の立上がりよりも所定期間だけ遅れた信
号（φ′・）ｄを制御入力とするセンス増幅器
２１を接続している。またビツトデータ線Ｄ，
に行選択回路からの出力が直接そのゲートに与え
られるＰチヤンネルMOSトランジスタ２２，２
３のそれぞれの一端と、行選択回路からの出力信
号がインバータ２４を介してそのゲートに与えら
れるＮチヤンネルMOSトランジスタ２５，２６
のそれぞれの一端を接続し、上記MOSトランジ
スタ２２，２５の他端は一方の入出力線Ｉ／０
に、MOSトランジスタ２３，２６の他端は他方
の入出力線０にそれぞれ接続している。
このような構成において第６図に示すように
φ′がレベル“０”の期間（t0〜t1）ではMOSトラ
ンジスタ１８，１９がオンし、ビツトデータ線
Ｄ，はレベル“１”（VDDレベルに相当）にプ
リチヤージされる。このときこのメモリセルは前
記第２図に示す読み出し領域に設定される。この
期間（t0〜t1）ワード線Ｗはφによりレベル
“０”に固定され、メモリセルのアクセスが禁止
される。次にプリチヤージが完了してφがレベル
“０”に変化すると（t1）、ワード線Ｗの固定状態
が解かれ、列選択信号がMOSトランジスタ７，
８のゲートに与えられる。列選択信号が与えられ
てMOSトランジスタ７，８がオンすると、t1〜t2
の期間でメモリセルの情報がビツトデータ線Ｄ，
Ｄに読み出される。そしてこのビツトデータ線
Ｄ，相互間の電位差が一定電位差以上に拡がつ
た時点で、信号（φ′・）ｄがレベル“１”と
なり（t2）、センス増幅器２１が活性化される。
センス増幅器２１が活性化されると、ビツトデー
タ線Ｄ，間の電位差がより高速に拡げられ、入
出力線Ｉ／０，０に読み出し情報が高速に伝
えられる。
このようにビツトデータ線Ｄ，のプリチヤー
ジ期間はφのパルス幅で規定され、さらにこのパ
ルス幅は前記ＰチヤンネルMOSトランジスタ１
３の負荷特性で決められている。したがつて従来
ではその負荷特性のバラツキ等を考慮して、完全
にＤ，がプリチヤージされるように十分長いプ
リチヤージ期間をとる必要があり、このためメモ
リセルからの情報読み出し速度が遅くなり、高速
動作させることができるないという欠点があつ
た。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、同期式
スタテイツク型RAMの持つ低消費電力性と非同
期式スタテイツク型RAMの持つメモリシステム
の簡易性を兼ね備え、しかも高速動作が可能な半
導体記憶装置を提供することにある。
この発明による半導体記憶装置は、アドレス入
力信号からメモリサイクルの変化を検出するアド
レス入力遷移検出回路を設け、アドレス入力遷移
検出回路においてメモリサイクルの変化が検出さ
れた時にメモリセルのビツトデータ線へのプリチ
ヤージを開始し、プリチヤージ時、任意のビツト
データ線の電圧レベルを検出しこの検出レベルが
一定値以上になつた時点においてプリチヤージを
終了するようにしたものである。
以下、図面を参照してこの発明の一実施例を説
明する。第７図はスタテイツク型RAMの構成を
示すものであり、ここではメモリセルはMC１，
MC２，MC３の３個のみが示してある。また図
において従来と同一箇所には同一符号を付し、そ
の説明は省略する。
図におてMOSトランジスタ１２ｏ〜１２2nの
ドレイン共通接続点の信号φ〓は、一方の出力を
他方の一入力とする如く相互接続された２個のナ
ンドゲート３０，３１からなるフリツプフロツプ
３２のセツト端に与えられる。またこのフリツプ
フロツプ３２の出力が２段のインバータ３３，３
４を通ることによつて信号φが得られる。上記信
号φはその一方入力端に列選択信号が入力される
ノアゲート２０の他方入力端およびインバータ３
５それぞれに並列的に与えられる。また２つのイ
ンバータ４２1，４２2は、ビツトデータ線Ｄ，
の充電電圧が一定電圧に達したことを検出する為
のもので、任意のビツトデータ線たとえばMCG
のビツトデータ線Ｄ，の信号を入力とし、その
出力はともにノアゲート４３に与えられる。この
ノアゲート４３の出力信号は、ビツトデータ線
Ｄ，の双方が一定レベルに達すると“１”レベ
ルになり、次段のインバータ４４の出力を“０”
レベルにする。またこのインバータ４４の出力は
前記フリツプフロツプ３２のリセツト端に与えら
れる。
さらに図に於いて、インバータ３５によつて得
られた信号および情報読み出し制御信号は
ナンドゲート４５に供給される。なお、この情報
読み出し制御信号のレベルは外部制御信号に
応じて設定されるものであり、データの読み出し
時には、“１”に、書き込み時には“０”にそれ
ぞれ設定される。上記ナンドゲート４５の出力は
インバータ４６に供給される。そしてこのインバ
ータ４６で得られる信号・は各センス増幅
器２１に供給される。なおワード線Ｗが活性化が
開始されてからこのセンス増幅器２１のセンス動
作を開始させるまでにある程度の動作余裕時間を
必要とするため、各センス増幅器２１のセンス動
作は、その“１”への立上がりがこの信号・
WEの立上がりよりも所定期間だけ遅れた信号で
開始されるようになつている。
次に上記のように構成された回路の動作を第８
図に示す信号波形図を参照して説明する。
先ずアドレス入力信号Ao〜Anのうち少なくと
もいずれか一つが“１”から“０”あるいは
“０”から“１”に変化すると、φi（φL O〜φL oある
いはφH O〜φH oのうちいずれか一つ）が“１”に立
上り、その後所定期間後に再び“０”に立ち下
る。上記信号φiが“１”に立上ると、トランジス
タ１２ｏ〜１２2nのうちの一つがオンし、信号φT
は“０”に立下る。信号φTが“０”に立下ると、
フリツプフロツプ３２がセツトし、これに続いて
信号φが“１”に立上る（t0）。信号φが“１”
に立上ると各メモリセルMC１，MC２，MC３
内の各トランジスタ１８，１９がオンし、各メモ
リセルMC１，MC２，MC３内のビツトデータ
線Ｄ，へのプリチヤージが開始される。
任意に選ばれたメモリセルMC３内のビツトデ
ータ線Ｄ，の充電電圧は二つのインバータ４２
１，４２2によつて常時検出される。ここで上記ビ
ツトデータ線Ｄ，は以前の情報読み出し後にい
ずれか一方が“１”、他方が“０”（第８図ではＤ
が“１”，が“０”）にされているので、上記プ
リチヤージによつて他方のビツトデータ線が
“１”にプリチヤージされる。そしてそのレベル
がVDDに近い所定の値に達すると、インバータ４
２2の出力信号が“０”になる。なお、インバー
タ４２1の出力信号は予め“１”にされている。
上記両インバータ４２1，４２2の出力信号が共に
“０”になると、ノアゲート４３の出力信号が
“１”に反転し、インバータ４４の出力信号が
“０”に反転する。この結果フリツプフロツプ３
２がリセツトし（t1）、これよりわずかに遅れて
信号φが“０”に立下る（t1′）。信号φが“０”
に立下つて信号が“１”に立上ると、いままで
オン状態にあつた各トランジスタ１８，１９はす
べてオフし、プリチヤージが終了する。
このようにプリチヤージ期間（φ′のパルス幅）
はビツトデータ線Ｄ，におけるプリチヤージ状
態を検出しながら決定することができるので、従
来のように十分長い期間をとらなくても、その
RAMに見合つた最少の期間でプリチヤージする
ことができる。
プリチヤージ終了後は列選択信号によつてトラ
ンジスタ７，８がオンし、各メモリセルMC１，
MC２，MC３から情報から読み出される。さら
にが“１”に立上がると、インバータ４６の出
力・が“１”に立上がる。上記のように各
センス増幅器２１のセンス動作は、“１”への立
上がりがこの信号・の立上がりよりも所定
期間だけ遅れた、例えば図示のような信号（・
WE）ｄの“１”への立上がりに同期して開始さ
れる（t2）。センス増幅器２１が活性化されると、
第８図に示すようにビツトデータ線Ｄ，間の電
位差が高速に拡げられ、その後入出力線Ｉ／０，
Ｉ／０に読み出し情報が高速に伝えられる。
このように上記実施例によれば、ビツトデータ
線Ｄ，のプリチヤージ時間、すなわち第８図中
のt0からt1′までの時間を短縮することができる。
また、第８図中のt1′からセンス増幅器２１が動
作を開始するt2までの時間は動作余裕時間であ
り、この時間は従来と同程度である。従つて、プ
リチヤージ時間を短縮できた分だけデータの読み
出し速度の高速化を達成することができる。
なお、この発明は上記した実施例に限定される
ものではなく、たとえば上記実施例ではRAMは
Ｃ―MOS構成である場合について説明したが、
これはＰチヤンネルあるいはＮチヤンネルのみの
MOS構成に適用できることはいうまでもない。
以上説明したようにこの発明によればプリチヤ
ージ期間をそのRAMに見合つた最少の期間とす
ることができるため、同期式スタテイツク型
RAMの持つ低消費電力性と非同期式スタテイツ
ク型RAMの持つメモリシステムの簡易性を兼ね
備え、しかも高速動作が可能な半導体記憶装置を
提供することができる。
【図面の簡単な説明】
第１図はメモリセルの構成図、第２図はその電
圧、電流特性図、第３図はアドレス入力遷移検出
回路の構成図、第４図はその各部分の信号波形
図、第５図は従来のRAMのメモリセル部分を抜
き出して示す図、第６図はその動作を示す信号波
形図、第７図はこの発明の一実施例の構成図、第
８図はその動作を示す信号波形図である。 １１ｏ〜１１ｎ…信号遅延回路、２１…センス
増幅器、MC１，MC２，MC３…メモリセル、
Ｄ，…ビツトデータ線、Ｗ…ワード線。

Claims (1)

    【特許請求の範囲】
  1. １ それぞれ少なくとも１つの双安定型メモリセ
    ルが接続され、これらメモリセルから互いに相補
    な関係の記憶情報が読み出される複数対のデータ
    線と、アドレス入力信号からメモリサイクルの変
    化を検出するアドレス入力遷移検出回路と、上記
    アドレス入力遷移検出回路においてメモリサイク
    ルの変化が検出されたときにセツトされるフリツ
    プフロツプと、上記フリツプフロツプがセツト状
    態にあるときに上記複数対の各データ線を充電す
    るプリチヤージ手段と、上記複数対のデータ線の
    うち任意の１対の両データ線の電位を検出し、両
    電位とも一定電位に達した際に上記フリツプフロ
    ツプをリセツトさせる信号を出力する論理回路
    と、上記複数対のデータ線それぞれに読み出され
    る記憶情報を増幅してデータ線に供給する複数の
    センス増幅器とを具備したことを特徴とする半導
    体記憶装置。
JP6994380A 1980-01-31 1980-05-26 Semiconductor storage device Granted JPS56165983A (en)

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JP6994380A JPS56165983A (en) 1980-05-26 1980-05-26 Semiconductor storage device
GB8102332A GB2070372B (en) 1980-01-31 1981-01-26 Semiconductor memory device
DE3102799A DE3102799C2 (de) 1980-01-31 1981-01-28 Halbleiter-Speichervorrichtung
US06/230,000 US4417328A (en) 1980-01-31 1981-01-30 Random access semiconductor memory device using MOS transistors

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