JPH1116384A

JPH1116384A - 半導体集積回路

Info

Publication number: JPH1116384A
Application number: JP16934297A
Authority: JP
Inventors: Ryuhei Sasagawa; 隆平笹川; Toshihiko Mori; 俊彦森
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-06-26
Filing date: 1997-06-26
Publication date: 1999-01-22

Abstract

(57)【要約】【目的】本発明は、マスクＲＯＭの回路構成に関する
もので、消費電力を抑えながら、これに伴って起きる高
速性喪失の問題を解決することを目的とする。【構成】ビット線に接続されたメモリセルとセンスア
ンプ回路との間に、電流端子が接続されたチャージトラ
ンスファ用のトランジスタを設け、センスアンプ回路と
チャージトランスファ用トランジスタの接続点と電源と
の間に、ビット線をプリチャージするプリチャージトラ
ンジスタを設けることで、選択されたビット線のみをプ
リチャージして消費電力を抑える。さらに、ビット線を
常にプルダウンさせる回路を設けることで電位下降に要
する時間を早め、センスアンプの読み出し速度を向上さ
せる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、特に
マスクＲＯＭの回路において、微小なセル電流を増幅し
て電圧出力する読み出し系の回路に関するものである。

【０００２】

【従来の技術】マスクＲＯＭで使われるメモリセルは、
各々１個のトランジスタで構成され、製造工程において
必要な記憶情報が書き込まれる。このメモリセルの記憶
情報は、読み出し系の回路を使って増幅し読みだされ
る。

【０００３】図７は、従来のマスクＲＯＭに用いられる
読み出し系回路の一例であり、電流を電圧に変換する型
のセンスアンプ回路を用いている。図において、ＢＬ１
〜４はビット線、ＷＬはワード線、ＭＣ１〜４はメモリ
セル、１１０〜１１３は各メモリセルＭＣ１〜４を構成
するｎチャネルＭＯＳトランジスタ、１１４〜１１７は
ビット線のプリチャージ用のｎチャネルＭＯＳトランジ
スタ、１１８〜１２１はチャージトランスファ用のｎチ
ャネルＭＯＳトランジスタ、１２２はセンスアンプＳＡ
の入力ノードＳＡＩＮをプリチャージするためのｎチャ
ネルＭＯＳトランジスタを示す。１１８〜１２１はビッ
ト線選択用のトランジスタの機能も兼ねる。また、ＳＡ
はセンスアンプ、１２３、１２４はセンスアンプＳＡを
構成するｐチャネルトランジスタ、１２５はセンスアン
プＳＡを構成するｎチャネルトランジスタであって、セ
ンスアンプを最適に動作させるための所定電位を与える
基準電圧Ｖ_Rをゲートに接続したトランジスタである。
また、ＯＵＴは出力信号、ＳＥＬ１〜４はビット線選択
信号、ＲＳＴはリセット信号を示す。

【０００４】図７の例では、複数のメモリセルから構成
されるメモリアレイにおいて、１つのワード線ＷＬに４
つのメモリセルＭＣ１〜４が共通につながり、各メモリ
セルＭＣ１〜４は、ワード線ＷＬとビット線ＢＬ１〜４
との交点に配置されている。なお、メモリセルＭＣ１に
おけるＸ印は、ビット線ＢＬ１とメモリセルＭＣ１が電
気的に導通していないことを示す。これはこのメモリセ
ルＭＣ１に情報１が記憶されていることに相当する。一
方、他のメモリセルＭＣ２〜４ではビット線ＢＬ２〜４
とメモリセルＭＣ２〜４の各々が電気的に導通してい
る。これはメモリセルＭＣ２〜４に情報０が記憶されて
いることに相当する。

【０００５】次に、図７及び図８を用いて、図７に示す
従来の回路の動作を説明する。ここでは各メモリセルＭ
Ｃ１〜４の記憶情報を読み出す動作を、メモリセルＭＣ
２が選択された場合を例にとって説明する。まず、リセ
ット信号ＲＳＴが立ち上がることで、ｎチャネルトラン
ジスタであるプリチャージ用トランジスタ１１４〜１１
７の全てが導通するため、ビット線ＢＬ１〜４は、電源
電圧ＶＣＣによって所定電位にプリチャージされる。同
時に、ｎチャネルトランジスタであるプリチャージトラ
ンジスタ１２２も導通するため、センスアンプの入力ノ
ードＳＡＩＮの電位も上昇する。

【０００６】次にＲＳＴ信号がＬｏｗとなり、プルアッ
プは解除され、ビット線とＳＡＩＮは所定のプリチャー
ジ電位を維持する。次にワード線ＷＬが選択され、ｎチ
ャネルトランジスタであるメモリセルＭＣ１〜４のトラ
ンジスタ１１０〜１１３が導通する。トランジスタ１１
０〜１１３のソースは接地されているため、導通するこ
とにより対応するドレインの電位が下がる。このとき、
メモリセルＭＣ２〜４の場合は、トランジスタ１１１〜
１１３のドレインがビット線ＢＬ２〜４と導通している
ので、対応するビット線ＢＬ２〜４の電位はトランジス
タ１１１〜１１３の接地側への放電により低下する。一
方、ＭＣ１の場合は、トランジスタ１１０のドレインが
ビット線ＢＬ１と導通していないので対応するビット線
ＢＬ１の電位の低下は起こらない。

【０００７】ビット線ＢＬ１〜４の電位の変位は、チャ
ージトランスファ用トランジスタ１１８〜１２１を介し
てセンスアンプＳＡに伝わる。チャージトランスファ用
トランジスタ１１８〜１２１はビット線選択信号ＳＥＬ
１〜４によって選択されたもののみが導通する。例え
ば、ＳＥＬ２によってビット線ＢＬ２が選択されると、
ビット線選択用トランジスタ１１９が導通し、メモリセ
ルＭＣ２の記憶情報に応じた電位がセンスアンプの入力
ノードＳＡＩＮに伝わる。このとき、メモリセルＭＣ２
の記憶情報は０なので、ビット線ＢＬ２の電位の下降が
ＳＡＩＮに伝わる。ＳＡＩＮにおける電圧の下降は、セ
ンスアンプＳＡを構成するトランジスタ１２３、１２４
のゲートの電位を下降させ、ｐチャネルＭＯＳトランジ
スタである１２３、１２４が導通する。このとき、Ｖ_R
の適切な設定により、電源電圧ＶＣＣの半分程度まで増
幅された出力信号ＯＵＴがセンスアンプＳＡから出力さ
れる。これとは反対に、メモリセルＭＣ２の記憶情報が
１の場合は、ＳＡＩＮの電位は下降せず、センスアンプ
ＳＡのトランジスタ１２３、１２４は導通しないため、
接地されたトランジスタ１２５のため接地電圧ＶＳＳに
まで下降した出力信号ＯＵＴがセンスアンプから出力さ
れる。以上の出力信号ＯＵＴの振幅は、さらにインバー
タ一段を通すことにより電源電圧ＶＣＣまで増幅され
る。

【０００８】

【発明が解決しようとする課題】マスクＲＯＭ等の半導
体メモリでは、読み出しの高速化が強く要求されてお
り、その一方で消費電力の低減化をも必要としている
が、図７、８で説明した従来のマスクＲＯＭのセンスア
ンプ回路では、その要求に充分応えることは困難であっ
た。

【０００９】すなわち、従来のセンスアンプ回路で、本
来動作させたいのは、上記の例をとるとメモリセルＭＣ
２のビット線ＢＬ２のみであるにもかかわらず、その他
の非選択ビット線ＢＬ１、ＢＬ３、ＢＬ４にもプリチャ
ージを行うため、消費電力が全体として高くなってい
た。また、図７、８で説明した従来の電流電圧変換型の
センスアンプでは、特に記憶情報０を読みだす時に電源
ＶＣＣ対接地ＶＳＳで貫通電流が流れるので、この点に
おいても常に消費電力が高くなっていた。

【００１０】そこで、センスアンプの方式を、従来の電
流−電圧変換型からその他の方式、例えばインバータ方
式にすると消費電力は抑えられるが、読み出しの低速化
という他の問題がおきる。すなわち、メモリセルに電流
が流れた場合において、ビット線の電位が変化を開始し
た後、インバータのしきい電圧以上になる時間だけ、読
み出しに要する時間がかかり、高速性が損なわれるとい
う問題があった。

【００１１】本発明の目的は、センスアンプの省電力化
と、これに伴って起きる高速性喪失の問題を解決するこ
との二点にある。

【００１２】

【課題を解決するための手段】上記問題点は、ビット線
に接続されたメモリセルと、センスアンプ回路と、前記
メモリセルと前記センスアンプ回路との間に設けられた
チャージトランスファ用のトランジスタと、前記センス
アンプ回路と前記チャージトランスファ用トランジスタ
の接続点と電源との間に設けられ、ビット線をプリチャ
ージするプリチャージトランジスタとを有し、前記ビッ
ト線を常にプルダウンさせる回路を設けることを特徴と
する半導体集積回路により解決される。

【００１３】すなわち、本発明では、メモリセルとプリ
チャージ用トランジスタとの間にチャージトランスファ
用トランジスタを設けたため、ビット線選択信号で選択
されたビット線のみがプリチャージされ、消費電力の低
減を図ることができる。また、センスアンプを電流−電
圧変換型からインバータ方式に変えることで生じる読み
出し速度の低下の問題は、ビット線を常時プルダウンさ
せる回路を設けることで解決される。すなわち、メモリ
セルに情報０が記憶されている場合のビット線ＢＬの電
位低下速度を早め、読み出しの高速化を図ることができ
る。また、このビット線常時プルダウン回路は、インバ
ータ方式のセンスアンプ以外、例えばダミーセル比較方
式のセンスアンプにおいても読み出し速度を高速化する
という効果がある。

【００１４】図１は、本発明の原理を説明するための回
路図である。図１において、ＢＬはビット線、ＷＬはワ
ード線、ＭＣはメモリセル、１はメモリセルＭＣを構成
するｎチャネルＭＯＳトランジスタ、２はビット線常時
プルダウン回路であるｎチャネルＭＯＳトランジスタ、
３はビット線のプリチャージ用のｐチャネルＭＯＳトラ
ンジスタ、４はチャージトランファ用のｎチャネルＭＯ
Ｓトランジスタ、５、６はセンスアンプＳＡを構成する
トランジスタ、ＳＡＩＮはセンスアンプの入力ノード、
ＯＵＴは出力信号を示す。また、ＳＥＬはビット線選択
信号、ＲＳＴはリセット信号を示す。図に示すように、
この回路では、メモリセルＭＣが接続されるビット線Ｂ
Ｌは、プリチャージ用のトランジスタ３とチャージトラ
ンスファ用のトランジスタ４からなるプリアンプ回路を
介してインバータ方式のセンスアンプＳＡに接続されて
いる。

【００１５】まず、リセット信号ＲＳＴが立ち下がるこ
とで、プリチャージ用トランジスタ３が導通し、電源電
圧ＶＣＣによってノードＳＡＩＮは所定電圧にプリチャ
ージされる。しかし、ビット線ＢＬとの間にはチャージ
トランスファ用トランジスタ４があるため、全てのビッ
ト線ではなく、次にビット線選択信号ＳＥＬにより選択
されたビット線のみが所定電位にチャージアップされ
る。ここで、リセット信号ＲＳＴは立ち上がり、プルア
ップは終了する。

【００１６】そこへワード線ＷＬが選択されると、メモ
リセルＭＣのトランジスタ１が導通する。このとき、メ
モリセルＭＣに情報０が記憶されている場合には、トラ
ンジスタ１のドレインはＢＬに接続されているから、ビ
ット線ＢＬの電位はトランジスタ１、２の接地側への放
電により低下する。一方、メモリセルＭＣに情報１が記
憶されている場合には、トランジスタ２による常時プル
ダウン強度の最適化により、トランジスタ２の接地側へ
の放電によるビット線ＢＬの電位の低下を微量にでき
る。

【００１７】次に、チャージトランジスタ用トランジス
タ４がビット線選択信号ＳＥＬによって選択され導通し
ているため、メモリセルＭＣの記憶情報に対応するビッ
ト線ＢＬの電位の変位が、増幅されてセンスアンプの入
力ノードＳＡＩＮに伝わる。インバータ型のセンスアン
プＳＡは、メモリセルＭＣの記憶情報に対応する入力信
号ＳＡＩＮを電源電圧ＶＣＣまで増幅し、出力信号ＯＵ
Ｔとして出力する。図２は、かかる本発明のセンスアン
プ回路の動作波形図である。

【００１８】最初に、メモリセルＭＣに記憶情報０が入
っている場合を説明する。まず、リセット信号ＲＳＴが
立ち下がり、かつビット線選択信号ＳＥＬが立ち上がる
ことにより、ビット線ＢＬの電位が上昇する。次に、Ｒ
ＳＴが立ち上がり、ワード線ＷＬが選択されることで、
ビット線ＢＬの電位が低下し、センスアンプＳＡの入力
ノードＳＡＩＮも急速に降下していき、インバータセン
スアンプのしきい電圧に達すると、電位下降が検出さ
れ、出力信号ＯＵＴが立ち上がる。このとき、セルと並
列にビット線の電位を下降させるというビット線常時プ
ルダウン回路の効果により、インバータセンスアンプの
しきい電圧まで電位が下降するのに要する時間が早ま
る。従って、読み出し速度が早くなる。

【００１９】次に、メモリセルＭＣに記憶情報１が入っ
ている場合を説明する。まず、リセット信号ＲＳＴが立
ち下がり、かつビット線選択信号ＳＥＬが立ち上がるこ
とにより、ビット線ＢＬの電位が上昇する。次に、ＲＳ
Ｔが立ち上がり、ワード線ＷＬが選択されると、ビット
線ＢＬの電位は若干下降する。これは、ビット線常時プ
ルダウン回路の作用によるが、この回路は小さく、常時
プルダウン強度を適切に弱めている。よって、ＳＡＩＮ
の電位がインバータセンスアンプのしきい値まで下がら
ないため、信号ＯＵＴには殆ど影響がない。

【００２０】

【発明の実施の形態】以下に本発明の第１の実施の形態
を図３を参照しながら説明する。以下の図において、図
１と共通するものは、同じ記号を用いて表す。図３は、
複数のメモリセルから構成されるメモリアレイにおい
て、共通する１つのワード線ＷＬにつながる４つのメモ
リセルを表す。各メモリセルＭＣ１〜４は、各々対応す
るビット線ＢＬ１〜４とワード線ＷＬとの交点に配置さ
れている。ビット線ＢＬ１〜４には、各ビット線を常時
プルダウンさせるためのトランジスタでありメモリセル
のトランジスタよりも小さなｎチャネルＭＯＳトランジ
スタ４４〜４７が設けられている。メモリセルＭＣ１〜
４はｎチャネルＭＯＳトランジスタ４０〜４３から構成
され、各メモリセルＭＣとセンスアンプＳＡとの間に
は、チャージトランスファプリアンプであるｎチャネル
ＭＯＳトランジスタ４９〜５２が設けられている。この
トランジスタ４９〜５２は、ビット線選択信号ＳＥＬ１
〜４で選択される。また、センスアンプＳＡはインバー
タ型である。

【００２１】次に、各メモリセルＭＣ１〜４の記憶情報
を読み出す動作を、メモリセルＭＣ１（記憶情報１）な
らびにＭＣ２（記憶０）の選択を例にとって説明する。
まず、リセット信号ＲＳＴが立ち下がることで、プリチ
ャージ用トランジスタ４８が導通する。メモリセルＭＣ
１〜４とセンスアンプＳＡの間にはチャージトランスフ
ァ用トランジスタ４９〜５２が設けられている。このう
ち１個のトランジスタがビット線選択信号ＳＥＬ１〜４
によって選択されて導通し、この選択されたビット線Ｂ
Ｌ１〜４のうち１本のみが、プリチャージ用トランジス
タ４８により所定電圧にプリチャージされる。そして、
ＲＳＴを立ち上げ、ワード線ＷＬを選択すると、メモリ
セルＭＣ１〜４のトランジスタ４０〜４３が各々導通さ
れる。ビット線選択信号ＳＥＬ１でビット線ＢＬ１を選
択し、メモリセルＭＣ１の記憶情報１を読みだす場合に
は、トランジスタ４０のドレインはＢＬ１と切り離され
ているため、ビット線ＢＬ１の電位は常時プルダウンｎ
ＭＯＳトランジスタ４４の接地側への放電により若干下
降するのみである。一方、ビット線選択信号ＳＥＬ２で
ビット線ＢＬ２を選択し、メモリセルＭＣ２の記憶情報
０を読みだす場合には、トランジスタ４１のドレインは
ＢＬ２と接続されているため、ビット線ＢＬ２の電位が
トランジスタ４１、４５の接地側への放電により急速に
低下する。このようにして、ＳＥＬ１〜４によってビッ
ト線ＢＬ１〜４のうち１本が選択されると、選択された
ビット線に対応するメモリセルＭＣ１〜４の記憶情報に
応じた電位が、センスアンプＳＡの入力ＳＡＩＮの電位
となり、インバータ型センスアンプＳＡから反転された
出力信号ＯＵＴが出力される。

【００２２】次に第２の実施の形態を図４を用い説明す
る。第２の実施の形態は、第１の実施の形態と似た構成
であるが、各インバータ型センスアンプＳＡ１〜４の出
力を一つにまとめ出力ＯＵＴとしている点に特徴があ
る。また、インバータ型センスアンプＳＡの接地側には
トランジスタ７６〜７９が１つづつ設けられ、このトタ
ンジスタのゲートにセンスアンプ選択信号ＳＡＳ１〜４
が入力される。センスアンプ選択信号ＳＡＳ１〜４は、
センスアンプＳＡ１〜４の中から１つのセンスアンプを
選択するための信号である。各メモリセルＭＣ１〜４
は、対応するビット線ＢＬ１〜４とワード線ＷＬ１との
交点に配置されている。ビット線ＢＬ１〜４に、各ビッ
ト線を常時プルダウンさせるためのトランジスタである
比較的小さなｎチャネルＭＯＳトランジスタ６４〜６７
が接続されている点は、第１の実施の形態と同様であ
る。第１の実施の形態では読み出し速度の高速化を図っ
たが、第２の実施の形態では、さらに、多数のビット線
から１本を選んで情報を読みだすとき、必要なセンスア
ンプのみを動作させることで、消費電力の低減を図って
いる。この方法で、高速性と低消費電力を同時に満たす
ことが可能となる。

【００２３】次に第３の実施の形態を図５、図６を用い
説明する。図５では、ダミーセルを用いた方式のセンス
アンプに本発明を適用した例を示す。同図において、セ
ンスアンプＳＡは、ｎチャネルＭＯＳトランジスタ９
４、９６を含むｎＭＯＳクロスカップルと電源電圧ＶＣ
Ｃに接続されたプリチャージ用の負荷トランジスタ９
３、９５とからなる。センスアンプＳＡの接地側には、
ｎＭＯＳトランジスタ９９が接続されており、制御クロ
ックＣＬＫによりセンスアンプＳＡの動作のＯＮ／ＯＦ
Ｆを制御する。また、センスアンプＳＡの両側にビット
線選択信号ＳＥＬで選択されるトランスファーゲート９
２、９７が設けられ、これを介してビット線ＢＬとリフ
ァレンスビット線ＲＥＦＢＬが左右に設けられている。
また、ビット線ＢＬにはメモリセルＭＣが、リファレン
スビット線ＲＥＦＢＬにはメモリセルＭＣと同じ電流能
力を有するダミーメモリセルＤＣが各々設けられてい
る。メモリセルＭＣの方にはビット線常時プルダウン回
路９１が設けられているが、ダミーセルＤＣの方には設
けられていない。リファレンスビット線ＲＥＦＢＬに設
けられたダミーセルＤＣからの電位はセンスアンプＳＡ
のＮ１ノードに伝わるが、メモリーセルＭＣ、ダミーセ
ルＤＣの約半分の電流能力を持つよう常時プルダウン回
路を設定すると、リファレンスビット線ＲＥＦＢＬから
センスアンプＳＡへの入力電位Ｎ１は、ビット線ＢＬか
らのセンスアンプＳＡへの入力電位Ｎ０の０読みと１読
みの中間値となる。

【００２４】図６は、図５の回路の動作を説明する図で
ある。まず、リセット信号ＲＳＴが立ち下がることによ
り、ノードＮ０とＮ１を電源電位まで上昇させる。ここ
でビット線選択信号ＳＥＬを立ち上げ、ＢＬ、ＲＥＦＢ
Ｌともにプリチャージする。次に、ＲＳＴを立ち上げ、
ワード線選択信号ＷＬを立ち上げる。ここで、メモリセ
ルＭＣの記憶情報が０の場合には、ビット線ＢＬの電位
はトランジスタ９０、９１の接地側への放電により降下
するが、リファレンスビット線ＲＥＦＢＬの電位降下は
ＢＬより小さい。その結果、ビット線ＢＬ側では、トラ
ンスファゲート用トランジスタ９２を介してノードＮ０
からビット線ＢＬに向かって急速に電荷が移動し、電荷
供給路がないノードＮ０の電位は急速に降下する。同時
に、リファレンスビット線ＲＥＦＢＬ側でも、トランス
ファゲート用トランジスタ９７を介してノードＮ１から
リファレンスビット線ＲＥＦＢＬに向かって電荷が移動
し、Ｎ１の電位が降下するが、その降下速度は常時プル
ダウン回路が無い分、Ｎ０の電位より小さい。

【００２５】一方、メモリセルＭＣの記憶情報が１の場
合には、常時プルダウン回路９１の作用により、Ｎ０ノ
ードの電位は若干下降するが、その降下速度はＮ１の電
位より小さい。このセンスアンプは、ノード線Ｎ０とＮ
１との比較によって、１、０が判別され、信号ＯＵＴへ
出力されるが、具体的な動作は以下のとおりである。Ｎ
０、Ｎ１ノードの電位がある程度降下し電位差が生じた
時点で制御クロックＣＬＫを立ち上げると、ｎＭＯＳト
ランジスタ９９が導通し、ｎＭＯＳトランジスタ９４、
９６からなるクロスカップルが動作する。このとき、Ｎ
０、Ｎ１のうち電位の低い方のノードの電位は、クロス
カップルの動作により接地ＶＳＳ付近まで急速に降下す
る。もう一方の高い方のノードの電位はそのまま保たれ
るので、クロスカップルの動作により、Ｎ０、Ｎ１の電
位差が増幅される。ここで、Ｎ０、Ｎ１のうちの片方、
例えば、Ｎ０を取り出しインバータ１００を介して出力
ＯＵＴに接続すると、ＯＵＴでは電源電圧ＶＣＣの振幅
まで増幅された信号を得ることができる。

【００２６】以上、本発明の具体的な実施の形態につい
て説明したが、本発明は、これら具体例のみに限定され
るべきものではなく、種々の態様で実施することがで
き、多くの変形が可能である。

【００２７】

【発明の効果】以上の通り、本発明によれば、選択され
たビット線だけにプリチャージがなされるため電力を消
費しない構成を有し、且つ、ビット線を常時プルダウン
する回路を設けることにより、低消費電力でありなが
ら、高速性を失わないセンスアンプの提供が可能であ
る。

【図面の簡単な説明】

【図１】本発明の原理を説明する図（その１）である。

【図２】本発明の原理を説明する図（その２）である。

【図３】本発明の第１の実施の形態を説明する図であ
る。

【図４】本発明の第２の実施の形態を説明する図であ
る。

【図５】本発明の第３の実施の形態を説明する図（その
１）である。

【図６】本発明の第３の実施の形態を説明する図（その
２）である。

【図７】従来の回路図である。

【図８】従来の回路の動作波形図である。

【符号の説明】

ＭＣ１〜４メモリセルＤＣダミーセルＢＬ１〜４ビット線ＲＥＦＢＬリファレンスビッ
ト線ＷＬワード線ＳＡセンスアンプＳＥＬ１〜４ビット線選択信号ＲＳＴリセット信号ＣＬＫセンスアンプ動作
制御クロック１、４０〜４３、１１０〜１１３メモリセルのトラ
ンジスタ６０〜６３、９０メモリセルのトラ
ンジスタ２、４４〜４７、６４〜６７、９１ビット線常時プル
ダウン回路３、４８、７２〜７５、１２２プリチャージ用ト
ランジスタ１１４〜１１７プリチャージ用ト
ランジスタ４、４９〜５２、１１８〜１２１ビット線選択用ト
ランジスタ６８〜７１、９２、９７ビット線選択用ト
ランジスタ９８ダミーセルのトラ
ンジスタ９９センスアンプの動
作制御トランジスタ１００センスアンプ出力
信号増幅用インバータ

Claims

【特許請求の範囲】

【請求項１】ビット線に接続されたメモリセルと、セ
ンスアンプ回路と、前記メモリセルと前記センスアンプ
回路との間に設けられたチャージトランスファ用のトラ
ンジスタと、前記センスアンプ回路と前記チャージトランスファ用ト
ランジスタの接続点と電源との間に設けられ、ビット線
をプリチャージするプリチャージトランジスタとを有
し、前記ビット線を常にプルダウンさせる回路を設ける
ことを特徴とする半導体集積回路。
【請求項２】複数の前記センスアンプ回路の出力をＯ
Ｒ接続し、各々の前記センスアンプ回路の接地側に前記
センスアンプ回路を選択する信号を受け取るトランジス
タを有し、前記センスアンプ回路を選択する信号により
前記複数のセンスアンプ回路の一が選択されることを特
徴とする請求項１記載の半導体集積回路。