JP3101298B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP3101298B2 JP02084681A JP8468190A JP3101298B2 JP 3101298 B2 JP3101298 B2 JP 3101298B2 JP 02084681 A JP02084681 A JP 02084681A JP 8468190 A JP8468190 A JP 8468190A JP 3101298 B2 JP3101298 B2 JP 3101298B2
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    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はビット線上の微小信号を増幅して出力する
センスアンプを有するダイナミック型半導体メモリ装置
に関する。
（従来の技術） 従来のダイナミック型半導体メモリ装置（以下、DRAM
と称する）におけるセンスアンプ部分の回路構成を第16
図に、その動作波形を第17図にそれぞれ示す。
すなわち、ワイド線WLの信号が立ち上ると、メモリセ
ルMC内のMOSトランジスタ１がオンし、キャパシタ２に
記憶されているデータに応じた信号がビット線BLに読み
出され、一対のビット線BL、▲▼間に微小電位差が
発生する。この後、２個のＮチャネルMOSトランジスタ
３、４からなるＮチャネル側センスアンプを活性化する
ためのセンスアンプ制御線▲▼の信号が低下する
と、低電位側のビット線（第17図では▲▼）の電位
が順次低下していく。これより遅れて、２個のＰチャネ
ルMOSトランジスタ５、６からなるＰチャネル側センス
アンプを活性化するためのセンスアンプ制御線SAPの信
号が上昇すると、高電位側のビット線（第17図ではBL）
の電位が順次上昇していく。そして、ビット線BL、▲
▼間の電位差が十分に大きくなった時期にカラム選択
線CSLの信号を立ち上げ、一対のカラム選択用のＮチャ
ネルMOSトランジスタ７、８をオンさせることにより、
予め所定電位にプリチャージされていたデータ入出力線
対DQ、▲▼にビット線の信号が現れる。
（発明が解決しようとする課題） ところで、上記従来のDRAMでは、データ入出力線対に
ビット線対の信号を高速に伝えることができないという
欠点がある。何故ならば、センスアンプを活性化させ
て、ビット線対の電位差を十分に大きく増幅させた後で
ないと、カラム選択線CSLを立ち上げることができない
からである。もし、ビット線対の電位差が小さい時期に
カラム選択線CSLを立ち上げると、データ入出力線対に
プリチャージされていた電荷の流入により、ビット線対
の電位が浮き上がり、ビット線対間にわずかなアンバラ
ンスがあるとデータが破壊されてしまう危険があるから
である。しかも、DRAMにおけるメモリセルの集積度が上
ってくると、ビット線対の電位差の増幅に要する時間は
増々大きくなる傾向にあり、アクセスタイムの中でこの
センスアンプ部分における遅延時間が占める割合は非常
に大きいもので、今後、その時間は更に大きくなると考
えられる。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、ビット線からデータ入出力線に至
るデータ読み出し経路における信号伝播遅延を少なく
し、もって高速動作を可能にするダイナミック型半導体
メモリ装置を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明のダイナミック型半導体装置は、１個のMOS
トランジスタ及び１個のキャパシタからなる複数のメモ
リセルを有するダイナミック型半導体メモリ装置におい
て、上記メモリセルにデータを供給する複数のビット線
対と、上記複数の各ビット線対に対して１個の割合で配
置されたビット線信号増幅用の第１のセンス増幅器と、
上記ビット線対からデータを取り出すデータ入出力線対
と、上記データ入出力線対の一方のデータ入出力線と第
１のノードとの間及び上記データ入出力線対の他方のデ
ータ入出力線と第２のノードとの間にそれぞれ挿入さ
れ、カラム選択線がゲートに接続された一対のカラム選
択用トランジスタと、上記複数の各ビット線対に対して
１個の割合で配置され、上記第１のノードと第３のノー
ドとの間に挿入されゲートが上記ビット線対の一方のビ
ット線に接続されたドライバ用の第１のトランジスタ
と、上記第２のノードと上記第３のノードとの間に挿入
されゲートが上記ビット線対の他方のビット線に接続さ
れたドライバ用の第２のトランジスタと、上記第３のノ
ードと電源電圧のノードとの間に挿入され上記第１のセ
ンス増幅器が活性化させると同時もしくは活性化された
直後に導通するように制御される活性化用の第３のトラ
ンジスタとからなり、データの読み出し時に上記データ
入出力線対の信号を増幅するデータ入出力線信号増幅用
の第２のセンス増幅器と、上記第１、第２のノードと上
記ビット線対との間に挿入され、データの書き込み時に
導通する一対の書き込み用トランジスタとを具備したこ
とを特徴とする。
この発明のダイナミック型半導体メモリ装置は、１個
のMOSトランジスタ及び１個のキャパシタからなる複数
のメモリセルを有するダイナミック型半導体メモリ装置
において、上記メモリセルにデータを供給する複数のビ
ット線対と、上記複数の各ビット線対に対して１個の割
合で配置されたビット線信号増幅用の第１のセンス増幅
器と、上記ビット線対からデータを取り出すデータ入出
力線対と、上記データ入出力線対の一方のデータ入出力
線と第１のノードとの間及び上記データ入出力線対の他
方のデータ入出力線と第２のノードとの間にそれぞれ挿
入され、カラム選択線がゲートに接続された一対のカラ
ム選択用トランジスタと、上記複数の各ビット線対に対
して１個の割合で配置され、上記第１のノードと第３の
ノードとの間に挿入されゲートが上記ビット線対の一方
のビット線に接続されたドライバ用の第１のトランジス
タと、上記第１のノードと第１の電源電圧のノードとの
間に挿入されゲートが上記ビット線対の一方のビット線
に接続された負荷用の第２のトランジスタと、上記第２
のノードと上記第３のノードとの間に挿入されゲートが
上記ビット線対の他方のビット線に接続されたドライバ
用の第３のトランジスタと、上記第２のノードと第１の
電源電圧のノードとの間に挿入されゲートが上記ビット
線対の他方のビット線に接続された負荷用の第４のトラ
ンジスタと、上記第３のノードと第２の電源電圧のノー
ドとの間に挿入され上記第１のセンス増幅器が活性化さ
れた直後に導通するように制御される活性化用の第５の
トランジスタとからなり、データの読み出し時に上記デ
ータ入出力線対の信号を増幅するデータ入出力線信号増
幅用の第２のセンス増幅器と、上記第１、第２のノード
と上記ビット線対との間に挿入され、データの書き込み
時に導通する一対の書き込み用トランジスタとを具備し
たことを特徴とする。
（作 用） ビット線信号増幅用の第１のセンス増幅器とは別に、
データの読み出し時に一対のデータ入出力線の信号を増
幅するデータ入出力線信号増幅用の第２のセンス増幅器
を設け、この第２のセンス増幅器を構成する２個のドラ
イバ用のMOSトランジスタのゲートに一対のビット線を
接続することにより、第１のセンス増幅器におけるビッ
ト線信号の増幅作用には何等影響を与えることなく、一
対のデータ入出力線の信号を増幅することができる。従
って、上記第２のセンス増幅器を設けることによって、
ビット線信号の増幅とデータ入出力線信号の増幅とをほ
ぼ同時に開始することができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
第１図はこの発明の第１の実施例に係るDRAMの構成を
示す回路図ある。ワード線WLには複数個のメモリセルMC
（１個のみ図示）が接続されている。これら各メモリセ
ルMCは、図示するように選択用のMOSトランジスタ１と
データ記憶用のキャパシタ２とから構成されている。そ
して、上記選択用のMOSトランジスタ１のゲートは上記
ワード線WLに接続され、キャパシタ２の一方の電極（プ
レート電極）には所定のプレート電位VPLが供給されて
いる。そして、上記キャパシタ２の他方の電極と接続さ
れている上記トランジスタ１のソースもしくはドレイ
は、対応するビット線BLもしくは▲▼（図ではBL
側）に接続されている。
一対のビット線BL、▲▼間には、２個のＮチャネ
ルMOSトランジスタ３、４からなるＮチャネル側センス
アンプ９及び２個のＰチャネルMOSトランジスタ５、６
からなるＰチャネル側センスアンプ10が接続されてい
る。上記Ｎチャネル側センスアンプ９のトランジスタ３
のドレイン、ゲートは上記ビット線BL、▲▼にそれ
ぞれ接続され、トランジスタ４のドレイン、ゲートは上
記ビット線▲▼、BLにそれぞれ接続され、さらに両
トランジスタ３、４のソースは共通接続されている。す
なわち、上記両トランジスタ３、４はフロップフロップ
接続されており、トランジスタ３、４の共通ソースはこ
のセンスアンプ９を活性化するためのセンスアンプ制御
線▲▼に接続されている。
また、上記Ｐチャネル側センスアンプ10のトランジス
タ５とドレイン、ゲートは上記ビット線BL、▲▼に
それぞれ接続され、トランジスタ６のドレイン、ゲート
は上記ビット線▲▼、BLにそれぞれ接続され、さら
に両トランジスタ５、６のソースは共通接続されてい
る。すなわち、上記両トランジスタ５、６もフロップフ
ロップ接続されており、トランジスタ５、６の共通ソー
スはこのセンスアンプ10を活性化するためのセンスアン
プ制御線SAPに接続されている。そして、上記Ｎチャネ
ル側センスアンプ９及びＰチャネル側センスアンプ10に
より、ビット線対間の電位差を増幅するビット線センス
アンプが構成されている。
上記一方のデータ入出力線DQとノードＡとの間にはカ
ラム選択用のＮチャネルMOSトランジスタ７が接続され
ており、ノードＡとノードＢとの間にはデータ入出力線
信号増幅用のＮチャネルMOSトランジスタ11が接続され
ている。さらに他方のデータ入出力線▲▼とノード
Ｃとの間にはカラム選択用のＮチャネルMOSトランジス
タ８が接続されており、ノードＣと上記ノードＢとの間
にはデータ入出力線信号増幅用のＮチャネルMOSトラン
ジスタ12が接続されている。そして、上記ノードＢと接
地電位Vssとの間には活性化用のＮチャネルMOSトランジ
スタ13が接続されている。上記両カラム選択用のトラン
ジスタ７、８のゲートは同一のカラム選択線CSLに接続
され、データ入出力線信号増幅用の一方のトランジスタ
11のゲートは上記ビット線▲▼に接続され、他方の
トランジスタ12のゲートは上記ビット線BLに接続されて
いる。すなわち、上記両トランジスタ11、12より上記ビ
ット線BL、▲▼の信号に応じてデータ入出力線対の
電位差を増幅するデータ入出力線センスアンプが構成さ
れており、両トランジスタ11、12はドライバ用トランジ
スタになっている。また、MOSトランジスタ13はこのデ
ータ入出力線センスアンプを活性化制御するためのもの
であり、そのゲートは活性化制御線SENDに接続されてい
る。
上記ノードＡと上記ビット線BLとの間にはデータ書き
込み用のＮチャネルMOSトランジスタ14が接続されてお
り、上記ノードＣと上記ビット線▲▼との間にはデ
ータ書き込み用のＮチャネルMOSトランジスタ15が接続
されている。そして、上記両データ書き込み用のトラン
ジスタ14、15のゲートはデータ書き込み制御線WRTに接
続され、この信号線WRTの信号で両トランジスタが同時
にオン、オフ制御されるようになっている。
一方、NANDゲート16にはアドレス信号Ｘ及び上記セン
スアンプ制御線SAPのレベルを決定するための信号線SEP
の信号が供給される。そして、このNANDゲート16の出力
は、上記センスアンプ制御線SAPと電源電位Vccとの間に
挿入されているＰチャネルMOSトランジスタ17のゲート
に供給される。また、ANDゲート18には上記アドレス信
号Ｘ及び上記センスアンプ制御線▲▼のレベルを
決定するための信号線SENの信号が供給される。そし
て、このANDゲート18の出力は、上記センスアンプ制御
線▲▼と接地電位Vssとの間に挿入されているＮ
チャネルMOSトランジスタ19のゲートに供給される。上
記信号線SENの信号はまた遅延回路20にも供給される。
この遅延回路20の出力は上記活性化制御線SENDに供給さ
れる。
上記一対のデータ入出力線対DQ、▲▼にはデータ
入出力バッファ21が接続されており、データ入出力線対
DQ、▲▼に得られたデータはこのデータ入出力バッ
ファ21で増幅され、一対のデータ読み出し・書き込み線
RWD、▲▼に出力される。さらにこの一対のデー
タ読み出し・書き込み線RWD、▲▼には出力バッ
ファ22が接続されており、この出力バッファ22の出力が
読み出しデータDoutとして外部に供給される。
次に上記構成でなるDRAMにおけるデータ読み出し時の
動作を第２図のタイミングチャートにより説明する。ま
ず、ワード線WLの信号が立ち上る。このとき、ほぼ同時
にカラム選択線CSLの信号も立ち上る。ワード線WLの信
号が立ち上ると、メモリセルMC内のMOSトランジスタ１
がオンし、キャパシタ２に記憶されているデータに応じ
た信号がビット線BL側に読み出される。このとき、ビッ
ト線に現れる信号電位は高々数百mV程度であり、ビット
線BL、▲▼の電位は図示しない手段により予め、例
えば電源電位Vccの1/2である0.5・Vccの電位にプリチャ
ージされており、活性化制御線SENDの信号はまだ“L"レ
ベルなので、活性化用のランジスタ13はオフ状態であ
る。従って、データ入出力線DQ、▲▼の電荷の引き
抜きは行われず、共にプリチャージレベルであるVccの
電位に保持される。
次にワード線WLの信号が完全に“H"レベル（通常は電
源電位Vccをブートストラップさせたレベルであり、例
えば1.5・Vcc）にまで達すると、信号線SENの信号が
“H"レベルに立ち上げられる。このとき、このビット線
対が選択状態であり、アドレス信号Ｘが“H"レベルであ
れば、ANDゲート18の出力が“H"レベルとなり、トラン
ジスタ19がオンし、Ｎチャネル側センスアンプ９を活性
化するためのセンスアンプ制御線▲▼の信号が
“H"レベル（0.5Vcc）から“L"レベル（Vss）に引き落
とされる。これにより、ビット線対のうち電位が低い方
（この場合は▲▼）が順次Vss側に引き落とされて
いく。このときのビット線▲▼の電位の低下速度が
遅い理由は、一本のワード線に接続されたメモリセルの
数が非常に多く、例えば4MビットDRAMでは1024個もあ
り、従って活性化するＮチャネル側センスアンプもこれ
と同数だけあり、大量の電荷を共通の信号線▲▼
を通して引き抜かなければならないからであり、この信
号線▲▼に存在する配線抵抗の影響により電荷の
引き抜き速度が遅くなるからである。この傾向は、16M
ビットDRAM、64MビットDRAMとメモリセルの集積度が上
がるにつれて、より強くなることが予想される。
信号線SENの信号の立ち上りからある一定時間遅れて
活性化制御線SENDの信号が“H"レベルに立ち上がり、ト
ランジスタ13がオンすることによってデータ入出力線セ
ンスアンプが活性化される。このとき、カラム選択線CS
Lの信号は“H"レベルになっており、カラム選択用のト
ランジスタ７、８は共にオンしているため、一対のデー
タ入出力線DQ、▲▼のいずれか一方の電荷がトラン
ジスタ７、11及び13もしくはトランジスタ８、12及び13
を介して接地電位Vssに引き抜かれる。この場合は、ビ
ット線▲▼側の電位が低くなるため、データ入出力
線▲▼の電荷が引き抜かれることになる。このと
き、遅延回路20における遅延時間は特に長くする必要は
なく、ビット線対にある程度の電位差がつけばよい。ま
た、データ入出力線対が“L"レベル側に引かれてしまう
ような不都合な動作も軽減される。
次に信号線SEPの信号が“H"レベルに立ち上げられ
る。このとき、アドレス信号Ｘが“H"レベルなので、NA
NDゲート16の出力が“L"レベルとなり、トランジスタ17
がオンし、Ｐチャネル側センスアンプ10を活性化するた
めのセンスアンプ制御線SAPの信号が0.5VccからVccに持
ち上げられる。これにより、ビット線対のうち“H"レベ
ル側の電位がVccに向かって順次増幅されていき、ビッ
ト線対の増幅作用が完了する。データ入出力バッファ21
における増幅、データ読み出し・書き込み線RWD、▲
▼への信号の伝達は、データ入出力線対にある程度
の電位差がついた時点で同期的に行うか、あるいはカレ
ントミラー増幅器等で非同期的に増幅するか、いずれで
も可能である。この後はデータ読み出し・書き込み線RW
D、▲▼の信号を出力バッファ22で増幅し、チッ
プの外部に読み出しデータDoutとして出力する。
上記のように上記実施例では、ビット線センスアンプ
を活性化した直後にデータ入出力線センスアンプを活性
化することができ、ビット線対における信号の増幅とデ
ータ入出力線対における信号の増幅とをほぼ同時期に開
始することができるので、ビット線対からデータ入出力
線対に至るデータ読み出し経路における信号伝播遅延が
少なくなり、高速なデータ読み出しが実現できる。
なお、上記実施例では信号線SENの信号を遅延回路20
で遅延して活性化制御線SENDに供給する場合について説
明したが、これは特に遅延回路20を設けず、信号線SEN
の信号を活性化制御線SENDに直接供給するようにしても
よい。また、第２図中において破線で示したデータ入出
力線DQ、▲▼の電位変化は、上記遅延回路20を設け
ない場合のものである。
第３図はこの発明の第２の実施例に係るDRAMの構成を
示す回路図である。
この実施例のDRAMでは、前記第１図の実施例のDRAMに
おける前記ノードＡと電源電位Vccとの間に負荷用のＰ
チャネルMOSトランジスタ31を挿入し、そのゲートを前
記データ入出力線信号増幅用のＮチャネルMOSトランジ
スタ11と共通接続し、さらに前記ノードＣと電源電位Vc
cとの間に負荷用のＰチャネルMOSトランジスタ32を挿入
し、そのゲートを前記データ入出力線信号増幅用のＮチ
ャネルMOSトランジスタ12と共通接続したものである。
この実施例によるDRAMでは、前記第１図の実施例に比
べて負荷用のＰチャネルMOSトランジスタ31、32を追加
した分だけ素子数は増加するが、データ入出力線対の増
幅能力が強くなるという利点がある。
第４図はこの発明の第３の実施例に係るDRAMの構成を
示す回路図である。
上記第１図及び第３図の実施例では、トランジスタ13
のゲートに活性化制御線SENDを接続し、トランジスタ13
をこの信号線SENDの信号のみで制御するようにしていた
が、このような構成であると非選択カラムのデータ入出
力線センスアンプも動作し、無駄な電力な消費されるこ
とになる。そこで、この実施例では、各データ入出力線
センスアンプ毎にANDゲート33を設け、このANDゲート33
に、対応するカラム選択線CSLと活性化制御線SENDの信
号を入力し、このANDゲート33の出力で上記トランジス
タ13のオン、オフ制御を行うようにしたものである。
このような構成によれば、選択されたカラムのデータ
入出力線センスアンプのみが動作し、非選択カラムのデ
ータ入出力線センスアンプではVccとVssとの間に貫通電
流が流れないので、低消費電力化することができる。
第５図はこの発明の第４の実施例に係るDRAMの構成を
示す回路図である。
この実施例のDRAMでは、上記第３図の実施例における
ＰチャネルMOSトランジスタ31、32の各ゲートをトラン
ジスタ11、12の各ゲートに共通接続する代わりに、両ト
ランジスタ31、32のゲートを前記ノードＣに共通接続す
ることにより、前記データ入出力線信号増幅用のＮチャ
ネルMOSトランジスタ11、12に対してＰチャネルのカレ
ントミラー負荷を追加するようにしたものである。
この実施例によるDRAMの場合も、前記第１図の実施例
に比べて負荷用のＰチャネルMOSトランジスタ31、32を
追加した分だけ素子数は増加するが、データ入出力線対
の増幅能力が強くなるという利点がある。
第６図はこの発明の第５の実施例に係るDRAMの構成を
示す回路図である。
この実施例のDRAMでは、前記第４図の実施例における
ＰチャネルMOSトランジスタ31、32の各ゲートをトラン
ジスタ11、12の各ゲートに共通接続する代わりに、両ト
ランジスタ31、32のゲートを前記ノードＣに共通接続す
ることにより、前記データ入出力線信号増幅用のＮチャ
ネルMOSトランジスタ11、12に対してＰチャネルのカレ
ントミラー負荷を追加するようにしたものである。
第７図はこの発明の第６の実施例に係るDRAMの構成を
示す回路図である。
この実施例のDRAMでは、前記データ入出力線センスア
ンプから活性化用のＮチャネルMOSトランジスタ13を取
り去り、前記ノードＢを接地電位Vssに接続すると共
に、ADNゲート34を追加し、対応するカラム選択線CSLと
活性化制御線SENDの信号をこのANDゲート34に入力し、
その出力で前記一対のカラム選択用のトランジスタ７、
８のオン、オフ制御を行うようにしたものである。
この実施例によれば、カラム選択線CSLの信号が早く
立ち上がっても、カラム選択用のトランジスタ７、８が
オンするタイミングを活性化制御線SENDの信号で制御す
ることができる。
第８図はこの発明の第７の実施例に係るDRAMの構成を
示す回路図である。
この実施例のDRAMでは、前記カラム選択線CSLを選択
駆動するカラムデコーダ35に、カラム・アドレス信号X0
〜Xnと共に前記活性化制御線SENDの信号を入力すること
により、このカラムデコーダ35で前記第７図の実施例回
路中のANDゲート34の出力と同じタイミングを持つ信号
を発生させるようにしたものである。
第９図はこの発明の第８の実施例に係るDRAMの構成を
示す回路図である。
上記第１図の実施例におけるDRAMでは、１対のビット
線毎の１個のデータ入出力線センスアンプを設けるよう
にしていたが、これは複数対のビット線毎に１個のデー
タ入出力線センスアンプを設けるようにしてもよい。こ
の実施例のDRAMでは４対のビット線毎に１個のデータ入
出力線センスアンプを設けるようにしたものである。図
中、４個のビット線センスアンプBSA0〜BSA3はそれぞれ
前記Ｎチャネル側センスアンプ９とＰチャネル側センス
アンプ10とで構成されている。また、図中のデータ入出
力線センスアンプDI/OSAは、前記第１図の場合と同様に
３個のＮチャネルMOSトランジスタ11、12、13によって
構成されている。
上記４個のビット線センスアンプBSA0〜BSA3は４対の
ビット線BL0、▲▼〜BL3、▲▼のそれぞれ
の間に接続されており、それぞれセンスアンプ制御線▲
▼、SAPの信号により活性化されるようになって
いる。また、上記４対のビット線BL0、▲▼〜BL
3、▲▼は、BL側毎に各ＮチャネルMOSトランジス
タ41を介して、▲▼側毎に各ＮチャネルMOSトラン
ジスタ42を介してそれぞれ上記データ入出力線センスア
ンプDI/OSAに接続されている。上記トランジスタ41、42
のゲートは各ビット線対毎の共通接続され、これら各共
通ゲートには４本のカラム選択線CSL0〜CSL3のそれぞれ
が接続されている。さらにデータ入出力線センスアンプ
DI/OSAとデータ入出力線対との間に接続されている２個
のカラム選択用のＮチャネルMOSトランジスタ７、８の
ゲートには、上記４本のカラム選択線CSL0〜CSL3それぞ
れの信号が入力されるORゲート43の出力が供給される。
上記構成でなるDRAMでは、４本のカラム選択線CSL0〜
CSL3のいずれか一つの信号が“H"レベルとなり、４組の
トランジスタ41、42のうちのいずれか一組がオンして４
個のビット線センスアンプBSA0〜BSA3のいずれか一つが
データ入出力線センスアンプDI/OSAと選択的に接続され
る際に、ORゲート43の出力も“H"レベルとなり、カラム
選択用のＮチャネルMOSトランジスタ７、８がオン状態
になる。
この実施例のDRAMは、データ入出力線センスアンプの
部分の占めるシリコンチップ上の面積が大き過ぎ、各ビ
ット線対毎にデータ入出力線センスアンプを配置できな
い場合、あるいは各ビット線対毎にデータ入出力線セン
スアンプを配置するとチップ面積の増大が許容範囲を越
える場合、等に有効である。
第10図はこの発明の第９の実施例に係るDRAMの構成を
示す回路図である。
上記第１ないし第８の各実施例では、データ入出力線
センスアンプを活性化するタイミングを、活性化用のト
ランジスタ13又はカラム選択用のトランジスタ７、８の
ゲート信号を駆動するタイミングを制御するで規定して
いた。これに対し、この実施例では、トランジスタ13を
取り除き、Ｎチャネル側センスアンプ９を活性化するた
めのセンスアンプ制御線▲▼にトランジスタ11、
12の共通接続ノードＢを接続することにより、データ入
出力線センスアンプをＮチャネル側センスアンプ９と同
時に活性化するようにしたものである。
ここでセンスアンプ制御線▲▼はビット線対B
L、▲▼と同様に予め0.5Vccにプリチャージされて
いるので、信号線▲▼がVssに低下し、ビット線
信号増幅用のＮチャネル側センスアンプ９が活性化され
るまでは、トランジスタ11、12は共にオフしている。ま
た、データ入出力線センスアンプは、たとえばカラム選
択線CSLが先に立ち上がっても非活性状態にあり、デー
タ入出力線対には信号は現れていない。そして、センス
アンプ制御線▲▼の信号が低下してＮチャネル側
センスアンプ９が活性化され、ビット線対間の微小電位
差が増幅されると同時に、データ入出力線センスアンプ
も活性化され、素早くデータ入出力線対に信号が現れ始
めるため、高速にデータがデータ入出力線に転送され
る。
第11図は上記第10図のDRAMの動作を示すタイミングチ
ャートである。前記第第２図のタイミングチャートに比
べてより好ましい結果が得られている。すなわち、第２
図中のデータ入出力線DQ、▲▼（実線）の場合より
も早くデータ入出力線対に信号が現れているし、第２図
中のデータ入出力線DQ、▲▼（破線）の場合と比べ
ても“H"レベル側のデータ入出力線のレベル低下も見ら
れない。
第12図はこの発明の第10の実施例に係るDRAMの構成を
示す回路図である。
この実施例は上記第10図の考え方を前記第９図の実施
例に適用したものである。すなわち、この実施例では４
対のビット線BL0、▲▼〜BL3、▲▼の各対
毎に１個のデータ入出力線センスアンプDI/OSA（ただ
し、この場合、トランジスタ13は省略されている）を設
けると共に、データ入出力線センスアンプの活性化をセ
ンスアンプ制御線▲▼の信号に基づいて行うよう
にしたものであり、前記第９図と対応する箇所には同じ
符号を付してその説明は省略する。
第13図はこの発明の第11の実施例に係るDRAMの構成を
示す回路図である。
この実施例のDRAMは、前記第10図のものと比べると、
ビット線センスアンプのＮチャネル側センスアンプ９と
Ｐチャネル側センスアンプ10との間に一対のバリヤ用の
ＮチャネルMOSトランジスタ51、52が挿入されている点
と、Ｎチャネル側センスアンプ９のトランジスタ３、４
の共通ノード及び前記トランジスタ11、12の共通接続ノ
ードＢがＮチャネルMOSトランジスタ53を介して前記セ
ンスアンプ制御線▲▼に接続されている点と、Ｎ
チャネル側センスアンプ９のトランジスタ３、４の共通
ノード及び前記トランジスタ11、12の共通接続ノードＢ
がＮチャネルMOSトランジスタ54を介して接地電位Vssに
接続されている点で異なっている。なお、上記トランジ
スタ51、52のゲートは制御信号線φＴに接続されてい
る。この信号線φＴの信号は常時Vccレベルにされてい
る場合と、一時的にVss等の低レベルに低下される場合
とがある。また、上記トランジスタ53のゲートには電源
電位Vccが常時供給され、このトランジスタ53は常にオ
ン状態にされており、また、上記トランジスタ54のゲー
トは対応するカラム選択線CSLに接続されている。
上記信号線φＴにVccレベルの信号を常時供給するよ
うにした場合、Ｎチャネル側センスアンプ９のセンスノ
ードとビット線対との間に抵抗が挿入されたように働
き、Ｎチャネル側センスアンプ９のセンスノードの容量
が一時的に軽くなり、高速にセンスすることができる。
他方、上記信号線φＴを一時的にVss等の低レベルに低
下させるようにすると、トランジスタ51、52がオフし、
Ｎチャネル側センスアンプ９のセンスノードとビット線
対とが完全に切り離される。これにより、前者の場合よ
りもＮチャネル側センスアンプ９のセンスノードの容量
が軽くなり、より高速にセンスすることができる。
また、上記トランジスタ53は抵抗として働き、多くの
Ｎチャネル側センスアンプをカラム選択状態とは無関係
に、均等にゆっくりセンスさせる作用を有するものであ
り、カラム選択線CSLが立ち、選択された特別のカラム
ではトランジスタ54がオンすることによりそのＮチャネ
ル側センスアンプのみが高速にセンスするものである。
この実施例では、データ入出力線センスアンプのＮチ
ャネルMOSトランジスタ11、12の共通ノードＢが、ビッ
ト線センスアンプのＮチャネル側センスアンプ９のＮチ
ャネルMOSトランジスタ３、４の共通ノードに接続され
ており、カラム選択線CSLで選ばれた特別なカラムでは
高速に上記各共通ノードの電位が降下するので、データ
入出力線センスアンプにおけるセンス動作も高速化で
き、素子数は多少多くはなるが、最も効果がでる回路構
成といえる。
第14図はこの発明の第12の実施例に係るDRAMの構成を
示す回路図である。
この実施例のDRAMは、前記第10図の実施例におけるデ
ータ書き込み用のトランジスタ14、15を、ノードＡとビ
ット線BLとの間及びノードＣとビット線▲▼との間
にそれぞれ接続する代わりに、一方のトランジスタ14を
一方のビット線BLと一方のデータ入出力線DQとの間に、
他方のトランジスタ15を他方のビット線▲▼と他方
のデータ入出力線▲▼との間にそれぞれ挿入するよ
うにしたものである。そして、前記カラム選択用のトラ
ンジスタ７、８のゲートはデータの読み出し時にのみ選
択駆動されるカラム選択線CSLRに接続され、上記データ
書き込み用のトランジスタ14、15のゲートはデータの書
き込み時にのみ選択駆動されるカラム選択線CSLWに接続
されている。
このような構成によれば、データの書き込み時、デー
タ入出力線対からビット線対側にデータを伝達する際に
はそれぞれ１個のトランジスタを経由すればよく、より
高速なデータ書き込み動作が容易に実現できる。
第15図はこの発明の第13の実施例に係るDRAMの構成を
示す回路図である。
この実施例のDRAMは、前記第12図に示すように複数の
ビット線対に対して１個のデータ入出力線センスアンプ
を設けるようにしたものに対して、上記第14図のものと
同様に、データ書き込み用のトランジスタ14、15をビッ
ト線対BL、▲▼とデータ入出力線対DQ、▲▼と
の間に挿入するようにしたものである。この場合、デー
タ読み出し時にオン状態にされるカラム選択用のトラン
ジスタ７、８は、カラム選択線CSL0〜CSL3の信号が入力
されるORゲート61の出力で制御される。また、データ書
き込み時にオン状態にされるデータ書き込み用のトラン
ジスタ14、15は、上記ORゲート61の出力及びデータ書き
込み制御線WRTの信号が入力されるANDゲート62の出力で
制御される。
この実施例のDRAMの場合も上記第12図の実施例の場合
と同様に、データ入出力線センスアンプの部分の占める
シリコンチップ上の面積が大き過ぎ、各ビット線対毎に
データ入出力線センスアンプを配置できない場合、ある
いは各ビット線対毎にデータ入出力線センスアンプを配
置するとチップ面積の増大が許容範囲を越える場合、等
に有効である。
また、上記第12図及び第15図の実施例では４対のビッ
ト線毎に１個のデータ入出力線センスアンプを設けるよ
うにしたが、これは２対、４対、８対、16対のビット線
毎に１個のデータ入出力線センスアンプを設けることが
可能であり、一般に2n（ｎは自然数）対のビット線毎に
１個のデータ入出力線センスアンプを配置することが可
能である。
なお、この発明は上記した各実施例に限定されるもの
ではなく、種々の変形が可能であることはいうまでもな
い。例えば前記第１図の実施例において、カラム選択用
のＮチャネルMOSトランジスタ７、８、データ書き込み
用のＮチャネルMOSトランジスタ14、15及び活性化用の
ＮチャネルMOSトランジスタ13の代わりにそれぞれＰチ
ャネルのMOSトランジスタを使用することができる。同
様に第３図、第４図、第５図及び第６図の各実施例にお
いて、カラム選択用のＮチャネルMOSトランジスタ７、
８及びデータ書き込み用のＮチャネルMOSトランジスタ1
4、15の代わりにそれぞれＰチャネルのMOSトランジスタ
を使用することができる。また、第５図及び第６図の各
実施例では、データ入出力線センスアンプのドライバ用
トランジスタ11、12がＮチャネルMOSトランジスタであ
り、カレントミラー負荷用トランジスタ31、32がＰチャ
ネルMOSトランジスタである場合について説明したが、
これはドライバ用トランジスタをＰチャネルMOSトラン
ジスタで、カレントミラー負荷用トランジスタをＮチャ
ネルMOSトランジスタでそれぞれ構成するようにしても
よい。
［発明の効果］ 以上説明したようにこの発明によれば、ビット線から
データ入出力線に至るデータ読み出し経路における信号
伝播遅延を少なくし、もって高速動作を可能にするダイ
ナミック型半導体メモリ装置を提供することができる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例によるDRAMの構成を示
す回路図、第２図は上記第１の実施例装置の動作を示す
タイミングチャート、第３図はこの発明の第２の実施例
によるDRAMの構成を示す回路図、第４図はこの発明の第
３の実施例によるDRAMの構成を示す回路図、第５図はこ
の発明の第４の実施例によるDRAMの構成を示す回路図、
第６図はこの発明の第５の実施例によるDRAMの構成を示
す回路図、第７図はこの発明の第６の実施例によるDRAM
の構成を示す回路図、第８図はこの発明の第７の実施例
によるDRAMの構成を示す回路図、第９図はこの発明の第
８の実施例によるDRAMの構成を示す回路図、第10図はこ
の発明の第９の実施例によるDRAMの構成を示す回路図、
第11図は上記第９の実施例装置の動作を示すタイミング
チャート、第12図はこの発明の第10の実施例によるDRAM
の構成を示す回路図、第13図はこの発明の第11の実施例
によるDRAMの構成を示す回路図、第14図はこの発明の第
12の実施例によるDRAMの構成を示す回路図、第15図はこ
の発明の第13の実施例によるDRAMの構成を示す回路図、
第16図は従来のDRAMの回路図、第17図は上記従来装置の
タイミングチャートである。 WL……ワード線、MC……メモリセル、１……選択用のMO
Sトランジスタ、２……データ記憶用のキャパシタ、BL,
▲▼……ビット線、3,4……ＮチャネルMOSトランジ
スタ、5,6……ＰチャネルMOSトランジスタ、7,8……カ
ラム選択用のＮチャネルMOSトランジスタ、９……Ｎチ
ャネル側センスアンプ、10……Ｐチャネル側センスアン
プ、▲▼,SAP……センスアンプ制御線、DQ,▲
▼……データ入出力線、11,12……データ入出力線信
号増幅用のＮチャネルMOSトランジスタ、13……活性化
用のＮチャネルMOSトランジスタ、14,15……データ書き
込み用のＮチャネルMOSトランジスタ、CSL……カラム選
択線、WRT……データ書き込み制御線、16……NANDゲー
ト、17……ＰチャネルMOSトランジスタ、18……ANDゲー
ト、19……ＮチャネルMOSトランジスタ、20……遅延回
路、21……データ入出力バッファ、RWD,▲▼……
データ読み出し・書き込み線、22……出力バッファ、3
1,32……負荷用のＰチャネルMOSトランジスタ、33,34…
…ANDゲート、35……カラムデコーダ、BSA1〜BSA4……
ビット線センスアンプ、DI/OSA……データ入出力線セン
スアンプ、41,42……ＮチャネルMOSトランジスタ、43…
…ORゲート、51,52……バリヤ用のＮチャネルMOSトラン
ジスタ、53,54……ＮチャネルMOSトランジスタ、61……
ORゲート、62……ANDゲート。

Claims (26)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のメモリセルを有する半導体メモリ装
    置において、 上記メモリセルにデータを供給する複数のビット線対
    と、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、アドレス信号に基づいて発生されるセンスアンプ活
    性化信号に応じて活性化され、ビット線対の信号を増幅
    するビット線信号増幅用の第１のセンス増幅器と、 上記ビット線対からデータを取り出すデータ入出力線対
    と、 一端が上記データ入出力線対の一方のデータ入出力線
    に、一端が上記データ入出力線対の他方のデータ入出力
    線にそれぞれ接続され、カラム選択線がゲートに接続さ
    れ、このカラム選択線の信号に基づいて、上記第１のセ
    ンス増幅器が上記活性化信号に応じて活性化されるより
    も前に導通するように制御される第１、第２のトランジ
    スタからなる一対のカラム選択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、一端が上記第１のトランジスタの他端に接続されゲ
    ートが上記ビット線対の一方のビット線に接続されたド
    ライバ用の第３のMOSトランジスタと、一端が上記第２
    のトランジスタの他端に接続されゲートが上記ビット線
    対の他方のビット線に接続され、他端が上記第３のトラ
    ンジスタの他端と共通に接続されたドライバ用の第４の
    MOSトランジスタと、上記第３及び第４のトランジスタ
    の他端共通接続ノードと電源電圧のノードとの間に挿入
    され上記第１のセンス増幅器が活性化されると同時もし
    くは活性化された直後に導通するように制御される活性
    化用の第５のMOSトランジスタとからなり、データの読
    み出し時に上記データ入出力線対の信号を増幅するデー
    タ入出力線信号増幅用の第２のセンス増幅器と、 上記第１及び第２のトランジスタの他端と上記ビット線
    対との間に挿入され、データの書き込み時に導通する一
    対の書き込み用トランジスタと を具備したことを特徴とする半導体メモリ装置。
  2. 【請求項２】前記第１のセンス増幅器が、２個のＮチャ
    ネルMOSトランジスタからなる第１のフリップフロップ
    と２個のＰチャネルMOSトランジスタからなる第２のフ
    リップフロップとを備えたCMOS型センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１及
    び第２のトランジスタのそれぞれがＮチャネルMOSトラ
    ンジスタであり、 前記第２のセンス増幅器の第３、第４及び第５のトラン
    ジスタのそれぞれがＮチャネルMOSトランジスタであ
    り、 前記一対の書き込み用トランジスタのそれぞれがＮチャ
    ネルMOSトランジスタである請求項１記載の半導体メモ
    リ装置。
  3. 【請求項３】前記第１のセンス増幅器が、２個のＮチャ
    ネルMOSトランジスタからなる第１のフリップフロップ
    と２個のＰチャネルMOSトランジスタからなる第２のフ
    リップフロップとを備えたCMOS型センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１及
    び第２のトランジスタのそれぞれがＰチャネルMOSトラ
    ンジスタであり、 前記第２のセンス増幅器の第３、第４及び第５のトラン
    ジスタのそれぞれがＰチャネルMOSトランジスタであ
    り、 前記一対の書き込み用トランジスタのそれぞれがＰチャ
    ネルMOSトランジスタである請求項１記載の半導体メモ
    リ装置。
  4. 【請求項４】複数のメモリセルを有する半導体メモリ装
    置において、 上記メモリセルにデータを供給する複数のビット線対
    と、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、アドレス信号に基づいて発生されるセンスアンプ活
    性化信号に応じて活性化され、ビット線対の信号を増幅
    するビット線信号増幅用の第１のセンス増幅器と、 上記ビット線対からデータを取り出すデータ入出力線対
    と、 一端が上記データ入出力線対の一方のデータ入出力線
    に、一端が上記データ入出力線対の他方のデータ入出力
    線にそれぞれ接続され、カラム選択線がゲートに接続さ
    れ、このカラム選択線の信号に基づいて、上記第１のセ
    ンス増幅器が上記活性化信号に応じて活性化されるより
    も前に導通するように制御される第１、第２のトランジ
    スタからなる一対のカラム選択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、一端が上記第１のトランジスタの他端に接続されゲ
    ートが上記ビット線対の一方のビット線に接続されたド
    ライバ用の第３のMOSトランジスタと、一端が上記第２
    のトランジスタの他端に接続されゲートが上記ビット線
    対の他方のビット線に接続され、他端が上記第３のトラ
    ンジスタの他端と共通に接続されたドライバ用の第４の
    MOSトランジスタと、上記第３及び第４のトランジスタ
    の他端共通接続ノードと第１の電源電圧のノードとの間
    に挿入され上記第１のセンス増幅器が活性化された直後
    に導通するように制御される活性化用の第５のトランジ
    スタと、上記第１のトランジスタの他端と第２の電源電
    圧のノードとの間に挿入されゲートが上記ビット線対の
    一方のビット線に接続された負荷用の第６のトランジス
    タと、上記第２のトランジスタの他端と上記第２の電源
    電圧のノードとの間に挿入されゲートが上記ビット線対
    の他方のビット線に接続された負荷用の第７のトランジ
    スタとからなり、データの読み出し時に上記データ入出
    力線対の信号を増幅するデータ入出力線信号増幅用の第
    ２のセンス増幅器と、 上記第１及び第２のトランジスタの他端と上記ビット線
    対との間に挿入され、データの書き込み時に導通する一
    対の書き込み用トランジスタと を具備したことを特徴とする半導体メモリ装置。
  5. 【請求項５】前記第１のセンス増幅器が、２個のＮチャ
    ネルMOSトランジスタからなる第１のフリップフロップ
    と２個のＰチャネルMOSトランジスタからなる第２のフ
    リップフロップとを備えたCMOS型センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１及
    び第２のトランジスタのそれぞれがＮチャネルMOSトラ
    ンジスタであり、 前記第２のセンス増幅器の第３、第４及び第５のトラン
    ジスタのそれぞれがＮチャネルMOSトランジスタであ
    り、第６及び第７のトランジスタのそれぞれがＰチャネ
    ルMOSトランジスタであり、 前記一対の書き込み用トランジスタのそれぞれがＮチャ
    ネルMOSトランジスタである請求項４記載の半導体メモ
    リ装置。
  6. 【請求項６】前記第１のセンス増幅器が、２個のＮチャ
    ネルMOSトランジスタからなる第１のフリップフロップ
    と２個のＰチャネルMOSトランジスタからなる第２のフ
    リップフロップとを備えたCMOS型センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１及
    び第２のトランジスタのそれぞれがＰチャネルMOSトラ
    ンジスタであり、 前記第２のセンス増幅器の第３、第４及び第５のトラン
    ジスタのそれぞれがＰチャネルMOSトランジスタであ
    り、第６及び第７のトランジスタのそれぞれがＮチャネ
    ルMOSトランジスタであり、 前記一対の書き込み用トランジスタのそれぞれがＰチャ
    ネルMOSトランジスタである請求項４記載の半導体メモ
    リ装置。
  7. 【請求項７】複数のメモリセルを有する半導体メモリ装
    置において、 上記メモリセルにデータを供給する複数のビット線対
    と、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、アドレス信号に基づいて発生されるセンスアンプ活
    性化信号に応じて活性化され、ビット線対の信号を増幅
    するビット線信号増幅用の第１のセンス増幅器と、 上記ビット線対からデータを取り出すデータ入出力線対
    と、 一端が上記データ入出力線対の一方のデータ入出力線
    に、一端が上記データ入出力線対の他方のデータ入出力
    線にそれぞれ接続され、カラム選択線がゲートに接続さ
    れ、このカラム選択線の信号に基づいて、上記第１のセ
    ンス増幅器が上記活性化信号に基づいて活性化されるよ
    りも前に導通するように制御される第１、第２のトラン
    ジスタからなる一対のカラム選択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、一端が上記第１のトランジスタの他端に接続されゲ
    ートが上記ビット線対の一方のビット線に接続されたド
    ライバ用の第３のMOSトランジスタと、一端が上記第２
    のトランジスタの他端に接続されゲートが上記ビット線
    対の他方のビット線に接続され、他端が上記第３のトラ
    ンジスタの他端と共通に接続されたドライバ用の第４の
    MOSトランジスタと、上記第３及び第４のトランジスタ
    の他端共通接続ノードと第１の電源電圧のノードとの間
    に挿入され上記第１のセンス増幅器が活性化された直後
    に導通するように制御される活性化用の第５のトランジ
    スタと、上記第１のトランジスタの他端と第２の電源電
    圧のノードとの間に挿入されゲートが上記第２のトラン
    ジスタの他端に接続された負荷用の第６のトランジスタ
    と、上記第２のトランジスタの他端と第２の電源電圧の
    ノードとの間に挿入されゲートが上記第２のトランジス
    タの他端に接続された負荷用の第７のトランジスタとか
    らなり、データの読み出し時に上記データ入出力線対の
    信号を増幅するカレントミラー型増幅器からなるデータ
    入出力線信号増幅用の第２のセンス増幅器と、 上記第１及び第２のトランジスタの他端と上記ビット線
    対との間に挿入され、データの書き込み時に導通する一
    対の書き込み用トランジスタと を具備したことを特徴とする半導体メモリ装置。
  8. 【請求項８】前記第１のセンス増幅器が、２個のＮチャ
    ネルMOSトランジスタからなる第１のフリップフロップ
    と２個のＰチャネルMOSトランジスタからなる第２のフ
    リップフロップとを備えたCMOS型センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１及
    び第２のトランジスタのそれぞれがＮチャネルMOSトラ
    ンジスタであり、 前記第２のセンス増幅器の第３、第４及び第５のトラン
    ジスタのそれぞれがＮチャネルMOSトランジスタであ
    り、第６及び第７のトランジスタのそれぞれがＰチャネ
    ルMOSトランジスタであり、 前記一対の書き込み用トランジスタのそれぞれがＮチャ
    ネルMOSトランジスタである請求項７記載の半導体メモ
    リ装置。
  9. 【請求項９】前記第１のセンス増幅器が、２個のＮチャ
    ネルMOSトランジスタからなる第１のフリップフロップ
    と２個のＰチャネルMOSトランジスタからなる第２のフ
    リップフロップとを備えたCMOS型センス増幅器であり、 前記一対のカラム選択用トランジスタである前記第１及
    び第２のトランジスタのそれぞれがＰチャネルMOSトラ
    ンジスタであり、 前記第２のセンス増幅器の第３、第４及び第５のトラン
    ジスタのそれぞれがＮチャネルMOSトランジスタであ
    り、第６及び第７のトランジスタのそれぞれがＰチャネ
    ルMOSトランジスタであり、 前記一対の書き込み用トランジスタのそれぞれがＰチャ
    ネルMOSトランジスタである請求項７記載の半導体メモ
    リ装置。
  10. 【請求項１０】前記第１のセンス増幅器が、２個のＮチ
    ャネルMOSトランジスタからなる第１のフリップフロッ
    プと２個のＰチャネルMOSトランジスタからなる第２の
    フリップフロップとを備えたCMOS型センス増幅器であ
    り、 前記一対のカラム選択用トランジスタである前記第１及
    び第２のトランジスタのそれぞれがＮチャネルMOSトラ
    ンジスタであり、 前記第２のセンス増幅器の第３、第４及び第５のトラン
    ジスタのそれぞれがＰチャネルMOSトランジスタであ
    り、第６及び第７のトランジスタのそれぞれがＮチャネ
    ルMOSトランジスタであり、 前記一対の書き込み用トランジスタのそれぞれがＮチャ
    ネルMOSトランジスタである請求項７記載の半導体メモ
    リ装置。
  11. 【請求項１１】前記第１のセンス増幅器が、２個のＮチ
    ャネルMOSトランジスタからなる第１のフリップフロッ
    プと２個のＰチャネルMOSトランジスタからなる第２の
    フリップフロップとを備えたCMOS型センス増幅器であ
    り、 前記一対のカラム選択用トランジスタである前記第１及
    び第２のトランジスタのそれぞれがＰチャネルMOSトラ
    ンジスタであり、 前記第２のセンス増幅器の第３、第４及び第５のトラン
    ジスタのそれぞれがＰチャネルMOSトランジスタであ
    り、第６及び第７のトランジスタのそれぞれがＮチャネ
    ルMOSトランジスタであり、 前記一対の書き込み用トランジスタのそれぞれがＰチャ
    ネルMOSトランジスタである請求項７記載の半導体メモ
    リ装置。
  12. 【請求項１２】複数のメモリセルを有する半導体メモリ
    装置において、 上記メモリセルにデータを供給する複数のビット線対
    と、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、アドレス信号に基づいて発生されるセンスアンプ活
    性化信号に応じて活性化され、ビット線対の信号を増幅
    するビット線信号増幅用の第１のセンス増幅器と、 上記ビット線対にデータを供給しかつビット線対からデ
    ータを取り出すデータ入出力線対と、 一端が上記データ入出力線対の一方のデータ入出力線
    に、一端が上記データ入出力線対の他方のデータ入出力
    線にそれぞれ接続され、カラム選択線がゲートに接続さ
    れ、このカラム選択線の信号に基づいて、上記第１のセ
    ンス増幅器が上記活性化信号に基づいて活性化されるよ
    りも前に導通するように制御される第１、第２のトラン
    ジスタからなる一対のカラム選択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、一端が上記第１のトランジスタの他端に接続されゲ
    ートが上記ビット線対の一方のビット線に接続されたド
    ライバ用の第３のMOSトランジスタと、一端が上記第２
    のトランジスタの他端に接続されゲートが上記ビット線
    対の他方のビット線に接続され、他端が上記第３のトラ
    ンジスタの他端と共通に接続されたドライバ用の第４の
    MOSトランジスタと、上記第１のトランジスタの他端と
    第２の電源電圧のノードとの間に挿入されゲートが上記
    第２のトランジスタの他端に接続された負荷用の第６の
    トランジスタと、上記第２のトランジスタの他端と第２
    の電源電圧のノードとの間に挿入されゲートが上記第２
    のトランジスタの他端に接続された負荷用の第７のトラ
    ンジスタとからなり、データの読み出し時に上記データ
    入出力線対の信号を増幅するカレントミラー型増幅器か
    らなるデータ入出力線信号増幅用の第２のセンス増幅器
    と、 上記第３及び第４のトランジスタの他端共通接続ノード
    と第１の電源電圧のノードとの間に挿入された貫通電流
    抑制用トランジスタと、 カラム選択線の信号及び上記第１のセンス増幅器の活性
    化のタイミングを規定している信号の論理積信号を形成
    しこの論理積信号に基づいて上記貫通電流抑制用トラン
    ジスタを導通制御するゲート回路と、 上記第１及び第２のトランジスタの他端と上記ビット線
    対との間に挿入され、データの書き込み時に導通する一
    対の書き込み用トランジスタと を具備したことを特徴とする半導体メモリ装置。
  13. 【請求項１３】複数のメモリセルを有する半導体メモリ
    装置において、 上記メモリセルにデータを供給する複数のビット線対
    と、 ＮチャネルMOSトランジスタからなりアドレス信号に基
    づいて発生される第１の活性化信号に応じて活性化制御
    される第１のフリップフロップとＰチャネルMOSトラン
    ジスタからなりアドレス信号に基づいて発生される第２
    の活性化信号に応じて活性化制御される第２のフリップ
    フロップとを備え、上記複数の各ビット線対に対して１
    個の割合で配置されたビット線信号増幅用の第１のセン
    ス増幅器と、 上記ビット線対からデータを取り出すデータ入出力線対
    と、 一端が上記データ入出力線対の一方のデータ入出力線
    に、一端が上記データ入出力線対の他方のデータ入出力
    線にそれぞれ接続され、カラム選択線がゲートに接続さ
    れ、このカラム選択線の信号に基づいて、上記第１のセ
    ンス増幅器が上記第１及び第２の活性化信号に基づいて
    活性化されるよりも前に導通するように制御される第
    １、第２のトランジスタからなる一対のカラム選択用ト
    ランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、上記第１のトランジスタの他端と上記第１の活性化
    信号のノードとの間に挿入されゲートが上記ビット線対
    の一方のビット線に接続されたドライバ用の第８のトラ
    ンジスタと、上記第２のトランジスタの他端と上記第１
    の活性化信号のノードとの間に挿入されゲートが上記ビ
    ット線対の他方のビット線に接続されたドライバ用の第
    ９のトランジスタとからなり、データの読み出し時に上
    記データ入出力線対の信号を増幅するデータ入出力線信
    号増幅用の第２のセンス増幅器と、 前記第１及び第２のトランジスタの他端と前記ビット線
    対との間に挿入され、データの書き込み時に導通する一
    対の書き込み用トランジスタ を具備したことを特徴とするダイナミック型半導体メモ
    リ装置。
  14. 【請求項１４】複数のメモリセルを有する半導体メモリ
    装置において、 上記メモリセルにデータを供給する複数のビット線対
    と、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、アドレス信号に基づいて発生されるセンスアンプ活
    性化信号に応じて活性化され、ビット線対の信号を増幅
    するビット線信号増幅用の第１のセンス増幅器と、 上記ビット線対からデータを取り出すデータ線対と、 一端が上記データ線対の一方のデータ線に、一端が上記
    データ線対の他方のデータ線にそれぞれ接続され、カラ
    ム選択線がゲートに接続され、このカラム選択線の信号
    に基づいて、上記第１のセンス増幅器が上記活性化信号
    に応じて活性化されるよりも前に導通するように制御さ
    れる第１、第２のトランジスタからなる一対のカラム選
    択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、一端が上記第１のトランジスタの他端に接続されゲ
    ートが上記ビット線対の一方のビット線に接続されたド
    ライバ用の第３のMOSトランジスタと、一端が上記第２
    のトランジスタの他端に接続されゲートが上記ビット線
    対の他方のビット線に接続され、他端が上記第３のトラ
    ンジスタの他端と共通に接続されたドライバ用の第４の
    MOSトランジスタと、上記第３及び第４のトランジスタ
    の他端共通接続ノードと電源電圧のノードとの間に挿入
    され上記第１のセンス増幅器が活性化されると同時もし
    くは活性化された直後に導通するように制御される活性
    化用の第５のMOSトランジスタとからなり、データの読
    み出し時に上記データ線対の信号を増幅するデータ線信
    号増幅用の第２のセンス増幅器と を具備したことを特徴とする半導体メモリ装置。
  15. 【請求項１５】前記第１のセンス増幅器が、２個のＮチ
    ャネルMOSトランジスタからなる第１のフリップフロッ
    プと２個のＰチャネルMOSトランジスタからなる第２の
    フリップフロップとを備えたCMOS型センス増幅器であ
    り、 前記一対のカラム選択用トランジスタである前記第１及
    び第２のトランジスタのそれぞれがＮチャネルMOSトラ
    ンジスタであり、 前記第２のセンス増幅器の第３、第４及び第５のトラン
    ジスタのそれぞれがＮチャネルMOSトランジスタである
    請求項14記載の半導体メモリ装置。
  16. 【請求項１６】前記第１のセンス増幅器が、２個のＮチ
    ャネルMOSトランジスタからなる第１のフリップフロッ
    プと２個のＰチャネルMOSトランジスタからなる第２の
    フリップフロップとを備えたCMOS型センス増幅器であ
    り、 前記一対のカラム選択用トランジスタである前記第１及
    び第２のトランジスタのそれぞれがＰチャネルMOSトラ
    ンジスタであり、 前記第２のセンス増幅器の第３、第４及び第５のトラン
    ジスタのそれぞれがＰチャネルMOSトランジスタである
    請求項14記載の半導体メモリ装置。
  17. 【請求項１７】複数のメモリセルを有する半導体メモリ
    装置において、 上記メモリセルにデータを供給する複数のビット線対
    と、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、アドレス信号に基づいて発生されるセンスアンプ活
    性化信号に応じて活性化され、ビット線対の信号を増幅
    するビット線信号増幅用の第１のセンス増幅器と、 上記ビット線対からデータを取り出すデータ線対と、 一端が上記データ線対の一方のデータ線に、一端が上記
    データ線対の他方のデータ線にそれぞれ接続され、カラ
    ム選択線がゲートに接続され、このカラム選択線の信号
    に基づいて、上記第１のセンス増幅器が上記活性化信号
    に応じて活性化されるよりも前に導通するように制御さ
    れる第１、第２のトランジスタからなる一対のカラム選
    択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、一端が上記第１のトランジスタの他端に接続されゲ
    ートが上記ビット線対の一方のビット線に接続されたド
    ライバ用の第３のMOSトランジスタと、一端が上記第２
    のトランジスタの他端に接続されゲートが上記ビット線
    対の他方のビット線に接続され、他端が上記第３のトラ
    ンジスタの他端と共通に接続されたドライバ用の第４の
    MOSトランジスタと、上記第３及び第４のトランジスタ
    の他端共通接続ノードと第１の電源電圧のノードとの間
    に挿入され上記第１のセンス増幅器が活性化された後に
    導通するように制御される活性化用の第５のトランジス
    タと、上記第１のトランジスタの他端と第２の電源電圧
    のノードとの間に挿入されゲートが上記ビット線対の一
    方のビット線に接続された負荷用の第６のトランジスタ
    と、上記第２のトランジスタの他端と上記第２の電源電
    圧のノードとの間に挿入されゲートが上記ビット線対の
    他方のビット線に接続された負荷用の第７のトランジス
    タとからなり、データの読み出し時に上記データ線対の
    信号を増幅するデータ線信号増幅用の第２のセンス増幅
    器と を具備したことを特徴とする半導体メモリ装置。
  18. 【請求項１８】前記第１のセンス増幅器が、２個のＮチ
    ャネルMOSトランジスタからなる第１のフリップフロッ
    プと２個のＰチャネルMOSトランジスタからなる第２の
    フリップフロップとを備えたCMOS型センス増幅器であ
    り、 前記一対のカラム選択用トランジスタである前記第１及
    び第２のトランジスタのそれぞれがＮチャネルMOSトラ
    ンジスタであり、 前記第２のセンス増幅器の第３、第４及び第５のトラン
    ジスタのそれぞれがＮチャネルMOSトランジスタであ
    り、第６及び第７のトランジスタのそれぞれがＰチャネ
    ルMOSトランジスタである請求項17記載の半導体メモリ
    装置。
  19. 【請求項１９】前記第１のセンス増幅器が、２個のＮチ
    ャネルMOSトランジスタからなる第１のフリップフロッ
    プと２個のＰチャネルMOSトランジスタからなる第２の
    フリップフロップとを備えたCMOS型センス増幅器であ
    り、 前記一対のカラム選択用トランジスタである前記第１及
    び第２のトランジスタのそれぞれがＰチャネルMOSトラ
    ンジスタであり、 前記第２のセンス増幅器の第３、第４及び第５のトラン
    ジスタのそれぞれがＰチャネルMOSトランジスタであ
    り、第６及び第７のトランジスタのそれぞれがＮチャネ
    ルMOSトランジスタである請求項17記載の半導体メモリ
    装置。
  20. 【請求項２０】複数のメモリセルを有する半導体メモリ
    装置において、 上記メモリセルにデータを供給する複数のビット線対
    と、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、アドレス信号に基づいて発生されるセンスアンプ活
    性化信号に応じて活性化され、ビット線対の信号を増幅
    するビット線信号増幅用の第１のセンス増幅器と、 上記ビット線対からデータを取り出すデータ線対と、 一端が上記データ線対の一方のデータ線に、一端が上記
    データ線対の他方のデータ線にそれぞれ接続され、カラ
    ム選択線がゲートに接続され、このカラム選択線の信号
    に基づいて、上記第１のセンス増幅器が上記活性化信号
    に基づいて活性化されるよりも前に導通するように制御
    される第１、第２のトランジスタからなる一対のカラム
    選択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、一端が上記第１のトランジスタの他端に接続されゲ
    ートが上記ビット線対の一方のビット線に接続されたド
    ライバ用の第３のMOSトランジスタと、一端が上記第２
    のトランジスタの他端に接続されゲートが上記ビット線
    対の他方のビット線に接続され、他端が上記第３のトラ
    ンジスタの他端と共通に接続されたドライバ用の第４の
    MOSトランジスタと、上記第３及び第４のトランジスタ
    の他端共通接続ノードと第１の電源電圧のノードとの間
    に挿入され上記第１のセンス増幅器が活性化された後に
    導通するように制御される活性化用の第５のトランジス
    タと、上記第１のトランジスタの他端と第２の電源電圧
    のノードとの間に挿入されゲートが上記第２のトランジ
    スタの他端に接続された負荷用の第６のトランジスタ
    と、上記第２のトランジスタの他端と第２の電源電圧の
    ノードとの間に挿入されゲートが上記第２のトランジス
    タの他端に接続された負荷用の第７のトランジスタとか
    らなり、データの読み出し時に上記データ線対の信号を
    増幅するカレントミラー型増幅器からなるデータ線信号
    増幅用の第２のセンス増幅器と を具備したことを特徴とする半導体メモリ装置。
  21. 【請求項２１】前記第１のセンス増幅器が、２個のＮチ
    ャネルMOSトランジスタからなる第１のフリップフロッ
    プと２個のＰチャネルMOSトランジスタからなる第２の
    フリップフロップとを備えたCMOS型センス増幅器であ
    り、 前記一対のカラム選択用トランジスタである前記第１及
    び第２のトランジスタのそれぞれがＮチャネルMOSトラ
    ンジスタであり、 前記第２のセンス増幅器の第３、第４及び第５のトラン
    ジスタのそれぞれがＮチャネルMOSトランジスタであ
    り、第６及び第７のトランジスタのそれぞれがＰチャネ
    ルMOSトランジスタである請求項20記載の半導体メモリ
    装置。
  22. 【請求項２２】前記第１のセンス増幅器が、２個のＮチ
    ャネルMOSトランジスタからなる第１のフリップフロッ
    プと２個のＰチャネルMOSトランジスタからなる第２の
    フリップフロップとを備えたCMOS型センス増幅器であ
    り、 前記一対のカラム選択用トランジスタである前記第１及
    び第２のトランジスタのそれぞれがＰチャネルMOSトラ
    ンジスタであり、 前記第２のセンス増幅器の第３、第４及び第５のトラン
    ジスタのそれぞれがＮチャネルMOSトランジスタであ
    り、第６及び第７のトランジスタのそれぞれがＰチャネ
    ルMOSトランジスタである請求項20記載の半導体メモリ
    装置。
  23. 【請求項２３】前記第１のセンス増幅器が、２個のＮチ
    ャネルMOSトランジスタからなる第１のフリップフロッ
    プと２個のＰチャネルMOSトランジスタからなる第２の
    フリップフロップとを備えたCMOS型センス増幅器であ
    り、 前記一対のカラム選択用トランジスタである前記第１及
    び第２のトランジスタのそれぞれがＮチャネルMOSトラ
    ンジスタであり、 前記第２のセンス増幅器の第３、第４及び第５のトラン
    ジスタのそれぞれがＰチャネルMOSトランジスタであ
    り、第６及び第７のトランジスタのそれぞれがＮチャネ
    ルMOSトランジスタである請求項20記載の半導体メモリ
    装置。
  24. 【請求項２４】前記第１のセンス増幅器が、２個のＮチ
    ャネルMOSトランジスタからなる第１のフリップフロッ
    プと２個のＰチャネルMOSトランジスタからなる第２の
    フリップフロップとを備えたCMOS型センス増幅器であ
    り、 前記一対のカラム選択用トランジスタである前記第１及
    び第２のトランジスタのそれぞれがＰチャネルMOSトラ
    ンジスタであり、 前記第２のセンス増幅器の第３、第４及び第５のトラン
    ジスタのそれぞれがＰチャネルMOSトランジスタであ
    り、第６及び第７のトランジスタのそれぞれがＮチャネ
    ルMOSトランジスタであり、 前記一対の書き込み用トランジスタのそれぞれがＰチャ
    ネルMOSトランジスタである請求項20記載の半導体メモ
    リ装置。
  25. 【請求項２５】複数のメモリセルを有する半導体メモリ
    装置において、 上記メモリセルにデータを供給する複数のビット線対
    と、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、アドレス信号に基づいて発生されるセンスアンプ活
    性化信号に応じて活性化され、ビット線対の信号を増幅
    するビット線信号増幅用の第１のセンス増幅器と、 上記ビット線対からデータを取り出すデータ線対と、 一端が上記データ線対の一方のデータ線に、一端が上記
    データ線対の他方のデータ線にそれぞれ接続され、カラ
    ム選択線がゲートに接続され、このカラム選択線の信号
    に基づいて、上記第１のセンス増幅器が上記活性化信号
    に基づいて活性化されるよりも前に導通するように制御
    される第１、第２のトランジスタからなる一対のカラム
    選択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、一端が上記第１のトランジスタの他端に接続されゲ
    ートが上記ビット線対の一方のビット線に接続されたド
    ライバ用の第３のMOSトランジスタと、一端が上記第２
    のトランジスタの他端に接続されゲートが上記ビット線
    対の他方のビット線に接続され、他端が上記第３のトラ
    ンジスタの他端と共通に接続されたドライバ用の第４の
    MOSトランジスタと、上記第１のトランジスタの他端と
    第２の電源電圧のノードとの間に挿入されゲートが上記
    第２のトランジスタの他端に接続された負荷用の第６の
    トランジスタと、上記第２のトランジスタの他端と第２
    の電源電圧のノードとの間に挿入されゲートが上記第２
    のトランジスタの他端に接続された負荷用の第７のトラ
    ンジスタとからなり、データの読み出し時に上記データ
    線対の信号を増幅するカレントミラー型増幅器からなる
    データ線信号増幅用の第２のセンス増幅器と、 上記第３及び第４のトランジスタの他端共通接続ノード
    と第１の電源電圧のノードとの間に挿入された貫通電流
    抑制用トランジスタと、 カラム選択線の信号及び上記第１のセンス増幅器の活性
    化のタイミングを規定している信号の論理積信号を形成
    しこの論理積信号に基づいて上記貫通電流抑制用トラン
    ジスタを導通制御するゲート回路と を具備したことを特徴とする半導体メモリ装置。
  26. 【請求項２６】複数のメモリセルを有する半導体メモリ
    装置において、 上記メモリセルにデータを供給する複数のビット線対
    と、 ＮチャネルMOSトランジスタからなりアドレス信号に基
    づいて発生される第１の活性化信号に応じて活性化制御
    される第１のフリップフロップとＰチャネルMOSトラン
    ジスタからなりアドレス信号に基づいて発生される第２
    の活性化信号に応じて活性化制御される第２のフリップ
    フロップとを備え、上記複数の各ビット線対に対して１
    個の割合で配置されたビット線信号増幅用の第１のセン
    ス増幅器と、 上記ビット線対からデータを取り出すデータ線対と、 一端が上記データ線対の一方のデータ線に、一端が上記
    データ線対の他方のデータ線にそれぞれ接続され、カラ
    ム選択線がゲートに接続され、このカラム選択線の信号
    に基づいて、上記第１のセンス増幅器が上記第１及び第
    ２の活性化信号に基づいて活性化されるよりも前に導通
    するように制御される第１、第２のトランジスタからな
    る一対のカラム選択用トランジスタと、 上記複数の各ビット線対に対して１個の割合で配置さ
    れ、上記第１のトランジスタの他端と上記第１の活性化
    信号のノードとの間に挿入されゲートが上記ビット線対
    の一方のビット線に接続されたドライバ用の第８のトラ
    ンジスタと、上記第２のトランジスタの他端と上記第１
    の活性化信号のノードとの間に挿入されゲートが上記ビ
    ット線対の他方のビット線に接続されたドライバ用の第
    ９のトランジスタとからなり、データの読み出し時に上
    記データ線対の信号を増幅するデータ線信号増幅用の第
    ２のセンス増幅器と を具備したことを特徴とする半導体メモリ装置。
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