JP3380050B2 - 半導体記憶装置のデータ読み出し方法 - Google Patents
半導体記憶装置のデータ読み出し方法Info
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- JP3380050B2 JP3380050B2 JP16190794A JP16190794A JP3380050B2 JP 3380050 B2 JP3380050 B2 JP 3380050B2 JP 16190794 A JP16190794 A JP 16190794A JP 16190794 A JP16190794 A JP 16190794A JP 3380050 B2 JP3380050 B2 JP 3380050B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置のデー
タ読み出し方法に関する。
タ読み出し方法に関する。
【０００２】
【従来の技術】ＶＲＡＭ（ビデオＲＡＭ）では、ＤＲＡ
Ｍメモリセルアレイに対し、通常のランダムアクセス回
路に加え、チップ専有面積が比較的広いシリアルアクセ
ス回路を備えており、かつ、入出力端子数が通常のＤＲ
ＡＭの約２倍であるので、価格が通常のＤＲＡＭの約２
倍と高い。
Ｍメモリセルアレイに対し、通常のランダムアクセス回
路に加え、チップ専有面積が比較的広いシリアルアクセ
ス回路を備えており、かつ、入出力端子数が通常のＤＲ
ＡＭの約２倍であるので、価格が通常のＤＲＡＭの約２
倍と高い。
【０００３】一方、マイクロプロセッサのシステムクロ
ック周波数の向上に伴い、図４に示すようなシンクロナ
スＤＲＡＭが開発されている。シンクロナスＤＲＡＭ
は、外部から供給されるクロックＣＬＫの立ち上がりエ
ッジに同期してコマンドのラッチやデータの入出力を行
う同期型ＤＲＡＭであり、第１データまでのアクセスタ
イムは、非同期型のＤＲＡＭとほぼ同じであるが、第２
データ以降をクロック単位で高速読み出しすることが可
能である。また、バンク０のメモリセルアレイ１０とバ
ンク１のメモリセルアレイ２０とを有し、メモリセルア
レイ１０とメモリセルアレイ２０とから交互に例えば４
ワード毎読み出すことにより、プリチャージ時間を見か
け上隠すことができ、行アドレスが異なっても間断なく
アクセスすることができる。シンクロナスＤＲＡＭは、
ＶＲＡＭよりもチップ面積が狭く安価である。
ック周波数の向上に伴い、図４に示すようなシンクロナ
スＤＲＡＭが開発されている。シンクロナスＤＲＡＭ
は、外部から供給されるクロックＣＬＫの立ち上がりエ
ッジに同期してコマンドのラッチやデータの入出力を行
う同期型ＤＲＡＭであり、第１データまでのアクセスタ
イムは、非同期型のＤＲＡＭとほぼ同じであるが、第２
データ以降をクロック単位で高速読み出しすることが可
能である。また、バンク０のメモリセルアレイ１０とバ
ンク１のメモリセルアレイ２０とを有し、メモリセルア
レイ１０とメモリセルアレイ２０とから交互に例えば４
ワード毎読み出すことにより、プリチャージ時間を見か
け上隠すことができ、行アドレスが異なっても間断なく
アクセスすることができる。シンクロナスＤＲＡＭは、
ＶＲＡＭよりもチップ面積が狭く安価である。
【０００４】そこで、このようなシンクロナスＤＲＡＭ
をＶＲＡＭとして用いることが期待されている。
をＶＲＡＭとして用いることが期待されている。
【０００５】
【発明が解決しようとする課題】しかし、例えばメモリ
セルアレイ１０からデータが連続して読み出され、この
データがビデオ信号に変換されている途中で、画像処理
のアプリケーションプログラムにおいて、メモリセルア
レイ１０の他のアドレスからデータを読み出し、その値
に応じてメモリセルアレイ１０の内容を書き換える場合
には、メモリセルアレイ１０とメモリセルアレイ２０と
から交互にデータを読み出すことができないので、図５
に示す如く、連続的なデータアクセスができず、無駄時
間が生ずる。
セルアレイ１０からデータが連続して読み出され、この
データがビデオ信号に変換されている途中で、画像処理
のアプリケーションプログラムにおいて、メモリセルア
レイ１０の他のアドレスからデータを読み出し、その値
に応じてメモリセルアレイ１０の内容を書き換える場合
には、メモリセルアレイ１０とメモリセルアレイ２０と
から交互にデータを読み出すことができないので、図５
に示す如く、連続的なデータアクセスができず、無駄時
間が生ずる。
【０００６】この問題の発生を、図５に基づいて具体的
に説明する。図５は、ＪＥＤＥＣの規格に従った動作を
しめしており、バーストレングスが４でＣＡＳレーテン
シが２の場合を示す。なお、メモリセルアレイ１０のビ
ット線は、ｔ０より前にプリチャージされている。以下
において、例えば（ｔ０）の動作は、時点ｔ０から始ま
る一連の動作を意味する。
に説明する。図５は、ＪＥＤＥＣの規格に従った動作を
しめしており、バーストレングスが４でＣＡＳレーテン
シが２の場合を示す。なお、メモリセルアレイ１０のビ
ット線は、ｔ０より前にプリチャージされている。以下
において、例えば（ｔ０）の動作は、時点ｔ０から始ま
る一連の動作を意味する。
【０００７】（ｔ０）制御回路３１は、アドレスＡＤを
ＲＡ０１として行アドレスバッファレジスタ１１に保持
させる。この行アドレスＲＡ０１が行デコーダ１２でデ
コードされて、メモリセルアレイ１０内の１本のワード
線が選択され、１行分のメモリセルの記憶内容がビット
線上に読み出される。次にビット線上のデータがセンス
アンプ１３で増幅される。
ＲＡ０１として行アドレスバッファレジスタ１１に保持
させる。この行アドレスＲＡ０１が行デコーダ１２でデ
コードされて、メモリセルアレイ１０内の１本のワード
線が選択され、１行分のメモリセルの記憶内容がビット
線上に読み出される。次にビット線上のデータがセンス
アンプ１３で増幅される。
【０００８】（ｔ２）制御回路３１は、アドレスＡＤを
ＣＡ０１として列アドレスカウンタ１５に保持させる。
この列アドレスＣＡ０１が列デコーダ１６でデコードさ
れて、列デコーダ１６の出力に応じたビット線上のデー
タＤ００が列スイッチ回路１４を介し入出力回路３０に
供給され、入出力回路３０内のフリップフロップに保持
されて出力される。
ＣＡ０１として列アドレスカウンタ１５に保持させる。
この列アドレスＣＡ０１が列デコーダ１６でデコードさ
れて、列デコーダ１６の出力に応じたビット線上のデー
タＤ００が列スイッチ回路１４を介し入出力回路３０に
供給され、入出力回路３０内のフリップフロップに保持
されて出力される。
【０００９】（ｔ４）時点ｔ４で、ＤＲＡＭから出力さ
れるデータＤ００が外部から読み取られる。制御回路３
１は、列アドレスカウンタ１５にクロックを供給して列
アドレスをインクリメントさせる。この列アドレスに応
じたビット線上のデータＤ０１が列スイッチ回路１４を
介し入出力回路３０に供給され、入出力回路３０内のフ
リップフロップに保持されて出力される。
れるデータＤ００が外部から読み取られる。制御回路３
１は、列アドレスカウンタ１５にクロックを供給して列
アドレスをインクリメントさせる。この列アドレスに応
じたビット線上のデータＤ０１が列スイッチ回路１４を
介し入出力回路３０に供給され、入出力回路３０内のフ
リップフロップに保持されて出力される。
【００１０】以下、時点ｔ４と同様の動作が時点ｔ７ま
で繰り返され、ｔ４〜ｔ７において連続した４ワードの
データＤ００〜Ｄ０３が入出力回路３０から出力され
る。（ｔ６）次のアクセスに備えてメモリセル１０のビ
ット線がプリチャージされる。上記規格上、このプリチ
ャージの際には行及び列のアドレスバッファ１１、１５
及び入出力回路３０内のフリップフロップの内容が全て
クリアされるが、クロックＣＬＫの１サイクルが例えば
１０ｎｓと極めて短時間であるので、時点ｔ６で外部信
号を受け付けてからこのクリアが実行されるまでの信号
伝播遅延により、時点ｔ７でのデータＤ０３の出力は保
証される。
で繰り返され、ｔ４〜ｔ７において連続した４ワードの
データＤ００〜Ｄ０３が入出力回路３０から出力され
る。（ｔ６）次のアクセスに備えてメモリセル１０のビ
ット線がプリチャージされる。上記規格上、このプリチ
ャージの際には行及び列のアドレスバッファ１１、１５
及び入出力回路３０内のフリップフロップの内容が全て
クリアされるが、クロックＣＬＫの１サイクルが例えば
１０ｎｓと極めて短時間であるので、時点ｔ６で外部信
号を受け付けてからこのクリアが実行されるまでの信号
伝播遅延により、時点ｔ７でのデータＤ０３の出力は保
証される。
【００１１】（ｔ９〜ｔ１３）ｔ０〜ｔ４での動作と同
様にして、同一バンクのメモリセルアレイ１０の他のワ
ード線で選択された１行分のデータのうち連続した４ワ
ードのデータＤＸ０〜ＤＸ３がｔ１３〜ｔ１６において
入出力回路３０から出力される。したがって、ｔ８から
ｔ１２までの５クロックサイクルが無駄時間となる。本
発明の目的は、このような問題点に鑑み、ワード線で選
択されたメモリセルから１ワードずつ連続してデータを
読み出している途中で同一バンクに対しランダムアクセ
ス要求があった場合、無駄時間を低減することができる
半導体記憶装置のデータ読み出し方法を提供することに
ある。
様にして、同一バンクのメモリセルアレイ１０の他のワ
ード線で選択された１行分のデータのうち連続した４ワ
ードのデータＤＸ０〜ＤＸ３がｔ１３〜ｔ１６において
入出力回路３０から出力される。したがって、ｔ８から
ｔ１２までの５クロックサイクルが無駄時間となる。本
発明の目的は、このような問題点に鑑み、ワード線で選
択されたメモリセルから１ワードずつ連続してデータを
読み出している途中で同一バンクに対しランダムアクセ
ス要求があった場合、無駄時間を低減することができる
半導体記憶装置のデータ読み出し方法を提供することに
ある。
【００１２】
【課題を解決するための手段及びその作用】本発明によ
る半導体記憶装置のデータ読出し方法の一態様では、メ
モリセルアレイと、該メモリセルアレイからデータが読
み出される複数のビット線と、該複数のビット線に読み
出されたデータを増幅する複数のセンスアンプと、該複
数のセンスアンプに対応して設けられた複数のレジスタ
と、該センスアンプに保持されたデータ又は該レジスタ
に保持されたデータを選択的に転送するデータバスを有
する半導体記憶装置において、該レジスタから該データ
バスへのデータ読出し中に、メモリセルにアクセス要求
を受けた時、該レジスタから該データバスへのデータ読
出しを中断し、該アクセス要求を受けたメモリセルのデ
ータを該センスアンプを介して該データバスへ連続的に
読出し、引き続き該レジスタから該データバスへのデー
タの連続読み出しを再開する。
る半導体記憶装置のデータ読出し方法の一態様では、メ
モリセルアレイと、該メモリセルアレイからデータが読
み出される複数のビット線と、該複数のビット線に読み
出されたデータを増幅する複数のセンスアンプと、該複
数のセンスアンプに対応して設けられた複数のレジスタ
と、該センスアンプに保持されたデータ又は該レジスタ
に保持されたデータを選択的に転送するデータバスを有
する半導体記憶装置において、該レジスタから該データ
バスへのデータ読出し中に、メモリセルにアクセス要求
を受けた時、該レジスタから該データバスへのデータ読
出しを中断し、該アクセス要求を受けたメモリセルのデ
ータを該センスアンプを介して該データバスへ連続的に
読出し、引き続き該レジスタから該データバスへのデー
タの連続読み出しを再開する。
【００１３】この構成によれば、シリアルリード中にラ
ンダムアクセス要求を受けた場合でも、データを間断な
く読み出すことができ、無駄時間を低減することができ
る。
ンダムアクセス要求を受けた場合でも、データを間断な
く読み出すことができ、無駄時間を低減することができ
る。
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
説明から明らかになる。
【００２０】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。図中、同一又は類似の構成要素には、同一又は類
似の符号を付している。 ［第１実施例］図１は、ＶＲＡＭとしても用いることが
可能な第１実施例のシンクロナスＤＲＡＭの概略構成を
示す。
する。図中、同一又は類似の構成要素には、同一又は類
似の符号を付している。 ［第１実施例］図１は、ＶＲＡＭとしても用いることが
可能な第１実施例のシンクロナスＤＲＡＭの概略構成を
示す。
【００２１】このシンクロナスＤＲＡＭは、互いに同一
構成の、バンク０のメモリセルアレイ１０と、バンク１
のメモリセルアレイ２０とを備えている。メモリセルア
レイ１０に対するアクセス回路とメモリセルアレイ２０
に対するアクセス回路とは、互いに対称的な構成となっ
ており、以下、バンク０の回路について説明する。アド
レスバス上のアドレスＡＤは、ＲＡ０として行アドレス
バッファレジスタ１１に保持され、保持された行アドレ
スＲＡ０が行デコーダ１２でデコードされ、メモリセル
アレイ１０内の一本のワード線が選択される。
構成の、バンク０のメモリセルアレイ１０と、バンク１
のメモリセルアレイ２０とを備えている。メモリセルア
レイ１０に対するアクセス回路とメモリセルアレイ２０
に対するアクセス回路とは、互いに対称的な構成となっ
ており、以下、バンク０の回路について説明する。アド
レスバス上のアドレスＡＤは、ＲＡ０として行アドレス
バッファレジスタ１１に保持され、保持された行アドレ
スＲＡ０が行デコーダ１２でデコードされ、メモリセル
アレイ１０内の一本のワード線が選択される。
【００２２】図２は、説明の簡単化のために、メモリセ
ルアレイ１０が２行２列のメモリセルＭ１１〜Ｍ２２で
構成されている場合を示す。各メモリセルは、ＭＯＳキ
ャパシタ１０１の一端がグランド線に接続され、他端が
ｎＭＯＳトランジスタ１０２を介してビット線Ｂ１に接
続され、ｎＭＯＳトランジスタ１０２のゲートがワード
線Ｗ１に接続されている。奇数行のメモリセルＭ１１及
びＭ１２はそれぞれビット線Ｂ１及びＢ２に接続され、
偶数行のＭ２１及びＭ２２はそれぞれビット線＊Ｂ１及
び＊Ｂ２に接続されている。
ルアレイ１０が２行２列のメモリセルＭ１１〜Ｍ２２で
構成されている場合を示す。各メモリセルは、ＭＯＳキ
ャパシタ１０１の一端がグランド線に接続され、他端が
ｎＭＯＳトランジスタ１０２を介してビット線Ｂ１に接
続され、ｎＭＯＳトランジスタ１０２のゲートがワード
線Ｗ１に接続されている。奇数行のメモリセルＭ１１及
びＭ１２はそれぞれビット線Ｂ１及びＢ２に接続され、
偶数行のＭ２１及びＭ２２はそれぞれビット線＊Ｂ１及
び＊Ｂ２に接続されている。
【００２３】ビット線Ｂ１及び＊Ｂ１は、その一端がプ
リチャージ回路（図１では図示省略）に接続され、他端
がセンスアンプ１３及び列スイッチ回路１４Ａを介して
行データレジスタ１７に接続されている。これらプリチ
ャージ回路、センスアンプ１３、列スイッチ回路１４Ａ
及び行データレジスタ１７は、メモリセルアレイ１０の
各列について互いに同一構成となっている。
リチャージ回路（図１では図示省略）に接続され、他端
がセンスアンプ１３及び列スイッチ回路１４Ａを介して
行データレジスタ１７に接続されている。これらプリチ
ャージ回路、センスアンプ１３、列スイッチ回路１４Ａ
及び行データレジスタ１７は、メモリセルアレイ１０の
各列について互いに同一構成となっている。
【００２４】プリチャージ回路の第１列は、ビット線Ｂ
１及び＊Ｂ１の一端がそれぞれ、ｐＭＯＳトランジスタ
Ｐ１１及びＰ１２を介して電位ＶＣＣ／２の電源供給線
に接続され、ビット線Ｂ１とビット線＊Ｂ１の間に等電
位化用のｐＭＯＳトランジスタＰ３が接続されている。
ｐＭＯＳトランジスタＰ１１〜Ｐ１３の各ゲートは共通
に接続され、これにプリチャージ信号＊φ１が供給され
る。プリチャージ回路の第２列は、ｐＭＯＳトランジス
タＰ２１〜Ｐ２３からなる。
１及び＊Ｂ１の一端がそれぞれ、ｐＭＯＳトランジスタ
Ｐ１１及びＰ１２を介して電位ＶＣＣ／２の電源供給線
に接続され、ビット線Ｂ１とビット線＊Ｂ１の間に等電
位化用のｐＭＯＳトランジスタＰ３が接続されている。
ｐＭＯＳトランジスタＰ１１〜Ｐ１３の各ゲートは共通
に接続され、これにプリチャージ信号＊φ１が供給され
る。プリチャージ回路の第２列は、ｐＭＯＳトランジス
タＰ２１〜Ｐ２３からなる。
【００２５】センスアンプ（群）１３の第１列は、ビッ
ト線Ｂ１と＊Ｂ１の電位差を増幅して電源電位ＶＣＣと
０Ｖとにフルスィングさせるセンスアンプ１３１であ
る。センスアンプ１３１は、制御回路３１Ａからのイネ
ーブル信号φ２により動作／非動作状態にされる。セン
スアンプ１３の第２列は、センスアンプ１３２である。
列スイッチ回路１４Ａの第１列は、ビット線Ｂ１の他端
にｎＭＯＳトランジスタＮ１１及びＮ１２の一端が接続
され、ｎＭＯＳトランジスタＮ１２の他端が、一方では
データバスＤＢに接続され、他方ではｎＭＯＳトランジ
スタＮ１３を介してｎＭＯＳトランジスタＮ１１の他端
に接続されている。同様に、ビット線＊Ｂ１の他端にｎ
ＭＯＳトランジスタＮ１４及びＮ１５の一端が接続さ
れ、ｎＭＯＳトランジスタＮ１５の他端が、一方ではデ
ータバス＊ＤＢに接続され、他方ではｎＭＯＳトランジ
スタＮ１６を介してｎＭＯＳトランジスタＮ１４の他端
に接続されている。ｎＭＯＳトランジスタＮ１２及びＮ
１５の両ゲートは共通に接続され、これにコラム選択信
号ＣＳ１が供給される。ｎＭＯＳトランジスタＮ１３及
びＮ１６の両ゲートは共通に接続され、これにレジスタ
ビット選択信号ＲＳ１が供給される。また、ｎＭＯＳト
ランジスタＮ１１及びＮ１４のゲートは共通に接続さ
れ、これにレジスタ書き込み信号ＲＷが供給される。列
スイッチ回路１４Ａの第２列は、ｎＭＯＳトランジスタ
Ｎ２２〜Ｎ２６からなり、ｎＭＯＳトランジスタＮ２２
及びＮ２５の両ゲートにはコラム選択信号ＣＳ２が供給
され、ｎＭＯＳトランジスタＮ２３及びＮ２６の両ゲー
トにはレジスタビット選択信号ＲＳ２が供給され、ｎＭ
ＯＳトランジスタＮ２１及びＮ２４のゲートにはレジス
タ書き込み信号ＲＷが供給される。
ト線Ｂ１と＊Ｂ１の電位差を増幅して電源電位ＶＣＣと
０Ｖとにフルスィングさせるセンスアンプ１３１であ
る。センスアンプ１３１は、制御回路３１Ａからのイネ
ーブル信号φ２により動作／非動作状態にされる。セン
スアンプ１３の第２列は、センスアンプ１３２である。
列スイッチ回路１４Ａの第１列は、ビット線Ｂ１の他端
にｎＭＯＳトランジスタＮ１１及びＮ１２の一端が接続
され、ｎＭＯＳトランジスタＮ１２の他端が、一方では
データバスＤＢに接続され、他方ではｎＭＯＳトランジ
スタＮ１３を介してｎＭＯＳトランジスタＮ１１の他端
に接続されている。同様に、ビット線＊Ｂ１の他端にｎ
ＭＯＳトランジスタＮ１４及びＮ１５の一端が接続さ
れ、ｎＭＯＳトランジスタＮ１５の他端が、一方ではデ
ータバス＊ＤＢに接続され、他方ではｎＭＯＳトランジ
スタＮ１６を介してｎＭＯＳトランジスタＮ１４の他端
に接続されている。ｎＭＯＳトランジスタＮ１２及びＮ
１５の両ゲートは共通に接続され、これにコラム選択信
号ＣＳ１が供給される。ｎＭＯＳトランジスタＮ１３及
びＮ１６の両ゲートは共通に接続され、これにレジスタ
ビット選択信号ＲＳ１が供給される。また、ｎＭＯＳト
ランジスタＮ１１及びＮ１４のゲートは共通に接続さ
れ、これにレジスタ書き込み信号ＲＷが供給される。列
スイッチ回路１４Ａの第２列は、ｎＭＯＳトランジスタ
Ｎ２２〜Ｎ２６からなり、ｎＭＯＳトランジスタＮ２２
及びＮ２５の両ゲートにはコラム選択信号ＣＳ２が供給
され、ｎＭＯＳトランジスタＮ２３及びＮ２６の両ゲー
トにはレジスタビット選択信号ＲＳ２が供給され、ｎＭ
ＯＳトランジスタＮ２１及びＮ２４のゲートにはレジス
タ書き込み信号ＲＷが供給される。
【００２６】行データレジスタ１７の第１列は、フリッ
プフロップ１７１であり、ｎＭＯＳトランジスタＮ１７
及びＮ１８のソースが共にグランド線に接続され、ｎＭ
ＯＳトランジスタＮ１７のドレインがｎＭＯＳトランジ
スタＮ１８のゲートに接続され、ｎＭＯＳトランジスタ
Ｎ１８のドレインがｎＭＯＳトランジスタＮ１７のゲー
トに接続されている。ｎＭＯＳトランジスタＮ１７及び
Ｎ１８のドレインはそれぞれ、ｎＭＯＳトランジスタＮ
１１及びＮ１４の他端に接続されている。ｎＭＯＳトラ
ンジスタＮ１７及びＮ１８の各ゲートとグランド線との
間には、データ保持に寄与する寄生容量が存在する。行
データレジスタ１７の第２列は、フリップフロップ１７
２であり、ｎＭＯＳトランジスタＮ２７及びＮ２８から
なる。
プフロップ１７１であり、ｎＭＯＳトランジスタＮ１７
及びＮ１８のソースが共にグランド線に接続され、ｎＭ
ＯＳトランジスタＮ１７のドレインがｎＭＯＳトランジ
スタＮ１８のゲートに接続され、ｎＭＯＳトランジスタ
Ｎ１８のドレインがｎＭＯＳトランジスタＮ１７のゲー
トに接続されている。ｎＭＯＳトランジスタＮ１７及び
Ｎ１８のドレインはそれぞれ、ｎＭＯＳトランジスタＮ
１１及びＮ１４の他端に接続されている。ｎＭＯＳトラ
ンジスタＮ１７及びＮ１８の各ゲートとグランド線との
間には、データ保持に寄与する寄生容量が存在する。行
データレジスタ１７の第２列は、フリップフロップ１７
２であり、ｎＭＯＳトランジスタＮ２７及びＮ２８から
なる。
【００２７】図１において、アドレスバス上のアドレス
ＡＤは、レジスタ選択信号＊ＲＳが高レベルのときＣＡ
０として列アドレスカウンタ１５Ａにロードされ、レジ
スタ選択信号＊ＲＳが低レベルのときＣＲ０として列ア
ドレスカウンタ１５Ｂにロードされ、ロードされた列ア
ドレスＣＡ０とＣＲ０の一方がマルチプレクサ１８で選
択されて列デコーダ１６でデコードされる。デコード結
果は、図２に示す如く、デマルチプレクサ１９を介し、
その制御入力端に供給されるメモリ／レジスタ選択信号
Ｍ／Ｒが高レベルのときコラム選択信号ＣＳ１及びＣＳ
２として列スイッチ回路１４Ａに供給され、メモリ／レ
ジスタ選択信号Ｍ／Ｒが低レベルのときレジスタビット
選択信号ＲＳ１及びＲＳ２として、列スイッチ回路１４
Ａに供給される。
ＡＤは、レジスタ選択信号＊ＲＳが高レベルのときＣＡ
０として列アドレスカウンタ１５Ａにロードされ、レジ
スタ選択信号＊ＲＳが低レベルのときＣＲ０として列ア
ドレスカウンタ１５Ｂにロードされ、ロードされた列ア
ドレスＣＡ０とＣＲ０の一方がマルチプレクサ１８で選
択されて列デコーダ１６でデコードされる。デコード結
果は、図２に示す如く、デマルチプレクサ１９を介し、
その制御入力端に供給されるメモリ／レジスタ選択信号
Ｍ／Ｒが高レベルのときコラム選択信号ＣＳ１及びＣＳ
２として列スイッチ回路１４Ａに供給され、メモリ／レ
ジスタ選択信号Ｍ／Ｒが低レベルのときレジスタビット
選択信号ＲＳ１及びＲＳ２として、列スイッチ回路１４
Ａに供給される。
【００２８】データバスＤＢ及び＊ＤＢは、入出力回路
３０に接続されている。入出力回路３０は、データバス
ＤＢ及び＊ＤＢ上のデータを保持するフリップフロップ
と、この保持前にデータバスＤＢと＊ＤＢとの電位差を
増幅するセンスアンプとを備えている（不図示）。制御
回路３１Ａは、従来と同様に、モードレジスタを備えて
おり、バーストレングス、ラップタイプ、ＣＡＳレーデ
ンシを設定可能となっており、また、メモリセルアレイ
１０及び２０に対するセルフリフレッシュ回路を備えて
いる。
３０に接続されている。入出力回路３０は、データバス
ＤＢ及び＊ＤＢ上のデータを保持するフリップフロップ
と、この保持前にデータバスＤＢと＊ＤＢとの電位差を
増幅するセンスアンプとを備えている（不図示）。制御
回路３１Ａは、従来と同様に、モードレジスタを備えて
おり、バーストレングス、ラップタイプ、ＣＡＳレーデ
ンシを設定可能となっており、また、メモリセルアレイ
１０及び２０に対するセルフリフレッシュ回路を備えて
いる。
【００２９】制御回路３１Ａは、外部から供給されるク
ロックＣＬＫ、チップセレクト信号＊ＣＳ、行アドレス
ストローブ信号＊ＲＡＳ、列アドレスストローブ信号＊
ＣＡＳ、ライトイネーブル信号＊ＷＥ、バンク選択信号
ＢＳ及びレジスタ選択信号＊ＲＳに基づき、メモリアク
セス回路の構成要素を制御する。制御回路３１Ａは、チ
ップセレクト信号＊ＣＳが低レベルのとき、クロックＣ
ＬＫの立ち上がりから一連の制御信号を出力する。
ロックＣＬＫ、チップセレクト信号＊ＣＳ、行アドレス
ストローブ信号＊ＲＡＳ、列アドレスストローブ信号＊
ＣＡＳ、ライトイネーブル信号＊ＷＥ、バンク選択信号
ＢＳ及びレジスタ選択信号＊ＲＳに基づき、メモリアク
セス回路の構成要素を制御する。制御回路３１Ａは、チ
ップセレクト信号＊ＣＳが低レベルのとき、クロックＣ
ＬＫの立ち上がりから一連の制御信号を出力する。
【００３０】バンク選択信号ＢＳは、アドレス最上位ビ
ットであり、低レベルのときバンク０の選択を意味し、
高レベルのときバンク１の選択を意味する。また、レジ
スタ選択信号＊ＲＳは、低レベルのとき行レジスタアク
セス要求を意味し、高レベルのときメモリアクセス要求
を意味する。行アドレスストローブ信号＊ＲＡＳが低レ
ベルであり、かつ、列アドレスストローブ信号＊ＣＡＳ
が高レベルのとき、クロックＣＬＫの立ち上がりエッジ
のタイミングで、アドレスＡＤが行アドレスバッファレ
ジスタ１１に保持され、次いでビット線上へのデータの
読み出し動作及びセンスアンプ１３による増幅動作が行
われる。レジスタ選択信号＊ＲＳが低レベルの場合には
さらに、行データレジスタ１７への書き込みが行われ
る。
ットであり、低レベルのときバンク０の選択を意味し、
高レベルのときバンク１の選択を意味する。また、レジ
スタ選択信号＊ＲＳは、低レベルのとき行レジスタアク
セス要求を意味し、高レベルのときメモリアクセス要求
を意味する。行アドレスストローブ信号＊ＲＡＳが低レ
ベルであり、かつ、列アドレスストローブ信号＊ＣＡＳ
が高レベルのとき、クロックＣＬＫの立ち上がりエッジ
のタイミングで、アドレスＡＤが行アドレスバッファレ
ジスタ１１に保持され、次いでビット線上へのデータの
読み出し動作及びセンスアンプ１３による増幅動作が行
われる。レジスタ選択信号＊ＲＳが低レベルの場合には
さらに、行データレジスタ１７への書き込みが行われ
る。
【００３１】行アドレスストローブ信号＊ＲＡＳが高レ
ベルであり、かつ、列アドレスストローブ信号＊ＣＡＳ
が低レベルのとき、クロックＣＬＫの立ち上がりエッジ
のタイミングで、アドレスＡＤが列アドレスカウンタ１
５Ａ又は１５Ｂに保持され、次いで、レジスタ選択信号
＊ＲＳが高レベルの場合にはライトイネーブル信号＊Ｗ
Ｅが高レベルか低レベルかに応じてビット線上のデータ
の読み出し動作又は書き込み動作が行われ、レジスタ選
択信号＊ＲＳが低レベルの場合には行データレジスタ１
７からの読み出し動作が行われる。
ベルであり、かつ、列アドレスストローブ信号＊ＣＡＳ
が低レベルのとき、クロックＣＬＫの立ち上がりエッジ
のタイミングで、アドレスＡＤが列アドレスカウンタ１
５Ａ又は１５Ｂに保持され、次いで、レジスタ選択信号
＊ＲＳが高レベルの場合にはライトイネーブル信号＊Ｗ
Ｅが高レベルか低レベルかに応じてビット線上のデータ
の読み出し動作又は書き込み動作が行われ、レジスタ選
択信号＊ＲＳが低レベルの場合には行データレジスタ１
７からの読み出し動作が行われる。
【００３２】制御回路３１Ａは、ＪＥＤＥＣの規格に従
って制御動作を行い、図５中の時点ｔ６のように行アド
レスストローブ信号＊ＲＡＳ及び列アドレスストローブ
信号＊ＣＡＳが共に低レベルのときプリチャージを行
い、さらに、規格外であるが、後述の時点ｔ２において
プリチャージを行う。次に、図３に従って、シンクロナ
スＤＲＡＭの動作例を説明する。
って制御動作を行い、図５中の時点ｔ６のように行アド
レスストローブ信号＊ＲＡＳ及び列アドレスストローブ
信号＊ＣＡＳが共に低レベルのときプリチャージを行
い、さらに、規格外であるが、後述の時点ｔ２において
プリチャージを行う。次に、図３に従って、シンクロナ
スＤＲＡＭの動作例を説明する。
【００３３】この例では、シンクロナスＤＲＡＭをＶＲ
ＡＭとして用いており、メモリセルアレイ１０から１行
分、行データレジスタ１７に保持させ、行データレジス
タ１７に保持されたデータを１ビットづつ順に読み出さ
せ、入出力回路３０を介して不図示のビデオ信号生成回
路に供給する。このシリアルリード中に、メモリセルア
レイ１０に対しアプリケーションプログラムからランダ
ムアクセス要求があった場合に、その要求を受け付け、
データの読み出し又は書き込みを行う。このランダムア
クセス要求が、シリアルリード中のバンクに対するもの
であるときに、無駄時間が問題となるので、図３はこの
場合の一部を示す。図３は、バーストレングスが４でＣ
ＡＳレーテンシが２の場合を示す。
ＡＭとして用いており、メモリセルアレイ１０から１行
分、行データレジスタ１７に保持させ、行データレジス
タ１７に保持されたデータを１ビットづつ順に読み出さ
せ、入出力回路３０を介して不図示のビデオ信号生成回
路に供給する。このシリアルリード中に、メモリセルア
レイ１０に対しアプリケーションプログラムからランダ
ムアクセス要求があった場合に、その要求を受け付け、
データの読み出し又は書き込みを行う。このランダムア
クセス要求が、シリアルリード中のバンクに対するもの
であるときに、無駄時間が問題となるので、図３はこの
場合の一部を示す。図３は、バーストレングスが４でＣ
ＡＳレーテンシが２の場合を示す。
【００３４】なお、メモリセルアレイ１０のビット線
は、ｔ０より前にプリチャージされている。以下におい
て、例えば（ｔ０）の動作は、時点ｔ０から始まる一連
の動作を意味する。 （ｔ０）チップセレクト信号＊ＣＳが低レベル、行アド
レスストローブ信号＊ＲＡＳが低レベル、列アドレスス
トローブ信号＊ＣＡＳが高レベル、バンク選択信号ＢＳ
が低レベルであるので、アドレスＡＤをＲＡ０１として
行アドレスバッファレジスタ１１に保持させ、行デコー
ダ１２で選択された行の記憶内容をビット線上に読み出
させる。次いで、イネーブル信号φ２によりセンスアン
プ１３を動作状態にさせ、ビット線上のデータをセンス
アンプ１３で増幅させる。また、時点ｔ０でレジスタ選
択信号＊ＲＳが低レベル、ライトイネーブル信号＊ＷＥ
が高レベルであるので、レジスタ書き込み信号ＲＷを高
レベルにし、ｎＭＯＳトランジスタＮ１１、Ｎ１４、Ｎ
２１及びＮ２４をオンにさせて、ビット線上の１行分の
データを行データレジスタ１７に保持させる。
は、ｔ０より前にプリチャージされている。以下におい
て、例えば（ｔ０）の動作は、時点ｔ０から始まる一連
の動作を意味する。 （ｔ０）チップセレクト信号＊ＣＳが低レベル、行アド
レスストローブ信号＊ＲＡＳが低レベル、列アドレスス
トローブ信号＊ＣＡＳが高レベル、バンク選択信号ＢＳ
が低レベルであるので、アドレスＡＤをＲＡ０１として
行アドレスバッファレジスタ１１に保持させ、行デコー
ダ１２で選択された行の記憶内容をビット線上に読み出
させる。次いで、イネーブル信号φ２によりセンスアン
プ１３を動作状態にさせ、ビット線上のデータをセンス
アンプ１３で増幅させる。また、時点ｔ０でレジスタ選
択信号＊ＲＳが低レベル、ライトイネーブル信号＊ＷＥ
が高レベルであるので、レジスタ書き込み信号ＲＷを高
レベルにし、ｎＭＯＳトランジスタＮ１１、Ｎ１４、Ｎ
２１及びＮ２４をオンにさせて、ビット線上の１行分の
データを行データレジスタ１７に保持させる。
【００３５】（ｔ２）チップセレクト信号＊ＣＳが低レ
ベル、行アドレスストローブ信号＊ＲＡＳが高レベル、
列アドレスストローブ信号＊ＣＡＳが低レベル、ライト
イネーブル信号＊ＷＥが高レベル、バンク選択信号ＢＳ
が低レベル、レジスタ選択信号＊ＲＳが低レベルであ
り、かつ、上述のようにバーストレングスが４であるの
で、以下のようにして行データレジスタ１７から４ワー
ド（本実施例では１ワード＝１ビット）のデータＤ００
〜Ｄ１３のシリアルリード制御を行う。
ベル、行アドレスストローブ信号＊ＲＡＳが高レベル、
列アドレスストローブ信号＊ＣＡＳが低レベル、ライト
イネーブル信号＊ＷＥが高レベル、バンク選択信号ＢＳ
が低レベル、レジスタ選択信号＊ＲＳが低レベルであ
り、かつ、上述のようにバーストレングスが４であるの
で、以下のようにして行データレジスタ１７から４ワー
ド（本実施例では１ワード＝１ビット）のデータＤ００
〜Ｄ１３のシリアルリード制御を行う。
【００３６】まず、アドレスＡＤをＣＡ０１として列ア
ドレスカウンタ１５Ｂに保持させ、マルチプレクサ１８
に対し列アドレスカウンタ１５Ｂの出力を選択させる。
また、図２においてメモリ／レジスタ選択信号Ｍ／Ｒを
低レベルにして、レジスタビット選択信号ＲＳ１を高レ
ベルにし、フリップフロップ１７１に保持されたデータ
をｎＭＯＳトランジスタＮ１３及びＮ１６を介しデータ
バスＤＢ及び＊ＤＢから読み出させる。すなわち、列ス
イッチ回路１４Ａに対し行データレジスタ１７の第１ビ
ットを選択させる。そして、入出力回路３０内のフリッ
プフロップにデータバスＤＢ及び＊ＤＢ上のデータＤ０
０を保持させる。
ドレスカウンタ１５Ｂに保持させ、マルチプレクサ１８
に対し列アドレスカウンタ１５Ｂの出力を選択させる。
また、図２においてメモリ／レジスタ選択信号Ｍ／Ｒを
低レベルにして、レジスタビット選択信号ＲＳ１を高レ
ベルにし、フリップフロップ１７１に保持されたデータ
をｎＭＯＳトランジスタＮ１３及びＮ１６を介しデータ
バスＤＢ及び＊ＤＢから読み出させる。すなわち、列ス
イッチ回路１４Ａに対し行データレジスタ１７の第１ビ
ットを選択させる。そして、入出力回路３０内のフリッ
プフロップにデータバスＤＢ及び＊ＤＢ上のデータＤ０
０を保持させる。
【００３７】一方、メモリセルアレイ１０に対する次の
アクセスに備えて、メモリセルアレイ１０のビット線を
プリチャージさせる。すなわち、リードコマンド（行ア
ドレスストローブ信号＊ＲＡＳが高レベル、列アドレス
ストローブ信号＊ＣＡＳが低レベル、ライトイネーブル
信号＊ＷＥが高レベル）が行データレジスタ１７に対す
るもの（レジスタ選択信号＊ＲＳが低レベル）である場
合には特別に、バンク選択信号ＢＳで示されるバンクの
ビット線に対し、プリチャージも行う。但し、この場合
には、行及び列のアドレスバッファ１１、１５Ａ、１５
Ｂ及び入出力回路３０内のフリップフロップの内容はク
リアしない。このプリチャージは、時点ｔ２で既に、図
２中のｎＭＯＳトランジスタＮ１１、Ｎ１４、Ｎ２１、
Ｎ２４、Ｎ１２、Ｎ１５、Ｎ２２及びＮ２５がオフであ
ることから可能になる。
アクセスに備えて、メモリセルアレイ１０のビット線を
プリチャージさせる。すなわち、リードコマンド（行ア
ドレスストローブ信号＊ＲＡＳが高レベル、列アドレス
ストローブ信号＊ＣＡＳが低レベル、ライトイネーブル
信号＊ＷＥが高レベル）が行データレジスタ１７に対す
るもの（レジスタ選択信号＊ＲＳが低レベル）である場
合には特別に、バンク選択信号ＢＳで示されるバンクの
ビット線に対し、プリチャージも行う。但し、この場合
には、行及び列のアドレスバッファ１１、１５Ａ、１５
Ｂ及び入出力回路３０内のフリップフロップの内容はク
リアしない。このプリチャージは、時点ｔ２で既に、図
２中のｎＭＯＳトランジスタＮ１１、Ｎ１４、Ｎ２１、
Ｎ２４、Ｎ１２、Ｎ１５、Ｎ２２及びＮ２５がオフであ
ることから可能になる。
【００３８】（ｔ４）時点ｔ４で、ＤＲＡＭから出力さ
れるデータＤ００が外部から読み取られる。列アドレス
カウンタ１５Ｂにクロックを供給して列アドレスをイン
クリメントさせ、列スイッチ回路１４Ａに対し行データ
レジスタ１７の第２ビットを選択させ、入出力回路３０
内のフリップフロップにデータバスＤＢ及び＊ＤＢ上の
データＤ０１を保持させる。
れるデータＤ００が外部から読み取られる。列アドレス
カウンタ１５Ｂにクロックを供給して列アドレスをイン
クリメントさせ、列スイッチ回路１４Ａに対し行データ
レジスタ１７の第２ビットを選択させ、入出力回路３０
内のフリップフロップにデータバスＤＢ及び＊ＤＢ上の
データＤ０１を保持させる。
【００３９】（ｔ５〜ｔ７）前記（ｔ４）の動作がｔ５
〜ｔ７において繰り返され、行データレジスタ１７から
のデータＤ０１〜Ｄ０３がクロックＣＬＫに同期して読
み出される。ｔ４〜ｔ７では、以下の動作も並行して行
われる。この並行動作は、上記のようにｎＭＯＳトラン
ジスタＮ１１、Ｎ１４、Ｎ２１、Ｎ２４、Ｎ１２、Ｎ１
５、Ｎ２２及びＮ２５がオフであることから可能にな
る。
〜ｔ７において繰り返され、行データレジスタ１７から
のデータＤ０１〜Ｄ０３がクロックＣＬＫに同期して読
み出される。ｔ４〜ｔ７では、以下の動作も並行して行
われる。この並行動作は、上記のようにｎＭＯＳトラン
ジスタＮ１１、Ｎ１４、Ｎ２１、Ｎ２４、Ｎ１２、Ｎ１
５、Ｎ２２及びＮ２５がオフであることから可能にな
る。
【００４０】（ｔ４）チップセレクト信号＊ＣＳが低レ
ベル、行アドレスストローブ信号＊ＲＡＳが低レベル、
列アドレスストローブ信号＊ＣＡＳが高レベル、バンク
選択信号ＢＳが低レベル、レジスタ選択信号＊ＲＳが高
レベルであるので、アドレスＡＤをＲＡ０Ｘとして行ア
ドレスバッファレジスタ１１に保持させ、行デコーダ１
２で選択された行の記憶内容をビット線上に読み出させ
る。次いで、イネーブル信号φ２によりセンスアンプ１
３を動作状態にさせ、ビット線上のデータをセンスアン
プ１３で増幅させる。
ベル、行アドレスストローブ信号＊ＲＡＳが低レベル、
列アドレスストローブ信号＊ＣＡＳが高レベル、バンク
選択信号ＢＳが低レベル、レジスタ選択信号＊ＲＳが高
レベルであるので、アドレスＡＤをＲＡ０Ｘとして行ア
ドレスバッファレジスタ１１に保持させ、行デコーダ１
２で選択された行の記憶内容をビット線上に読み出させ
る。次いで、イネーブル信号φ２によりセンスアンプ１
３を動作状態にさせ、ビット線上のデータをセンスアン
プ１３で増幅させる。
【００４１】（ｔ６）チップセレクト信号＊ＣＳが低レ
ベル、行アドレスストローブ信号＊ＲＡＳが高レベル、
列アドレスストローブ信号＊ＣＡＳが低レベル、ライト
イネーブル信号＊ＷＥが高レベル、バンク選択信号ＢＳ
が低レベル、レジスタ選択信号＊ＲＳが高レベルであ
り、かつ、上述のようにバーストレングスが４であるの
で、すなわち、アプリケーションプログラムからバンク
０のメモリセルアレイ１０に対し連続した４ワードのラ
ンダムリード要求が行われているので、以下のようにし
てメモリセルアレイ１０から４ワードのデータのランダ
ムリード制御を行う。
ベル、行アドレスストローブ信号＊ＲＡＳが高レベル、
列アドレスストローブ信号＊ＣＡＳが低レベル、ライト
イネーブル信号＊ＷＥが高レベル、バンク選択信号ＢＳ
が低レベル、レジスタ選択信号＊ＲＳが高レベルであ
り、かつ、上述のようにバーストレングスが４であるの
で、すなわち、アプリケーションプログラムからバンク
０のメモリセルアレイ１０に対し連続した４ワードのラ
ンダムリード要求が行われているので、以下のようにし
てメモリセルアレイ１０から４ワードのデータのランダ
ムリード制御を行う。
【００４２】まず、アドレスＡＤをＣＡ０Ｘとして列ア
ドレスカウンタ１５Ａに保持させる。データＤ０３が、
入出力回路３０内のフリップフロップに保持された後
に、マルチプレクサ１８に対し列アドレスカウンタ１５
Ａの出力を選択させる。次いで、図２においてメモリ／
レジスタ選択信号Ｍ／Ｒを高レベルにして、行デコーダ
１２で選択されセンスアンプ１３で増幅された１行分の
データのうち選択した１ビットのデータＤＸ０を、デー
タバスＤＢ及び＊ＤＢから読み出させ、入出力回路３０
内のフリップフロップに保持させる。
ドレスカウンタ１５Ａに保持させる。データＤ０３が、
入出力回路３０内のフリップフロップに保持された後
に、マルチプレクサ１８に対し列アドレスカウンタ１５
Ａの出力を選択させる。次いで、図２においてメモリ／
レジスタ選択信号Ｍ／Ｒを高レベルにして、行デコーダ
１２で選択されセンスアンプ１３で増幅された１行分の
データのうち選択した１ビットのデータＤＸ０を、デー
タバスＤＢ及び＊ＤＢから読み出させ、入出力回路３０
内のフリップフロップに保持させる。
【００４３】（ｔ８）時点ｔ８で、ＤＲＡＭから出力さ
れるデータＤＸ０が外部から読み取られる。列アドレス
カウンタ１５Ａにクロックを供給して列アドレスをイン
クリメントさせ、入出力回路３０内のフリップフロップ
にデータバスＤＢ及び＊ＤＢ上のデータＤＸ１を保持さ
せる。
れるデータＤＸ０が外部から読み取られる。列アドレス
カウンタ１５Ａにクロックを供給して列アドレスをイン
クリメントさせ、入出力回路３０内のフリップフロップ
にデータバスＤＢ及び＊ＤＢ上のデータＤＸ１を保持さ
せる。
【００４４】（ｔ９〜ｔ１１）前記（ｔ８）の動作がｔ
９〜ｔ１１において繰り返され、メモリセルアレイ１０
からのデータＤＸ１〜ＤＸ３がクロックＣＬＫに同期し
て読み出される。 （ｔ１０）チップセレクト信号＊ＣＳが低レベル、行ア
ドレスストローブ信号＊ＲＡＳが高レベル、列アドレス
ストローブ信号＊ＣＡＳが低レベル、ライトイネーブル
信号＊ＷＥが高レベル、バンク選択信号ＢＳが低レベ
ル、レジスタ選択信号＊ＲＳが低レベルであるので、以
下のようにして行データレジスタ１７から４ワードのデ
ータのシリアルリード制御を行う。すなわち、行データ
レジスタ１７のシリアルリード制御が再開される。
９〜ｔ１１において繰り返され、メモリセルアレイ１０
からのデータＤＸ１〜ＤＸ３がクロックＣＬＫに同期し
て読み出される。 （ｔ１０）チップセレクト信号＊ＣＳが低レベル、行ア
ドレスストローブ信号＊ＲＡＳが高レベル、列アドレス
ストローブ信号＊ＣＡＳが低レベル、ライトイネーブル
信号＊ＷＥが高レベル、バンク選択信号ＢＳが低レベ
ル、レジスタ選択信号＊ＲＳが低レベルであるので、以
下のようにして行データレジスタ１７から４ワードのデ
ータのシリアルリード制御を行う。すなわち、行データ
レジスタ１７のシリアルリード制御が再開される。
【００４５】まず、アドレスＡＤをＣＡ０２として列ア
ドレスカウンタ１５Ｂに保持させる。データＤＸ０３
が、入出力回路３０内のフリップフロップに保持された
後に、マルチプレクサ１８に対し列アドレスカウンタ１
５Ｂの出力を選択させる。また、図２においてメモリ／
レジスタ選択信号Ｍ／Ｒを低レベルにして、列スイッチ
回路１４Ａに対し行データレジスタ１７のビットを選択
させ、データＤ０４をデータバスＤＢ及び＊ＤＢ上に読
み出させる。次いでこれを、入出力回路３０内のフリッ
プフロップに保持させる。
ドレスカウンタ１５Ｂに保持させる。データＤＸ０３
が、入出力回路３０内のフリップフロップに保持された
後に、マルチプレクサ１８に対し列アドレスカウンタ１
５Ｂの出力を選択させる。また、図２においてメモリ／
レジスタ選択信号Ｍ／Ｒを低レベルにして、列スイッチ
回路１４Ａに対し行データレジスタ１７のビットを選択
させ、データＤ０４をデータバスＤＢ及び＊ＤＢ上に読
み出させる。次いでこれを、入出力回路３０内のフリッ
プフロップに保持させる。
【００４６】時点ｔ１０でのコマンドは上記時点ｔ２で
のコマンドと同一であるので、上記プリチャージも行わ
れる。上記従来技術の欄の（ｔ６）で述べたように、信
号伝播遅延によりデータＤＸ３の出力は保証される。 （ｔ１２）時点ｔ１２で、ＤＲＡＭから出力されるデー
タＤ０４が外部から読み取られる。
のコマンドと同一であるので、上記プリチャージも行わ
れる。上記従来技術の欄の（ｔ６）で述べたように、信
号伝播遅延によりデータＤＸ３の出力は保証される。 （ｔ１２）時点ｔ１２で、ＤＲＡＭから出力されるデー
タＤ０４が外部から読み取られる。
【００４７】列アドレスカウンタ１５Ｂにクロックを供
給して列アドレスをインクリメントさせ、列スイッチ回
路１４Ａに対し行データレジスタ１７の次のビットを選
択させ、入出力回路３０内のフリップフロップにデータ
バスＤＢ及び＊ＤＢ上のデータＤ０５を保持させる。
（ｔ１３〜ｔ１５）前記（ｔ１２）の動作がｔ１３〜ｔ
１５において繰り返され、行データレジスタ１７からの
データＤ０５〜Ｄ０７がクロックＣＬＫに同期して読み
出される。
給して列アドレスをインクリメントさせ、列スイッチ回
路１４Ａに対し行データレジスタ１７の次のビットを選
択させ、入出力回路３０内のフリップフロップにデータ
バスＤＢ及び＊ＤＢ上のデータＤ０５を保持させる。
（ｔ１３〜ｔ１５）前記（ｔ１２）の動作がｔ１３〜ｔ
１５において繰り返され、行データレジスタ１７からの
データＤ０５〜Ｄ０７がクロックＣＬＫに同期して読み
出される。
【００４８】以上のようにして、クロックＣＬＫに同期
してシリアルリード制御中に、同一バンクに対しランダ
ムアクセス要求があっても、間断なくアクセスすること
ができ、無駄時間が低減される。行データレジスタ１７
から全ビットのデータを読み出す４サイクル前から、バ
ンク１についてバンク０の場合と同様にシリアルリード
制御を開始することにより、バンク０からバンク１への
シリアルリード制御を間断無く行い、このような制御を
線順次で繰り返す。
してシリアルリード制御中に、同一バンクに対しランダ
ムアクセス要求があっても、間断なくアクセスすること
ができ、無駄時間が低減される。行データレジスタ１７
から全ビットのデータを読み出す４サイクル前から、バ
ンク１についてバンク０の場合と同様にシリアルリード
制御を開始することにより、バンク０からバンク１への
シリアルリード制御を間断無く行い、このような制御を
線順次で繰り返す。
【００４９】行データレジスタ１７に対しては、シリア
ルリードを行うのでリフレッシュ動作を行う必要がな
い。本実施例のシンクロナスＤＲＡＭは、シリアルリー
ドを行わない場合には従来の通常のシンクロナスＤＲＡ
Ｍとして使用することができ、また、各種画像処理装置
にも用いることができ、汎用性が高い。また、従来の通
常のシンクロナスＤＲＡＭに付加した構成が簡単である
ので、高価格化を抑制できる。
ルリードを行うのでリフレッシュ動作を行う必要がな
い。本実施例のシンクロナスＤＲＡＭは、シリアルリー
ドを行わない場合には従来の通常のシンクロナスＤＲＡ
Ｍとして使用することができ、また、各種画像処理装置
にも用いることができ、汎用性が高い。また、従来の通
常のシンクロナスＤＲＡＭに付加した構成が簡単である
ので、高価格化を抑制できる。
【００５０】なお、本発明には外にも種々の変形例が含
まれる。例えば、上記実施例では時点ｔ２での外部信号
の組み合わせであるコマンドを、レジスタリードコマン
ドかつ特別なプリチャージコマンドであるとしたが、プ
リチャージコマンドを含まない変形例であってもよい。
この場合、図５に示す範囲では動作が図５と同一にな
り、時点ｔ６でプリチャージコマンドを供給しなければ
ならず、また、５クロックサイクルの無駄時間が生ず
る。しかし、図４の構成の場合、図５の続きの動作にお
いてメモリセルからデータＤ０４〜Ｄ０７を読み出すと
きには、図５中のｔ８〜ｔ１２と同様の無駄時間が生ず
る。これに対し、上記変形例の場合には、図３のｔ１０
でのレジスタリードと同じ動作を図１６のｔ１５で、メ
モリリード動作と並行して行い、不図示のｔ１７〜でレ
ジスタからデータを連続して読み出すことができるの
で、本発明の効果が得られる。
まれる。例えば、上記実施例では時点ｔ２での外部信号
の組み合わせであるコマンドを、レジスタリードコマン
ドかつ特別なプリチャージコマンドであるとしたが、プ
リチャージコマンドを含まない変形例であってもよい。
この場合、図５に示す範囲では動作が図５と同一にな
り、時点ｔ６でプリチャージコマンドを供給しなければ
ならず、また、５クロックサイクルの無駄時間が生ず
る。しかし、図４の構成の場合、図５の続きの動作にお
いてメモリセルからデータＤ０４〜Ｄ０７を読み出すと
きには、図５中のｔ８〜ｔ１２と同様の無駄時間が生ず
る。これに対し、上記変形例の場合には、図３のｔ１０
でのレジスタリードと同じ動作を図１６のｔ１５で、メ
モリリード動作と並行して行い、不図示のｔ１７〜でレ
ジスタからデータを連続して読み出すことができるの
で、本発明の効果が得られる。
【００５１】また、説明の簡単化のためにシンクロナス
ＤＲＡＭが１ビット出力、すなわち１ワードが１ビット
の場合を説明したが、複数ビット並列出力の構成であっ
てもよい。この場合、列スイッチ回路１４Ａは、行デー
タレジスタ１７からの複数ビット並列出力の構成を、当
業者に周知の、メモリセルアレイ１０からの複数ビット
並列出力の構成と同様にすればよい。
ＤＲＡＭが１ビット出力、すなわち１ワードが１ビット
の場合を説明したが、複数ビット並列出力の構成であっ
てもよい。この場合、列スイッチ回路１４Ａは、行デー
タレジスタ１７からの複数ビット並列出力の構成を、当
業者に周知の、メモリセルアレイ１０からの複数ビット
並列出力の構成と同様にすればよい。
【００５２】また、行データレジスタ１７は、メモリセ
ルアレイ１０のメモリセルと同一構成であってもよいこ
とは勿論である。さらに、本発明は単バンク構成に適用
しても効果が得られる。
ルアレイ１０のメモリセルと同一構成であってもよいこ
とは勿論である。さらに、本発明は単バンク構成に適用
しても効果が得られる。
【００５３】
【発明の効果】以上説明した如く、本発明によれば、レ
ジスタからデータバスへのデータ読出し中に、メモリセ
ルにアクセス要求を受けた時、該レジスタから該データ
バスへのデータ読出しを中断し、該アクセス要求を受け
たメモリセルのデータをセンスアンプを介して該データ
バスへ読出し、引き続き該レジスタから該データバスへ
のデータ読出しを行なうので、シリアルリード中にラン
ダムアクセス要求を受けた場合でも、データを間断なく
読み出すことができ、無駄時間を低減することができる
という効果を奏する。
ジスタからデータバスへのデータ読出し中に、メモリセ
ルにアクセス要求を受けた時、該レジスタから該データ
バスへのデータ読出しを中断し、該アクセス要求を受け
たメモリセルのデータをセンスアンプを介して該データ
バスへ読出し、引き続き該レジスタから該データバスへ
のデータ読出しを行なうので、シリアルリード中にラン
ダムアクセス要求を受けた場合でも、データを間断なく
読み出すことができ、無駄時間を低減することができる
という効果を奏する。
【００５４】
【００５５】
【００５６】
【図面の簡単な説明】
【図１】本発明の一実施例のシンクロナスＤＲＡＭの概
略構成を示すブロック図である。
略構成を示すブロック図である。
【図２】メモリセルアレイが２行２列のメモリセルで構
成されている場合の、図１のバンク０の要部回路図であ
る。
成されている場合の、図１のバンク０の要部回路図であ
る。
【図３】図１のシンクロナスＤＲＡＭの動作例を示すタ
イムチャートである。
イムチャートである。
【図４】従来のシンクロナスＤＲＡＭの概略構成を示す
ブロック図である。
ブロック図である。
【図５】図４のシンクロナスＤＲＡＭの動作例を示すタ
イムチャートである。
イムチャートである。
１０、２０ メモリセルアレイ
１１、２１、２１Ａ、２１Ｂ 行アドレスバッファレジ
スタ １２、２２ 行デコーダ １３、２３、１３１、１３２ センスアンプ １４、１４Ａ、２４、２４Ａ 列スイッチ回路 １５、１５Ａ、１５Ｂ、２５、２５Ａ、２５Ｂ 列アド
レスカウンタ １６、２６ 列デコーダ １７、２７ 行データレジスタ １８、２８ マルチプレクサ １９、２９ デマルチプレクサ ３０ 入出力回路 ３１、３１Ａ 制御回路 １７１、１７２ フリップフロップ
スタ １２、２２ 行デコーダ １３、２３、１３１、１３２ センスアンプ １４、１４Ａ、２４、２４Ａ 列スイッチ回路 １５、１５Ａ、１５Ｂ、２５、２５Ａ、２５Ｂ 列アド
レスカウンタ １６、２６ 列デコーダ １７、２７ 行データレジスタ １８、２８ マルチプレクサ １９、２９ デマルチプレクサ ３０ 入出力回路 ３１、３１Ａ 制御回路 １７１、１７２ フリップフロップ
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(56)参考文献 特開 平５−182455（ＪＰ，Ａ)
特開 平５−325538（ＪＰ，Ａ)
特開 昭52−124827（ＪＰ，Ａ)
特開 平５−274862（ＪＰ，Ａ)
特開 平５−274864（ＪＰ，Ａ)
特開 平７−45065（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/401
Claims (8)
- 【請求項１】 メモリセルアレイと、 該メモリセルアレイからデータが読み出される複数のビ
ット線と、 該複数のビット線に読み出されたデータを増幅する複数
のセンスアンプと、 該複数のセンスアンプに対応して設けられた複数のレジ
スタと、 該センスアンプに保持されたデータ又は該レジスタに保
持されたデータを選択的に転送するデータバスを有する
半導体記憶装置において、 該レジスタから該データバスへのデータ読出し中に、メ
モリセルにアクセス要求を受けた時、該レジスタから該
データバスへのデータ読出しを中断し、該アクセス要求
を受けたメモリセルのデータを該センスアンプを介して
該データバスへ連続的に読出し、引き続き該レジスタか
ら該データバスへのデータの連続読み出しを再開するこ
とを特徴とする半導体記憶装置のデータ読出し方法。 - 【請求項２】 クロックに同期して前記データを外部に
出力することを特徴とする請求項１記載の半導体記憶装
置のデータ読出し方法。 - 【請求項３】 前記半導体記憶装置はさらに、 前記複数のビット線とこれらに対応する前記複数のレジ
スタとの間に設けられた第１スイッチ素子群と、 該複数のビット線と前記データバスとの間を選択的に導
通させる第２スイッチ素子群と、 該データバスと該複数のレジスタとの間を選択的に導通
させる第３スイッチ素子群と、 を備えていることを特徴とする請求項１記載の半導体記
憶装置のデータ読み出し方法。 - 【請求項４】 前記複数のセンスアンプが保持するデー
タを前記第１のスイッチ群を介して前記複数のレジスタ
へ転送し、前記レジスタから前記データバスへのデータ
読出しは前記第３のスイッチ群を介して行なうことを特
徴とする請求項３記載の半導体記憶装置のデータ読出し
方法。 - 【請求項５】 前記アクセス要求を受けたメモリセルデ
ータの前記センスアンプを介したデータの読出しは、前
記第２のスイッチ群を介して行なわれ、その際、前記第
１のスイッチ群と第３のスイッチ群はオフ状態であるこ
とを特徴とする請求項３又は４記載の半導体装置のデー
タ読出し方法。 - 【請求項６】 前記半導体記憶装置はさらに、 入力端がアドレスバスに接続された第１の列アドレスカ
ウンタと、 入力端が該アドレスバスに接続された第２の列アドレス
カウンタと、 該第１と第２の列アドレスカウンタの一方の出力を選択
して列デコーダに供給するマルチプレクサと、 該列デコーダの出力を前記第２スイッチ素子群と第３ス
イッチ素子群の一方の制御入力端に供給するデマルチプ
レクサとを備え、 前記センスアンプから前記データバスにデータを読み出
す場合には、該アドレスバス上のアドレスを該第１の列
アドレスカウンタに保持し、該マルチプレクサは該第１
の列アドレスカウンタの出力を選択し、かつ、該デマル
チプレクサは該第２スイッチ素子群を選択し、 前記レジスタから前記データバスへデータを読み出す場
合には、該アドレスバス上のアドレスを該第２の列アド
レスカウンタに保持し、該マルチプレクサは該第２の列
アドレスカウンタの出力を選択し、かつ、該デマルチプ
レクサは該第３スイッチ素子群を選択する、 ことを特徴とする請求項３記載の半導体記憶装置のデー
タ読み出し方法。 - 【請求項７】 前記レジスタから前記データバスへのデ
ータ読出し中に、メモリセルにアクセス要求を受けた
時、該レジスタから該データバスへのデータの読出し動
作と並行して、アクセス対象の該メモリセルに対応した
ワード線を選択することを特徴とする請求項１記載の半
導体記憶装置のデータ読み出し方法。 - 【請求項８】 前記複数のセンスアンプに保持したデー
タを前記複数のレジスタに転送させた後の該クロックに
同期して、前記複数のビット線をプリチャージすること
を特徴とする請求項１記載の半導体記憶装置のデータ読
み出し方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16190794A JP3380050B2 (ja) | 1994-07-14 | 1994-07-14 | 半導体記憶装置のデータ読み出し方法 |
| KR1019950010460A KR0160563B1 (ko) | 1994-07-14 | 1995-04-29 | 동기형 반도체 기억 장치 및 그 판독 제어 방법 |
| US08/433,255 US5568427A (en) | 1994-07-14 | 1995-05-02 | Memory and method of reading out of the memory |
| TW084104763A TW275710B (ja) | 1994-07-14 | 1995-05-13 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16190794A JP3380050B2 (ja) | 1994-07-14 | 1994-07-14 | 半導体記憶装置のデータ読み出し方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0831169A JPH0831169A (ja) | 1996-02-02 |
| JP3380050B2 true JP3380050B2 (ja) | 2003-02-24 |
Family
ID=15744293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16190794A Expired - Lifetime JP3380050B2 (ja) | 1994-07-14 | 1994-07-14 | 半導体記憶装置のデータ読み出し方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5568427A (ja) |
| JP (1) | JP3380050B2 (ja) |
| KR (1) | KR0160563B1 (ja) |
| TW (1) | TW275710B (ja) |
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|---|---|---|---|---|
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| JP4057084B2 (ja) * | 1996-12-26 | 2008-03-05 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR100247923B1 (ko) * | 1997-01-29 | 2000-03-15 | 윤종용 | 스위치신호발생기및이를이용한고속동기형sram |
| JPH1139894A (ja) * | 1997-07-23 | 1999-02-12 | Sharp Corp | クロック同期式読み出し専用メモリ |
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| JP3277860B2 (ja) * | 1997-09-30 | 2002-04-22 | 日本電気株式会社 | ロウバッファ内蔵半導体メモリ |
| CA2217375C (en) * | 1997-09-30 | 2001-09-11 | Valerie Lines | Bi-directional data bus scheme with optimized read and write characteristics |
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| WO1999046775A2 (en) | 1998-03-10 | 1999-09-16 | Rambus, Inc. | Performing concurrent refresh and current control operations in a memory subsystem |
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| US5963481A (en) * | 1998-06-30 | 1999-10-05 | Enhanced Memory Systems, Inc. | Embedded enhanced DRAM, and associated method |
| JP2000049305A (ja) * | 1998-07-28 | 2000-02-18 | Hitachi Ltd | 半導体記憶装置 |
| US6330636B1 (en) | 1999-01-29 | 2001-12-11 | Enhanced Memory Systems, Inc. | Double data rate synchronous dynamic random access memory device incorporating a static RAM cache per memory bank |
| IT1318978B1 (it) * | 2000-10-06 | 2003-09-19 | St Microelectronics Srl | Struttura di controllo e temporizzazione per una memoria |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6211977A (ja) * | 1985-07-10 | 1987-01-20 | Toshiba Corp | 画像メモリ |
| US4980862A (en) * | 1987-11-10 | 1990-12-25 | Mosaid, Inc. | Folded bitline dynamic ram with reduced shared supply voltages |
| DE69023556T2 (de) * | 1989-06-26 | 1996-07-18 | Nec Corp | Halbleiterspeicher mit einem verbesserten Datenleseschema. |
| JP3101298B2 (ja) * | 1990-03-30 | 2000-10-23 | 株式会社東芝 | 半導体メモリ装置 |
| US5241503A (en) * | 1991-02-25 | 1993-08-31 | Motorola, Inc. | Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers |
| JP3231842B2 (ja) * | 1992-06-23 | 2001-11-26 | 株式会社 沖マイクロデザイン | シリアルアクセスメモリ |
| KR100256120B1 (ko) * | 1993-09-22 | 2000-05-15 | 김영환 | 고속 감지 증폭기 |
-
1994
- 1994-07-14 JP JP16190794A patent/JP3380050B2/ja not_active Expired - Lifetime
-
1995
- 1995-04-29 KR KR1019950010460A patent/KR0160563B1/ko not_active IP Right Cessation
- 1995-05-02 US US08/433,255 patent/US5568427A/en not_active Expired - Lifetime
- 1995-05-13 TW TW084104763A patent/TW275710B/zh not_active IP Right Cessation
Also Published As
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|---|---|
| JPH0831169A (ja) | 1996-02-02 |
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| US5568427A (en) | 1996-10-22 |
| KR0160563B1 (ko) | 1998-12-01 |
| TW275710B (ja) | 1996-05-11 |
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