JP2000049305A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 入出力線の寄生容量に着目しながら多ビット
化を行い、特にメモリセルアレー上配線、非階層入出力
線方式を用いて多ビット化を図ることができる半導体記
憶装置を提供する。 【解決手段】 ６４ＭｂＤＲＡＭであって、メモリセル
アレー領域１５、センスアンプ領域１６、サブワードド
ライバ領域１７、クロスエリア１８などから構成され、
ワード線Ｗと平行な水平入出力線ＩＯＨ毎に、センスア
ンプ上のスルーホールで第２金属配線層Ｍ２−第３金属
配線層Ｍ３間の接続を行い、ビット線ＢＬと平行な垂直
入出力線ＩＯＶが複数のメモリセルアレー領域１５をカ
ラム選択信号線ＹＳと平行に渡り、メモリセルアレー領
域１５外のメインアンプＭＡと接続する。この入出力線
構成において、ワード線Ｗを多数選べば、それだけ多ビ
ット出力が可能である。
化を行い、特にメモリセルアレー上配線、非階層入出力
線方式を用いて多ビット化を図ることができる半導体記
憶装置を提供する。 【解決手段】 ６４ＭｂＤＲＡＭであって、メモリセル
アレー領域１５、センスアンプ領域１６、サブワードド
ライバ領域１７、クロスエリア１８などから構成され、
ワード線Ｗと平行な水平入出力線ＩＯＨ毎に、センスア
ンプ上のスルーホールで第２金属配線層Ｍ２−第３金属
配線層Ｍ３間の接続を行い、ビット線ＢＬと平行な垂直
入出力線ＩＯＶが複数のメモリセルアレー領域１５をカ
ラム選択信号線ＹＳと平行に渡り、メモリセルアレー領
域１５外のメインアンプＭＡと接続する。この入出力線
構成において、ワード線Ｗを多数選べば、それだけ多ビ
ット出力が可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にダイナミックメモリで超多ビットを同時にア
クセス（入出力）できるメモリセルアレー方式に関す
る。
関し、特にダイナミックメモリで超多ビットを同時にア
クセス（入出力）できるメモリセルアレー方式に関す
る。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、ＤＲＡＭなどの半導体記憶装置においては、半導体
メモリシステムの実効バンド幅（周波数×入出力ビット
数）を増すため、メモリチップはますます多ビット化の
要請が強い。しかし、チップ面積の増加を防ぎながら３
２ビット以上、たとえば１２８ビット程度の超多ビット
入出力幅を実現することは容易ではない。これを実現す
るにはメモリセルアレーの改良が必要である。
て、ＤＲＡＭなどの半導体記憶装置においては、半導体
メモリシステムの実効バンド幅（周波数×入出力ビット
数）を増すため、メモリチップはますます多ビット化の
要請が強い。しかし、チップ面積の増加を防ぎながら３
２ビット以上、たとえば１２８ビット程度の超多ビット
入出力幅を実現することは容易ではない。これを実現す
るにはメモリセルアレーの改良が必要である。
【０００３】
【発明が解決しようとする課題】ところで、前記のよう
なＤＲＡＭなどの半導体記憶装置について、本発明者が
検討した、本発明の前提となるＤＲＡＭの構成と問題点
を図１７〜図２０に基づいて説明する。
なＤＲＡＭなどの半導体記憶装置について、本発明者が
検討した、本発明の前提となるＤＲＡＭの構成と問題点
を図１７〜図２０に基づいて説明する。
【０００４】図１７(a) は、非階層入出力線方式の例で
ある。１６ＭｂＤＲＡＭや６４ＭｂＤＲＡＭで用いてい
る。入出力線ＩＯはセンスアンプ上にワード線と平行に
配置し、メインアンプと直結する。カラム選択信号線Ｙ
Ｓがオンの時、ビット線（ＢＬＴ，ＢＬＢ）と入出力線
ＩＯＴ，ＩＯＢをセンスアンプ内のＭＯＳスイッチを介
して接続する。入出力線ＩＯの寄生容量を小さくするた
め、図１７(b) のようにワード線を短辺方向とし、１６
ｋＷ×４ｋＢＬ対の構成で６４Ｍｂをつくる。この方式
で多ビットメモリセルを同時にアクセス（読み出し／書
き込み）しようとすると、センスアンプ上の入出力線数
が増え（１組２本）、センスアンプ寸法が増加する。
ある。１６ＭｂＤＲＡＭや６４ＭｂＤＲＡＭで用いてい
る。入出力線ＩＯはセンスアンプ上にワード線と平行に
配置し、メインアンプと直結する。カラム選択信号線Ｙ
Ｓがオンの時、ビット線（ＢＬＴ，ＢＬＢ）と入出力線
ＩＯＴ，ＩＯＢをセンスアンプ内のＭＯＳスイッチを介
して接続する。入出力線ＩＯの寄生容量を小さくするた
め、図１７(b) のようにワード線を短辺方向とし、１６
ｋＷ×４ｋＢＬ対の構成で６４Ｍｂをつくる。この方式
で多ビットメモリセルを同時にアクセス（読み出し／書
き込み）しようとすると、センスアンプ上の入出力線数
が増え（１組２本）、センスアンプ寸法が増加する。
【０００５】図１７(b) で、６４ＭｂシンクロナスＤＲ
ＡＭでは、リフレッシュサイクル（アドレスピン）規格
から通常１バンク動作では選択ワード線は２本に限ら
れ、センスアンプ交互配置で１６ビット入出力を行うに
は１センスアンプ上に４ＩＯ対を配置する必要がある。
もし３２ビット入出力を行うには、１センスアンプ上に
８ＩＯ対を配置する必要があり、センスアンプ寸法が増
加する。また非階層なので、多数のＭＯＳスイッチのジ
ャンクション容量と配線容量が入出力線ＩＯの寄生容量
となり、読み出し／書き込み速度の劣化要因となる。
ＡＭでは、リフレッシュサイクル（アドレスピン）規格
から通常１バンク動作では選択ワード線は２本に限ら
れ、センスアンプ交互配置で１６ビット入出力を行うに
は１センスアンプ上に４ＩＯ対を配置する必要がある。
もし３２ビット入出力を行うには、１センスアンプ上に
８ＩＯ対を配置する必要があり、センスアンプ寸法が増
加する。また非階層なので、多数のＭＯＳスイッチのジ
ャンクション容量と配線容量が入出力線ＩＯの寄生容量
となり、読み出し／書き込み速度の劣化要因となる。
【０００６】図１８(a) は、階層入出力線方式の例であ
る。階層入出力線方式の原理は特公平４−５９７１２号
公報にあり、階層入出力線方式と階層ワード線方式とを
組み合わせたものは特開平８−１８１２９２号公報に開
示されている。入出力線は、ローカル入出力線ＬＩＯと
メイン入出力線ＭＩＯからなる。ローカル入出力線ＬＩ
Ｏはセンスアンプ上に配置され、少数のメモリセルアレ
ーに係わる。クロスエリアにおいて、ローカル入出力線
ＬＩＯとメイン入出力線ＭＩＯをスイッチＭＯＳで接続
する。この図の場合はＬＩＯ−ＭＩＯ間のスイッチＭＯ
ＳはＮＭＯＳとＰＭＯＳのアナログゲートとしている。
それらのゲートをセンスアンププリチャージ信号ＢＬＥ
Ｑ，ＢＬＥＱＢで制御することにより、活性センスアン
プでのスイッチＭＯＳはオン、非活性センスアンプでの
スイッチＭＯＳはオフとする。メイン入出力線ＭＩＯ
は、サブワードドライバ上にローカル入出力線ＬＩＯと
直交するように配置され、多数のメモリセルアレーにま
たがって配置される。
る。階層入出力線方式の原理は特公平４−５９７１２号
公報にあり、階層入出力線方式と階層ワード線方式とを
組み合わせたものは特開平８−１８１２９２号公報に開
示されている。入出力線は、ローカル入出力線ＬＩＯと
メイン入出力線ＭＩＯからなる。ローカル入出力線ＬＩ
Ｏはセンスアンプ上に配置され、少数のメモリセルアレ
ーに係わる。クロスエリアにおいて、ローカル入出力線
ＬＩＯとメイン入出力線ＭＩＯをスイッチＭＯＳで接続
する。この図の場合はＬＩＯ−ＭＩＯ間のスイッチＭＯ
ＳはＮＭＯＳとＰＭＯＳのアナログゲートとしている。
それらのゲートをセンスアンププリチャージ信号ＢＬＥ
Ｑ，ＢＬＥＱＢで制御することにより、活性センスアン
プでのスイッチＭＯＳはオン、非活性センスアンプでの
スイッチＭＯＳはオフとする。メイン入出力線ＭＩＯ
は、サブワードドライバ上にローカル入出力線ＬＩＯと
直交するように配置され、多数のメモリセルアレーにま
たがって配置される。
【０００７】階層入出力線では、ローカル入出力線ＬＩ
Ｏとメイン入出力線ＭＩＯに係わる合計の寄生容量を低
減し、アクセス時間を高速化できるのが第１の利点であ
る。ローカル入出力線ＬＩＯを水平方向に多数に分割す
ることにより、図１７よりも×１６ビットや×３２ビッ
トを実現しやすいのが第２の利点である。たとえば図１
８(a) で１本のワード線を選択したとき、クロスエリア
のＬＩＯ−ＭＩＯスイッチにより、多数のメイン入出力
線ＭＩＯ対をサブワードドライバ列に沿って垂直方向に
取り出す。しかし、×６４ビット以上を実現するのはか
なり困難である。その理由は、メイン入出力線ＭＩＯを
サブワードドライバ上にカラム選択信号線ＹＳと平行に
配置するので、サブワードドライバ列の数によりビット
数が制限されるからである。もし×６４ビット以上を実
現するにはクロスエリアのＭＯＳスイッチの数が増える
し、サブワードドライバ上のＭＩＯ数も増え、レイアウ
トが苦しくなる。
Ｏとメイン入出力線ＭＩＯに係わる合計の寄生容量を低
減し、アクセス時間を高速化できるのが第１の利点であ
る。ローカル入出力線ＬＩＯを水平方向に多数に分割す
ることにより、図１７よりも×１６ビットや×３２ビッ
トを実現しやすいのが第２の利点である。たとえば図１
８(a) で１本のワード線を選択したとき、クロスエリア
のＬＩＯ−ＭＩＯスイッチにより、多数のメイン入出力
線ＭＩＯ対をサブワードドライバ列に沿って垂直方向に
取り出す。しかし、×６４ビット以上を実現するのはか
なり困難である。その理由は、メイン入出力線ＭＩＯを
サブワードドライバ上にカラム選択信号線ＹＳと平行に
配置するので、サブワードドライバ列の数によりビット
数が制限されるからである。もし×６４ビット以上を実
現するにはクロスエリアのＭＯＳスイッチの数が増える
し、サブワードドライバ上のＭＩＯ数も増え、レイアウ
トが苦しくなる。
【０００８】図１９は、メモリセルアレーまわりの回路
図で、メモリセルアレー領域１５と隣接するサブワード
ドライバ領域１７（階層ワード線方式でのワードドライ
バ）、センスアンプ領域１６も示す。階層ワード線方
式、シェアドセンスアンプ（センスアンプを上下メモリ
セルアレーで共用する）、センスアンプとサブワードド
ライバの交差するクロスエリアにセンスアンプドライバ
やＬＩＯ−ＭＩＯスイッチを配置する。ＶＤＤＣＬＰに
よるオーバードライブ駆動センスアンプを想定してい
る。クロスエリアでは、このように多数の回路をセンス
アンプとサブワードドライバで決定される狭い領域に配
置する必要があり、レイアウトがなかなか困難である。
階層入出力線方式に伴い、ＬＩＯ−ＭＩＯスイッチやＬ
ＩＯハーフプリチャージ回路、ＭＩＯ分散ハイプリチャ
ージ回路を置かなければならず、レイアウトがなかなか
難しい。さらに、６４ビット以上へ多ビット化するには
ＬＩＯ−ＭＩＯスイッチの数も増える。また、垂直方向
に延びるメイン入出力線ＭＩＯ対は多ビット化に伴い、
線数が増えサブワードドライバ面積の律則要因となる。
図で、メモリセルアレー領域１５と隣接するサブワード
ドライバ領域１７（階層ワード線方式でのワードドライ
バ）、センスアンプ領域１６も示す。階層ワード線方
式、シェアドセンスアンプ（センスアンプを上下メモリ
セルアレーで共用する）、センスアンプとサブワードド
ライバの交差するクロスエリアにセンスアンプドライバ
やＬＩＯ−ＭＩＯスイッチを配置する。ＶＤＤＣＬＰに
よるオーバードライブ駆動センスアンプを想定してい
る。クロスエリアでは、このように多数の回路をセンス
アンプとサブワードドライバで決定される狭い領域に配
置する必要があり、レイアウトがなかなか困難である。
階層入出力線方式に伴い、ＬＩＯ−ＭＩＯスイッチやＬ
ＩＯハーフプリチャージ回路、ＭＩＯ分散ハイプリチャ
ージ回路を置かなければならず、レイアウトがなかなか
難しい。さらに、６４ビット以上へ多ビット化するには
ＬＩＯ−ＭＩＯスイッチの数も増える。また、垂直方向
に延びるメイン入出力線ＭＩＯ対は多ビット化に伴い、
線数が増えサブワードドライバ面積の律則要因となる。
【０００９】図２０は、階層入出力線方式での寄生容量
低下の説明図である。階層入出力線の狙いはローカル入
出力線ＬＩＯとメイン入出力線ＭＩＯを分割し、ＬＩＯ
＋ＭＩＯとしてみた合計の寄生容量を低減しようとする
ものである。ローカル入出力線ＬＩＯの寄生容量は、１
つないし４つのメモリセルアレーを渡るときの、第２金
属配線層Ｍ２の配線容量とセンスアンプのｍ個のＹＳス
イッチＭＯＳのジャンクション容量の和である。メイン
入出力線ＭＩＯの寄生容量は２ｎ個のメモリセルアレー
を渡るときの、第３金属配線層Ｍ３の配線容量とクロス
エリアのＬＩＯ−ＭＩＯスイッチＭＯＳのジャンクショ
ン容量の和である。非活性のメモリセルアレーのＬＩＯ
寄生容量は見えない。従って階層入出力線方式により低
容量化に効果が大きいのは、ローカル入出力線ＬＩＯの
寄生容量が大きい時（ＬＩＯが水平方向に多数のメモリ
セルアレーで共用されるとき）と、ｎ値が大きい時であ
る。クロスエリアのＬＩＯ−ＭＩＯスイッチＭＯＳのジ
ャンクション容量は、そのＭＯＳ寸法が大きいとかなり
大きくなる。こうして総合寄生容量の減少率が小さい
と、スイッチＭＯＳのオン抵抗のため、階層入出力線方
式は非階層入出力線方式に比べあまり高速化の効果がな
いことになってしまう。
低下の説明図である。階層入出力線の狙いはローカル入
出力線ＬＩＯとメイン入出力線ＭＩＯを分割し、ＬＩＯ
＋ＭＩＯとしてみた合計の寄生容量を低減しようとする
ものである。ローカル入出力線ＬＩＯの寄生容量は、１
つないし４つのメモリセルアレーを渡るときの、第２金
属配線層Ｍ２の配線容量とセンスアンプのｍ個のＹＳス
イッチＭＯＳのジャンクション容量の和である。メイン
入出力線ＭＩＯの寄生容量は２ｎ個のメモリセルアレー
を渡るときの、第３金属配線層Ｍ３の配線容量とクロス
エリアのＬＩＯ−ＭＩＯスイッチＭＯＳのジャンクショ
ン容量の和である。非活性のメモリセルアレーのＬＩＯ
寄生容量は見えない。従って階層入出力線方式により低
容量化に効果が大きいのは、ローカル入出力線ＬＩＯの
寄生容量が大きい時（ＬＩＯが水平方向に多数のメモリ
セルアレーで共用されるとき）と、ｎ値が大きい時であ
る。クロスエリアのＬＩＯ−ＭＩＯスイッチＭＯＳのジ
ャンクション容量は、そのＭＯＳ寸法が大きいとかなり
大きくなる。こうして総合寄生容量の減少率が小さい
と、スイッチＭＯＳのオン抵抗のため、階層入出力線方
式は非階層入出力線方式に比べあまり高速化の効果がな
いことになってしまう。
【００１０】そこで、本発明の目的は、入出力線の寄生
容量に着目しながら多ビット化を行い、特にメモリセル
アレー上配線による入出力線方式を用いて多ビット化を
図ることができる半導体記憶装置を提供するものであ
る。
容量に着目しながら多ビット化を行い、特にメモリセル
アレー上配線による入出力線方式を用いて多ビット化を
図ることができる半導体記憶装置を提供するものであ
る。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】すなわち、本発明による半導体記憶装置
は、多ビットに適した入出力線方式に適用されるもので
あり、クロスエリアにレイアウト負担をかけないこと、
サブワードドライバ上の入出力線の配線数を増やさない
ことである。
は、多ビットに適した入出力線方式に適用されるもので
あり、クロスエリアにレイアウト負担をかけないこと、
サブワードドライバ上の入出力線の配線数を増やさない
ことである。
【００１４】第１の手段として、多ビット化のために、
メモリセルアレー上配線（第２金属配線層Ｍ２と第３金
属配線層Ｍ３のいずれかまたは両方）を用いることにす
る。
メモリセルアレー上配線（第２金属配線層Ｍ２と第３金
属配線層Ｍ３のいずれかまたは両方）を用いることにす
る。
【００１５】第２の手段として、クロスエリアのローカ
ル入出力線−メイン入出力線間のスイッチを廃止し、単
純非階層入出力線方式とする。ただし、前記図１７と異
なり水平、垂直の両入出力線を用いる。水平、垂直の接
続はセンスアンプ上のスルーホールで行う。
ル入出力線−メイン入出力線間のスイッチを廃止し、単
純非階層入出力線方式とする。ただし、前記図１７と異
なり水平、垂直の両入出力線を用いる。水平、垂直の接
続はセンスアンプ上のスルーホールで行う。
【００１６】具体的には、複数のメモリセルサブアレー
を２次元配列、水平方向に並んだセンスアンプ上の水平
入出力線（Ｍ２）とそれと直交する別の層の垂直入出力
線（Ｍ３）とをセンスアンプ上のスルーホールで接続
し、垂直入出力線をメモリセルアレー上にカラム選択信
号線と平行に置き、これを複数のメモリセルアレーをま
たがるように配置し、メモリセルアレー外部でメインア
ンプ、書き込みドライバと接続することにより、水平方
向に並んだ多数のメモリセルアレーの各々から同時（並
列）に多数のビットを入出力することを可能にするもの
である。
を２次元配列、水平方向に並んだセンスアンプ上の水平
入出力線（Ｍ２）とそれと直交する別の層の垂直入出力
線（Ｍ３）とをセンスアンプ上のスルーホールで接続
し、垂直入出力線をメモリセルアレー上にカラム選択信
号線と平行に置き、これを複数のメモリセルアレーをま
たがるように配置し、メモリセルアレー外部でメインア
ンプ、書き込みドライバと接続することにより、水平方
向に並んだ多数のメモリセルアレーの各々から同時（並
列）に多数のビットを入出力することを可能にするもの
である。
【００１７】あるいは、垂直入出力線をメモリセルアレ
ー上にカラム選択信号線と平行に置き、この垂直入出力
線をメモリセルアレー上でスルーホールで接続して直交
方向に変換し、これを複数のメモリセルアレーをまたが
るように配置し、メモリセルアレー外部でメインアン
プ、書き込みドライバと接続することにより、水平方向
に並んだ多数のメモリセルアレーの各々から同時に多数
のビットを入出力することを可能にするものである。
ー上にカラム選択信号線と平行に置き、この垂直入出力
線をメモリセルアレー上でスルーホールで接続して直交
方向に変換し、これを複数のメモリセルアレーをまたが
るように配置し、メモリセルアレー外部でメインアン
プ、書き込みドライバと接続することにより、水平方向
に並んだ多数のメモリセルアレーの各々から同時に多数
のビットを入出力することを可能にするものである。
【００１８】または、複数のメモリセルサブアレーを２
次元配列、水平方向に並んだセンスアンプ上の水平ロー
カル入出力線（Ｍ２）をクロスエリアのＭＯＳスイッチ
でそれと直交しサブワードドライバ上をはしる垂直メイ
ン入出力線（Ｍ３）に変換し、サブワードドライバ列の
途中でスルーホールでＭ２に変換し、再び水平方向と
し、さらにメモリセルアレー上のスルーホールで垂直方
向のメイン入出力線（Ｍ３）に変換しメモリセルアレー
上をカラム選択信号線と平行に置き、これを複数のメモ
リセルアレーをまたがるように配置し、垂直メイン入出
力線がメインアンプ、書き込みドライバと接続すること
により、水平方向に並んだ多数のサブアレーの各々から
同時に多数のビットを入出力することを可能にするもの
である。
次元配列、水平方向に並んだセンスアンプ上の水平ロー
カル入出力線（Ｍ２）をクロスエリアのＭＯＳスイッチ
でそれと直交しサブワードドライバ上をはしる垂直メイ
ン入出力線（Ｍ３）に変換し、サブワードドライバ列の
途中でスルーホールでＭ２に変換し、再び水平方向と
し、さらにメモリセルアレー上のスルーホールで垂直方
向のメイン入出力線（Ｍ３）に変換しメモリセルアレー
上をカラム選択信号線と平行に置き、これを複数のメモ
リセルアレーをまたがるように配置し、垂直メイン入出
力線がメインアンプ、書き込みドライバと接続すること
により、水平方向に並んだ多数のサブアレーの各々から
同時に多数のビットを入出力することを可能にするもの
である。
【００１９】よって、前記半導体記憶装置によれば、第
１の手段のみにより、階層入出力線方式を用い、クロス
エリアのローカル入出力線−メイン入出力線間のスイッ
チを用いたたまま、メモリセルアレー上配線を駆使して
多ビット化を図ることができる。これはクロスエリアの
単純化とはならないが、入出力線数を増やしてもサブワ
ードドライバ領域の面積増加とはならない。この件につ
いては、発明の実施の形態で少しだけ後述する。
１の手段のみにより、階層入出力線方式を用い、クロス
エリアのローカル入出力線−メイン入出力線間のスイッ
チを用いたたまま、メモリセルアレー上配線を駆使して
多ビット化を図ることができる。これはクロスエリアの
単純化とはならないが、入出力線数を増やしてもサブワ
ードドライバ領域の面積増加とはならない。この件につ
いては、発明の実施の形態で少しだけ後述する。
【００２０】さらに、第２の手段と第１の手段を組み合
わせることにより、非階層入出力線方式を用い、さらに
メモリセルアレー上配線を用い、多ビット化を図ること
ができる。これは多ビット化と合わせてクロスエリアの
単純化にもつながる。この件については、発明の実施の
形態の大部分をさいて後述する。
わせることにより、非階層入出力線方式を用い、さらに
メモリセルアレー上配線を用い、多ビット化を図ること
ができる。これは多ビット化と合わせてクロスエリアの
単純化にもつながる。この件については、発明の実施の
形態の大部分をさいて後述する。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００２２】図１は本発明の一実施の形態である半導体
記憶装置を示す概略レイアウト図と部分拡大図、図２〜
図７，図１５，図１６は本実施の形態の半導体記憶装置
において、多ビットに適した入出力線方式を示す概略レ
イアウト図、図８，図９は半導体記憶装置のチップ構成
を示す概略レイアウト図、図１０〜図１２はカラム選択
制御方式を示す説明図、図１３はセンスアンプを示す概
略レイアウト図、図１４は入出力線の低雑音化のための
ツイスト構造を示す説明図である。
記憶装置を示す概略レイアウト図と部分拡大図、図２〜
図７，図１５，図１６は本実施の形態の半導体記憶装置
において、多ビットに適した入出力線方式を示す概略レ
イアウト図、図８，図９は半導体記憶装置のチップ構成
を示す概略レイアウト図、図１０〜図１２はカラム選択
制御方式を示す説明図、図１３はセンスアンプを示す概
略レイアウト図、図１４は入出力線の低雑音化のための
ツイスト構造を示す説明図である。
【００２３】まず、図１により本実施の形態の半導体記
憶装置のレイアウト構成を説明する。図１(a) は半導体
記憶装置の概略レイアウト図、図１(b) は部分拡大図で
ある。
憶装置のレイアウト構成を説明する。図１(a) は半導体
記憶装置の概略レイアウト図、図１(b) は部分拡大図で
ある。
【００２４】本実施の形態の半導体記憶装置は、たとえ
ば６４ＭｂＤＲＡＭとされ、このメモリチップ１０に
は、メインローデコーダ領域１１、メインワードドライ
バ領域１２、カラムデコーダ領域１３、周辺回路／ボン
ディングパッド領域１４、メモリセルアレー領域１５、
センスアンプ領域１６、サブワードドライバ領域１７、
クロスエリア１８などが周知の半導体製造技術によって
形成されている。
ば６４ＭｂＤＲＡＭとされ、このメモリチップ１０に
は、メインローデコーダ領域１１、メインワードドライ
バ領域１２、カラムデコーダ領域１３、周辺回路／ボン
ディングパッド領域１４、メモリセルアレー領域１５、
センスアンプ領域１６、サブワードドライバ領域１７、
クロスエリア１８などが周知の半導体製造技術によって
形成されている。
【００２５】この６４ＭｂＤＲＡＭにおいて、メモリセ
ルアレー領域１５の基本のメモリセルアレーは、たとえ
ば５１２ワード線（Ｗ）×５１２ビット線対（ＢＬ対）
としている。ワード線は長辺方向、ビット線は短辺方向
に延びている。階層ワード線構成、多分割ビット線構成
を用いて、全体で８ｋワード線×８ｋビット線対で６４
Ｍビットを構成している。
ルアレー領域１５の基本のメモリセルアレーは、たとえ
ば５１２ワード線（Ｗ）×５１２ビット線対（ＢＬ対）
としている。ワード線は長辺方向、ビット線は短辺方向
に延びている。階層ワード線構成、多分割ビット線構成
を用いて、全体で８ｋワード線×８ｋビット線対で６４
Ｍビットを構成している。
【００２６】このメモリチップ１０において、長辺中央
のメインローデコーダ領域１１、メインワードドライバ
領域１２からサブワードドライバ領域１７のドライバを
制御するためのメインワード線、プリデコーダ線が左右
に出力される。短辺中央は周辺回路／ボンディングパッ
ド領域１４で、それとメモリセルアレー領域１５との間
にカラムデコーダ領域１３が置かれる。カラムデコーダ
の出力であるカラム選択信号線はメモリセルアレー領域
１５の上を通り抜けて多数のセンスアンプを制御する。
のメインローデコーダ領域１１、メインワードドライバ
領域１２からサブワードドライバ領域１７のドライバを
制御するためのメインワード線、プリデコーダ線が左右
に出力される。短辺中央は周辺回路／ボンディングパッ
ド領域１４で、それとメモリセルアレー領域１５との間
にカラムデコーダ領域１３が置かれる。カラムデコーダ
の出力であるカラム選択信号線はメモリセルアレー領域
１５の上を通り抜けて多数のセンスアンプを制御する。
【００２７】図１(b) の部分拡大図で示すように、メモ
リセルアレー領域１５の左右両端には、サブワードドラ
イバ領域１７が配置され、上下両側にはセンスアンプ領
域１６が配置される。従って、メモリセルアレー領域１
５はセンスアンプ領域１６とサブワードドライバ領域１
７に囲まれる。また、サブワードドライバ領域１７とセ
ンスアンプ領域１６が交差する領域はクロスエリア１８
と呼び、センスアンプドライバや入出力線のスイッチ回
路が設けられる。
リセルアレー領域１５の左右両端には、サブワードドラ
イバ領域１７が配置され、上下両側にはセンスアンプ領
域１６が配置される。従って、メモリセルアレー領域１
５はセンスアンプ領域１６とサブワードドライバ領域１
７に囲まれる。また、サブワードドライバ領域１７とセ
ンスアンプ領域１６が交差する領域はクロスエリア１８
と呼び、センスアンプドライバや入出力線のスイッチ回
路が設けられる。
【００２８】次に、図２〜図７を用いて、本発明による
多ビット同時アクセスに適した入出力線方式を説明す
る。図２〜図７において、(a) はメモリセルアレー領域
１５、センスアンプ領域１６、サブワードドライバ領域
１７、クロスエリア１８上に配置される入出力線の概略
レイアウト図であり、実線はワード線Ｗと平行な水平入
出力線ＩＯＨ、破線はビット線ＢＬと平行な垂直入出力
線ＩＯＶ、黒丸はスルーホールをそれぞれ示している。
簡単化のために４×４＝１６のメモリセルアレー領域１
５を示しているが、実際には水平方向、垂直方向に数を
増やせばよい。(b) は、(a) に対応するメモリセルアレ
ー領域１５内のメモリセルに接続されるワード線Ｗおよ
びビット線ＢＬと、カラム選択信号線ＹＳのレイアウト
方向を示した図である。
多ビット同時アクセスに適した入出力線方式を説明す
る。図２〜図７において、(a) はメモリセルアレー領域
１５、センスアンプ領域１６、サブワードドライバ領域
１７、クロスエリア１８上に配置される入出力線の概略
レイアウト図であり、実線はワード線Ｗと平行な水平入
出力線ＩＯＨ、破線はビット線ＢＬと平行な垂直入出力
線ＩＯＶ、黒丸はスルーホールをそれぞれ示している。
簡単化のために４×４＝１６のメモリセルアレー領域１
５を示しているが、実際には水平方向、垂直方向に数を
増やせばよい。(b) は、(a) に対応するメモリセルアレ
ー領域１５内のメモリセルに接続されるワード線Ｗおよ
びビット線ＢＬと、カラム選択信号線ＹＳのレイアウト
方向を示した図である。
【００２９】図２は、本発明による基本例（基本１）で
ある。この図２では、各水平入出力線ＩＯＨ毎に、セン
スアンプ上のスルーホールで第２金属配線層Ｍ２−第３
金属配線層Ｍ３間の接続を行い、垂直入出力線ＩＯＶが
複数のメモリセルアレーをカラム選択信号線ＹＳと平行
に渡り、メモリセルアレー外のメインアンプＭＡと接続
する。カラム選択信号線ＹＳの繰り返しピッチを工夫す
れば、ＹＳと同じ層で入出力線も配置することは充分可
能である（後述）。入出力線のハーフプリチャージとＶ
ＤＬプリチャージ回路はメインアンプＭＡの近端に置い
てもよいし、クロスエリアにおいてもよい。ＩＯＨ−Ｉ
ＯＶ−ＭＡは１対１対応なので、センスアンプは本発明
の前提となる技術と同様に、単純ＹＳ制御でよい。非選
択メモリセルアレーではビット線ハーフプリチャージで
あるので、それと接続される入出力線はハーフプリチャ
ージが望ましい。ワード線Ｗを多数選べば、それだけ多
ビット出力が可能である。もしセンスアンプで、後述の
カラム選択信号線ＹＳと水平方向のセンスアンプ状態信
号との論理制御を行えば、入出力線ハーフプリチャージ
は不要となり、入出力線ＶＤＬプリチャージでよい。
ある。この図２では、各水平入出力線ＩＯＨ毎に、セン
スアンプ上のスルーホールで第２金属配線層Ｍ２−第３
金属配線層Ｍ３間の接続を行い、垂直入出力線ＩＯＶが
複数のメモリセルアレーをカラム選択信号線ＹＳと平行
に渡り、メモリセルアレー外のメインアンプＭＡと接続
する。カラム選択信号線ＹＳの繰り返しピッチを工夫す
れば、ＹＳと同じ層で入出力線も配置することは充分可
能である（後述）。入出力線のハーフプリチャージとＶ
ＤＬプリチャージ回路はメインアンプＭＡの近端に置い
てもよいし、クロスエリアにおいてもよい。ＩＯＨ−Ｉ
ＯＶ−ＭＡは１対１対応なので、センスアンプは本発明
の前提となる技術と同様に、単純ＹＳ制御でよい。非選
択メモリセルアレーではビット線ハーフプリチャージで
あるので、それと接続される入出力線はハーフプリチャ
ージが望ましい。ワード線Ｗを多数選べば、それだけ多
ビット出力が可能である。もしセンスアンプで、後述の
カラム選択信号線ＹＳと水平方向のセンスアンプ状態信
号との論理制御を行えば、入出力線ハーフプリチャージ
は不要となり、入出力線ＶＤＬプリチャージでよい。
【００３０】図３は、本発明による基本例（基本１−
２）である。前記図２と異なり、垂直入出力線ＩＯＶは
複数のセンスアンプで接続する。センスアンプは、カラ
ム選択信号線ＹＳと水平方向のセンスアンプ状態信号と
の論理制御を必要とする。これは非活性センスアンプで
はビット線ハーフプリチャージであり、その電圧を乱さ
ないためと、非選択メモリセルアレーと入出力線との信
号入出力を禁止するためである。こうすれば入出力線の
ハーフプリチャージは不要で、ＶＤＬプリチャージのみ
でよい。
２）である。前記図２と異なり、垂直入出力線ＩＯＶは
複数のセンスアンプで接続する。センスアンプは、カラ
ム選択信号線ＹＳと水平方向のセンスアンプ状態信号と
の論理制御を必要とする。これは非活性センスアンプで
はビット線ハーフプリチャージであり、その電圧を乱さ
ないためと、非選択メモリセルアレーと入出力線との信
号入出力を禁止するためである。こうすれば入出力線の
ハーフプリチャージは不要で、ＶＤＬプリチャージのみ
でよい。
【００３１】図４は、本発明による基本例（基本１−
３）である。前記図２と異なり、メインアンプＭＡの近
端にセレクタスイッチＳＷを設け、非選択メモリセルア
レーからの入出力を絞る。メインアンプＭＡの数を増や
せないときに好適である。
３）である。前記図２と異なり、メインアンプＭＡの近
端にセレクタスイッチＳＷを設け、非選択メモリセルア
レーからの入出力を絞る。メインアンプＭＡの数を増や
せないときに好適である。
【００３２】図５は、本発明による基本例（基本１−
４）である。前記図２と異なり、センスアンプ上に２対
の水平入出力線ＩＯＨを置き、垂直入出力線ＩＯＶを複
数のメモリセルアレーで接続するものである。センスア
ンプは、カラム選択信号線ＹＳと水平方向のセンスアン
プ状態信号との論理制御を必要とする。センスアンプ交
互配置方式では選択されたメモリセルアレーの上下にセ
ンスアンプが活性化されており、両者から２対ずつ、合
計４対の入出力が可能である。従って１メモリセルアレ
ーから、４ビットの入出力を可能とする。水平方向にメ
モリセルアレーが３２個並べれば、３２×４＝１２８ビ
ットの同時入出力が可能である。
４）である。前記図２と異なり、センスアンプ上に２対
の水平入出力線ＩＯＨを置き、垂直入出力線ＩＯＶを複
数のメモリセルアレーで接続するものである。センスア
ンプは、カラム選択信号線ＹＳと水平方向のセンスアン
プ状態信号との論理制御を必要とする。センスアンプ交
互配置方式では選択されたメモリセルアレーの上下にセ
ンスアンプが活性化されており、両者から２対ずつ、合
計４対の入出力が可能である。従って１メモリセルアレ
ーから、４ビットの入出力を可能とする。水平方向にメ
モリセルアレーが３２個並べれば、３２×４＝１２８ビ
ットの同時入出力が可能である。
【００３３】図６は、本発明による基本例（基本２）で
ある。今までと同様にワード線Ｗは水平方向、ビット線
ＢＬやカラム選択信号線ＹＳは垂直方向とする。この図
６は前記図２と対応する。図６、後述の図７が図２〜図
５と最も異なることはメモリセルアレー上に水平入出力
線ＩＯＨ、垂直入出力線ＩＯＶの両方を配置することで
ある。図６では、まずセンスアンプ上の水平入出力線Ｉ
ＯＨをセンスアンプ上のスルーホールを用いて垂直方向
に変え、さらにメモリセルアレー上のスルーホールで水
平方向に変換し、メモリセルアレー外のメインアンプＭ
Ａと接続する。第２金属配線層Ｍ２の水平配線は階層ワ
ード方式による、Ｍ２ピッチ緩和を用いてメインワード
線やプリデコーダ線（ＦＸＢ）の間に挟み込む。この第
２金属配線層Ｍ２の配線の繰り返しピッチを工夫すれ
ば、同じＭ２で入出力線も配置することは充分可能であ
る。この方式は前記図１７(a) のようにワード線Ｗが短
辺方向のチップ構成で、センスアンプ上の配線をそれほ
ど増加させずに多ビット化を可能とするものである。セ
ンスアンプは本発明の前提となる技術と同様に、単純Ｙ
Ｓ制御でよい。非選択メモリセルアレーではビット線ハ
ーフプリチャージであるので、それと接続される入出力
線はハーフプリチャージが望ましい。ワード線Ｗを多数
選べば、それだけ多ビット出力が可能である。もしセン
スアンプで、カラム選択信号線ＹＳと水平方向のセンス
アンプ状態信号との論理制御を行えば、入出力線ハーフ
プリチャージは不要となる。
ある。今までと同様にワード線Ｗは水平方向、ビット線
ＢＬやカラム選択信号線ＹＳは垂直方向とする。この図
６は前記図２と対応する。図６、後述の図７が図２〜図
５と最も異なることはメモリセルアレー上に水平入出力
線ＩＯＨ、垂直入出力線ＩＯＶの両方を配置することで
ある。図６では、まずセンスアンプ上の水平入出力線Ｉ
ＯＨをセンスアンプ上のスルーホールを用いて垂直方向
に変え、さらにメモリセルアレー上のスルーホールで水
平方向に変換し、メモリセルアレー外のメインアンプＭ
Ａと接続する。第２金属配線層Ｍ２の水平配線は階層ワ
ード方式による、Ｍ２ピッチ緩和を用いてメインワード
線やプリデコーダ線（ＦＸＢ）の間に挟み込む。この第
２金属配線層Ｍ２の配線の繰り返しピッチを工夫すれ
ば、同じＭ２で入出力線も配置することは充分可能であ
る。この方式は前記図１７(a) のようにワード線Ｗが短
辺方向のチップ構成で、センスアンプ上の配線をそれほ
ど増加させずに多ビット化を可能とするものである。セ
ンスアンプは本発明の前提となる技術と同様に、単純Ｙ
Ｓ制御でよい。非選択メモリセルアレーではビット線ハ
ーフプリチャージであるので、それと接続される入出力
線はハーフプリチャージが望ましい。ワード線Ｗを多数
選べば、それだけ多ビット出力が可能である。もしセン
スアンプで、カラム選択信号線ＹＳと水平方向のセンス
アンプ状態信号との論理制御を行えば、入出力線ハーフ
プリチャージは不要となる。
【００３４】図７は、本発明による基本例（基本２−
４）である。この図７は前記図５と対応する。前記図６
と異なり、垂直入出力線ＩＯＶは複数のセンスアンプで
接続する。センスアンプは、カラム選択信号線ＹＳと水
平方向のセンスアンプ状態信号との論理制御を必要とす
る。これは非活性センスアンプではビット線ハーフプリ
チャージであり、その電圧を乱さないためと、非選択メ
モリセルアレーと入出力線との信号入出力を禁止するた
めである。こうすれば入出力線のハーフプリチャージは
不要で、ＶＤＬプリチャージのみでよい。これはクロス
エリアかあるいはメインアンプＭＡの近端に置く。
４）である。この図７は前記図５と対応する。前記図６
と異なり、垂直入出力線ＩＯＶは複数のセンスアンプで
接続する。センスアンプは、カラム選択信号線ＹＳと水
平方向のセンスアンプ状態信号との論理制御を必要とす
る。これは非活性センスアンプではビット線ハーフプリ
チャージであり、その電圧を乱さないためと、非選択メ
モリセルアレーと入出力線との信号入出力を禁止するた
めである。こうすれば入出力線のハーフプリチャージは
不要で、ＶＤＬプリチャージのみでよい。これはクロス
エリアかあるいはメインアンプＭＡの近端に置く。
【００３５】前記図２〜図７のように、本発明はこの前
提となる技術のＤＲＡＭやシンクロナスＤＲＡＭの超多
ビット化に有効だが、特にランバスＤＲＡＭのような超
多ビット、多バンクの方式に適用すると一層好適であ
る。両者の違いをメモリセルアレーに着目し、図８〜図
１４を用いて簡単に説明する。
提となる技術のＤＲＡＭやシンクロナスＤＲＡＭの超多
ビット化に有効だが、特にランバスＤＲＡＭのような超
多ビット、多バンクの方式に適用すると一層好適であ
る。両者の違いをメモリセルアレーに着目し、図８〜図
１４を用いて簡単に説明する。
【００３６】図８は、６４ＭｂシンクロナスＤＲＡＭの
チップ構成である。特徴は４バンク（Ｂ＃０〜Ｂ＃３）
構成で、各１バンクはチップの４分の１に対応してい
る。各バンク毎にカラムデコーダＹＤＥＣを持つので、
カラム選択信号線ＹＳはセンスアンプを単純制御すれば
よい。すなわち１つのバンクが選ばれたとき、バンク内
には１つまたは２つの活性センスアンプと多数の非活性
センスアンプが存在する。非活性センスアンプでカラム
選択信号線ＹＳがＨｉｇｈのときはビット線および入出
力線がハーフプリチャージであれば何も影響を与えな
い。活性センスアンプでカラム選択信号線ＹＳがＨｉｇ
ｈとなるもので、センスアンプ−入出力線間の情報の授
受（読み出し／書き込み）が行われる。
チップ構成である。特徴は４バンク（Ｂ＃０〜Ｂ＃３）
構成で、各１バンクはチップの４分の１に対応してい
る。各バンク毎にカラムデコーダＹＤＥＣを持つので、
カラム選択信号線ＹＳはセンスアンプを単純制御すれば
よい。すなわち１つのバンクが選ばれたとき、バンク内
には１つまたは２つの活性センスアンプと多数の非活性
センスアンプが存在する。非活性センスアンプでカラム
選択信号線ＹＳがＨｉｇｈのときはビット線および入出
力線がハーフプリチャージであれば何も影響を与えな
い。活性センスアンプでカラム選択信号線ＹＳがＨｉｇ
ｈとなるもので、センスアンプ−入出力線間の情報の授
受（読み出し／書き込み）が行われる。
【００３７】図９は、６４ＭｂランバスＤＲＡＭのチッ
プ構成である。特徴は１６バンク（Ｂ＃０〜Ｂ＃１５）
構成で、各１バンクは水平方向に並ぶ１列または２列の
メモリセルアレーが各バンクに対応する。従ってカラム
デコーダＹＤＥＣは、バンク非選択のものも選択のもの
も、共通のカラム選択信号線ＹＳで制御する。もしカラ
ムデコーダＹＤＥＣをバンク占有にすれば１６個のカラ
ムデコーダＹＤＥＣが必要となってしまう。従ってセン
スアンプではカラム選択信号線ＹＳとバンク選択情報と
で論理処理を行い、その出力でＹＳスイッチを制御する
必要がある。これはちょうど階層ワード線方式でのメイ
ンワード線とサブワード線の関係に類似する。サブワー
ドドライバのようにメインワード線とプリデコーダ線で
論理をとるＹＳ混合回路をセンスアンプ内に設ける。
プ構成である。特徴は１６バンク（Ｂ＃０〜Ｂ＃１５）
構成で、各１バンクは水平方向に並ぶ１列または２列の
メモリセルアレーが各バンクに対応する。従ってカラム
デコーダＹＤＥＣは、バンク非選択のものも選択のもの
も、共通のカラム選択信号線ＹＳで制御する。もしカラ
ムデコーダＹＤＥＣをバンク占有にすれば１６個のカラ
ムデコーダＹＤＥＣが必要となってしまう。従ってセン
スアンプではカラム選択信号線ＹＳとバンク選択情報と
で論理処理を行い、その出力でＹＳスイッチを制御する
必要がある。これはちょうど階層ワード線方式でのメイ
ンワード線とサブワード線の関係に類似する。サブワー
ドドライバのようにメインワード線とプリデコーダ線で
論理をとるＹＳ混合回路をセンスアンプ内に設ける。
【００３８】図１０は、ランバスＤＲＡＭのような複数
バンクを共通カラムデコーダで一括制御するためのカラ
ム選択信号線ＹＳと複数バンクの状態の関係を示す。セ
ンスアンプには３つの状態が存在する。
バンクを共通カラムデコーダで一括制御するためのカラ
ム選択信号線ＹＳと複数バンクの状態の関係を示す。セ
ンスアンプには３つの状態が存在する。
【００３９】第１はバンク非活性、バンク非選択状態で
ある。入出力線ＩＯは非選択である。この場合、ビット
線はハーフプリチャージ状態である。共通のカラム選択
信号ＹＳがＨｉｇｈとなったとき、センスアンプ列内の
カラム選択信号ＹＳｉｎｔはＬｏｗとなるよう、バンク
選択信号ＣＢＳｎでＹＳ混合回路を制御する。
ある。入出力線ＩＯは非選択である。この場合、ビット
線はハーフプリチャージ状態である。共通のカラム選択
信号ＹＳがＨｉｇｈとなったとき、センスアンプ列内の
カラム選択信号ＹＳｉｎｔはＬｏｗとなるよう、バンク
選択信号ＣＢＳｎでＹＳ混合回路を制御する。
【００４０】第２はバンク活性、バンク非選択状態であ
る。入出力線ＩＯは非選択である。ビット線はセンスア
ンプにより、Ｈｉｇｈ（ＶＤＬ）とＬｏｗ（０Ｖ）に分
離される。共通のカラム選択信号ＹＳがＨｉｇｈとなっ
たとき、センスアンプ列内のカラム選択信号ＹＳｉｎｔ
はＬｏｗとなるよう、バンク選択信号ＣＢＳｉでＹＳ混
合回路を制御する。
る。入出力線ＩＯは非選択である。ビット線はセンスア
ンプにより、Ｈｉｇｈ（ＶＤＬ）とＬｏｗ（０Ｖ）に分
離される。共通のカラム選択信号ＹＳがＨｉｇｈとなっ
たとき、センスアンプ列内のカラム選択信号ＹＳｉｎｔ
はＬｏｗとなるよう、バンク選択信号ＣＢＳｉでＹＳ混
合回路を制御する。
【００４１】第３はバンク活性、バンク選択状態であ
る。入出力線ＩＯは選択で入出力情報が現れる。ビット
線はセンスアンプにより、Ｈｉｇｈ（ＶＤＬ）とＬｏｗ
（０Ｖ）に分離される。共通のカラム選択信号ＹＳがＨ
ｉｇｈとなったとき、センスアンプ列内のカラム選択信
号ＹＳｉｎｔはＨｉｇｈとなるよう、バンク選択信号Ｃ
ＢＳ１でＹＳ混合回路を制御する。
る。入出力線ＩＯは選択で入出力情報が現れる。ビット
線はセンスアンプにより、Ｈｉｇｈ（ＶＤＬ）とＬｏｗ
（０Ｖ）に分離される。共通のカラム選択信号ＹＳがＨ
ｉｇｈとなったとき、センスアンプ列内のカラム選択信
号ＹＳｉｎｔはＨｉｇｈとなるよう、バンク選択信号Ｃ
ＢＳ１でＹＳ混合回路を制御する。
【００４２】図１１は、前記のセンスアンプＳＡ内のＹ
Ｓ混合回路の例（１ＹＳ−２ＳＡ制御）を示す。(a) は
回路図、(b) は波形図である。ＹＳ混合回路は通常のＣ
ＭＯＳインバータでもよいが、２個のＮＭＯＳだけで構
成できる。バンク選択信号ＣＢＳｉはＶＰＰ昇圧レベル
であると、ＹＳｉｎｔのＨｉｇｈレベルはＹＳのＨｉｇ
ｈレベルと等しくできる。なお、図１１において、ＳＨ
Ｒはシェアドセンスアンプ分離信号線、ＢＬＥＱＢはビ
ット線プリチャージ信号線、ＶＢＬＲはビット線プリチ
ャージ電圧線、ＣＳＰ，ＣＳＮはセンスアンプ駆動線を
それぞれ示す。
Ｓ混合回路の例（１ＹＳ−２ＳＡ制御）を示す。(a) は
回路図、(b) は波形図である。ＹＳ混合回路は通常のＣ
ＭＯＳインバータでもよいが、２個のＮＭＯＳだけで構
成できる。バンク選択信号ＣＢＳｉはＶＰＰ昇圧レベル
であると、ＹＳｉｎｔのＨｉｇｈレベルはＹＳのＨｉｇ
ｈレベルと等しくできる。なお、図１１において、ＳＨ
Ｒはシェアドセンスアンプ分離信号線、ＢＬＥＱＢはビ
ット線プリチャージ信号線、ＶＢＬＲはビット線プリチ
ャージ電圧線、ＣＳＰ，ＣＳＮはセンスアンプ駆動線を
それぞれ示す。
【００４３】図１２は、ＹＳ混合回路の別の例で、図１
１のＮＭＯＳ型と異なりＣＭＯＳ型である。ＹＳＢはＬ
ｏｗで選択、Ｈｉｇｈで非選択とする。図１１に比べ、
ＣＢＳｉ，ＣＢＳＢｉ，ＹＳＢはすべて非ブーストレベ
ル（ＶＤＤあるいは降圧レベル）でよいのが利点である
が、ＰＭＯＳが必要となるのは欠点である。ここでＹＳ
Ｂをゲート入力、ＣＢＳｉをソース入力としたのは、回
路数を考慮し、負荷容量のバランスを合わせるためであ
る。１個のＭＯＳのジャンクション容量はゲート容量の
約１／４であり、負荷回路数が多いＣＢＳｉをソース接
続とし、負荷回路数が少ないＹＳＢ線をゲート入力とす
ることにより、ＹＳＢ，ＣＢＳｉ→ＹＳｉｎｔ生成の遅
延時間を減少できる。
１のＮＭＯＳ型と異なりＣＭＯＳ型である。ＹＳＢはＬ
ｏｗで選択、Ｈｉｇｈで非選択とする。図１１に比べ、
ＣＢＳｉ，ＣＢＳＢｉ，ＹＳＢはすべて非ブーストレベ
ル（ＶＤＤあるいは降圧レベル）でよいのが利点である
が、ＰＭＯＳが必要となるのは欠点である。ここでＹＳ
Ｂをゲート入力、ＣＢＳｉをソース入力としたのは、回
路数を考慮し、負荷容量のバランスを合わせるためであ
る。１個のＭＯＳのジャンクション容量はゲート容量の
約１／４であり、負荷回路数が多いＣＢＳｉをソース接
続とし、負荷回路数が少ないＹＳＢ線をゲート入力とす
ることにより、ＹＳＢ，ＣＢＳｉ→ＹＳｉｎｔ生成の遅
延時間を減少できる。
【００４４】図１３は、カラム選択信号線ＹＳと入出力
線ＩＯのセンスアンプの通り抜けイメージである。(a)
は回路図、(b) はレイアウト概念図である。１本のカラ
ム選択信号線ＹＳが２つのセンスアンプＳＡを制御す
る。２本のカラム選択信号線ＹＳと１本の入出力線ＩＯ
を４つのセンスアンプ幅内に配置する。センスアンプＳ
Ａの交互配置ではこれは８ビット線対幅を意味する。ま
た、入出力線ＩＯが不要な場所では、ＩＯの代わりに電
源線ＰＳを設けてもよい。
線ＩＯのセンスアンプの通り抜けイメージである。(a)
は回路図、(b) はレイアウト概念図である。１本のカラ
ム選択信号線ＹＳが２つのセンスアンプＳＡを制御す
る。２本のカラム選択信号線ＹＳと１本の入出力線ＩＯ
を４つのセンスアンプ幅内に配置する。センスアンプＳ
Ａの交互配置ではこれは８ビット線対幅を意味する。ま
た、入出力線ＩＯが不要な場所では、ＩＯの代わりに電
源線ＰＳを設けてもよい。
【００４５】図１４は、入出力線ＩＯのカラム選択信号
線ＹＳから誘起するノイズを低減するための入出力線対
ツイスト構造である。入出力線ＩＯのツイストは、ＩＯ
全体の長さのほぼ中間にあるセンスアンプ上で行うとよ
い。入出力線ＩＯのトルーＴ、バーＢ側はメモリセルア
レー上で１本のカラム選択信号線ＹＳと同じ長さを対向
するので、カラム選択信号線ＹＳの立ち上がり、立ち下
がりにより誘起される雑音電圧量は同じで同相であるの
で、メインアンプの動作には影響を与えない。
線ＹＳから誘起するノイズを低減するための入出力線対
ツイスト構造である。入出力線ＩＯのツイストは、ＩＯ
全体の長さのほぼ中間にあるセンスアンプ上で行うとよ
い。入出力線ＩＯのトルーＴ、バーＢ側はメモリセルア
レー上で１本のカラム選択信号線ＹＳと同じ長さを対向
するので、カラム選択信号線ＹＳの立ち上がり、立ち下
がりにより誘起される雑音電圧量は同じで同相であるの
で、メインアンプの動作には影響を与えない。
【００４６】次に、図１５により、本発明による１ＹＳ
−４ＳＡ制御の基本例（基本１−５）を説明する。図１
５(b) の制御概念図のように、１ＹＳ−４ＳＡ制御は１
本のカラム選択信号線ＹＳが４つのセンスアンプＳＡを
制御する。
−４ＳＡ制御の基本例（基本１−５）を説明する。図１
５(b) の制御概念図のように、１ＹＳ−４ＳＡ制御は１
本のカラム選択信号線ＹＳが４つのセンスアンプＳＡを
制御する。
【００４７】図１５は前記図５と異なり、センスアンプ
上に４対の水平入出力線ＩＯＨがあり、それらは２メモ
リセルアレーに渡る。とりうる入出力線数は前記図５と
同じである。すなわち、２メモリセルアレーあたり８Ｉ
Ｏであるので、１メモリセルアレーあたり４ＩＯであ
る。１カラム選択信号線ＹＳは４センスアンプＳＡを一
括制御するので、カラム選択信号線ＹＳのピッチはさら
に緩くなり、ＹＳ混合回路も４ＳＡ幅のなかに収めれば
よい。
上に４対の水平入出力線ＩＯＨがあり、それらは２メモ
リセルアレーに渡る。とりうる入出力線数は前記図５と
同じである。すなわち、２メモリセルアレーあたり８Ｉ
Ｏであるので、１メモリセルアレーあたり４ＩＯであ
る。１カラム選択信号線ＹＳは４センスアンプＳＡを一
括制御するので、カラム選択信号線ＹＳのピッチはさら
に緩くなり、ＹＳ混合回路も４ＳＡ幅のなかに収めれば
よい。
【００４８】次に、図１６により、本発明による階層入
出力線方式とメモリセルアレー上入出力線方式を混用し
た基本例（基本１−６）を説明する。
出力線方式とメモリセルアレー上入出力線方式を混用し
た基本例（基本１−６）を説明する。
【００４９】図１６は前記図５と階層入出力線を組み合
わせたものである。センスアンプ上に２対のローカル入
出力線ＬＩＯを置き、クロスエリアのＬＩＯ−ＭＩＯス
イッチでメイン入出力線ＭＩＯと接続し、サブワードド
ライバ上のスルーホールで水平方向に延ばし、メモリセ
ルアレー上のスルーホールを用いて垂直のメイン入出力
線ＭＩＯに接続し、複数のメモリセルアレーを渡りメイ
ンアンプＭＡと接続するものである。センスアンプは、
カラム選択信号線ＹＳだけの単純スイッチである。セン
スアンプの交互配置方式では選択されたメモリセルアレ
ーの上下にセンスアンプが活性化されており、両者から
２対ずつ、合計４対の入出力が可能である。従って１メ
モリセルアレーから、４ビット入出力を可能とする。水
平方向にメモリセルアレーが３２個並べれば、３２×４
＝１２８ビットの同時入出力が可能である。この方式の
利点は、サブワードドライバ上のＩＯ数は１対分の領域
でよいので、サブワードドライバの占有面積は配線律則
とならない。しかし、クロスエリアの１カ所にＬＩＯ−
ＭＩＯスイッチを２組設けることはレイアウト的にはか
なり苦しい。このため、ＬＩＯ−ＭＩＯスイッチとして
図１８（ａ）で述べたＰＭＯＳ＆ＮＭＯＳ併用型でな
く、ＮＭＯＳだけにして省面積化することが必要とな
る。
わせたものである。センスアンプ上に２対のローカル入
出力線ＬＩＯを置き、クロスエリアのＬＩＯ−ＭＩＯス
イッチでメイン入出力線ＭＩＯと接続し、サブワードド
ライバ上のスルーホールで水平方向に延ばし、メモリセ
ルアレー上のスルーホールを用いて垂直のメイン入出力
線ＭＩＯに接続し、複数のメモリセルアレーを渡りメイ
ンアンプＭＡと接続するものである。センスアンプは、
カラム選択信号線ＹＳだけの単純スイッチである。セン
スアンプの交互配置方式では選択されたメモリセルアレ
ーの上下にセンスアンプが活性化されており、両者から
２対ずつ、合計４対の入出力が可能である。従って１メ
モリセルアレーから、４ビット入出力を可能とする。水
平方向にメモリセルアレーが３２個並べれば、３２×４
＝１２８ビットの同時入出力が可能である。この方式の
利点は、サブワードドライバ上のＩＯ数は１対分の領域
でよいので、サブワードドライバの占有面積は配線律則
とならない。しかし、クロスエリアの１カ所にＬＩＯ−
ＭＩＯスイッチを２組設けることはレイアウト的にはか
なり苦しい。このため、ＬＩＯ−ＭＩＯスイッチとして
図１８（ａ）で述べたＰＭＯＳ＆ＮＭＯＳ併用型でな
く、ＮＭＯＳだけにして省面積化することが必要とな
る。
【００５０】従って、本実施の形態の半導体記憶装置に
よれば、図２〜図５，図１５のような非階層入出力線方
式を用いた水平入出力線−垂直入出力線に変換する方
式、図６，図７のような非階層入出力線方式を用いた水
平入出力線−垂直入出力線−水平入出力線に変換する方
式、図１６のような階層入出力線方式を用いた水平入出
力線−垂直入出力線に変換する方式を用いて、多ビット
の入出力を可能とすることができる。
よれば、図２〜図５，図１５のような非階層入出力線方
式を用いた水平入出力線−垂直入出力線に変換する方
式、図６，図７のような非階層入出力線方式を用いた水
平入出力線−垂直入出力線−水平入出力線に変換する方
式、図１６のような階層入出力線方式を用いた水平入出
力線−垂直入出力線に変換する方式を用いて、多ビット
の入出力を可能とすることができる。
【００５１】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００５２】たとえば、前記実施の形態においては、６
４ＭｂＤＲＡＭに適用した場合について説明したが、こ
れに限定されるものではなく、１２８Ｍｂ、２５６Ｍｂ
などの大容量のＤＲＡＭ、さらにシンクロナスＤＲＡＭ
などについても広く適用可能であり、このように大容量
の構成とすることにより本発明の効果はますます大きく
なる。
４ＭｂＤＲＡＭに適用した場合について説明したが、こ
れに限定されるものではなく、１２８Ｍｂ、２５６Ｍｂ
などの大容量のＤＲＡＭ、さらにシンクロナスＤＲＡＭ
などについても広く適用可能であり、このように大容量
の構成とすることにより本発明の効果はますます大きく
なる。
【００５３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５４】(1).メモリセルアレー上配線、水平および
垂直の両入出力線を用いる非階層入出力線方式の構成と
することで、選択ワード線に沿った多数のメモリセルア
レーの各々から多数の入出力ビットを得ることができる
ので、１２８ビットのような超多ビットの同時入出力と
いうことも、チップ面積の大きな犠牲なしに実現するこ
とができる。
垂直の両入出力線を用いる非階層入出力線方式の構成と
することで、選択ワード線に沿った多数のメモリセルア
レーの各々から多数の入出力ビットを得ることができる
ので、１２８ビットのような超多ビットの同時入出力と
いうことも、チップ面積の大きな犠牲なしに実現するこ
とができる。
【００５５】(2).前記(1) のような非階層入出力線方式
に限定されるものではなく、クロスエリアのローカル入
出力線−メイン入出力線間のスイッチのある階層入出力
線方式と組み合わせれば、階層入出力線の低寄生容量の
特徴を活かして、さらに多ビット化と高速化の両立を推
し進めることができる。
に限定されるものではなく、クロスエリアのローカル入
出力線−メイン入出力線間のスイッチのある階層入出力
線方式と組み合わせれば、階層入出力線の低寄生容量の
特徴を活かして、さらに多ビット化と高速化の両立を推
し進めることができる。
【図１】(a),(b) は本発明の一実施の形態である半導体
記憶装置を示す概略レイアウト図と部分拡大図である。
記憶装置を示す概略レイアウト図と部分拡大図である。
【図２】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、多ビットに適した入出力線方式（基本
１）を示す概略レイアウト図である。
装置において、多ビットに適した入出力線方式（基本
１）を示す概略レイアウト図である。
【図３】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、多ビットに適した入出力線方式（基本１
−２）を示す概略レイアウト図である。
装置において、多ビットに適した入出力線方式（基本１
−２）を示す概略レイアウト図である。
【図４】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、多ビットに適した入出力線方式（基本１
−３）を示す概略レイアウト図である。
装置において、多ビットに適した入出力線方式（基本１
−３）を示す概略レイアウト図である。
【図５】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、多ビットに適した入出力線方式（基本１
−４）を示す概略レイアウト図である。
装置において、多ビットに適した入出力線方式（基本１
−４）を示す概略レイアウト図である。
【図６】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、多ビットに適した入出力線方式（基本
２）を示す概略レイアウト図である。
装置において、多ビットに適した入出力線方式（基本
２）を示す概略レイアウト図である。
【図７】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、多ビットに適した入出力線方式（基本２
−４）を示す概略レイアウト図である。
装置において、多ビットに適した入出力線方式（基本２
−４）を示す概略レイアウト図である。
【図８】本発明の一実施の形態の半導体記憶装置におい
て、チップ構成（シンクロナスＤＲＡＭ）を示す概略レ
イアウト図である。
て、チップ構成（シンクロナスＤＲＡＭ）を示す概略レ
イアウト図である。
【図９】本発明の一実施の形態の半導体記憶装置におい
て、チップ構成（ランバスＤＲＡＭ）を示す概略レイア
ウト図である。
て、チップ構成（ランバスＤＲＡＭ）を示す概略レイア
ウト図である。
【図１０】本発明の一実施の形態の半導体記憶装置にお
いて、ランバスＤＲＡＭのバンク制御方式を示す説明図
である。
いて、ランバスＤＲＡＭのバンク制御方式を示す説明図
である。
【図１１】(a),(b) は本発明の一実施の形態の半導体記
憶装置において、ランバスＤＲＡＭのカラム選択制御方
式を示す説明図である。
憶装置において、ランバスＤＲＡＭのカラム選択制御方
式を示す説明図である。
【図１２】(a),(b) は本発明の一実施の形態の半導体記
憶装置において、ランバスＤＲＡＭの他のカラム選択制
御方式を示す説明図である。
憶装置において、ランバスＤＲＡＭの他のカラム選択制
御方式を示す説明図である。
【図１３】(a),(b) は本発明の一実施の形態の半導体記
憶装置において、センスアンプを示す概略レイアウト図
である。
憶装置において、センスアンプを示す概略レイアウト図
である。
【図１４】本発明の一実施の形態の半導体記憶装置にお
いて、入出力線のツイスト構造を示す説明図である。
いて、入出力線のツイスト構造を示す説明図である。
【図１５】(a),(b) は本発明の一実施の形態の半導体記
憶装置において、多ビットに適した入出力線方式（基本
１−５）を示す概略レイアウト図である。
憶装置において、多ビットに適した入出力線方式（基本
１−５）を示す概略レイアウト図である。
【図１６】(a),(b) は本発明の一実施の形態の半導体記
憶装置において、多ビットに適した入出力線方式（基本
１−６）を示す概略レイアウト図である。
憶装置において、多ビットに適した入出力線方式（基本
１−６）を示す概略レイアウト図である。
【図１７】(a),(b) は本発明の前提となる半導体記憶装
置において、非階層入出力線方式を示す説明図である。
置において、非階層入出力線方式を示す説明図である。
【図１８】(a),(b) は本発明の前提となる半導体記憶装
置において、階層入出力線方式を示す説明図である。
置において、階層入出力線方式を示す説明図である。
【図１９】(a),(b) は本発明の前提となる半導体記憶装
置において、メモリセルアレーまわりを示す回路図であ
る。
置において、メモリセルアレーまわりを示す回路図であ
る。
【図２０】本発明の前提となる半導体記憶装置におい
て、階層入出力線方式の寄生容量を示す説明図である。
て、階層入出力線方式の寄生容量を示す説明図である。
１０ メモリチップ １１ メインローデコーダ領域 １２ メインワードドライバ領域 １３ カラムデコーダ領域 １４ 周辺回路／ボンディングパッド領域 １５ メモリセルアレー領域 １６ センスアンプ領域 １７ サブワードドライバ領域 １８ クロスエリア ＭＡ メインアンプ ＳＷ セレクタスイッチ Ｗ ワード線 ＢＬ ビット線 ＹＳ カラム選択信号線 ＩＯ 入出力線 ＩＯＨ 水平入出力線 ＩＯＶ 垂直入出力線 ＣＢＳ バンク選択信号 ＳＨＲ シェアドセンスアンプ分離信号線 ＢＬＥＱＢ ビット線プリチャージ信号線 ＶＢＬＲ ビット線プリチャージ電圧線 ＣＳＰ，ＣＳＮ センスアンプ駆動線 ＹＳｉｎｔ センスアンプ列内のカラム選択信号 ＬＩＯ ローカル入出力線 ＭＩＯ メイン入出力線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大石 貫時 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 井出 昭 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 Ｆターム(参考） 5B024 AA15 BA29 CA16 CA21 5F083 AD00 GA09 KA01 KA05 KA17 LA03
Claims (8)
- 【請求項１】 複数のメモリセルアレーを２次元配列
し、センスアンプ上のワード線と平行な入出力線とそれ
と直交する別の層のビット線と平行な入出力線とを前記
センスアンプ上のスルーホールで接続し、前記ビット線
と平行な入出力線を前記メモリセルアレー上にカラム選
択信号線と平行に置き、これを前記複数のメモリセルア
レーをまたがるように配置し、前記メモリセルアレーの
外部でメインアンプ、書き込みドライバと接続して、多
数のメモリセルアレーの各々から多数のビットを並列に
入出力可能とすることを特徴とする半導体記憶装置。 - 【請求項２】 複数のメモリセルアレーを２次元配列
し、センスアンプ上のワード線と平行な入出力線とそれ
と直交する別の層のビット線と平行な入出力線とを前記
センスアンプ上のスルーホールで接続し、前記ビット線
と平行な入出力線を前記メモリセルアレー上にカラム選
択信号線と平行に置き、このビット線と平行な入出力線
を前記メモリセルアレー上でスルーホールで接続して直
交方向に変換し、これを前記複数のメモリセルアレーを
またがるように配置し、前記メモリセルアレーの外部で
メインアンプ、書き込みドライバと接続して、多数のメ
モリセルアレーの各々から多数のビットを並列に入出力
可能とすることを特徴とする半導体記憶装置。 - 【請求項３】 複数のメモリセルアレーを２次元配列
し、センスアンプ上のワード線と平行なローカル入出力
線をクロスエリアのＭＯＳスイッチでそれと直交してサ
ブワードドライバ上をはしるビット線と平行なメイン入
出力線に変換し、前記サブワードドライバ列の途中でス
ルーホールで別の層に変換し、再び前記ワード線と平行
方向とし、さらに前記メモリセルアレー上のスルーホー
ルで前記ビット線と平行方向のメイン入出力線に変換し
て前記メモリセルアレー上をカラム選択信号線と平行に
置き、これを前記複数のメモリセルアレーをまたがるよ
うに配置し、前記ビット線と平行なメイン入出力線がメ
インアンプ、書き込みドライバと接続して、多数のメモ
リセルアレーの各々から多数のビットを並列に入出力可
能とすることを特徴とする半導体記憶装置。 - 【請求項４】 請求項３記載の半導体記憶装置であっ
て、前記入出力線による階層入出力線方式に、階層ワー
ド線方式を組み合わせた構成とすることを特徴とする半
導体記憶装置。 - 【請求項５】 請求項１または３記載の半導体記憶装置
であって、前記センスアンプ上の前記ワード線と平行な
入出力線のまたがるメモリセルアレー数よりも、前記ビ
ット線と平行な入出力線のまたがるメモリセルアレー数
の方が多いことを特徴とする半導体記憶装置。 - 【請求項６】 請求項５記載の半導体記憶装置であっ
て、前記ビット線と平行な入出力線のまたがる複数のセ
ンスアンプにはプリチャージ状態センスアンプ（非活
性）、センスアンプ活性で入出力を行うもの（選択）、
センスアンプ活性だが入出力を行わないもの（活性非選
択）が同時期に存在しうることを特徴とする半導体記憶
装置。 - 【請求項７】 請求項６記載の半導体記憶装置であっ
て、前記カラム選択信号線は前記センスアンプ内でバン
ク選択信号と論理をとり、前記センスアンプ内の入出力
線スイッチを制御することを特徴とする半導体記憶装
置。 - 【請求項８】 請求項７記載の半導体記憶装置であっ
て、少なくとも一方が昇圧電圧のバンク選択信号をゲー
ト電圧とする２個のＮＭＯＳと共通カラム選択信号と
で、この共通カラム選択信号およびバンク選択信号から
前記センスアンプ列内カラム選択信号を生成する論理を
行うことを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10212301A JP2000049305A (ja) | 1998-07-28 | 1998-07-28 | 半導体記憶装置 |
| TW088111717A TW457699B (en) | 1998-07-28 | 1999-07-09 | Semiconductor device |
| US09/357,369 US6175516B1 (en) | 1998-07-28 | 1999-07-20 | Semiconductor device |
| KR1019990029437A KR20000011850A (ko) | 1998-07-28 | 1999-07-21 | 반도체장치 |
| US09/750,625 US6717833B2 (en) | 1998-07-28 | 2000-12-12 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10212301A JP2000049305A (ja) | 1998-07-28 | 1998-07-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000049305A true JP2000049305A (ja) | 2000-02-18 |
Family
ID=16620317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10212301A Pending JP2000049305A (ja) | 1998-07-28 | 1998-07-28 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6175516B1 (ja) |
| JP (1) | JP2000049305A (ja) |
| KR (1) | KR20000011850A (ja) |
| TW (1) | TW457699B (ja) |
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| JP2002015578A (ja) * | 2000-06-29 | 2002-01-18 | Hitachi Ltd | 半導体記憶装置 |
| WO2001091128A3 (en) * | 2000-05-26 | 2002-06-27 | Matsushita Electric Ind Co Ltd | Semiconductor memory and controlling method thereof |
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| JP3415573B2 (ja) * | 2000-07-27 | 2003-06-09 | エヌイーシーマイクロシステム株式会社 | 半導体メモリ装置 |
| KR100543935B1 (ko) * | 2001-12-29 | 2006-01-23 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 홀 드라이버 |
| US7161823B2 (en) * | 2004-06-03 | 2007-01-09 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of arranging signal and power lines thereof |
| KR100689814B1 (ko) * | 2004-06-03 | 2007-03-08 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 신호 라인 및 파워 라인배치 방법 |
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| JP2007311499A (ja) * | 2006-05-17 | 2007-11-29 | Nec Electronics Corp | 半導体装置 |
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| JP2010257552A (ja) * | 2009-04-28 | 2010-11-11 | Elpida Memory Inc | 半導体記憶装置 |
| KR101027695B1 (ko) * | 2009-10-30 | 2011-04-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2012043486A (ja) * | 2010-08-13 | 2012-03-01 | Elpida Memory Inc | 半導体装置 |
| US10833059B2 (en) * | 2018-12-07 | 2020-11-10 | Micron Technology, Inc. | Integrated assemblies comprising vertically-stacked decks of memory arrays |
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|---|---|---|---|---|
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-
1998
- 1998-07-28 JP JP10212301A patent/JP2000049305A/ja active Pending
-
1999
- 1999-07-09 TW TW088111717A patent/TW457699B/zh not_active IP Right Cessation
- 1999-07-20 US US09/357,369 patent/US6175516B1/en not_active Expired - Lifetime
- 1999-07-21 KR KR1019990029437A patent/KR20000011850A/ko not_active Application Discontinuation
-
2000
- 2000-12-12 US US09/750,625 patent/US6717833B2/en not_active Expired - Lifetime
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| TW457699B (en) | 2001-10-01 |
| KR20000011850A (ko) | 2000-02-25 |
| US6717833B2 (en) | 2004-04-06 |
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