KR100689814B1 - 반도체 메모리 장치 및 이 장치의 신호 라인 및 파워 라인배치 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 신호 라인 및 파워 라인배치 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 신호 라인 및 파워 라인 배치 방법을 공개한다. 이 장치는 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서, 메모리 셀 어레이 위의 동일 층에 동일한 방향으로 배치된 워드 라인들, 제1신호 라인들 및 제1파워 라인들, 메모리 셀 어레이 위의 워드 라인들과 다른 층에 워드 라인들과 직교하는 방향으로 배치된 컬럼 선택 신호 라인들 및 제2신호 라인들, 및 메모리 셀 어레이 위의 워드 라인들 및 상기 컬럼 선택 신호 라인들과 다른 층에 제2신호 라인들과 동일한 방향으로 배치된 제2파워 라인들로 구성되고, 제1 및 제2파워 라인들중 동일한 레벨을 전송하는 라인들을 연결한 것을 특징으로 한다. 따라서, 파워 라인 및 신호 라인을 배치하는 것이 용이하며, 파워가 안정적으로 공급될 수 있다.

Description

반도체 메모리 장치 및 이 장치의 신호 라인 및 파워 라인 배치 방법{Semiconductor memory device and method of arranging signal and power lines thereof}
도1은 종래의 일예의 반도체 메모리 장치의 구성을 나타내는 것이다.
도2는 도1에 나타낸 반도체 메모리 장치의 로우 디코더의 일예의 구성을 나타내는 것이다.
도3은 도1에 나타낸 반도체 메모리 장치의 메모리 셀 어레이의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것이다.
도4는 도2에 나타낸 로우 디코더의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것이다.
도5는 본 발명의 반도체 메모리 장치의 제1실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것이다.
도6은 본 발명의 반도체 메모리 장치의 제2실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것이다.
도7은 본 발명의 반도체 메모리 장치의 제3실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것이다.
도8은 본 발명의 반도체 메모리 장치의 제4실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것이다.
도9는 본 발명의 반도체 메모리 장치의 제5실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것이다.
도10은 본 발명의 반도체 메모리 장치의 신호 라인 및 파워 라인 배치 방법이 적용될 수 있는 실시예의 센스 증폭기 영역의 구성을 나타내는 블록도이다.
도11은 본 발명의 반도체 메모리 장치의 로우 디코더의 제1실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것이다.
도12는 본 발명의 반도체 메모리 장치의 로우 디코더의 제2실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것이다.
도13은 본 발명의 반도체 메모리 장치의 로우 디코더의 제3실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것이다.
도14는 본 발명의 반도체 메모리 장치의 로우 디코더의 제4실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것이다.
도15a, b는 본 발명의 반도체 메모리 장치의 글로벌 데이터 입출력 라인의 실시예의 배치 방법을 설명하기 위한 것이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀 어레이내의 회로의 동작 특성을 개선할 수 있는 반도체 메모리 장치 및 이 장치의 신호 라인 및 파워 라인 배치 방법에 관한 것이다.
일반적인 반도체 메모리 장치는 메모리 셀 어레이 영역과 주변 회로 영역으로 분리되며, 메모리 셀 어레이 영역과 주변 회로 영역은 서로 다른 파워를 사용하도록 설계된다.
또한, 종래의 메모리 셀 어레이 영역의 파워 라인은 신호 라인이 배치되고 남는 영역에 배치되며, 파워 라인들 및 신호 라인들은 두 개의 금속 층에 나누어 배치된다. 파워 라인들은 그물 형태로 배치되고, 그물 형태가 많이 형성될수록 안정적인 파워를 공급할 수 있다. 즉, 파워가 공급되는 회로에서 순간적인 과도한 파워 소모가 발생하더라도 파워 레벨의 변화없이 안정적인 파워가 공급될 수 있다.
그런데, 제한된 면적의 메모리 셀 어레이 영역에 배치되는 신호 라인들의 수가 많아짐에 따라 많은 수의 파워 라인들을 배치하는 것이 용이하지 않다.
또한, 종래의 반도체 메모리 장치의 주변 회로에 배치되는 파워 라인들 및 신호 라인들은 메모리 셀 어레이 영역과 마찬가지로 2개의 금속 층에 배치되며, 안정적인 파워를 공급하기 위하여 파워 라인을 두껍게 배치하게 되면 레이아웃 면적이 증가하게 된다는 문제점이 있다.
도1은 종래의 일예의 반도체 메모리 장치의 메모리 셀 어레이의 구성을 나타내는 것으로, 도1에서, 10은 메모리 셀 어레이를, 20은 컬럼 디코더를, 30은 로우 디코더를 각각 나타내고, CJ는 접합 영역을, SWD는 서브 워드 라인 드라이버 영역을, SA는 센스 증폭기 영역을, SMCA는 서브 메모리 셀 어레이 영역을 각각 나타낸다. 그리고, PX는 워드 선택신호 라인을, NWE는 메인 워드 라인을, SWL은 서브 워 드 라인을, CSL은 컬럼 선택신호 라인을, LIO는 로컬 데이터 입출력 라인을, GIO는 글로벌 데이터 입출력 라인을 각각 나타낸다.
도1에 나타낸 메모리 셀 어레이(10)는 접합 영역(CJ), 서브 워드 라인 드라이버 영역(SWD), 센스 증폭기 영역(SA), 및 서브 메모리 셀 어레이 영역(SMCA)으로 구성된 블록이 가로 방향과 세로 방향으로 반복적으로 배치된다. 그리고, 접합 영역(CJ)에는 서브 워드 라인 드라이버를 제어하기 위한 제어신호 발생회로 및 센스 증폭기를 제어하기 위한 제어신호 발생회로가 배치되고, 서브 워드 라인 드라이버 영역(SWD)에는 서브 워드 라인 드라이버들이 배치되고, 센스 증폭기 영역(SA)에는 센스 증폭기들이 배치된다.
그리고, 로우 디코더(30)는 제1로우 디코더 영역(RD1)과 제2로우 디코더 영역(RD2)이 교대로 반복적으로 배치된다.
도1에 나타낸 블록들 각각의 기능 및 신호 라인의 배치를 설명하면 다음과 같다.
메모리 셀 어레이(10)는 서브 워드 라인(SWL)과 비트 라인(BL)사이에 연결된 메모리 셀(MC)을 구비하며, 워드 선택신호 라인(PX)과 메인 워드 라인(NWE)으로 전송되는 신호를 조합한 신호와 컬럼 선택신호 라인(CSL)으로 전송되는 신호에 응답하여 선택된 메모리 셀(MC)로/로부터 데이터를 라이트/리드한다. 컬럼 디코더(20)는 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택신호 라인(CSL)을 선택하기 위한 컬럼 선택신호들을 발생한다. 로우 디코더(30)는 로우 어드레스(RA)를 디코딩하여 워드 선택신호 라인(PX)을 선택하기 위한 워드 선택신호들과 메인 워드 라인(NWE)을 선택하기 위한 메인 워드 라인 선택신호들을 발생한다.
메인 워드 라인(NWE)은 서브 워드 라인 드라이버 영역(SWD)와 서브 메모리 셀 어레이 영역(SMCA)위에 세로 방향으로 배치되고, 워드 선택신호 라인(PX)과 로컬 데이터 입출력 라인(LIO)은 접합 영역(CJ)과 센스 증폭기 영역(SA)위에 워드 라인(WL)과 동일한 방향으로 배치된다. 그리고, 컬럼 선택 신호 라인(CSL) 및 글로벌 데이터 입출력 라인(GIO)은 센스 증폭기 영역(SA) 및 서브 메모리 셀 어레이 영역(SMCA)위에 워드 라인(WL)과 직교하는 방향으로 배치된다.
도2는 도1에 나타낸 반도체 메모리 장치의 로우 디코더의 일예의 구성을 나타내는 것으로, 로우 디코더(30)는 로우 어드레스 디코더 영역(30-1)과 로우 어드레스 프리 디코더 영역(30-2)으로 이루어지며, 로우 어드레스 디코더 영역(30-1)은 인버터(I1)를 구비하는 제1로우 디코더가 배치된 제1로우 디코더 영역들(RD1)과 NAND게이트(NA1)와 인버터(I2)를 구비하는 제2로우 디코더가 배치된 제2로우 디코더 영역들(RD2)이 교대로 반복적으로 배치되고, 로우 어드레스 프리 디코더 영역(30-2)은 NAND게이트(NA2)와 인버터(I3)를 구비하는 프리 디코더가 배치된 프리 디코더 영역(PRD)이 반복적으로 배치된다.
도2에서, RA는 버퍼된 로우 어드레스 라인들을, DRA는 프리디코딩된 로우 어드레스 라인들을 각각 나타낸다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1로우 디코더 영역들(RD1)에 배치된 제1로우 디코더는 프리디코딩된 로우 어드레스 라인들(DRA)로부터 전송되는 프리디코딩된 로우 어드레스를 입력하여 워 드 선택신호 라인들(PX)을 선택한다. 제2로우 디코더 영역들(RD2)에 배치된 제2로우 디코더는 프리디코딩된 로우 어드레스 라인들(DRA)로부터 전송되는 프리디코딩된 로우 어드레스를 디코딩하여 메인 워드 라인들(NWE)을 선택한다. 프리 디코더 영역(PRD)에 배치된 프리 디코더는 버퍼된 로우 어드레스 라인들(RA)로부터 전송되는 버퍼된 로우 어드레스를 프리디코딩하여 프리디코딩된 로우 어드레스를 발생한다.
상술한 바와 같이, 로우 디코더(30)는 소정 개수의 단위 블록의 디코더들 및 프리 디코더들이 반복적으로 배치되어 구성되며, 로우 어드레스 라인들(RA)은 소정 개수의 단위 블록의 프리 디코더들을 가로지르는 방향으로 배치되며, 프리디코딩된 로우 어드레스 라인들(DRA)은 소정 개수의 단위 블록의 디코더들을 가로지르는 방향으로 배치된다.
그리고, 도시하지는 않았지만, 컬럼 디코더(20) 또한, 로우 디코더(30)와 동일한 방법으로 배치된다. 또한, 도1에 도시된 컬럼 디코더(20) 및 로우 디코더(30)외에 메모리 셀 어레이(10)로의 데이터 입/출력을 제어하는 다른 회로 블록들 또한 동일한 방법으로 배치된다.
도3은 도1에 나타낸 반도체 메모리 장치의 메모리 셀 어레이의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것으로, 도1에 나타낸 블록 및 라인과 동일한 블록 및 라인은 동일 부호로 나타내었고, 사선 없는 라인은 1층에 배치되는 금속 라인들을, 사선으로 채워진 라인은 2층에 배치되는 금속 라인들을 각각 나타낸다. 즉, 1층에 배치되는 금속 라인들이 제1금속 층을 형성하고, 2층에 배치되는 금속 라인들이 제2금속 층을 형성하여, 신호 라인 및 파워 라인들이 총 2개의 금속 층들로 이루어져 있다.
도3에 나타낸 신호 라인 및 파워 라인 배치 방법을 설명하면 다음과 같다.
워드 선택신호 라인(PX), 메인 워드 라인(NWE), 및 로컬 데이터 입출력 라인(LIO)들은 1층에 배치되고, 파워 라인(P1)들은 워드 라인(WL)과 로컬 데이터 입출력 라인(LIO)사이의 남은 영역에 워드 라인(WL)과 동일한 방향으로 배치된다. 즉, 파워 라인(P1)들은 서브 워드 라인 드라이버 영역(SWD)와 서브 메모리 셀 어레이 영역(SMCA)의 위, 및 접합 영역(CJ)과 센스 증폭기 영역(SA)의 위에 배치된다. 경우에 따라서는, 파워 라인(P1)들은 접합 영역(CJ)과 센스 증폭기 영역(SA)의 위에만 배치될 수도 있다.
컬럼 선택 신호 라인(CSL) 및 글로벌 데이터 입출력 라인(GIO)은 2층에 배치되고, 파워 라인(P2)들은 컬럼 선택 신호 라인(CSL)과 글로벌 데이터 입출력 라인(GIO)사이의 남은 영역에 컬럼 선택 신호 라인(CSL)과 동일한 방향으로 배치된다. 즉, 파워 라인(P2)들은 접합 영역(CJ)과 서브 워드 라인 드라이버 영역(SWD) 위, 및 센스 증폭기 영역(SA) 및 서브 메모리 셀 어레이 영역(SMCA) 위에 배치된다.
결과적으로, 워드 선택신호 라인(PX), 메인 워드 라인(NWE), 로컬 데이터 입출력 라인(LIO), 및 파워 라인(P1)은 1층에 동일한 방향으로 배치되고, 컬럼 선택 신호 라인(CSL), 글로벌 데이터 입출력 라인(GIO), 및 파워 라인(P2)은 2층에 동일한 방향으로 배치된다.
그리고, 파워 라인들(P1, P2)이 동일한 레벨의 파워를 전송하는 신호 라인이라면 파워 라인들(P1, P2)을 그물 형태로 만들기 위하여 연결된다.
그런데, 반도체 메모리 장치가 고속화, 고집적화되어감에 따라 제한된 면적의 메모리 셀 어레이내의 신호 라인들의 수가 많아지게 되고, 이에 따라 신호 라인 들사이의 남는 영역이 줄어들게 됨으로써, 메모리 셀 어레이내의 회로들로 공급되어야 할 파워가 안정적으로 공급될 수 없다.
도4는 도2에 나타낸 로우 디코더의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것으로, 도2에 나타낸 로우 어드레스 디코더 영역(30-1)의 배치를 나타낸다.
도4에서, 사선 없는 라인은 1층에 배치되는 금속 라인들을, 사선으로 채워진 라인은 2층에 배치되는 금속 라인들을 각각 나타내고, PVINT1, PVSS1, PVINT2, PVSS2는 파워 라인들을, S1, S2는 신호 라인들을 각각 나타낸다. 도2와 마찬가지로, 총 2개의 금속 층들로 이루어져 있다.
도4에 나타낸 로우 어드레스 디코더 영역(30-1)의 신호 라인 및 파워 라인 배치 방법을 설명하면 다음과 같다.
로우 어드레스 디코더 영역(30-1)의 제1로우 디코더 영역(RD1)들과 제2로우 디코더 영역(RD2)들 각각의 위의 1층에 파워 라인들(PVINT1, PVSS1) 및 신호 라인들(S1)이 배치된다. 파워 라인들(PVINT1, PVSS1)은 제1로우 디코더 영역(RD1)들 각각의 좌우에 배치되고, 신호 라인들(S1)은 파워 라인들(PVINT1, PVSS1)사이에 배치된다. 그리고, 제1로우 디코더 영역(RD1)들과 제2로우 디코더 영역(RD2)들 위의 2층에 이들 영역들을 가로지르는 방향으로, 즉, 1층에 배치되는 파워 라인들(PVINT1, PVSS1) 및 신호 라인들(S1)과 직교하는 방향으로 파워 라인들(PVINT2, PVSS2) 및 신호 라인들(S2)이 배치된다. 파워 라인들(PVINT2, PVSS2)은 로우 어드레스 디코더 영역(30-1)의 상하에 배치되고, 신호 라인들(S2)은 파워 라인들(PVINT2, PVSS2)의 사이에 배치된다.
일반적으로, 파워 라인들(PVINT1, PVSS1, PVINT2, PVSS2)의 폭은 신호 라인들(S1, S2)의 폭보다 두꺼우며, 동일한 전압(VINT)을 전송하는 파워 라인들(PVINT1, PVINT2)사이에 접속이 이루어지고, 동일한 전압(VSS)을 전송하는 파워 라인들(PVSS1, PVSS2)사이에 접속이 이루어진다.
그런데, 파워를 안정적으로 공급하기 위하여 파워 라인들(PVINT2, PVSS2)의 라인 폭을 두껍게 하게 되면 레이아웃 면적이 증가하게 된다는 문제점이 있다.
결과적으로, 종래의 반도체 메모리 장치는 제1금속 층과 제2금속 층에 금속으로 이루어진 파워 라인들과 신호 라인들이 함께 배치되기 때문에 안정적인 파워를 공급하기 위하여 파워 라인들의 수를 늘리거나 라인 폭을 넓게 하면 반도체 메모리 장치의 전체적인 레이아웃 면적의 증가를 가져오게 된다는 문제점이 있다.
본 발명의 목적은 레이아웃 면적을 증가시키지 않으면서 파워를 안정적으로 공급할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적을 상기 목적을 달성하기 위한 반도체 메모리 장치의 신호 라인 및 파워 라인 배치 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서, 상기 메모리 셀 어레이 위의 동일 층에 동일한 방향으로 배치된 워드 라인들, 제1신호 라인들 및 제1파워 라인들, 상기 메모리 셀 어레이 위의 상기 워드 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 배치된 컬럼 선택 신호 라인들 및 제2신호 라인들, 및 상 기 메모리 셀 어레이 위의 상기 워드 라인들 및 상기 컬럼 선택 신호 라인들과 다른 층에 상기 제2신호 라인들과 동일한 방향으로 배치된 제2파워 라인들을 구비하는 것을 특징으로 한다.
상기 제1 및 제2파워 라인들중 동일한 레벨을 전송하는 라인들을 연결하고, 상기 제1파워 라인들의 라인 폭보다 상기 제2파워 라인들의 라인 폭이 넓은 것을 특징으로 한다. 그리고, 상기 제2파워 라인들이 배치되는 층과 동일한 층에 상기 제2신호 라인들중의 일부가 배치되는 것을 특징으로 한다.
상기 컬럼 선택 신호 라인들 및 상기 제2신호 라인들이 배치되는 층과 동일 층에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 제3파워 라인들을 추가적으로 배치하고, 상기 제1, 제2, 및 제3파워 라인들중 동일한 레벨을 전송하는 라인들을 연결하고, 상기 제1 및 제3파워 라인들의 라인 폭보다 상기 제2파워 라인들의 라인 폭이 넓은 것을 특징으로 한다. 그리고,상기 제2파워 라인들이 상기 제1파워 라인들 위에 중첩되어 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서, 상기 메모리 셀 어레이 위의 동일 층에 동일 방향으로 배치된 워드 라인들 및 제1신호 라인들, 상기 메모리 셀 어레이 위의 상기 워드 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 배치된 컬럼 선택 신호 라인들, 제2신호 라인들 및 제1파워 라인들, 및 상기 메모리 셀 어레이 위의 상기 워드 라인들 및 상기 컬럼 선택 신호 라인들과 다른 층에 상기 제1신호 라인들과 동일한 방향으로 배치된 제2파워 라인들을 구비하는 것을 특징으로 한다.
상기 제1, 및 제2파워 라인들중 동일한 레벨을 전송하는 라인들을 연결하고, 상기 제1파워 라인들의 라인 폭보다 상기 제2파워 라인들의 라인 폭이 넓은 것을 특징으로 한다. 그리고, 상기 제2파워 라인들이 배치되는 층과 동일한 층에 상기 제1신호 라인들중의 일부가 배치되는 것을 특징으로 한다.
그리고, 상기 워드 라인들 및 상기 제1신호 라인들이 배치되는 층과 동일 층에 상기 워드 라인들과 동일한 방향으로 제3파워 라인들을 추가적으로 배치하는 것을 특징으로 하고, 상기 제1, 제2, 및 제3파워 라인들중 동일한 레벨을 전송하는 라인들을 연결하고, 상기 제1 및 제3파워 라인들의 라인 폭보다 상기 제2파워 라인들의 라인 폭이 넓은 것을 특징으로 한다.
상기 제1 및 제2형태의 상기 반도체 메모리 장치는 상기 워드 라인과 동일한 방향으로 배치된 서브 워드 라인과 상기 워드 라인과 직교하는 방향으로 배치된 비트 라인사이에 연결된 메모리 셀을 구비한 서브 메모리 셀 어레이 블록들, 상기 서브 메모리 셀 어레이 블록들사이에 상하로 배치된 서브 워드 라인 드라이버 블록들, 상기 서브 메모리 셀 어레이 블록들사이에 좌우로 배치된 센스 증폭기 블록들, 상기 센스 증폭기 블록들 위에 상기 워드 라인과 동일한 방향으로 배치된 로컬 데이터 입출력 라인쌍들, 및 상기 서브 메모리 셀 어레이 블록들 위에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 배치된 글로벌 데이터 입출력 라인쌍들을 구비하고, 상기 로컬 데이터 입출력 라인쌍들은 상기 워드 라인과 동일 층에 배치되고, 상기 글로벌 데이터 입출력 라인쌍들은 상기 컬럼 선택 신호 라인들과 동일 층에 배치되는 것을 특징으로 하고, 상기 메모리 셀은 동적 메모리 셀인 것을 특징으로 한다. 상기 제1 및 제2파워 라인들이 상기 서브 메모리 셀 어레이 블록들 위에 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3형태는 메모리 셀 어레이, 및 상기 메모리 셀 어레이로/로부터의 데이터 입/출력을 위한 주변 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치에 있어서, 상기 주변 회로의 위의 동일 층에 동일 방향으로 배치된 제1신호 라인들 및 제1파워 라인들, 상기 주변 회로의 위의 상기 제1신호 라인들과 다른 층에 상기 제1신호 라인들과 직교하는 방향으로 배치된 제2신호 라인들, 및 상기 주변 회로의 위의 상기 제1 및 제2신호 라인들과 다른 층에 상기 제2신호 라인들과 동일한 방향으로 배치된 제2파워 라인들을 구비하는 것을 특징으로 한다.
그리고, 상기 제2파워 라인들은 라인 폭이 넓은 판 형으로 배치되는 것을 특징으로 하고, 상기 주변 회로는 소정 개수의 단위 기능 블록들이 인접하여 배치된 기능 수단을 구비하고, 상기 제1신호 라인들 및 상기 제1파워 라인들이 상기 소정 개수의 단위 기능 블록들 각각의 위의 동일 층에 동일 방향으로 배치되고, 상기 제2신호 라인들이 상기 기능 수단의 위의 상기 제1신호 라인들과 다른 층에 상기 제1신호 라인들과 직교하는 방향으로 배치되고, 상기 제2파워 라인들이 상기 기능 수단의 위의 상기 제1 및 제2신호 라인들과 다른 층에 상기 제2신호 라인들과 동일한 방향으로 배치되는 것을 특징으로 한다.
상기 제1파워 라인들은 상기 소정 개수의 단위 기능 블록들 위의 바깥쪽에 배치되고, 상기 제1신호 라인들은 상기 제1파워 라인들사이에 배치되고, 상기 제1파워 라인들의 라인 폭이 상기 제1신호 라인들의 라인 폭보다 넓은 것을 특징으로 하거나, 상기 제1파워 라인들은 상기 소정 개수의 단위 기능 블록들 위의 중앙에 배치되고, 상기 제1신호 라인들은 상기 소정 개수의 단위 기능 블록들 각각의 위의 바깥쪽에 배치되고, 상기 제1파워 라인들의 라인 폭이 상기 제1신호 라인들의 라인 폭보다 넓은 것을 특징으로 한다. 그리고, 상기 제1파워 라인들과 상기 제2파워 라인들의 동일 전압 레벨을 전송하는 파워 라인들을 접속하는 것을 특징으로 한다.
상기 제1신호 라인들이 배치되는 층과 동일 층에 상기 제1신호 라인들이 배치되는 방향과 동일 방향으로 제3파워 라인들을 추가적으로 배치하는 것을 특징으로 하고, 상기 제3파워 라인들은 상기 기능 수단의 위의 바깥쪽에 배치되고, 상기 제2신호 라인들은 상기 제3파워 라인들사이에 배치되고, 상기 제3파워 라인들의 라인 폭이 상기 제2신호 라인들의 라인 폭보다 넓은 것을 특징으로 한다. 그리고, 상기 제1, 제2, 및 제3파워 라인들의 동일 전압 레벨을 전송하는 파워 라인들을 접속하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제4형태는 메모리 셀 어레이, 및 상기 메모리 셀 어레이로/로부터의 데이터 입/출력을 위한 주변 회로를 구비하는 반도체 메모리 장치에 있어서, 상기 메모리 셀 어레이 위의 동일 층에 동일한 방향으로 배치된 워드 라인들, 제1신호 라인들 및 제1파워 라인들, 상기 주변 회로의 위에 상기 워드 라인들과 동일 층에 동일 방향으로 배치된 제2신호 라인들 및 제2파워 라인들, 상기 메모리 셀 어레이 위의 상기 워드 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 배치된 컬럼 선택 신호 라인들 및 제3신호 라인들, 상기 주변 회로의 위에 상기 컬럼 선택 신호 라인들과 동일 층에 상기 제2신호 라인들과 직교하는 방향으로 배치된 제4신호 라인들, 상기 메모리 셀 어레이 위의 상기 워드 라인들 및 상기 컬럼 선택 신호 라인들과 다른 층에 상기 제3신호 라인들과 동일한 방향으로 배치된 제3파워 라인들, 및 상기 주변 회로의 위에 상기 제3파워 라인들과 동일 층에 상기 제4신호 라인들과 동일한 방향으로 배치된 제4파워 라인들을 구비하는 것을 특징으로 한다.
상기 제1 및 제3파워 라인들중 동일한 레벨을 전송하는 라인들을 연결하고, 상기 제1파워 라인들의 라인 폭보다 제3파워 라인들의 라인 폭이 넓은 것을 특징으로 한다. 그리고, 상기 제3파워 라인들이 배치되는 층과 동일한 층에 상기 제3신호 라인들중의 일부가 배치되는 것을 특징으로 한다.
상기 컬럼 선택 신호 라인들 및 상기 제3신호 라인들이 배치되는 층과 동일 층에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 제5파워 라인들을 추가적으로 배치하는 것을 특징으로 하고, 상기 제1, 제3, 및 제5파워 라인들중 동일한 레벨을 전송하는 라인들을 연결한 것을 특징으로 하고, 상기 제1 및 제5파워 라인들의 라인 폭보다 상기 제3파워 라인들의 라인 폭이 넓은 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제5형태는 메모리 셀 어레이, 및 상기 메모리 셀 어레이로/로부터의 데이터 입/출력을 위한 주변 회로를 구비하는 반도체 메모리 장치에 있어서, 상기 메모리 셀 어레이 위의 동일 층에 동일 방향으로 배치된 워드 라인들 및 제1신호 라인들, 상기 주변 회로의 위 에 상기 워드 라인들과 동일 층에 동일 방향으로 배치된 제2신호 라인들 및 제1파워 라인들, 상기 메모리 셀 어레이 위의 상기 워드 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 배치된 컬럼 선택 신호 라인들, 제3신호 라인들 및 제2파워 라인들, 상기 주변 회로의 위에 상기 컬럼 선택 신호 라인들과 동일 층에 상기 제2신호 라인들과 직교하는 방향으로 배치된 제4신호 라인들, 상기 메모리 셀 어레이 위의 상기 워드 라인들 및 상기 컬럼 선택 신호 라인들과 다른 층에 상기 제1신호 라인들과 동일한 방향으로 배치된 제3파워 라인들, 및 상기 주변 회로의 위에 상기 제3파워 라인과 동일 층에 상기 제4신호 라인들과 동일한 방향으로 배치된 제4파워 라인들을 구비하는 것을 특징으로 한다.
그리고, 상기 제2, 및 제3파워 라인들중 동일한 레벨을 전송하는 라인들을 연결하고, 상기 제2파워 라인들의 라인 폭보다 상기 제3파워 라인들의 라인 폭이 넓은 것을 특징으로 하고, 상기 제3파워 라인들이 배치되는 층과 동일한 층에 상기 제1신호 라인들중의 일부가 배치되는 것을 특징으로 한다.
상기 워드 라인들 및 상기 제1신호 라인들이 배치되는 층과 동일 층에 상기 워드 라인들과 동일한 방향으로 제5파워 라인들을 추가적으로 배치하고, 상기 제2, 제3, 및 제5파워 라인들중 동일한 레벨을 전송하는 라인들을 연결하고, 상기 제2 및 제5파워 라인들의 라인 폭보다 상기 제3파워 라인들의 라인 폭이 넓은 것을 특징으로 한다.
상기 제4 및 제5형태의 반도체 메모리 장치는 상기 워드 라인과 동일한 방향으로 배치된 서브 워드 라인과 상기 워드 라인과 직교하는 방향으로 배치된 비트 라인사이에 연결된 메모리 셀을 구비한 서브 메모리 셀 어레이 블록들, 상기 서브 메모리 셀 어레이 블록들사이에 상하로 배치된 서브 워드 라인 드라이버 블록들, 상기 서브 메모리 셀 어레이 블록들사이에 좌우로 배치된 센스 증폭기 블록들, 상기 센스 증폭기 블록들 위에 상기 워드 라인과 동일한 방향으로 배치된 로컬 데이터 입출력 라인쌍들, 및 상기 서브 메모리 셀 어레이 블록들 위에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 배치된 글로벌 데이터 입출력 라인쌍들을 구비하고, 상기 로컬 데이터 입출력 라인쌍들은 상기 워드 라인과 동일 층에 배치되고, 상기 글로벌 데이터 입출력 라인쌍들은 상기 컬럼 선택 신호 라인들과 동일 층에 배치되는 것을 특징으로 하고, 상기 메모리 셀은 동적 메모리 셀인 것을 특징으로 한다. 상기 제4형태의 반도체 메모리 장치의 상기 제1 및 제3파워 라인들이 상기 서브 메모리 셀 어레이 블록들 위에 배치되는 것을 특징으로 하고, 상기 제5형태의 반도체 메모리 장치의 상기 제2 및 제3파워 라인들이 상기 서브 메모리 셀 어레이 블록들 위에 배치되는 것을 특징으로 한다.
상기 제4 및 제5형태의 반도체 메모리 장치의 상기 제4파워 라인들은 라인 폭이 넓은 판 형으로 배치되는 것을 특징으로 하고, 상기 주변 회로는 소정 개수의 단위 기능 블록들이 인접하여 배치된 기능 수단을 구비하고, 상기 제2신호 라인들 및 상기 제2(1)파워 라인들이 상기 소정 개수의 단위 기능 블록들 각각의 위의 동일 층에 동일 방향으로 배치되고, 상기 제4신호 라인들이 상기 기능 수단의 위의 상기 제2신호 라인들과 다른 층에 상기 제2신호 라인들과 직교하는 방향으로 배치되고, 상기 제4파워 라인들이 상기 기능 수단의 위의 상기 제2 및 제4신호 라인들 과 다른 층에 상기 제4신호 라인들과 동일한 방향으로 배치되는 것을 특징으로 한다.
상기 제2(1)파워 라인들은 상기 소정 개수의 단위 기능 블록들 위의 바깥쪽에 배치되고, 상기 제2신호 라인들은 상기 제2(1)파워 라인들사이에 배치되고, 상기 제2(1)파워 라인들의 라인 폭이 상기 제2신호 라인들의 라인 폭보다 넓은 것을 특징으로 하거나, 상기 제2(1)파워 라인들은 상기 소정 개수의 단위 기능 블록들 위의 중앙에 배치되고, 상기 제2신호 라인들은 상기 소정 개수의 단위 기능 블록들 각각의 위의 바깥쪽에 배치되고, 상기 제2(1)파워 라인들의 라인 폭이 상기 제2신호 라인들의 라인 폭보다 넓은 것을 특징으로 한다. 그리고, 상기 제2(1)파워 라인들과 상기 제4파워 라인들의 동일 전압 레벨을 전송하는 파워 라인들을 접속하는 것을 특징으로 한다.
상기 제4신호 라인들이 배치되는 층과 동일 층에 상기 제4신호 라인들이 배치되는 방향과 동일 방향으로 제6파워 라인들을 추가적으로 배치하는 것을 특징으로 하고, 상기 제6파워 라인들은 상기 기능 수단의 위의 바깥쪽에 배치되고, 상기 제4신호 라인들은 상기 제6파워 라인들사이에 배치되고, 상기 제6파워 라인들의 라인 폭이 상기 제4신호 라인들의 라인 폭보다 넓은 것을 특징으로 하고, 상기 제2, 제4, 및 제6파워 라인들의 동일 전압 레벨을 전송하는 파워 라인들을 접속하는 것을 특징으로 한다.
그리고, 상기 제1파워 라인들과 상기 제4파워 라인들의 동일 전압 레벨을 전송하는 파워 라인들을 접속하고, 상기 제4신호 라인들이 배치되는 층과 동일 층에 상기 제4신호 라인들이 배치되는 방향과 동일 방향으로 제6파워 라인들을 추가적으로 배치하고, 상기 제6파워 라인들은 상기 기능 수단의 위의 바깥쪽에 배치되고, 상기 제4신호 라인들은 상기 제6파워 라인들사이에 배치되고, 상기 제6파워 라인들의 라인 폭이 상기 제4신호 라인들의 라인 폭보다 넓은 것을 특징으로 하고, 상기 제2(1), 제4, 및 제6파워 라인들의 동일 전압 레벨을 전송하는 파워 라인들을 접속하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제6형태는 워드 라인과 비트 라인사이에 연결된 메모리 셀을 구비한 메모리 셀 어레이, 및 상기 비트 라인을 선택하기 위한 컬럼 디코더를 구비하는 반도체 메모리 장치에 있어서, 상기 메모리 셀 어레이 위의 동일 층에 동일 방향으로 배치된 워드 라인들, 로컬 데이터 입출력 라인들, 및 제1파워 라인들, 상기 메모리 셀 어레이 위의 상기 워드 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 배치된 컬럼 선택 신호 라인들, 상기 메모리 셀 어레이 위의 상기 워드 라인들 및 상기 컬럼 선택 신호 라인들과 다른 층에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 배치된 제2파워 라인들, 상기 컬럼 디코더의 위에 상기 워드 라인들과 동일 층에 동일 방향으로 배치된 제1신호 라인들, 및 상기 컬럼 디코더의 위에 상기 컬럼 선택 신호 라인들과 동일 층에 상기 제1신호 라인들과 직교하는 방향으로 배치된 제2신호 라인들을 구비하고, 글로벌 데이터 입출력 라인들이 상기 메모리 셀 어레이 위에 상기 컬럼 선택 신호 라인들이 배치되는 층에 배치되고, 상기 컬럼 디코더 위에 상기 제2파워 라인들이 배치되는 층과 동일 층에 배치되고, 상기 컬럼 선택 신호 라인들과 동일 방향으로 배치되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호 라인 및 파워 라인 배치 방법의 제1형태는 메모리 셀 어레이, 및 상기 메모리 셀 어레이로/로부터의 데이터 입/출력을 위한 주변 회로를 구비하는 반도체 메모리 장치의 신호 라인 및 파워 라인 배치 방법에 있어서, 상기 메모리 셀 어레이 위의 동일 층에 동일한 방향으로 워드 라인들, 제1신호 라인들 및 제1파워 라인들을 배치하고, 상기 메모리 셀 어레이 위의 상기 워드 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 컬럼 선택 신호 라인들 및 제2신호 라인들을 배치하고, 상기 메모리 셀 어레이 위의 상기 워드 라인들 및 상기 컬럼 선택 신호 라인들과 다른 층에 상기 제2신호 라인들과 동일한 방향으로 제2파워 라인들을 배치하는 것을 특징으로 한다.
그리고, 상기 주변 회로의 위에 상기 워드 라인들과 동일 층에 동일 방향으로 제3신호 라인들 및 제3파워 라인들을 배치하고, 상기 주변 회로의 위에 상기 컬럼 선택 신호 라인들과 동일 층에 상기 제3신호 라인들과 직교하는 방향으로 제4신호 라인들을 배치하고, 상기 주변 회로 위에 상기 제3파워 라인들과 동일 층에 상기 제4신호 라인들과 동일한 방향으로 제4파워 라인들을 배치하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호 라인 및 파워 라인 배치 방법의 제2형태는 메모리 셀 어레이, 및 상기 메모리 셀 어레이로/로부터의 데이터 입/출력을 위한 주변 회로를 구비하는 반도체 메모리 장치의 신호 라인 및 파워 라인 배치 방법에 있어서, 상기 메모리 셀 어레이 위의 동일 층에 동일한 방향으로 워드 라인들, 제1신호 라인들 및 제1파워 라인들을 배치하고, 상기 메모리 셀 어레이 위의 상기 워드 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 컬럼 선택 신호 라인들 및 제2신호 라인들을 배치하고, 상기 메모리 셀 어레이 위의 상기 워드 라인들 및 상기 컬럼 선택 신호 라인들과 다른 층에 상기 제2신호 라인들과 동일한 방향으로 제2파워 라인들을 배치하는 것을 특징으로 한다.
상기 주변 회로의 위에 상기 워드 라인들과 동일 층에 동일 방향으로 제3신호 라인들 및 제3파워 라인들을 배치하고, 상기 주변 회로의 위에 상기 컬럼 선택 신호 라인들과 동일 층에 상기 제3신호 라인들과 직교하는 방향으로 제4신호 라인들을 배치하고, 상기 주변 회로의 위에 상기 제2파워 라인들과 동일 층에 상기 제4신호 라인들과 동일한 방향으로 제4파워 라인들을 배치하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치 및 이 장치의 신호 라인 및 파워 라인 배치 방법을 설명하면 다음과 같다.
도5는 본 발명의 반도체 메모리 장치의 제1실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것으로, 도1에 나타낸 블록 및 라인과 동일한 블록 및 라인은 동일 부호로 나타내었고, 사선 없는 라인들은 1층에 배치되는 금속 라인들을, 사선으로 채워진 라인들은 2층에 배치되는 금속 라인들을, 점으로 채워진 라인들은 3층에 배치되는 금속 라인들을 각각 나타낸다. 즉, 1층에 배치되는 금속 라인들에 의해서 제1금속 층이 형성되고, 2층에 배치되는 금속 라인들에 의해서 제2금속 층이 형성되고, 3층에 배치되는 금속 라인들에 의해서 제3금속 층이 형성되어, 신호 라인 및 파워 라인들이 총 3개의 금속 층들로 이루어져 있다.
도5에 나타낸 신호 라인 및 파워 라인 배치 방법을 설명하면 다음과 같다.
워드 선택신호 라인(PX), 메인 워드 라인(NWE), 및 로컬 데이터 입출력 라인(LIO), 및 파워 라인(P1)은 도3에 나타낸 바와 같은 방법으로 1층에 배치된다.
컬럼 선택 신호 라인(CSL) 및 글로벌 데이터 입출력 라인(GIO)은 도3에 나타낸 바와 같은 방법으로 2층에 배치된다. 그리고, 파워 라인(P2)은 배치되지 않는다.
파워 라인(P3)은 3층에 컬럼 선택 신호 라인(CSL)이 배치되는 방향과 동일한 방향으로 배치된다. 이때, 파워 라인(P3)은 파워 라인들(P1, P2)과 동일한 라인 폭으로 배치되거나, 도5에 나타낸 바와 같이 파워 라인들(P1, P2)의 라인 폭보다 넓게 배치된다.
또한, 도5에 나타낸 실시예는 워드 라인(WL)들과 로컬 데이터 입출력 라인(LIO)들사이의 간격보다 컬럼 선택 신호 라인(CSL)들과 글로벌 데이터 입출력 라인(GIO)들사이의 간격이 좁아 컬럼 선택 신호 라인(CSL)이 배치되는 층에 파워 라인을 배치하는 것이 용이하지 않은 반도체 메모리 장치에 적합한 라인 배치 방법이다.
도6은 본 발명의 반도체 메모리 장치의 제2실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것으로, 도6에서, 도1에 나타낸 블록 및 라인과 동일한 블록 및 라인은 동일 부호로 나타내었고, 도5와 마찬가지로, 사선 없는 라인은 1층에 배치되는 금속 라인들을, 사선으로 채워진 라인은 2층에 배치되는 금속 라인들을, 점으로 채워진 라인은 3층에 배치되는 금속 라인들을 각각 나타낸다. 도5와 마찬가지로, 신호 라인 및 파워 라인들이 총 3개의 금속 층들로 이루어져 있다.
도6에 나타낸 신호 라인 및 파워 라인 배치 방법을 설명하면 다음과 같다.
워드 선택신호 라인(PX), 메인 워드 라인(NWE), 및 로컬 데이터 입출력 라인(LIO)은 도3에 나타낸 바와 같은 방법으로 1층에 배치된다. 그리고, 파워 라인(P1)은 배치되지 않는다.
컬럼 선택 신호 라인(CSL), 글로벌 데이터 입출력 라인(GIO), 및 파워 라인(P2)은 도3에 나타낸 바와 같은 방법으로 2층에 배치된다.
파워 라인(P3)은 3층에 메인 워드 라인(NWE)이 배치되는 방향과 동일한 방향으로 배치된다. 이때, 파워 라인(P3)은 파워 라인들(P1, P2)과 동일한 라인 폭으로 배치되거나, 도6에 나타낸 바와 같이 파워 라인들(P1, P2)의 라인 폭보다 넓게 배치된다.
또한, 도6에 나타낸 실시예는 워드 라인(WL)들과 로컬 데이터 입출력 라인(LIO)들사이의 간격이 컬럼 선택 신호 라인(CSL)들과 글로벌 데이터 입출력 라인(GIO)들사이의 간격보다 좁아 워드 라인(WL)이 배치되는 층에 파워 라인을 배치하는 것이 용이하지 않은 반도체 메모리 장치에 적합한 라인 배치 방법이다.
도5 및 도6에 나타낸 반도체 메모리 장치의 신호 라인 및 파워 라인 배치 방법은 3개의 층으로 배치하고, 하나의 층에는 신호 라인들과 파워 라인들을 배치하고, 다른 하나의 층에는 신호 라인들만을 배치하고, 또 다른 하나의 층에는 파워 라인들만을 배치하는 것이다.
즉, 도5 및 도6에 나타낸 반도체 메모리 장치는 하나의 층을 추가하여 추가된 층에 파워 라인을 더 많이 배치할 수 있으므로 인해서 안정적인 파워를 공급하 는 것이 가능하다.
도7은 본 발명의 반도체 메모리 장치의 제3실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것으로, 도7에서, 도1에 나타낸 부호 및 번호와 동일한 기능 및 라인은 동일 부호 및 번호로 나타내었고, 도5와 마찬가지로, 사선 없는 라인은 1층에 배치되는 금속 라인들을, 사선으로 채워진 라인은 2층에 배치되는 금속 라인들을, 점으로 채워진 라인은 3층에 배치되는 금속 라인들을 각각 나타낸다. 도5와 마찬가지로, 신호 라인 및 파워 라인들이 총 3개의 금속 층들로 이루어져 있다.
도7에 나타낸 신호 라인 및 파워 라인 배치 방법을 설명하면 다음과 같다.
워드 선택신호 라인(PX), 메인 워드 라인(NWE), 로컬 데이터 입출력 라인(LIO), 및 파워 라인(P1)은 도3에 나타낸 바와 같은 방법으로 1층에 배치된다.
컬럼 선택 신호 라인(CSL), 글로벌 데이터 입출력 라인(GIO), 및 파워 라인(P2)은 도3에 나타낸 바와 같은 방법으로 2층에 배치된다.
파워 라인(P3)은 3층에 컬럼 선택 신호 라인(CSL)이 배치되는 방향과 동일한 방향으로 배치된다. 이때, 파워 라인(P3)은 파워 라인(P2)과 동일한 라인 폭으로 배치되거나, 도7에 나타낸 바와 같이 파워 라인들(P1, P2)의 라인 폭보다 넓게 배치된다.
도7에서는 파워 라인(P3)이 파워 라인(P2)이 배치되는 위치와 동일한 위치에 겹쳐져서 배치되는 것을 나타내었으나, 반드시 겹쳐져서 배치될 필요는 없다.
도8은 본 발명의 반도체 메모리 장치의 제4실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것으로, 도8에서, 도1에 나타낸 부호 및 번호와 동일한 기능 및 라인은 동일 부호 및 번호로 나타내었고, 도5와 마찬가지로, 사선 없는 라인은 1층에 배치되는 금속 라인들을, 사선으로 채워진 라인은 2층에 배치되는 금속 라인들을, 점으로 채워진 라인은 3층에 배치되는 금속 라인들을 각각 나타낸다. 도5와 마찬가지로, 신호 라인 및 파워 라인들이 총 3개의 금속 층들로 이루어져 있다.
도8에 나타낸 신호 라인 및 파워 라인 배치 방법을 설명하면 다음과 같다.
워드 선택신호 라인(PX), 메인 워드 라인(NWE), 로컬 데이터 입출력 라인(LIO), 및 파워 라인(P1)은 도3에 나타낸 바와 같은 방법으로 1층에 배치된다.
컬럼 선택 신호 라인(CSL), 글로벌 데이터 입출력 라인(GIO), 및 파워 라인(P2)은 도3에 나타낸 바와 같은 방법으로 2층에 배치된다.
파워 라인(P3)은 3층에 워드 라인(WL)이 배치되는 방향과 동일한 방향으로 배치된다. 이때, 파워 라인(P3)은 파워 라인들(P1, P2)과 동일한 라인 폭으로 배치되거나, 도6에 나타낸 바와 같이 파워 라인들(P1, P2)의 라인 폭보다 넓게 배치된다.
도8에서는 파워 라인(P3)이 파워 라인(P1)이 배치되는 위치와 동일한 위치에 겹쳐져서 배치되는 것을 나타내었으나, 반드시 겹쳐져서 배치될 필요는 없다.
도7 및 도8에 나타낸 반도체 메모리 장치의 신호 라인 및 파워 라인 배치 방법은 라인들을 3개의 금속 층으로 나누어 배치하고, 두개의 금속 층에는 신호 라인들과 파워 라인들을 배치하고, 다른 하나의 금속 층에는 파워 라인들만을 배치하는 것이다.
도7 및 도8에 나타낸 반도체 메모리 장치의 신호 라인 및 파워 라인 배치 방법 또한, 도5 및 도6에 나타낸 방법과 마찬가지로 하나의 층을 추가하여 추가된 층에 파워 라인을 더 많이 배치할 수 있으므로 인해서 안정적인 파워를 공급하는 것이 가능하다.
도9는 본 발명의 반도체 메모리 장치의 제5실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것으로, 도9에서, 도1에 나타낸 부호 및 번호와 동일한 기능 및 라인은 동일 부호 및 번호로 나타내었고, 도5와 마찬가지로, 사선 없는 라인은 1층에 배치되는 금속 라인들을, 사선으로 채워진 라인은 2층에 배치되는 금속 라인들을, 점으로 채워진 라인은 3층에 배치되는 금속 라인들을 각각 나타낸다. 도5와 마찬가지로, 신호 라인 및 파워 라인들이 총 3개의 금속 층으로 이루어져 있다.
도9의 신호 라인 및 파워 라인 배치 방법은 도7의 배치 방법과 유사하며, 단지 2층에 배치되는 글로벌 데이터 입출력 라인(GIO)을 파워 라인(P3)이 배치되는 3층에 배치한 것이 상이하다.
그리고, 도시하지는 않았지만, 글로벌 데이터 입출력 라인(GIO)이 아니라, 컬럼 선택 신호 라인(CSL)의 일부를 파워 라인(P3)에 배치되는 3층에 배치하는 것도 가능하다.
즉, 파워 라인(P3)이 배치되는 3층에 2층에 배치되는 신호 라인들의 일부를 배치하는 것이 가능하다.
도9의 신호 라인 및 파워 라인 배치 방법은 도5의 배치 방법에도 적용될 수 있다. 즉, 도5의 파워 라인(P3)이 배치되는 3층에 2층에 배치되는 신호 라인들의 일부를 배치하는 것이 가능하다.
도9에 나타낸 실시예의 반도체 메모리 장치의 신호 라인 및 파워 라인 배치 방법은 도5에 나타낸 실시예의 반도체 메모리 장치의 방법과 달리 추가되는 하나의 층에 파워 라인만을 배치하는 것이 아니라, 파워 라인이외의 다른 층의 일부의 신호 라인들을 배치하는 것이다.
결과적으로, 본 발명의 반도체 메모리 장치의 신호 라인 및 파워 라인 배치 방법은 신호 라인 및 파워 라인을 3개의 금속 층으로 배치함으로써, 많은 수의 파워 라인들을 배치하는 것이 가능하게 됨으로써 파워를 안정적으로 공급할 수 있다.
도10은 본 발명의 반도체 메모리 장치의 신호 라인 및 파워 라인 배치 방법이 적용될 수 있는 실시예의 센스 증폭기 영역의 구성을 나타내는 블록도로서, 센스 증폭기 영역(SA)의 대표적인 하나의 비트 라인쌍(BL, BLB)사이의 구성을 나타낸 것이다.
도10에서, MC1, NWEi, SWL1 및 BL1, BL1B는 왼쪽에 배치된 서브 메모리 셀 어레이 블록(SMCA)의 대표적인 메모리 셀, 메인 워드 라인, 서브 워드 라인 및 비트 라인쌍을, MC2, NWE(i+1), SWL2 및 BL2, BL2B는 오른쪽에 배치된 서브 메모리 셀 어레이 블록(SMCA)의 대표적인 메모리 셀, 메인 워드 라인, 서브 워드 라인 및 비트 라인쌍을, SBL, SBLB는 BL1, BL1B과 BL2, BL2B를 연결하는 센스 비트 라인쌍을, PRE1, PRE2는 프리차지 회로들을, ISO1, ISO2는 비트 라인 아이솔레이션 게이트들을, BLSA는 비트 라인 센스 증폭기들을, IOG는 데이터 입출력 게이트를, LGIOG는 로컬 글로벌 입출력 게이트를 나타낸다. 그리고, 메모리 셀(MC1, MC2) 각각은 서브 워드 라인들(SWL1, SWL2) 각각과 비트 라인쌍들((BL1, BL1B), (BL2, BL2B)) 각각의 사이에 연결된 하나의 NMOS트랜지스터(N)와 하나의 캐패시터(C)로 구성된 동적 메모리 셀이다.
도10에 나타낸 센스 증폭기 영역(SA)의 배치를 살펴보면 다음과 같다.
비트 라인쌍(BL1, BL1B)사이에 비트 라인쌍(BL1, BL1B)을 프리차지하기 위한 프리차지 회로(PRE1)가 배치되고, 비트 라인쌍(BL2, BL2B)사이에 비트 라인쌍(BL2, BL2B)을 프리차지 하기 위한 프리차지 회로(PRE2)가 배치된다. 그리고, 비트 라인쌍(BL1, BL1B)과 센스 비트 라인쌍(SBL, SBLB)사이에 비트 라인 아이솔레이션 게이트(ISO1)가 배치되고, 비트 라인쌍(BL2, BL2B)과 센스 비트 라인쌍(SBL, SBLB)사이에 비트 라인 아이솔레이션 게이트(ISO2)가 배치된다. 센스 비트 라인쌍(SBL, SBLB)사이에 센스 비트 라인쌍(SBL, SBLB)의 레벨을 증폭하기 위한 비트 라인 센스 증폭기(BLSA)가 배치되고, 센스 비트 라인쌍(SBL, SBLB)과 로컬 데이터 입출력 라인쌍(LIO, LIOB)사이에 데이터를 전송하기 위한 데이터 입출력 게이트(IOG)가 배치되고, 로컬 데이터 입출력 라인쌍(LIO, LIOB)과 글로벌 데이터 입출력 라인쌍(GIO, GIOB)사이에 데이터를 전송하기 위한 로컬 글로벌 입출력 게이트(LGIOG)가 배치된다. 서브 워드 라인(SWL1)은 도시되지 않은 워드 선택신호 라인(PX)으로 전송되는 신호와 메인 워드 라인(NWEi)으로 전송되는 신호를 조합함에 의해서 선택되고, 서브 워드 라인(SWL2)은 도시되지 않은 워드 선택신호 라인(PX)으로 전송되는 신호와 메인 워드 라인(NWEi)으로 전송되는 신호를 조합함에 의해서 선택된다.
그리고, 도시하지는 않았지만, 로컬 데이터 입출력 라인쌍(LIO, LIOB)은 세로 방향으로 배치된 소정 개수의 서브 메모리 셀 어레이 블록 단위로 분리되어 배치되는 것이 바람직하다.
즉, 본 발명의 신호 라인 및 파워 라인 배치방법은 도10에 나타낸 바와 같이 메모리 셀이 동적 메모리 셀의 구성을 가지고, 비트 라인 센스 증폭기(BLSA) 및 로컬 글로벌 입출력 게이트(LGIOG)를 구비하는 동적 반도체 메모리 장치에 적용되는 것이 바람직하다.
또한, 상술한 실시예의 반도체 메모리 장치의 메모리 셀 어레이의 글로벌 데이터 입출력 라인은 센스 증폭기 영역(SA) 및 서브 메모리 셀 어레이 영역(SMCA) 위에 배치되어 있으나, 반드시 이와같이 구성될 필요는 없으며, 접합 영역(CJ) 및 서브 워드 라인 드라이버(SWD) 영역 위에 배치되어도 상관없다. 만일 글로벌 데이터 입출력 라인이 접합 영역(CJ) 및 서브 워드 라인 드라이버(SWD) 영역 위에 배치되는 경우에는 로컬 글로벌 입출력 게이트(LGIOG)가 접합 영역(CJ)에 배치되게 된다.
그리고, 상술한 반도체 메모리 장치의 신호 라인 및 파워 라인 배치 방법은 메모리 셀 어레이의 일부 영역만을 나타내어 설명하였지만, 메모리 셀 어레이의 전 영역에 동일한 방법으로 배치됨을 짐작할 수 있을 것이다.
상술한 실시예에서는 반도체 메모리 장치의 메모리 셀 어레이의 신호 라인 및 파워 라인 배치 방법을 설명한 것이며, 이제, 반도체 메모리 장치의 주변 회로의 신호 라인 및 파워 라인 배치 방법을 설명하면 다음과 같다.
도11은 본 발명의 반도체 메모리 장치의 로우 디코더의 제1실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것으로, 도4와 마찬가지로 로우 디코더의 로우 어드레스 디코더 영역(30-1)의 배치를 나타낸다.
도11에 나타낸 부호들은 도4에 나타낸 부호들과 동일한 것을 나타내고, 사선 없는 라인은 1층에 배치되는 금속 라인들을, 사선으로 채워진 라인은 2층에 배치되는 금속 라인들을, 점으로 채워진 라인은 3층에 배치되는 금속 라인들을 각각 나타내고, PVINT1, PVSS1, PVINT3, PVSS3는 파워 라인들을, S1, S2는 신호 라인들을 각각 나타낸다. 도5와 마찬가지로, 신호 라인 및 파워 라인들이 총 3개의 금속 층으로 이루어져 있다.
도11에 나타낸 로우 어드레스 디코더 영역(30-1)의 신호 라인 및 파워 라인 배치 방법을 설명하면 다음과 같다.
파워 라인들(PVINTA, PVSS1) 및 신호 라인들(S1)은 도4의 배치와 마찬가지로 1층에 배치된다. 제1로우 디코더 영역(RD1)들과 제2로우 디코더 영역(RD2)들 위의 2층에 이들 영역들을 가로지르는 방향으로, 즉, 1층에 배치되는 파워 라인들(PVINT1, PVSS1) 및 신호 라인들(S1)과 직교하는 방향으로 신호 라인들(S2)이 배치된다. 그리고, 제1로우 디코더 영역(RD1)들과 제2로우 디코더 영역(RD2)들 위의 3층에 파워 라인들(PVINT3, PVSS3)이 판 형태로 두껍게 배치된다. 즉, 3층에 배치되는 파워 라인들(PVINT3, PVSS3)은 1층에 배치되는 파워 라인들(PVINT1, PVSS1)과 직교하는 방향으로 배치된다. 도시하지는 않았지만, 1층에 배치되는 파워 라인(PVINT1)과 3층에 배치되는 파워 라인(PVINT3)의 접속은 2층에 배치되는 신호 라인들(S2)사이의 빈 공간을 통하여 이루어진다. 마찬가지로, 1층에 배치되는 파워 라인(PVSS1)과 3층에 배치되는 파워 라인(PVSS3)의 접속 또한, 2층에 배치되는 신호 라인들(S2)사이의 빈 공간을 통하여 이루어진다.
도11의 반도체 메모리 장치의 주변 회로의 배치 방법은 1층에는 신호 라인들(S1)과 파워 라인들(PVINT1, PVSS1)을 배치하고, 2층에는 신호 라인들(S2)만을 배치하고, 3층에는 파워 라인들(PVINT3, PVSS3)을 배치하는 것이다.
따라서, 파워 라인들(PVINT3, PVSS3)을 별도의 층에 배치함으로써 2층에 배치되는 신호 라인들(S2)의 배치가 용이하게 된다.
또한, 레이아웃 면적을 증가하지 않으면서 파워 라인들의 라인 폭을 두껍게 배치하는 것이 가능하므로 안정적인 파워를 공급하는 것이 가능하다.
도12는 본 발명의 반도체 메모리 장치의 로우 디코더의 제2실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것으로, 도4와 마찬가지로 로우 디코더의 로우 어드레스 디코더 영역(30-1)의 배치를 나타낸다.
도12에 나타낸 부호들은 도11에 나타낸 부호들과 동일한 것을 나타내고, 사선 없는 라인은 1층에 배치되는 금속 라인들을, 사선으로 채워진 라인은 2층에 배치되는 금속 라인들을, 점으로 채워진 라인은 3층에 배치되는 금속 라인들을 각각 나타내고, PVINT1, PVSS1, PVINT2, PVSS2, PVINT3, PVSS3는 파워 라인들을, S1, S2는 신호 라인들을 각각 나타낸다. 도5와 마찬가지로, 신호 라인 및 파워 라인들이 총 3개의 금속 층으로 이루어져 있다.
도12에 나타낸 로우 어드레스 디코더 영역(30-1)의 신호 라인 및 파워 라인 배치 방법을 설명하면 다음과 같다.
파워 라인들(PVINTA, PVSS1) 및 신호 라인들(S1)은 도4의 배치와 마찬가지로 1층에 배치된다. 제1로우 디코더 영역(RD1)들과 제2로우 디코더 영역(RD2)들 위의 2층에 이들 영역들을 가로지르는 방향으로, 즉, 1층에 배치되는 파워 라인들(PVINT1, PVSS1) 및 신호 라인들(S1)과 직교하는 방향으로 파워 라인들(PVINT2, PVSS2) 및 신호 라인들(S2)이 배치된다. 이때, 배치되는 파워 라인들(PVINT2, PVSS2)은 도4에 나타낸 파워 라인들(PVINT2, PVSS2)의 라인 폭보다 좁다. 그리고, 제1로우 디코더 영역(RD1)들과 제2로우 디코더 영역(RD2)들 위의 3층에 파워 라인들(PVINT3, PVSS3)이 판 형태로 두껍게 배치된다. 2층 및 3층에 배치되는 파워 라 인들(PVINT2, PVSS2, PVINT3, PVSS3)은 1층에 배치되는 파워 라인들(PVINT1, PVSS1)과 직교하는 방향으로 배치된다. 1층에 배치되는 파워 라인들(PVINT1)과 3층에 배치되는 파워 라인(PVINT3)사이의 접속은 2층에 배치되는 파워 라인(PVINT2)을 통하여 이루어지고, 마찬가지로, 1층에 배치되는 파워 라인들(PVSS1)과 3층에 배치되는 파워 라인(PVSS3)사이의 접속은 2층에 배치되는 파워 라인(PVSS2)을 통하여 이루어진다.
도12의 반도체 메모리 장치의 주변 회로의 배치 방법은 1층에는 신호 라인들(S1)과 파워 라인들(PVINT1, PVSS1)을 배치하고, 2층에는 신호 라인들(S2)과 파워 라인들(PVINT2, PVSS2)을 배치하고, 3층에는 파워 라인들(PVINT3, PVSS3)을 배치하는 것이다.
따라서, 파워 라인들(PVINT3, PVSS3)을 별도의 층에 배치함으로써 2층에 배치되는 파워 라인들(PVINT2, PVSS2)의 라인 폭을 좁게 가져갈 수 있게 되고, 이에 따라 신호 라인들(S2)의 배치가 용이하게 된다.
또한, 레이아웃 면적을 증가하지 않으면서 파워 라인들의 라인 폭을 두껍게 배치하는 것이 가능하므로 안정적인 파워를 공급하는 것이 가능하다.
도13은 본 발명의 반도체 메모리 장치의 로우 디코더의 제3실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것으로, 파워 라인들(PVINT1, PVSS1)과 신호 라인들(S1)의 배치를 제외한 신호 라인들(S2) 및 파워 라인들(PVINT2, PVSS3)의 배치는 도11의 배치와 동일하다.
도13에서, 파워 라인들(PVINT1, PVSS1)은 제1로우 디코더 영역(RD1)들과 제2 로우 디코더 영역(RD2)들 각각의 위의 1층의 중앙에 배치되고, 신호 라인들(S1)은 제1로우 리코더 영역(RD1)들과 제2로우 디코더 영역(RD2)들 각각의 위의 1층의 바깥쪽에 배치된다.
도14는 본 발명의 반도체 메모리 장치의 로우 디코더의 제4실시예의 신호 라인 및 파워 라인 배치 방법을 설명하기 위한 것으로, 파워 라인들(PVINT1, PVSS1)과 신호 라인들(S1)의 배치를 제외한 신호 라인들(S2) 및 파워 라인들(PVINT2, PVSS3)의 배치는 도12의 배치와 동일하다.
도14에서, 파워 라인들(PVINT1, PVSS1) 및 신호 라인들(S1)은 도13의 배치와 동일하다.
도13 및 도14에 나타낸 반도체 메모리 장치의 로우 디코더의 배치 방법은 도11 및 도12에 나타낸 배치 방법과 마찬가지로 파워를 안정적으로 공급할 수 있다. 또한, 도13 및 도14에 나타낸 배치 방법은 1층에 배치되는 신호 라인들(S1)을 효율적으로 배치할 수 있다.
그리고, 도시하지는 않았지만, 1층에 배치되는 파워 라인들(PVINT1, PVSS1)의 아래쪽 영역에 파워 라인들(PVINT1, PVSS1)과 직교하는 방향으로 저항을 형성하고, 저항과의 접속을 파워 라인들(PVINT1, PVSS1)의 바깥쪽에 만듬으로써 저항을 선택적으로 사용하는 것이 용이하다.
결과적으로, 본 발명의 반도체 메모리 장치의 주변 회로의 신호 라인 및 파워 라인 배치 방법은 상술한 메모리 셀 어레이의 배치 방법과 마찬가지로 파워 라인 및 신호 라인들을 3개의 금속 층으로 배치함으로써 파워 라인들을 추가적으로 배치하는 것이 가능하므로 파워를 안정적으로 공급하는 것이 가능하고, 신호 라인들을 용이하게 배치할 수 있다.
본 발명의 반도체 메모리 장치의 주변 회로의 신호 라인 및 파워 라인 배치 방법을 로우 디코더의 배치 방법을 이용하여 설명하였으나, 이 배치 방법은 로우 디코더 뿐만이 아니라 주변 회로의 다른 블록들의 배치에도 동일하게 적용될 수 있다. 예를 들면, 도시되지 않은 컬럼 디코더 및 메모리 셀 어레이로의 데이터 입/출력을 제어하기 위한 다른 기능 수단도 로우 디코더와 동일한 방법으로 배치될 수 있다.
그리고, 경우에 따라서는 반도체 메모리 장치의 메모리 셀 어레이의 파워 라인 및 신호 라인만 3개의 금속 층으로 배치하고, 주변 회로의 파워 라인 및 신호 라인은 2개의 금속 층으로 배치하거나, 주변 회로의 파워 라인 및 신호 라인만 3개의 금속 층으로 배치하고, 메모리 셀 어레이의 파워 라인 및 신호 라인은 2개의 금속 층으로 배치하는 것도 가능하다.
반도체 메모리 장치의 메모리 셀 어레이의 파워 라인 및 신호 라인만 3개의 금속 층으로 배치하고, 주변 회로의 파워 라인 및 신호 라인은 2개의 금속 층으로 배치하는 경우에 글로벌 데이터 입출력 라인(GIO)은 상술한 실시예에서와 같이 2층 또는 3층에 배치하는 것이 가능하다.
즉, 만일 글로벌 데이터 입출력 라인(GIO)을 3층에 배치하는 경우에는 도15a에 나타낸 바와 같이 글로벌 데이터 입출력 라인(GIO)이 컬럼 디코더(20) 위의 3층을 통하여 배치하면 된다. 그러나, 글로벌 데이터 입출력 라인(GIO)을 2층에 배치하는 경우에는 도15b에 나타낸 바와 같이 글로벌 데이터 입출력 라인(GIO)이 컬럼 디코더(20) 위의 2층을 통하여 배치될 수 없으므로 글로벌 데이터 입출력 라인(GIO)이 메모리 셀 어레이(10) 위에 배치되는 경우에는 2층에 배치하고, 컬럼 디코더(20) 위에 배치되는 경우에는 3층에 배치하면 된다. 도15a, b에서, 20'으로 나타낸 것은 컬럼 디코더(20)의 단위 기능 블록을 나타내는 것으로, 도11 내지 도14의 RD1, RD2에 대응되는 블록을 나타내고, 나머지 부호들은 도11 내지 도14의 부호와 동일한 부호를 나타낸다.
그러나, 본 발명의 신호 라인 및 파워 라인 배치방법은 반드시 상술한 실시예의 반도체 메모리 장치에만 적용될 수 있는 것은 아니며, 다른 다양한 구성을 가지는 반도체 메모리 장치에도 적용될 수 있다.
또한, 상술한 설명에서, 1층, 2층, 및 3층으로 표현된 층은 금속으로 이루어지는 신호 라인 및 파워 라인들만을 기준으로 한 것이며, 이들 라인들은 구리, 알루미늄, 또는 텅스텐과 같은 금속으로 구성될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치의 신호 라인 및 파워 라인 배치 방법은 파워 라인 및 신호 라인을 배치하는 것이 용이하다.
또한, 본 발명의 반도체 메모리 장치 및 이 장치의 신호 라인 및 파워 라인 배치 방법은 파워 라인들의 라인 폭을 두껍게 또는 파워 라인들을 많이 배치하고, 상하층의 파워 라인들사이에 많은 수의 그물 형태의 접속을 만듬으로써 파워를 안정적으로 공급할 수 있다. 따라서, 반도체 메모리 장치의 동작 성능이 개선될 수 있다.

Claims (71)

  1. 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서,
    상기 메모리 셀 어레이 위의 동일 층에 동일한 방향으로 배치된 상기 워드 라인들, 제1신호 라인들 및 제1파워 라인들;
    상기 메모리 셀 어레이 위의 상기 워드 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 배치된 컬럼 선택 신호 라인들 및 제2신호 라인들; 및
    상기 메모리 셀 어레이 위의 상기 워드 라인들 및 상기 컬럼 선택 신호 라인들과 다른 층에 상기 제2신호 라인들과 동일한 방향으로 배치된 제2파워 라인들을 구비하고,
    상기 제1 및 제2파워 라인들중 동일한 레벨을 전송하는 라인들을 연결한 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 제1파워 라인들의 라인 폭보다 상기 제2파워 라인들의 라인 폭이 넓은 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제2파워 라인들이 배치되는 층과 동일한 층에 상기 제2신호 라인들중의 일부가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 워드 라인과 동일한 방향으로 배치된 서브 워드 라인과 상기 워드 라인과 직교하는 방향으로 배치된 비트 라인사이에 연결된 메모리 셀을 구비한 서브 메모리 셀 어레이 블록들;
    상기 서브 메모리 셀 어레이 블록들사이에 상하로 배치된 서브 워드 라인 드라이버 블록들; 및
    상기 서브 메모리 셀 어레이 블록들사이에 좌우로 배치된 센스 증폭기 블록들;
    상기 센스 증폭기 블록들 위에 상기 워드 라인과 동일한 방향으로 배치된 로컬 데이터 입출력 라인쌍들; 및
    상기 서브 메모리 셀 어레이 블록들 위에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 배치된 글로벌 데이터 입출력 라인쌍들을 추가적으로 구비하고,
    상기 로컬 데이터 입출력 라인쌍들은 상기 워드 라인과 동일 층에 배치되고, 상기 글로벌 데이터 입출력 라인쌍들은 상기 컬럼 선택 신호 라인들과 동일 층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 메모리 셀은
    동적 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 제1 및 제2파워 라인들이
    상기 서브 메모리 셀 어레이 블록들 위에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 컬럼 선택 신호 라인들 및 상기 제2신호 라인들이 배치되는 층과 동일 층에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 제3파워 라인들을 추가적으로 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제1, 제2, 및 제3파워 라인들중 동일한 레벨을 전송하는 라인들을 연결한 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 제1 및 제3파워 라인들의 라인 폭보다 상기 제2파워 라인들의 라인 폭이 넓은 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 제2파워 라인들이 상기 제1파워 라인들 위에 중첩되어 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서,
    상기 메모리 셀 어레이 위의 동일 층에 동일 방향으로 배치된 워드 라인들 및 제1신호 라인들;
    상기 메모리 셀 어레이 위의 상기 워드 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 배치된 컬럼 선택 신호 라인들, 제2신호 라인들 및 제1파워 라인들; 및
    상기 메모리 셀 어레이 위의 상기 워드 라인들 및 상기 컬럼 선택 신호 라인들과 다른 층에 상기 제1신호 라인들과 동일한 방향으로 배치된 제2파워 라인들을 구비하고,
    상기 제1, 및 제2파워 라인들중 동일한 레벨을 전송하는 라인들을 연결한 것을 특징으로 하는 반도체 메모리 장치.
  13. 삭제
  14. 제12항에 있어서, 상기 제1파워 라인들의 라인 폭보다 상기 제2파워 라인들의 라인 폭이 넓은 것을 특징으로 하는 반도체 메모리 장치.
  15. 제12항에 있어서, 상기 제2파워 라인들이 배치되는 층과 동일한 층에 상기 제1신호 라인들중의 일부가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제12항에 있어서, 상기 반도체 메모리 장치는
    워드 라인과 동일한 방향으로 배치된 서브 워드 라인과 상기 워드 라인과 직교하는 방향으로 배치된 비트 라인사이에 연결된 메모리 셀을 구비한 서브 메모리 셀 어레이 블록들;
    상기 서브 메모리 셀 어레이 블록들사이에 상하로 배치된 서브 워드 라인 드라이버 블록들;
    상기 서브 메모리 셀 어레이 블록들사이에 좌우로 배치된 센스 증폭기 블록들;
    상기 센스 증폭기 블록들 위에 상기 워드 라인과 동일한 방향으로 배치된 로컬 데이터 입출력 라인쌍들; 및
    상기 서브 메모리 셀 어레이 블록들 위에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 배치된 글로벌 데이터 입출력 라인쌍들을 추가적으로 구비하고,
    상기 로컬 데이터 입출력 라인쌍들은 상기 워드 라인과 동일 층에 배치되고, 상기 글로벌 데이터 입출력 라인쌍들은 상기 컬럼 선택 신호 라인들과 동일 층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 메모리 셀은
    동적 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  18. 제16항에 있어서, 상기 제1 및 제2파워 라인들이
    상기 서브 메모리 셀 어레이 블록들 위에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제12항에 있어서, 상기 워드 라인들 및 상기 제1신호 라인들이 배치되는 층과 동일 층에 상기 워드 라인들과 동일한 방향으로 제3파워 라인들을 추가적으로 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 제1, 제2, 및 제3파워 라인들중 동일한 레벨을 전송하는 라인들을 연결한 것을 특징으로 하는 반도체 메모리 장치.
  21. 제19항에 있어서, 상기 제1 및 제3파워 라인들의 라인 폭보다 상기 제2파워 라인들의 라인 폭이 넓은 것을 특징으로 하는 반도체 메모리 장치.
  22. 메모리 셀 어레이; 및
    상기 메모리 셀 어레이로/로부터의 데이터 입/출력을 위한 주변 회로를 구비하는 반도체 메모리 장치에 있어서,
    상기 주변 회로의 위의 동일 층에 동일 방향으로 배치된 제1신호 라인들 및 제1파워 라인들;
    상기 주변 회로의 위의 상기 제1신호 라인들과 다른 층에 상기 제1신호 라인들과 직교하는 방향으로 배치된 제2신호 라인들; 및
    상기 주변 회로의 위의 상기 제1 및 제2신호 라인들과 다른 층에 상기 제2신호 라인들과 동일한 방향으로 배치된 제2파워 라인들을 구비하고,
    상기 주변 회로가
    소정 개수의 단위 기능 블록들이 인접하여 배치된 기능 수단을 구비하고,
    상기 제1신호 라인들 및 상기 제1파워 라인들이 상기 소정 개수의 단위 기능 블록들 각각의 위의 동일 층에 동일 방향으로 배치되고,
    상기 제2신호 라인들이 상기 기능 수단의 위의 상기 제1신호 라인들과 다른 층에 상기 제1신호 라인들과 직교하는 방향으로 배치되고,
    상기 제2파워 라인들이 상기 기능 수단의 위의 상기 제1 및 제2신호 라인들과 다른 층에 상기 제2신호 라인들과 동일한 방향으로 배치되고,
    상기 제1파워 라인들과 상기 제2파워 라인들의 동일 전압 레벨을 전송하는 파워 라인들을 접속하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제22항에 있어서, 상기 제2파워 라인들은
    라인 폭이 넓은 판 형으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  24. 삭제
  25. 제22항에 있어서, 상기 제1파워 라인들은
    상기 소정 개수의 단위 기능 블록들 위의 바깥쪽에 배치되고,
    상기 제1신호 라인들은
    상기 제1파워 라인들사이에 배치되고,
    상기 제1파워 라인들의 라인 폭이 상기 제1신호 라인들의 라인 폭보다 넓은 것을 특징으로 하는 반도체 메모리 장치.
  26. 제22항에 있어서, 상기 제1파워 라인들은
    상기 소정 개수의 단위 기능 블록들 위의 중앙에 배치되고,
    상기 제1신호 라인들은
    상기 소정 개수의 단위 기능 블록들 각각의 위의 바깥쪽에 배치되고,
    상기 제1파워 라인들의 라인 폭이 상기 제1신호 라인들의 라인 폭보다 넓은 것을 특징으로 하는 반도체 메모리 장치.
  27. 삭제
  28. 제22항에 있어서, 상기 제1신호 라인들이 배치되는 층과 동일 층에 상기 제1신호 라인들이 배치되는 방향과 동일 방향으로 제3파워 라인들을 추가적으로 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제28항에 있어서, 상기 제3파워 라인들은
    상기 기능 수단의 위의 바깥쪽에 배치되고,
    상기 제2신호 라인들은
    상기 제3파워 라인들사이에 배치되고,
    상기 제3파워 라인들의 라인 폭이 상기 제2신호 라인들의 라인 폭보다 넓은 것을 특징으로 하는 반도체 메모리 장치.
  30. 제29항에 있어서, 상기 제1, 제2, 및 제3파워 라인들의 동일 전압 레벨을 전송하는 파워 라인들을 접속하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 메모리 셀 어레이; 및
    상기 메모리 셀 어레이로/로부터의 데이터 입/출력을 위한 주변 회로를 구비하는 반도체 메모리 장치에 있어서,
    상기 메모리 셀 어레이 위의 동일 층에 동일한 방향으로 배치된 워드 라인들, 제1신호 라인들 및 제1파워 라인들;
    상기 주변 회로의 위에 상기 워드 라인들과 동일 층에 동일 방향으로 배치된 제2신호 라인들 및 제2파워 라인들;
    상기 메모리 셀 어레이 위의 상기 워드 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 배치된 컬럼 선택 신호 라인들 및 제3신호 라인들;
    상기 주변 회로의 위에 상기 컬럼 선택 신호 라인들과 동일 층에 상기 제2신호 라인들과 직교하는 방향으로 배치된 제4신호 라인들;
    상기 메모리 셀 어레이 위의 상기 워드 라인들 및 상기 컬럼 선택 신호 라인들과 다른 층에 상기 제3신호 라인들과 동일한 방향으로 배치된 제3파워 라인들; 및
    상기 주변 회로의 위에 상기 제3파워 라인들과 동일 층에 상기 제4신호 라인들과 동일한 방향으로 배치된 제4파워 라인들을 구비하고,
    상기 제1 및 제3파워 라인들중 동일한 레벨을 전송하는 라인들을 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 삭제
  33. 제31항에 있어서, 상기 제1파워 라인들의 라인 폭보다 제3파워 라인들의 라인 폭이 넓은 것을 특징으로 하는 반도체 메모리 장치.
  34. 제31항에 있어서, 상기 제3파워 라인들이 배치되는 층과 동일한 층에 상기 제3신호 라인들중의 일부가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  35. 제31항에 있어서, 상기 반도체 메모리 장치는
    상기 워드 라인과 동일한 방향으로 배치된 서브 워드 라인과 상기 워드 라인과 직교하는 방향으로 배치된 비트 라인사이에 연결된 메모리 셀을 구비한 서브 메모리 셀 어레이 블록들;
    상기 서브 메모리 셀 어레이 블록들사이에 상하로 배치된 서브 워드 라인 드라이버 블록들;
    상기 서브 메모리 셀 어레이 블록들사이에 좌우로 배치된 센스 증폭기 블록들;
    상기 센스 증폭기 블록들 위에 상기 워드 라인과 동일한 방향으로 배치된 로컬 데이터 입출력 라인쌍들; 및
    상기 서브 메모리 셀 어레이 블록들 위에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 배치된 글로벌 데이터 입출력 라인쌍들을 추가적으로 구비하고,
    상기 로컬 데이터 입출력 라인쌍들은 상기 워드 라인과 동일 층에 배치되고, 상기 글로벌 데이터 입출력 라인쌍들은 상기 컬럼 선택 신호 라인들과 동일 층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제35항에 있어서, 상기 메모리 셀은
    동적 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  37. 제35항에 있어서, 상기 제1 및 제3파워 라인들이
    상기 서브 메모리 셀 어레이 블록들 위에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  38. 제31항에 있어서, 상기 컬럼 선택 신호 라인들 및 상기 제3신호 라인들이 배치되는 층과 동일 층에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 제5파워 라인들을 추가적으로 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  39. 제38항에 있어서, 상기 제1, 제3, 및 제5파워 라인들중 동일한 레벨을 전송하는 라인들을 연결한 것을 특징으로 하는 반도체 메모리 장치.
  40. 제38항에 있어서, 상기 제1 및 제5파워 라인들의 라인 폭보다 상기 제3파워 라인들의 라인 폭이 넓은 것을 특징으로 하는 반도체 메모리 장치.
  41. 제31항에 있어서, 상기 제4파워 라인들은
    라인 폭이 넓은 판 형으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  42. 제35항에 있어서, 상기 주변 회로는
    소정 개수의 단위 기능 블록들이 인접하여 배치된 기능 수단을 구비하고,
    상기 제2신호 라인들 및 상기 제2파워 라인들이 상기 소정 개수의 단위 기능 블록들 각각의 위의 동일 층에 동일 방향으로 배치되고,
    상기 제4신호 라인들이 상기 기능 수단의 위의 상기 제2신호 라인들과 다른 층에 상기 제2신호 라인들과 직교하는 방향으로 배치되고,
    상기 제4파워 라인들이 상기 기능 수단의 위의 상기 제2 및 제4신호 라인들과 다른 층에 상기 제4신호 라인들과 동일한 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  43. 제42항에 있어서, 상기 제2파워 라인들은
    상기 소정 개수의 단위 기능 블록들 위의 바깥쪽에 배치되고,
    상기 제2신호 라인들은
    상기 제2파워 라인들사이에 배치되고,
    상기 제2파워 라인들의 라인 폭이 상기 제2신호 라인들의 라인 폭보다 넓은 것을 특징으로 하는 반도체 메모리 장치.
  44. 제42항에 있어서, 상기 제2파워 라인들은
    상기 소정 개수의 단위 기능 블록들 위의 중앙에 배치되고,
    상기 제2신호 라인들은
    상기 소정 개수의 단위 기능 블록들 각각의 위의 바깥쪽에 배치되고,
    상기 제2파워 라인들의 라인 폭이 상기 제2신호 라인들의 라인 폭보다 넓은 것을 특징으로 하는 반도체 메모리 장치.
  45. 제42항에 있어서, 상기 제2파워 라인들과 상기 제4파워 라인들의 동일 전압 레벨을 전송하는 파워 라인들을 접속하는 것을 특징으로 하는 반도체 메모리 장치.
  46. 제42항에 있어서, 상기 제4신호 라인들이 배치되는 층과 동일 층에 상기 제4신호 라인들이 배치되는 방향과 동일 방향으로 제6파워 라인들을 추가적으로 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  47. 제46항에 있어서, 상기 제6파워 라인들은
    상기 기능 수단의 위의 바깥쪽에 배치되고,
    상기 제4신호 라인들은
    상기 제6파워 라인들사이에 배치되고,
    상기 제6파워 라인들의 라인 폭이 상기 제4신호 라인들의 라인 폭보다 넓은 것을 특징으로 하는 반도체 메모리 장치.
  48. 제47항에 있어서, 상기 제2, 제4, 및 제6파워 라인들의 동일 전압 레벨을 전송하는 파워 라인들을 접속하는 것을 특징으로 하는 반도체 메모리 장치.
  49. 메모리 셀 어레이; 및
    상기 메모리 셀 어레이로/로부터의 데이터 입/출력을 위한 주변 회로를 구비하는 반도체 메모리 장치에 있어서,
    상기 메모리 셀 어레이 위의 동일 층에 동일 방향으로 배치된 워드 라인들 및 제1신호 라인들;
    상기 주변 회로의 위에 상기 워드 라인들과 동일 층에 동일 방향으로 배치된 제2신호 라인들 및 제1파워 라인들;
    상기 메모리 셀 어레이 위의 상기 워드 라인들과 다른 층에 상기 워드 라인들과 직교하는 방향으로 배치된 컬럼 선택 신호 라인들, 제3신호 라인들 및 제2파워 라인들;
    상기 주변 회로의 위에 상기 컬럼 선택 신호 라인들과 동일 층에 상기 제2신호 라인들과 직교하는 방향으로 배치된 제4신호 라인들;
    상기 메모리 셀 어레이 위의 상기 워드 라인들 및 상기 컬럼 선택 신호 라인들과 다른 층에 상기 제1신호 라인들과 동일한 방향으로 배치된 제3파워 라인들; 및
    상기 주변 회로의 위에 상기 제3파워 라인과 동일 층에 상기 제4신호 라인들과 동일한 방향으로 배치된 제4파워 라인들을 구비하고,
    상기 제2, 및 제3파워 라인들중 동일한 레벨을 전송하는 라인들을 연결한 것을 특징으로 하는 반도체 메모리 장치.
  50. 삭제
  51. 제49항에 있어서, 상기 제2파워 라인들의 라인 폭보다 상기 제3파워 라인들의 라인 폭이 넓은 것을 특징으로 하는 반도체 메모리 장치.
  52. 제49항에 있어서, 상기 제3파워 라인들이 배치되는 층과 동일한 층에 상기 제1신호 라인들중의 일부가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  53. 제49항에 있어서, 상기 반도체 메모리 장치는
    상기 워드 라인과 동일한 방향으로 배치된 서브 워드 라인과 상기 워드 라인과 직교하는 방향으로 배치된 비트 라인사이에 연결된 메모리 셀을 구비한 서브 메모리 셀 어레이 블록들;
    상기 서브 메모리 셀 어레이 블록들사이에 상하로 배치된 서브 워드 라인 드라이버 블록들;
    상기 서브 메모리 셀 어레이 블록들사이에 좌우로 배치된 센스 증폭기 블록들;
    상기 센스 증폭기 블록들 위에 상기 워드 라인과 동일한 방향으로 배치된 로컬 데이터 입출력 라인쌍들; 및
    상기 서브 메모리 셀 어레이 블록들 위에 상기 컬럼 선택 신호 라인들과 동일한 방향으로 배치된 글로벌 데이터 입출력 라인쌍들을 추가적으로 구비하고,
    상기 로컬 데이터 입출력 라인쌍들은 상기 워드 라인과 동일 층에 배치되고, 상기 글로벌 데이터 입출력 라인쌍들은 상기 컬럼 선택 신호 라인들과 동일 층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  54. 제53항에 있어서, 상기 메모리 셀은
    동적 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  55. 제53항에 있어서, 상기 제2 및 제3파워 라인들이
    상기 서브 메모리 셀 어레이 블록들 위에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  56. 제53항에 있어서, 상기 워드 라인들 및 상기 제1신호 라인들이 배치되는 층과 동일 층에 상기 워드 라인들과 동일한 방향으로 제5파워 라인들을 추가적으로 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  57. 제56항에 있어서, 상기 제2, 제3, 및 제5파워 라인들중 동일한 레벨을 전송하는 라인들을 연결한 것을 특징으로 하는 반도체 메모리 장치.
  58. 제56항에 있어서, 상기 제2 및 제5파워 라인들의 라인 폭보다 상기 제3파워 라인들의 라인 폭이 넓은 것을 특징으로 하는 반도체 메모리 장치.
  59. 제49항에 있어서, 상기 제4파워 라인들은
    라인 폭이 넓은 판 형으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  60. 제53항에 있어서, 상기 주변 회로는
    소정 개수의 단위 기능 블록들이 인접하여 배치된 기능 수단을 구비하고,
    상기 제2신호 라인들 및 상기 제1파워 라인들이 상기 소정 개수의 단위 기능 블록들 각각의 위의 동일 층에 동일 방향으로 배치되고,
    상기 제4신호 라인들이 상기 기능 수단의 위의 상기 제2신호 라인들과 다른 층에 상기 제2신호 라인들과 직교하는 방향으로 배치되고,
    상기 제4파워 라인들이 상기 기능 수단의 위의 상기 제2 및 제4신호 라인들과 다른 층에 상기 제4신호 라인들과 동일한 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  61. 제60항에 있어서, 상기 제1파워 라인들은
    상기 소정 개수의 단위 기능 블록들 위의 바깥쪽에 배치되고,
    상기 제2신호 라인들은
    상기 제1파워 라인들사이에 배치되고,
    상기 제1파워 라인들의 라인 폭이 상기 제2신호 라인들의 라인 폭보다 넓은 것을 특징으로 하는 반도체 메모리 장치.
  62. 제60항에 있어서, 상기 제1파워 라인들은
    상기 소정 개수의 단위 기능 블록들 위의 중앙에 배치되고,
    상기 제2신호 라인들은
    상기 소정 개수의 단위 기능 블록들 각각의 위의 바깥쪽에 배치되고,
    상기 제1파워 라인들의 라인 폭이 상기 제2신호 라인들의 라인 폭보다 넓은 것을 특징으로 하는 반도체 메모리 장치.
  63. 제60항에 있어서, 상기 제1파워 라인들과 상기 제4파워 라인들의 동일 전압 레벨을 전송하는 파워 라인들을 접속하는 것을 특징으로 하는 반도체 메모리 장치.
  64. 제60항에 있어서, 상기 제4신호 라인들이 배치되는 층과 동일 층에 상기 제4신호 라인들이 배치되는 방향과 동일 방향으로 제6파워 라인들을 추가적으로 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  65. 제64항에 있어서, 상기 제6파워 라인들은
    상기 기능 수단의 위의 바깥쪽에 배치되고,
    상기 제4신호 라인들은
    상기 제6파워 라인들사이에 배치되고,
    상기 제6파워 라인들의 라인 폭이 상기 제4신호 라인들의 라인 폭보다 넓은 것을 특징으로 하는 반도체 메모리 장치.
  66. 제64항에 있어서, 상기 제1, 제4, 및 제6파워 라인들의 동일 전압 레벨을 전송하는 파워 라인들을 접속하는 것을 특징으로 하는 반도체 메모리 장치.
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